KR0147063B1

KR0147063B1 - 저전력 모드를 갖는 디지탈 전산 시스템

Info

Publication number: KR0147063B1
Application number: KR1019890016135A
Authority: KR
Inventors: 포크로이 안톤루이스; 맥더모트 마크윌리암; 피.던 죤; 지.버지스 브래들리
Original assignee: 빈센트 죠셉 로너; 모토로라 인코포레이티드
Priority date: 1988-11-10
Filing date: 1989-11-08
Publication date: 1998-09-15
Also published as: EP0368144B1; DE68925615D1; JP2782367B2; EP0368144A3; KR900008361A; EP0368144A2; US5361392A; JPH02187810A; DE68925615T2

Abstract

내용 없음

Description

저전력 모드를 갖는 디지탈 전산 시스템

제1도는 본 발명의 특정 실시예에 따른 집적 회로 디지탈 전산 시스템의 블록도.

제2도는 제1도의 전산 시스템의 중앙 처리장치(CPU)의 블록도.

제3도는 제2도의 CPU의 레지스터군을 도시한 도면.

제4도는 제2도의 CPU의 실행에 따른 몇 개의 버스 사이클을 도시한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

11 : CPU 12 : 내부 모듈 버스

13 : 직렬 인터페이스 14 : 메모리

15 : 타이머 16 : 시스템 집적 모듈(SIM)

20 : 마이크로-머신 21 : 실행장치

22 : 레지스터 23 : IMB 인터페이스

본 발명은 일반적으로 저전력 모드를 갖는 디지탈 전산 시스템에 관한 것으로, 특히 저전력 모드로부터 벗어나는 조건과 관계된 상태 정보를 송출함으로써 저전력 모드로 들어갈 준비를 하는 디지탈 전산 시스템에 관한 것이다.

디지탈 전산 시스템, 특히 집적 회로 전산 시스템은, 전력 소비를 줄이기 위해 처리가 진행되지 않고 또 여러보조 시스템의 기능이 중지되는 동안에 저전력 모드로 들어갈 수 있는 능력을 통상적으로 갖고 있다. 또한 이러한 저전력 모드 상태의 시스템에 소정의 외부 자극이 주어지면, 시스템은 정상 처리 동작으로 복귀시키는 기능도 있다.

미합중국 특허 제4,758,559호 및 제4,758,945호에서는 두 개의 이용가능한 저전력 모드 중에서 한 모드로 들어감으로써 특정 소프트웨어 명령어에 응답하는 디지탈 전산 시스템에 관하여 기재되어 있다(이들 특허는 본 발명의 양수인에게 양도되었음). 상기 특허의 시스템은 집적 회로로서 미국 텍사스주 소재의 모토롤라사 제품인 MC146805를 이용할 수 있다. 상기의 이용 가능한 2개의 저전력 모드는 리세트 또는 인터럽트 발생으로 종료될 수 있다. 인터럽트 발생이 있는 경우, 일정의 인터럽트를 시스템이 인식하는 것을 방지하는 마스크 비트가, 마스크 가능 인터럽트 발생이 저전력 모드를 종료시키기 위해서 클리어되어야 한다.

상기 특허는 종래의 hand-packed 집적 회로 설계 기법에 적합한 시스템이다. 그러나 집적 회로 전산 시스템은 주문형 시스템의 요청에 신속히 부응하기 위해 모듈러 설계 방식으로 변해가고 있기 때문에, 어떤 리세트 회로 및 인터럽트 제어 회로는 CPU와의 밀접한 논리적, 물리적 근사에서 벗어나고 있다. 이러한 경우 저전력 모드를 종료시키는종래의 기법은 수정되어야 한다.

따라서 본 발명의 목적은, 저전력 모드의 종료 조건에 관한 정보가 저전력 모드로 들어가기전에 통신을 행하는, 저전력 모드를 갖는 개량된 디지탈 전산 시스템을 제공하는데 있다.

본 발명의 이들 및 기타 목적과 장점은, 클럭 신호와 동기한 소프트웨어 명령어를 실행하는 디지탈 전산 시스템과, 저전력 소비상태로 들어갈 준비를 하는 장치에 의해 제공되는데 상기 장치는 복수개의 이벤트중에서 어느 이벤트가 시스템의 저전력 소비 상태로 종료시킬 수 있는가를 결정하는 정보를 저장하기 위한 기억 수단과, 소프트웨어 명령어들 중 소정의 1개 명령어를 해독하여, 이 해독 명령에 응답하여 제어 신호를 발생하는 명령어 디코더 수단과, 상기 명령어 디코더수단과 통신 버스에 연결되어서, 상기 명령어 디코더 수단으로부터 제어신호를 수신하고 상기 기억 수단에 저장된 정보를 포함하고 있는 소정의 신호를 상기 통신 버스상에 싣도록 하는 버스 제어 수단으로 구성되어 있다.

본 발명의 그 밖의 목적과 장점에 대해서는 도면을 참조한 이하의 상세한 설명으로부터 당업자에게 용이하게 이해될 수 있을 것이다.

명세서에서 사용될 용어 신호 상승과 신호 하강은 액티브 하이 신호와 액티브 로우 신호가 구분없이 사용될 때에 혼동을 피하기 위해서 도입하였다. 신호 상승은 신호가 액티브 상태에 있거나 논리적으로 진(true) 상태를 표시하며, 신호 하강은 신호가 인액티브 상태에 있거나 논리적으로 거짓(false) 상태를 표시한다. 또한 세트와 클리어 용어는 상태 비트 등이 논리적으로 진 또는 거짓 상태를 표시하는데 사용된다.

제1도는 본 발명의 특정 실시예에 따른 집적 회로 전산 시스템을 도시하고 있다. 마이크로컴퓨터(10)는 CPU(11), 모듈간 버스(IMB)(12), 직렬 통신 인터페이스(13), 내장 메모리(14), 타이머 모듈(15) 및, 시스템 집적 모듈(SIM)(16)을 구비하고 있다. 이하에서 상세히 설명될 다중 데이타선, 어드레스 및, 제어선으로 구성된 모듈간 버스(12)는 마이크로컴퓨터(10)의 여러 구성품들간의 통신을 매개하기 위해 접속되어 있다. 직렬 인터페이스(13)는 몇 개의 직렬 입출력 핀(I/O 핀)을 통해 마이크로 컴퓨터(10)와 외부 장치간의 동기, 비동기 직렬 데이타 전송을 행한다. 메모리(14)는 소프트웨어 명령어와 마이크로컴퓨터(10)에 유용한 그 밖의 데이타를 기억한다. 타이머 모듈(15)은 입력 포착, 출력 비교등과 같은 여러 타이밍 함수를 몇 개의 타이머 핀을 통해 공급한다. 이 타이머 모듈(15)은 인터페이스(17)에 의해 메모리(14)에 결합된다. SIM(16)은 이하에서 상세히 설명하겠지만, IMB(12)와 외부 버스 사이의 중계 역할을 하며, 또한 클럭 신호 발생 및 분배등과 같은 특정한 시스템 기능을 갖고 있다.

다음 도표는 모든 IMB(12)의 버스와 SIM(16)에 연결된 외부 버스에 관한 신호를 정의한 것이다. 이들 버스들은 평행 통신 버스들이다.

도표에서의 신호방향은 CPU(11)에 대해 특징되어 있음을 주의하자.

도표에서 별도로 표시한 핀, 즉, 인터럽트 핀 A19-A23, 기능 코드핀 FC0-FC2, 버스 요청핀 BR, 버스 제공 핀 BG 및, 버스 제공 인식핀 BGACK 등은 프로그램 가능한 칩 선택 핀이다. 마이크로컴퓨터(10)의 형태는 본 발명의 이해와 무관하다. 신호방향은 마이크로컴퓨터(10)에 대해 특정된다.

SIM(16)의 여러 가지 중의 한 가지로는 CPU(11)에 의해 개시된 버스 싸이클이 마이크로컴퓨터(10)의 외부 장치로 향하는 시기를 결정하는 것이 있다. 이러한 경우, SIM(16)은 적당한 버스 사이클을 외부 버스상에 싣으며 또한 내부 버스 사이클과 내부 버스 사이클 사이를 중계한다. 또한 SIM(16)은 외부 버스를 통해 마이크로컴퓨터(10)의 내부 모듈로 들어오는 내부 버스 사이클을 표시하는 기능이 있다. 이러한 기능은 디버깅과 개발등에 유용하다.

제2도는 제1도 CPU(11)의 개략적 내부 구조를 도시하고 있다. CPU(11)는 기본적으로 마이크로-머신(20), 실행장치(21), 일군의 레지스터(22) 및 버스 인터페이스(23)가 있다. 마이크로-머신(20)은 인터페이스(23)와 실행장치(21)에 양방향으로 연결되었다. 레지스터(22)와 실행장치(21)는 내부 버스와 도시하지 않았지만 그 밖의 다른 수단에 의해 서로 연결된다. 실행장치(21)도 인터페이스(23)와 양방향 연결이다. 인터페이스(23)는 IMB(12)를 포함하는 어드레스, 데이타 및 제어신호에 연결된다.

마이크로-머신(20)은 명령어 실행 순서를 결정하고, 메모리(메모리 모듈(14) 또는 외부 메모리)에서 명령어를 인출한 후 인터페이스(23)으로부터 명령어를 수신하며, 명령어 인출과 오퍼랜드 리드 또는 라이트 사이클을 행하도록 인터페이스(23)에 지령하며, 또한 실행장치(21)를 제어하는데 사용하기 위해 명령어들을 복수개의 제어 신호로 해독하는 역할을 한다. 마이크로-머신(20)은 명령어 순차 기능의 한 부분으로서, 예외 처리 즉 IMB(12)로부터 인터페이스(23)를 통해 수신한 인터럽트 요청의 인식 여부를 결정하는 기능등이 있다. 실행장치(22)는 논리, 산술 기능 및 마이크로-머신(20)에 의해 수신된 명령어 내에 부호화된 그 밖의 기능을 수행한다. 레지스터(22)에는 여러 입력과 실행 장치(21)의 작동 결과값이 기억된다. IMB 인터페이스(23)는 IMB(12)에 대한 마스터 전용 인터페이스이다. 즉 IMB(12)의 리드 사이클과 라이트 사이클을 개시하며, 그 밖의 마스타도 이러한 사이클을 개시하도록 하지만, 다른 버스 마스타에 의해 개시된 IMB(12)의 리드 사이클이나 라이트 사이클에 응답하지는 않는다. 제3도는 제2도의 레지스터를 상세하게 표시한 것이다. 레지스터(22)는 8개의 32비트 데이타 레지스터(D0-D7), 7개의 32비트 레지스터(A0-A6), 2개의 스택포인터(사용자 용인 USP와 감독자용의 SSP), 한 개의 32비트 프로그램 카운터(PC), 하나의 상태 레지스터(SR), 2개의 3비트 기능 코드 레지스터(SFC(출발기능코드), DFC(행선기능 코드)) 및 32비트 벡터 베이스 레지스터(VBR)로 구성되어 있다. 2개의 스택 포인터는 A7과 A7'로 표시한다.

이와 더불어, 레지스터(22)는 CPU(11)의 프로그래머 모델로 불리는 것도 포함한다. 상기 프로그래머 모델은 여러 사용자에 널리 알려진 모토롤라(미국, 텍사스주 오스틴 소재)사 제품인 68000계열 마이크로프로세서이다.

본 발명과 특히 관계가 있는 것은 상태 레지스터(SR)의 8 내지 10비트이다. 도면에서 이들 비트는 I0, I1, I2로서 표시하였으며, 인터럽트 마스크를 구성한다. 8개의 인터럽트 마스크의 설정을 부호화할 수 있는 이들 3개의 비트는 극성 인터럽트 인식 설계에 이용된다. 인터럽트의 시작은 그것이 내부적이든 외부적이든 인터럽트 요청과 관련하여 CPU(11)에 설정된 현재의 인터럽트 우선 순위와 같아야 한다. 만일 인터럽트 개시 요청이 상태 레지스터 8 내지 10비트에 인코드된 현재 마스크 값보다 우선 순위로 설정된 경우, 바로 이 때에 인터럽트가 인식될 것이다. 만일 우선 순위값이 마스크 값보다 작거나 같은 경우에는(레벨 7인터럽트인 경우는 제외), 이 때에 인터럽트는 인식되지 않을 것이다. 다음의 도표 3은 인터럽트 마스크 인코딩 설계를 도시한 것이다.

인터럽트 요청에 관한 우선순위 레벨은 7개의 인터럽트 요청 라인

의 레벨에 의해 결정된다. 7순위 설정을 갖는 인터럽트 개시는 인터럽트 요청을 발생하기 위해

를 사용하며, 6 순위의 설정의 인터럽트 개시는

를 사용한다.

모든 인터럽트 요청은 정상적인 작동시에 CPU(11)와의 내부적인 인터럽트 로직은 각 인터럽트 요청의 우선 순위와 현재의 마스크 설정 상태를 비교하고, 적정하다면 그 밖의 다른 처리 순서를 시작한다.

IMB(12)의 정상 리드 및 라이트 사이클은 이들 사이클의 타이밍도를 표시한 제4도를 참조하여 설명한다. 도시된 신호들은 IMB(12)의 신호이다. 외부 버스의 주기는 이들 신호의 주기와 기본적으로 같다. IMB(12)의 기본 내부 리드 및 라이트 사이클(마이크로컴퓨터(10))의 한 개의 내부 모듈을 조정하는 사이클은 마스터 시스템 클럭 신호인 2개의 CLOCK(클럭)에서 일어난다. 기본 버스 사이클 동안에 일어나는 CLOCK의 4개 위상은 1번 내지 4번에서 발생하며, 버스 사이클의 4개의 상태에 대응한다.

내부 리드 사이클은 4번 상태의

로서 동기된다. 또한 버스 마스터는,

의 음의 상태와 마찬가지로, 이 때에 어드레스선 또는 기능 코드선을 구동한다. IMB(12)는 이 시기에

및

를 미리 준비한다.

다음 클럭위상, 즉 1번 상태에서는 버스 마스터는

를 출현시키며, 이 마스크 사이클에 응답하는 버스 슬레이브는

를 출현시킨다. 또한 IMB(12)는 데이타 선과

를 준비시킨다.

버스 마스터는 2번 상태의 초기에

를 발생시킨다.

슬레이브

또는 3번 상태에서 적당한 에러신호를 발생시킴으로서 버스 사이클에 응답한다. 버스 마스터는

이나 또는 3번 상태 끝부분에서 에러 신호를 샘플하며, 이들 중 어느 것도 발생하지 않으면 마스터는 대기상태(3*으로 표시하였음)에 들어가며,

와 에러 신호를 다시 샘플하기 위해 3번 상태로 되돌아간다.

버스 슬레이브는 4번 상태가 시작되면 데이타 선 및 정지발생

를 개시되어야 한다.

기본 내부 라이트 사이클은

가 4번 상태에서 발생한다는 점과 버스 마스터가 2번 상태에서 시작되는 데이타를 구동하는 점을 제외하면 상기 서술한 사이클과 매우 유사하다. 그 밖에 라이트 사이클은 리드 사이클과 동일하다.

기본 외부 리드, 라이트 사이클은 각 사이클에서 대기상태(8*으로 표시하였음)가 삽입되는 점을 제외하면, 대응하는 내부주기와 기본적으로 같다. 이러한 삽입은 SIM(16)이 IMB 사이클의 끝을 지체시킴으로서 완성된다. 외부 버스는 5개의 기본 사이클을 갖는다.

저전력 모드는 특정 명령어, 즉 LPSTOP의 실행을 CPU(11)에 의해 개시하는 마이크로컴퓨터(10)에 의해 정의된다. 이 명령어는 3개 워드(총 48비트)로 구성된다. 첫 번째의 2개 워드는 LPSTOP 명령어(opcode)를 식별하는 특별 비트이고, 3번째의 워드는 즉치 데이타이다. LPSTOP 명령어가 수신하여 마이크로-머신(20)(제2도 참조)에서 해독될 때, 실행장치(21)과 버스 인터페이스(23)이 일정한 임무를 수행토록 하는 몇 개의 제어 신호를 발생한다. 첫 번째로는 실행장치(21)가 LPSTOP 명령어의 즉치 데이타 부분이 상태 레지스터(SR)에 놓이도록 1개 이상의 제어 신호가 발생된다. 이 신호는 인터럽트 마스크 비트(상태 레지스터내의 다른 제어 신호 및 상태 코드 비트와 더불어)를 즉치 데이타 필드내의 특정 값으로 설정하는 기능이 있다. 그 다음에는 프로그램 카운터가 페치할 다음 명령어의 부분을 지시되도록 이 카운터를 증가시키는 1개 이상의 신호를 발생한다. 마지막으로, 버스 인터페이스(23)는 특정의 버스 사이클, 즉 LPSTOP 사이클은 기본적으로 상기 설명한 정상적인 내부 라이트 사이클이다. LPSTOP 사이클은 다른 라이트 사이클과의 차이를 기능코드 신호(FC0-FC2)와 임의의 어드레스 신호(A16-A19)의 값으로 식별한다.

기능 코드 신호는 몇 개의 어드레스 중에서 한 어드레스 공간에 번지를 지정함으로서, CPU(11)에 의해 개시된 각 리드와 라이트 사이클을 식별한다. 여러 개의 어드레스 공간과 기능코드신호의 인코딩은 도표 4에 표시하였다.

기능코드 신호는 LPSTO 사이클에 대하여 1이어서, 이 신호가 CPU 공간 사이클을 이룬다. 그 밖에도 몇 개의 CPU 공간 사이클(예컨대 브레이크 포인트 및 인터럽트 인식등)이 있어서 어드레스선(A16-A19)은 여러개의 CPU 공간 사이클은 서로 구별하는데 사용된다. LPSTOP 사이클에 대하여 A19, A18은 0이며, A16, A17은 1이다.

LPSTOP 사이클은 특별 레지스터 억세스 사이클의 한 실시예이다. 모든 특별 레지스터 억세스 사이클은 상기 설명한 기능 코드와 A16-A19 인코딩을 갖는다. 하위의 16개 어드레서 신호는 억세스 되는 특별 레지스터가 어느 것인지를 지정한다. 양호한 실시예에서는오직 특별 레지스터만이 SIM(16)에서의 인터럽트 마스크이며, 이것이 LPSTOP 사이클의 행선이 된다. 일반적인 경우에 있어서 어드레스 신호(A12-A15)는 칩을 식별하고, 신호(A8-A11)은 모듈을 식별하고, A0-A7은 특별 레지스터 억세스 사이클의 목표인 특별 레지스터를 식별한다. 양호한 실시예에 있어서 신호(A0-A15)는 LPSTOP 사이클에 대해 1이다.

데이타 버스(DATA0-DATA2)의 하위 3개선은 LPSTOP 사이클 동안에 상태 레지스터(I0-I2)의 비트(8-10)와의 통신에 사용된다. SIM(16)은 자체내의 인터럽트 마스크 레지스터내의 인터럽트 마스크 비트를 저장함으로써 LPSTOP 사이클에 응답한다.

LPSTOP 사이클은 임박해진 저전력 모드의 내부적 모듈을 인식하며, 인터럽트 마스크 비트를 SIM(16)과의 교신을 행하도록 하는데 1차적인 기능이 있다. 그러나 마이크로컴퓨터(10)의 외부 장치가 임박한 저전력 모드를 인식하게 할 수 있는 것도 가능하다. 따라서, 외부 버스가 LPSTOP 사이클이 실행될 때에 외부 버스 마스터의 제어를 받지 않을 경우, LPSTOP 사이클은 외부 버스상에서 SIM(16)에 의해 실행되어, 그 결과 외부 장치는 필요에 따라 저전력 모드를 준비할 수 있다.

SIM(16)은 인터럽트 마스크 비트의 저장과 더불어, IMB 클럭 신호, 즉 CLOCK를 중지시킴으로서 LPSTOP 사이클에 응답한다. CPU(11)와 마이크로컴퓨터(10)의 그 밖의 모든 내부적 모듈은 기본적 내부 타이밍의 출발로서 CLOCK를 이용한다. 따라서 CLOCK이 중지될 때 전체 모듈도 중지된다. 이렇게됨으로서 소비전력이 절감된다. SIM(16) 자체내에서 사용하기 위한 클럭 신호를 연속적으로 발생하여, 저전력 모드시에 활동상태로 유지시킨다. 외부 공급 클럭 신호 CLK는, SIM(16)내에서 CPU(11)의 제어를 받는 제어 비트의 상태에 따라서, 저전력 모드시에 계속 또는 중지된다.

저전력 모드를 끝내는 이벤트는 리세트(외부 장치가 소정 주기 동안

핀을 로우 상태로 유지함)와, SIM(16)의 인터럽트 마스크 레지스터내에 저장된 인터럽트 마스크 비트에 의해 마스크되지 않은 상당한 우선 순위의 인터럽트이다. SIM(16) 이외의 모든 내부 모듈은 저전력 모드시에 차단되기 때문에, 이들 중의 어떠한 모듈도 저전력 상태를 종식시키는 인터럽트 신호를 발생할 수 없다. 그러나, SIM(16) 자체에는 일정의 모니터(예, Watchdog 타이머, 주기 인터럽트 회로등)가 있어서 인터럽트 발생 능력이 있고, 또 SIM(16)은 저전력 모드시에 활성 상태이기 때문에, 저소비 전력 모드를 종식시키는 인터럽트 신호를 발생할 수 없다. 그러나, SIM(16) 자체에는 일정의 모니터(예, Watchdog 타이머, 주기 인터럽트 회로 등)가 있어서 인터럽트 발생 능력이 있고, 또 SIM(16)은 저전력 모드시에 활성 상태이기 때문에, 저소비 전력 모드를 종식시키는 인터럽트가 마이크로컴퓨터(10)내에서 일어난다. 이상 서술한 SIM(16)내의 인터럽트 발생에 관한 실시예에서는, 오직 주기 인터럽트 회로만이 저전력 모드 상태시에 활성 상태를 유지한다. 물론 외부 회로가 인터럽트를 발생시키는 것도 가능하다.

SIM(16)은 저전력 모드에서의 작동시에 리세트나 인터럽트에 대해 준비하고 있다. 어떠한 리세트이더라도 SIM(16)이 CLOCK 신호를 발생시키고,

신호를 출력시켜서, 정상적인 프로그램 실행을 재개한다. LPSTOP 사이클에 의해 SIM(16)에 전달된 인터럽트 마스크 비트에 의해 마스크된 레벨을 초과하는 상당한 우선 순위의 인터럽트도 저전력 모드로부터 벗어나게 한다. 인터럽트인 경우, SIM(16)은 CLOCK를 발생하며, 또한 CPU(11)에 대한 인터럽트 요청을 IMB(12)의

선상에 싣는다. CPU(11)는 이러한 요청에 응답하여, 적정한 실행을 행하며 또한 저전력 모드로 개시된 LPSTOP 명령어를 다르는 명령어로서 정상적인 프로그램 실행으로 복귀한다.

LPSTOP 명령어의 실행을 따르는 그 밖의 저전력 상태에서는 SIM(16)내의 인터럽트 마스크 레지스터는 무시된다. 내부에서 발생된 모드 인터럽트는 IMB(12)를 통해 CPU(11)에 직접 전달된다. CPU(11)는 인터럽트 신호가 인식되었는지의 여부에 관한 결정에 대해 비교를 행한다. 외부적으로 발생된 모든 인터럽트들은 SIM(16)에 의해서 외부 버스 인터럽트 선을 IMB(12)의 선에 직접 연결된다.

정상적 리세트로부터 저전력 모드 종결 논리와 CPU내에서의 인터럽트 논리의 분리는, CPU 저전력 모드시에 완전히 차단된 상태로 하기 때문에 상당한 전력을 절약한다. 시스템 집적 모듈이 마스크 순위를 비교하는 것은, 저순위 인터럽트를 완전히 무시하고 비교를 행하는 CPU를 활동 상태로 할 필요성 제거하기 위해서이다. 본 발명은 인터럽트 마스크 설정이 저전력 모드로부터 결정적으로 벗어나는 상황에 한정되는 것은 아니다. 본 발명은 CPU가 정상적인 기능을 행하는 그 밖의 몇 개에 관한 상태 평가를 행하며, 저전력 모드시에 시스템 내의 어디에서든지 유용하게 한다. 또한 설명한 LPSTOP 사이클이 본 발명의 기능을 한정하는 것은 아니다.

본 발명에 관한 지금까지의 설명은 특정한 실시예를 통하여 설명하였지만, 이 분야의 전문가들은 본 발명의 기술사상에 의거하여 각종의 변형이 가능할 것이다. 예컨대 여기서는 일정한 모듈을 갖는 마이크로 컴퓨터에 관하여 설명하였지만, 상기 모듈은 이와 다른 여러 기능을 갖는 모듈로 대체할 수도 있다. 이와 더불어, 본 발명 실시예에서는 중앙 처리 장치가 마이크로-코드 머신이지만, 본 발명은 하드-와이어 머신의 구성에서도 가능하다. 또한, 상기 특정 실시예에서는 초기에 클럭 신호의 발생을 중지시킴으로서 클럭 신호의 정지를 행할 수 있다. 그 밖의 실시예에서는 저전력 모드시에 클럭 신호를 연속적으로 발생시킬 수 있으며 또한 모든 내부모듈에 분산된 LPSTOP 제어 신호를 또한 발생시킬 수 있다. 각 모듈에서의 논리는 클럭 신호를 블록화하여 모듈을 차단하거나 또는 클럭 신호를 블록화 하지 않아서 저전력 모드시에 모듈이 연속 동작을 행하도록 함으로서 LPSTOP 제어 신호에 응답한다. 이 밖의 다른 실시예는 저전력 모드시에 전력 소비의 증가를 가져오지만 몇 개의 모듈을 저전력 모드에서 작동을 행하게 하며 전력 소비량을 저하시킬 수 있다.

Claims

클럭 신호와 동기되어 명령어를 실행하는 수단과, 통신 버스와, 상기 명령어중 특정 명령어의 실행에 응답하여 저전력 소비 상태로 들어가기 위해 준비하는 장치를 구비한 디지탈 전산 시스템에 있어서, 상기 장치가, 복수개의 이벤트 중에서 상기 디지탈 전산 시스템이 저전력 소비상태를 종료시킬 수 있게 하는 이벤트가 어느 이벤트인지를 결정하는 정보를 저장한 저장 수단과, 상기 특정 명령어를 해독하여, 이 명령어에 응답하여 제어 신호를 발생하는 명령어 데코더 수단과, 상기 명령어 데코더 수단에 연결되고, 또한 상기 명령어 데코더 수단으로부터 제어 신호를 수신하고 상기 저장 수단에 저장된 정보를 표시하는 통신 버스 신호상에 싣기 위한 통신버스에 연결된 버스 제어 수단을 구비한 것을 특징으로 하는 디지탈 전산 시스템.
명령어를 실행하는 제1수단과, 인터럽트 요청 신호의 우선 순위와 인터럽트 마스크간의 비교 결과치에 따라 인터럽트 요청 신호에 선택적으로 응답하는 제2수단과, 상기 제1수단의 제어하에 상기 인터럽트 마스크를 저장하기 위한 레지스터 수단을 구비하고, 클럭 신호의 수신에 응답하여 동작하는 중앙 처리 장치와; 상기 중앙 처리 장치에 연결된 통신 버스 및; 상기 중앙 처리 장치에 연결되어 상기 중앙 처리 장치에 클럭 신호를 공급하는 클럭 신호 발생 로직을 포함하는 디지탈 전산 시스템에 있어서, 상기 제1수단은 인터럽트 마스크를 표시하는 신호를 통신 버스상에 싣고 또한 상기 클럭 신호 발생 로직이 클럭 신호를 중앙 처리 장치에 공급하는 것을 중지시킴으로서, 복수개의 명령어중 특정 명령어에 응답하는 것을 특징으로 하는 디지탈 전산 시스템.
모듈간 통신 버스와; 인터럽트 마스크를 저장하기 위한 제1인터럽트 마스크 수단과, 상기 모듈간 통신 버스에 연결된 버스 제어기와, 인터럽트 요청 우선 순위와 인터럽트 마스크간의 비교치에 따라 버스 제어기를 통해 모듈간 통신 버스로부터 수신된 인터럽트 요청에 선택적으로 응답하는 제1수단과, 상기 버스 제어기가 모듈간 통신 버스상에 소정 신호와 인터럽트 마스크를 싣음으로서 특정 명령어에 응답하는 명령어 실행 수단을 갖춘 중앙 처리 장치 및; 상기 모듈간 통신 버스로부터 소정 신호의 수신에 응답하여 인터럽트 마스크를 저장하기 위한 제2인터럽트 마스크 수단과, 상기 모듈간 통신 버스를 통하여 클럭 신호를 중앙 처리 장치에 공급하고 상기 모듈간 통신 버스로부터 소정신호 및 인터럽트 마스크의 수시에 응답하여 클럭 신호가 중앙 처리 장치에 공급되는 것을 중지시키는 클럭 신호 발생 수단을 구비하고, 상기 모듈간 통신 버스에 연결된 집적 모듈을 갖는 특징으로 하는 집적 회로 디지탈 전산 시스템.