JP2782367B2 - Digital computing system with low power mode - Google Patents
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Description
【発明の詳細な説明】 (産業上の利用分野) 本発明は、一般的に低電力モードを有するデジタル計
算システムに関する。さらに詳しくは、本発明は、低電
力モードから脱出するための条件に関する状態情報を通
報することによって低電力モードに入る準備を行うデジ
タル計算システムに関する。The present invention generally relates to digital computing systems having a low power mode. More particularly, the present invention relates to a digital computing system that prepares for entering a low power mode by signaling status information regarding conditions for exiting the low power mode.
(従来技術) デジタル計算システム、特に集積回路計算システム
は、一般的に処理の行われていない期間中は低電力モー
ドに切り替わる能力を有し、したがって種々のサブシス
テムは電力消費を抑えるために停止される。通常、予め
決定された外部事象の発生によって、通常の処理に復帰
するためシステムは低電力モードから「覚醒」させられ
る。2. Description of the Related Art Digital computing systems, especially integrated circuit computing systems, generally have the ability to switch to a low power mode during periods of inactivity, so that various subsystems are shut down to reduce power consumption. Is done. Typically, upon the occurrence of a predetermined external event, the system is "woken up" from the low power mode to return to normal processing.
いずれも本発明の譲受人に譲渡された米国特許第4,75
8,559号および第4,758,945号に、2つの利用可能な低電
力モードの1つに切り替えることによって特定のソフト
ウエア命令に対応するデジタル計算システムの例が開示
されているう。ここに記述するシステムは、アメリカ合
衆国テキサス州オースティンのモトローラ社からMC1468
05と指定された集積回路として入手可能である。開示さ
れた2つの利用可能な低電力モードはいずれも、リセッ
トまたは割り込みイベントによって終了させることがで
きる。割り込みイベントの場合、マスク可能な割り込み
イベントが低電力モードを終了させるためには、ある種
の割り込みがシステムによって認識されることを防止し
ているマスク・ビットがクリアされなくてはならない。U.S. Patent No. 4,75, both assigned to the assignee of the present invention.
Nos. 8,559 and 4,758,945 disclose examples of digital computing systems that respond to specific software instructions by switching to one of two available low power modes. The system described here is an MC1468 from Motorola of Austin, Texas, USA
Available as an integrated circuit designated 05. Any of the two available low power modes disclosed can be terminated by a reset or interrupt event. In the event of an interrupt event, the mask bit that prevents certain interrupts from being recognized by the system must be cleared in order for the maskable interrupt event to exit the low power mode.
上述の特許は、従来の「手作業で組み込まれる」集積
回路の設計の方法論に適したシステムを述べている。し
かし、集積回路計算システムが特注システムのより迅速
な設計を可能にするために「モジュラー」設計の方法論
に向かって移行するにしたがって、いくつかのリセット
回路および割り込み制御回路が中央処理装置の論理的か
つ物理的な近傍から取り除かれる可能性がある。この場
合、低電力モードを終了させるために従来周知の技術を
変更する必要がある。The above-mentioned patents describe systems suitable for conventional "hand-built" integrated circuit design methodologies. However, as integrated circuit computing systems transition toward a "modular" design methodology to allow for faster design of custom systems, some reset and interrupt control circuits may be implemented in the logic of the central processing unit. And may be removed from physical proximity. In this case, it is necessary to change a conventionally known technique in order to end the low power mode.
(発明が解決しようとする課題) したがって、本発明の目的は、低電力モードを有する
改良デジタル計算システムを提供することであり、この
場合、低電力モードに切り替わる前にこの低電力モード
の終了条件に関する情報が通信される。SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide an improved digital computing system having a low power mode, wherein the termination condition of this low power mode before switching to the low power mode. The information about is communicated.
(課題を解決するための手段) 本発明のこれらおよびその他の目的は、クロック信号
に同期してソフトウエア命令を実行するデジタル計算シ
ステムによって達成され、少ないエネルギ消費の状態に
切り替えるための装置は、複数のイベントのいずれが、
システムにエネルギ低消費状態を終了させる能力を有す
るべきかを決定する情報を記憶する記憶手段、予め決定
されたソフトウエア命令の1つを複号し、これを応答し
て制御信号を発生する命令復号手段、および命令復号手
段と通信バスに結合され命令復号手段からの制御信号を
受信すると共に記憶手段に記憶された情報を有する予め
決定された信号を通信バス上に載置するバス制御手段を
具備する。These and other objects of the present invention are achieved by a digital computing system that executes software instructions in synchronization with a clock signal, and an apparatus for switching to a state of low energy consumption comprises: Any of multiple events,
Storage means for storing information determining whether the system should have the ability to terminate the low energy consumption state; instructions for decoding one of the predetermined software instructions and in response to generating a control signal; A decoding means, and a bus control means coupled to the instruction decoding means and the communication bus for receiving a control signal from the instruction decoding means and placing a predetermined signal having information stored in the storage means on the communication bus. Have.
本発明のこれらおよびその他の目的並びに利点は、図
面と共に以下の詳細な説明によって当業者に明らかとな
る。These and other objects and advantages of the present invention will become apparent to those skilled in the art from the following detailed description, taken in conjunction with the drawings.
(実施例) 「肯定する」、「肯定」、「否定する」および「否
定」という用語は、「能動的H(active high)」およ
び「能動的L(active low)」が混在した信号を取り扱
う場合、混乱を避けるために使用される。「肯定する」
および「肯定」は、信号が能動すなわち論理的に真であ
ることを示すために使用される。「否定する」および
「否定」は、非能動すなわち論理的に偽であることを示
すために使用される。さらに、「セット」および「クリ
ア」という用語は、状態ビットまたは同様の装置を論理
的に真または論理的に偽の状態にする場合にそれぞれ使
用する。Embodiments The terms “positive”, “positive”, “deny” and “negative” deal with mixed signals of “active H” and “active L” If used to avoid confusion. "agree with"
And "positive" is used to indicate that the signal is active or logically true. "Deny" and "deny" are used to indicate inactive, ie, logically false. Further, the terms "set" and "clear" are used to refer to a status bit or similar device as being in a logically true or logically false state, respectively.
第1図は、本発明の特定の実施例による集積回路計算
システムを示す。マイクロコンピュータ10は、中央処理
装置(CPU)11、モジュール間バス(IMB)12、シリアル
通信インタフェース13、基板に搭載された(on−boar
d)メモリ14、タイマ・モジュール15およびシステム統
合モジュール(SIM)16を具備する。以下に詳しく説明
されるように多重データ、アドレス、および制御信号線
を備えたモジュール間バス12は、マイクロコンピュータ
10のその他の構成要素の各々の間に接続され、これらの
間で通信を行う。シリアル・インタフェース13は、幾つ
かのシリアルI/Oピンによってマイクロコンピュータ10
と外部装置およびシステムとの間における同期および
(または)非同期シリアル・データの転送を行なう。メ
モリ14は、マイクロコンピュータ10に有用なソフトウエ
ア命令および他のデータのための記憶場所を提供する。
タイマ・モジュール15は、入力の捕捉、出力の比較等の
ような種々のタイミング機能を幾つかのタイマ・ピンに
よって提供し、インターフェース17によってメモリ14に
接続されている。SIM16は、IMB12と外部バスとの間のイ
ンターフェースを提供し、これの詳細は以下で説明し、
またクロック信号の発生および分配のようなある種のシ
ステム機能も提供する。FIG. 1 illustrates an integrated circuit computing system according to a particular embodiment of the present invention. The microcomputer 10 is mounted on a central processing unit (CPU) 11, an inter-module bus (IMB) 12, a serial communication interface 13, and a board (on-boar
d) It includes a memory 14, a timer module 15, and a system integration module (SIM) 16. The inter-module bus 12 with multiplexed data, address, and control signal lines as described in detail below
It is connected between and communicates with each of the ten other components. The serial interface 13 is connected to the microcomputer 10 by several serial I / O pins.
And / or external devices and systems for synchronous and / or asynchronous serial data transfer. Memory 14 provides microcomputer 10 with storage for useful software instructions and other data.
Timer module 15 provides various timing functions, such as capturing inputs, comparing outputs, etc., via a number of timer pins and is connected to memory 14 by interface 17. SIM 16 provides an interface between IMB 12 and an external bus, the details of which are described below,
It also provides certain system functions such as clock signal generation and distribution.
以下に掲載する表は、全てのIMB12線およびSIM16に接
続される外部バスに対する信号の定義を示す。これらの
バスは両方とも並列通信バスである。The table below shows the signal definitions for all IMB 12 lines and external buses connected to SIM 16. Both of these buses are parallel communication buses.
表の信号方向はCPU11に関して記載されていることに
注意すること。 Note that the signal directions in the table are described for CPU11.
上記で*印によって示されたピン、アドレス・ピンA1
9〜A23、機能コード・ピンFC0〜FC2、バス要求ピンBR、
バス許可ピンBG、およびバス許可認識ピンBGACKは、ま
たプログラム可能なチップ選択ピンとして使用可能であ
る。マイクロコンピュータ10のこの機能は、本発明の理
解とは無関係である。信号の方向は、マイクロコンピュ
ータ10に関して記載されている。 Pin indicated by * above, address pin A1
9 to A23, function code pins FC0 to FC2, bus request pin BR,
The bus permission pin BG and the bus permission recognition pin BGACK can also be used as programmable chip select pins. This function of the microcomputer 10 has nothing to do with the understanding of the present invention. The directions of the signals are described with respect to microcomputer 10.
SIM16の機能の中には、CPU11によって開始されるバス
周期がいつマイクロコンピュータ10の外部装置に向けら
れるか決定する機能がある。これは、SIM16が外部バス
で適当なバス周期を実行し、また内部バス周期と外部バ
ス周期との間を仲介する場合に相当する。さらに、SIM1
6は、外部バスを介してマイクロコンピュータ10の内部
モジュールに向けられる内部バス周期を表示する能力を
有する。この機能は、特にデバッグおよび開発目的に有
用である。Among the functions of the SIM 16 are functions that determine when the bus cycle started by the CPU 11 is directed to an external device of the microcomputer 10. This corresponds to the case where the SIM 16 executes an appropriate bus cycle on the external bus and mediates between the internal bus cycle and the external bus cycle. In addition, SIM1
6 has the ability to indicate the internal bus cycle directed to the internal module of the microcomputer 10 via the external bus. This feature is particularly useful for debugging and development purposes.
第2図は、非常に簡略化した形で、第1図のCPU11の
内部構造を示す。基本的には、CPU11は、マイクロマシ
ン20、実行ユニット21、1組のレジスタ22およびバス・
インタフェース23を備えている。マイクロマシン20は、
インタフェース23および実行ユニット21と双方向で接続
される。レジスタ22および実行ユニット21は、ここでは
示されていない内部バス等によって互いに接続される。
実行ユニット21は、またインタフェース23にも双方向で
接続される。インタフェース23は、IMB12を構成するア
ドレス、データ、および制御信号に接続される。FIG. 2 shows, in a very simplified manner, the internal structure of the CPU 11 of FIG. Basically, the CPU 11 comprises a micro machine 20, an execution unit 21, a set of registers 22 and a bus
An interface 23 is provided. The micro machine 20
It is bidirectionally connected to the interface 23 and the execution unit 21. The register 22 and the execution unit 21 are connected to each other by an internal bus or the like not shown here.
The execution unit 21 is also bidirectionally connected to the interface 23. The interface 23 is connected to addresses, data, and control signals that constitute the IMB 12.
マイクロマシン20は、命令が実行されるシーケンスを
決定すること、命令がメモリ(メモリ・モジュール14ま
たは外部メモリいずれか)から呼び出された後インタフ
ェース23からこの命令を受信すること、インタフェース
23に命令の呼出しおよびオペランドの読出しまたは書込
み周期(サイクル)を行うよう命令すること、および実
行ユニット21を制御する場合に使用するために命令を複
数の制御信号に復号することを担当する。マイクロマシ
ン20の命令シーケンスの機能の一部として、これは例外
処理を行い、これにはIMB12からインタフェース23を介
して受信される割り込み要求を承認するか否かを決定す
る機能が含まれる。実行ユニット22は、マイクロマシン
20によって受信された命令の中に符号化された論理、演
算および他の機能の実際の実行を担当する。レジスタ22
は、実行ユニット21に対する種々の入力および実行ユニ
ット21の動作結果を記憶する。IMBインタフェース23
は、IMB12に対するマスター専用インタフェースであ
る。すなわち、IMBインタフェース23はIMB12の読出しお
よび書込み周期を開始でき、他のマスターがこの周期を
開始することを可能にするが、他のバス・マスターによ
って開始されたIMB12の読出しまたは書込み周期のいず
れにも応答することはできない。The micromachine 20 determines the sequence in which the instructions are to be executed, receives the instructions from the interface 23 after the instructions have been called from memory (either the memory module 14 or external memory),
Responsible for instructing 23 to invoke instructions and to read or write operands, and to decode the instructions into a plurality of control signals for use in controlling execution unit 21. As part of the function of the instruction sequence of the micromachine 20, this performs exception handling, including the ability to determine whether to acknowledge an interrupt request received from the IMB 12 via the interface 23. The execution unit 22 is a micro machine
Responsible for the actual execution of the logic, operations and other functions encoded in the instructions received by 20. Register 22
Stores various inputs to the execution unit 21 and operation results of the execution unit 21. IMB interface 23
Is a master-only interface to IMB12. That is, the IMB interface 23 can initiate a read and write cycle of the IMB 12 and allow other masters to initiate this cycle, but not to any of the IMB 12 read or write cycles initiated by other bus masters. Can not respond.
次に、第3図は、第2図に示すレジスタ22を詳細に示
す。レジスタ22は、D0〜D7と称する8つの32ビットのデ
ータ・レジスタ、A0〜A6と称する7つの32ビットのアド
レス・レジスタ、USP(ユーザ用スタック・ポインタ)
およびSSP(管理者用スタック・ポインタ)とそれぞれ
称する2つのスタック・ポインタ、PCと称する1つの32
ビットのプログラム・カウンタ、SRと称する1つの16ビ
ットのステイタス・レジスタ、SFC(ソース機能コード
用)およびDFC(行き先用機能コード用)とそれぞれ称
する2つの3ビットの機能コード・レジスタ、およびVB
Rと称する1つの32ビットのベクトル・ベース・レジス
タ、を具備する。これらの2つのスタック・ポインター
は、それぞれ記号A7およびA7′で交互に参照される。Next, FIG. 3 shows the register 22 shown in FIG. 2 in detail. Registers 22 are eight 32-bit data registers, referred to as D0-D7, seven 32-bit address registers, referred to as A0-A6, USP (stack pointer for user)
And two stack pointers, respectively called SSP (Stack Pointer for Administrator), one 32 called PC
Bit program counter, one 16-bit status register called SR, two 3-bit function code registers called SFC (for source function code) and DFC (for destination function code), respectively, and VB
It has one 32-bit vector base register, called R. These two stack pointers are alternately referenced by the symbols A7 and A7 ', respectively.
また、レジスタ22は、CPU11のプログラム用モデルと
称するものを備えている。ここで図示するプログラマ用
モデルは、テキサス州オースティンにあるモトローラ社
から供給されるマイクロプロセッサの68000ファミリー
のマイクロプロセッサの全ての使用者にとって周知のも
のである。The register 22 includes what is called a program model of the CPU 11. The model for the programmer shown here is well known to all users of the 68000 family of microprocessors supplied by Motorola, Inc. of Austin, Texas.
本発明の目的のためには、ステイタス・レジスタSRの
8〜10ビットのみが特に関連している。I0、I1およびI2
とそれぞれ称するこれらのビットは、割り込みマスクを
備えている。これらの3つのビットは、8つの異なった
割り込みマスクの設定に符号化でき、優先化した割り込
み承認機構の実行に関与する。基本的に、全ての割り込
みソースは、内部であれ外部であれ、自分の現在の割り
込み優先順位(レベル)の設定を割り込み要求の肯定と
関連してCPU11に明らかにしなくてはならない。もし要
求している割り込みソースが、ステイタス・レジスタの
8ないし10ビット中で符号化されている現在のマスク値
よりも高い優先順位に設定されていれば、この割り込み
は承認される。もし優先順位の値がマスクの値と等しい
か、またはこれ以下の場合(レベル7の割り込みの場合
を除く) この割り込みは承認されない。以下の表3は、割り込み
マスクの符号化計画を示す。For the purposes of the present invention, only bits 8 to 10 of the status register SR are particularly relevant. I0, I1 and I2
These bits, respectively, have an interrupt mask. These three bits can be encoded into eight different interrupt mask settings and participate in the execution of the prioritized interrupt acknowledgment mechanism. Basically, every interrupt source, internal or external, must reveal its current interrupt priority (level) setting to the CPU 11 in connection with the acknowledgment of the interrupt request. If the requesting interrupt source is set to a higher priority than the current mask value encoded in bits 8 to 10 of the status register, the interrupt is acknowledged. If the priority value is less than or equal to the mask value (except for level 7 interrupts), this interrupt is not acknowledged. Table 3 below shows the coding scheme of the interrupt mask.
この割り込み要求の優先順位は、7つの割り込み要求
線▲▼ないし▲▼のレベルによって決
定される。優先順位設定7を有する割り込みソースは、
割り込み要求を発生するために▲▼を使用し、
優先順位設定6を有する割り込みソースは、割り込み要
求を発生するために▲▼を使用する等である。 The priority of the interrupt request is determined by the levels of the seven interrupt request lines ▲ to ▲. The interrupt source with priority setting 7 is
Use ▲ ▼ to generate an interrupt request,
An interrupt source with priority setting 6 uses ▼ to generate an interrupt request, and so on.
通常の動作状態では、すべての割り込み要求はCPU11
に通知される。CPU11の内部の割り込みロジックは、各
割り込み要求の優先順位をそれの現在のマスク設定と比
較し、もし適当であれば、例外処理シーケンスを開始す
る。Under normal operating conditions, all interrupt requests are
Will be notified. Interrupt logic internal to CPU 11 compares the priority of each interrupt request with its current mask setting and, if appropriate, initiates an exception handling sequence.
IMB12の通常の読出しおよび書込み周期は、第4図を
参照して説明され、この図はこれらの周期を示すタイミ
ング・チャートである。図示の信号はIMB12の信号であ
る。外部バスに規定された信号は、基本的にはここに説
明したものと同様である。IMB12の基本的な内部読出し
および書込み周期(すなわち、マイクロコンピュータ10
の内部モジュールの1つに向けられたサイクル)は、そ
れぞれCLOCKの全2周期に渡って、すなわちマスタ・シ
ステム・クロック信号で発生する。基本的なバス周期の
間に発生するこれらのCLOCKの4つの相、すなわち合い
印は、1ないし4と番号がつけられ、バス周期の4つの
状態に対応する。The normal read and write periods of the IMB 12 are described with reference to FIG. 4, which is a timing chart showing these periods. The illustrated signals are IMB12 signals. The signals specified for the external bus are basically the same as those described here. The basic internal read and write cycle of the IMB 12 (that is, the microcomputer 10
Cycle directed to one of its internal modules) occurs over the entire two cycles of CLOCK, ie, at the master system clock signal. The four phases, or crosses, of these clocks that occur during the basic bus cycle are numbered 1 through 4 and correspond to the four states of the bus cycle.
内部読出し周期は、状態4の期間に▲▼の肯定
と共に開始される。バス・マスタはまたこの時点で、▲
▼を否定するとともにアドレスおよび機能コ
ードを駆動する。この期間に、IMB12は▲▼、▲
▼、および▲▼を予めチャージする。The internal read cycle is started during the state 4 with the affirmation of ▲. At this point, the bus master again
▼ is negated and the address and function code are driven. During this period, IMB12 has ▲ ▼, ▲
▼ and ▲ ▼ are charged in advance.
次のクロック相、すなわち状態1の期間に、このバス
・マスタは▲▼を肯定し、この周期に対応するスレ
ーブは▲▼を肯定する。また、IMB12は、状態
1の期間にデータ線および▲▼を予めチャージす
る。状態2の始めにおいて、バス・マスタは▲▼を
肯定する。スレーブは状態2が始まるのと同時に、初期
にデータ線の駆動を開始してもよい。During the next clock phase, state 1, the bus master asserts ▼ and the slave corresponding to this cycle asserts ▼. In addition, the IMB 12 precharges the data line and ▼ during the state 1 period. At the beginning of state 2, the bus master asserts ▲. The slave may start driving the data line at the same time as the state 2 starts.
スレーブは、状態3の期間中に▲▼または
適切なエラー信号を肯定することによってバス周期に対
応しなければならない。マスターは状態3の終了時に▲
▼およびエラー信号をサンプリングし、もし
いずれも肯定されていない場合、マスターは待機状態
(3*で示す)を挿入し、この後再び▲▼お
よびエラー信号をサンプリングするために状態3に戻
る。The slave must respond to the bus cycle during state 3 by asserting ▲ or the appropriate error signal. At the end of state 3, ▲
The ▼ and error signals are sampled, and if neither is affirmed, the master inserts a wait state (indicated by 3 * ) and then returns to state 3 again to sample the ▲ ▼ and error signals.
状態4の開始までに、このスレーブはデータ線の駆動
を開始していなくてはならず、▲▼の肯定を
中止する。これで基本的な内部読込み周期を完了する。By the start of state 4, this slave must have started driving the data line, and cancels the affirmation of ▼. This completes the basic internal read cycle.
基本的な内部書込み周期は、上記の周期に類似してい
るが、▲▼は状態4で肯定されバス・マスタ
ーは状態2の始まりにデータを駆動する点が異なる。こ
れ以外は、書込み周期は読出し周期と同一である。The basic internal write cycle is similar to that described above, except that ▲ is affirmed in state 4 and the bus master drives data at the beginning of state 2. Otherwise, the write cycle is the same as the read cycle.
基本的な外部読出しおよび書込み周期は、基本的に対
応する内部周期と同様であるが、各周期における待機状
態(3*状態)の挿入は異なる。この挿入は、より遅い
外部バスが自分の周期を完了する間におけるIMB周期の
終了を「防ぐ」ためにSIM16によって行われる。この外
部バスは5つの基本的な周期状態を有する。The basic external read and write cycles are basically the same as the corresponding internal cycle, but the insertion of the standby state (3 * state) in each cycle is different. This insertion is performed by the SIM 16 to "prevent" the end of the IMB cycle while the later external bus completes its cycle. This external bus has five basic periodic states.
低電力モードはマイクロコンピュータ10用に決定さ
れ、これはCPU11による特定の命令LPSTOPの実行によっ
て開始される。この命令は、3つのワード(合計48ビッ
ト)を有する。最初の2つのワードは、LPSTOP命令(オ
プコード)を確認する特定のビットを有し、第3のワー
ドは直接の(immediate)データを有する。LPSTOP命令
が受信されマイクロ・マシン20(第2図)によって復号
された場合、多数の制御信号が発生され、これらは実行
ユニット21およびバス・インタフェイス23にある種のタ
スクを実行させる。第1に、1つまたはそれ以上の制御
信号が発生され、これによって実行ユニット21はLPSTOP
命令の直接のデータ部分をステイタス・レジスタSRに載
置する。これは割り込みマスク・ビット(ステイタス・
レジスタにおける他の制御および条件コード・ビットと
共に)を直接のデータ領域で示される値に再設定する効
果がある。次に、1つまたはそれ以上の制御信号が発生
されると、プログラム・カウンタがインクリメントさ
れ、次に取り出す命令の位置を示すようにされる。最後
に、1つまたはそれ以上の制御信号が発生されると、こ
れによって、バス・インタフェイス23が特別のバス周
期、すなわちLPSTOP周期を実行する。The low power mode is determined for the microcomputer 10, which is started by the CPU 11 executing a specific instruction LPSTOP. This instruction has three words (48 bits total). The first two words have specific bits identifying the LPSTOP instruction (opcode), and the third word has immediate data. When the LPSTOP instruction is received and decoded by the micro machine 20 (FIG. 2), a number of control signals are generated, which cause the execution unit 21 and the bus interface 23 to perform certain tasks. First, one or more control signals are generated, which cause the execution unit 21 to
The direct data part of the instruction is placed in the status register SR. This is the interrupt mask bit (status
This has the effect of resetting (along with other control and condition code bits in the register) to the value indicated in the immediate data area. Next, when one or more control signals are generated, the program counter is incremented to indicate the location of the next instruction to be fetched. Finally, when one or more control signals are generated, this causes the bus interface 23 to execute a special bus cycle, the LPSTOP cycle.
このLPSTOP周期は、基本的には、上述のような通常の
内部書込み周期である。LPSTOP周期は、機能コード信号
(FC0ないしFC2)とある種のアドレス信号(A16ないしA
19)の値によって他の書込み周期と異なることが識別さ
れる。This LPSTOP cycle is basically a normal internal write cycle as described above. The LPSTOP cycle consists of a function code signal (FC0 to FC2) and a certain address signal (A16 to A16).
It is distinguished from the other write cycles by the value of 19).
この機能コード信号は、CPU11によって開始される各
読出しまたは書込み周期を幾つかの可能なアドレス空間
の1つにアドレスされるものとして識別する。これらの
種々のアドレス空間および機能コード信号の符号化され
たものは表4に示される。This function code signal identifies each read or write cycle initiated by CPU 11 as being addressed to one of several possible address spaces. Encoded versions of these various address space and function code signals are shown in Table 4.
LPSTOP周期の場合、機能コード信号は、すべて1に等
しく、これをCPUスペース周期とする。他に幾つかのCPU
スペース周期(例えば、区切り点および割り込み承認)
があり、したがってアドレス線A16ないしA19は、CPUス
ペース周期を相互に識別するために使用される。LPSTOP
周期の場合、A19およびA18は0に等しく、A16およびA17
は1に等しい。 In the case of the LPSTOP cycle, the function code signals are all equal to 1, which is the CPU space cycle. Some other CPUs
Space period (eg, breakpoint and interrupt acknowledgment)
Therefore, the address lines A16 to A19 are used to distinguish CPU space periods from each other. LPSTOP
For periods, A19 and A18 are equal to 0, A16 and A17
Is equal to 1.
このLPSTOP周期は特別のレジスタ・アクセス周期の1
例である。すべての特別なレジスタ・アクセス周期は上
述の機能コードおよびA16ないしA19の符号化したものを
有する。下位の16のアドレス信号は、いずれの特別のレ
ジスタがアクセスされているかを示す。この好適な実施
例では、実施された特別のレジスタはSIM16における割
り込みマスク・レジスタのみであり、これはLPSTOP周期
の目的地である。一般に、アドレス信号A12ないしA15は
チップを識別し、信号A8ないしA11はモジュールを識別
し、およびA0ないしA7は特別のレジスタ・アクセス周期
の標的である特別なレジスタを識別する。この好適な実
施例では、信号A0ないしA15はLPSTOP周期の場合すべて
1に等しい。This LPSTOP cycle is one of the special register access cycles.
It is an example. All special register access periods have the function code described above and an encoding of A16 to A19. The lower 16 address signals indicate which particular register is being accessed. In the preferred embodiment, the only special register implemented is the interrupt mask register in SIM 16, which is the destination of the LPSTOP period. In general, address signals A12-A15 identify the chip, signals A8-A11 identify the module, and A0-A7 identify a particular register that is the target of a particular register access period. In the preferred embodiment, signals A0 through A15 are all equal to one for the LPSTOP period.
データ・バスの下位の3つの線(DATA0ないしDATA2)
は、LPSTOP周期の間ステイタス・レジスタ(I0〜I2)の
ビット8ないし10と通信を行うために使用される。SIM1
6は自己の割り込みマスク・レジスタ中に割り込みマス
ク・ビットを記憶することによってLPSTOP周期に応答す
る。Lower three lines of the data bus (DATA0 to DATA2)
Is used to communicate with bits 8 through 10 of the status register (I0-I2) during the LPSTOP period. SIM1
6 responds to the LPSTOP cycle by storing the interrupt mask bit in its interrupt mask register.
LPSTOP周期は、主として内部モジュールに低電力モー
ドの入力が差し迫っていることを告知し、かつSIM16に
割り込みマスク・ビットを通信しようとするものであ
る。しかし、マイクロコンピュータ10の外部装置もまた
低電力モードの到来を告知される必要のある可能性があ
る。したがって、LPSTOP周期が実行中の場合、もし外部
バスが外部バス・マスタに制御されていなければ、LPST
OP周期は、SIM16によって外部バスで実行され、その結
果、もし必要なら、外部装置は低電力モード対して準備
を行うことが可能である。The LPSTOP cycle is primarily intended to notify the internal module that a low power mode input is imminent, and to communicate an interrupt mask bit to the SIM 16. However, external devices of the microcomputer 10 may also need to be notified of the arrival of the low power mode. Therefore, if the external bus is not controlled by an external bus master, the LPST
The OP cycle is performed by the SIM 16 on the external bus so that, if necessary, the external device can prepare for a low power mode.
割り込みマスク・ビットの記憶以外に、SIM16はIMBク
ロック信号、CLOCKを停止させることによってLPSTOP周
期に対応する。CPU11およびマイクロコンピュータ10の
他の全ての内部モジュールは、CLOCKを基本的な内部タ
イミングの唯一のソースとして使用する。したがって、
CLOCKが停止した場合、これら全てのモジュールもまた
停止する。これは電力消費を大巾に削減する。SIM16は
自分自身で使用するためにクロック信号を引き続き発生
し、低電力モードの間も「覚醒した」状態を保持する。
低電力モードの期間、外部から供給されるクロック信号
CLKは、CPU11に制御されてSIM16内に設定される制御ビ
ットの状態によって、停止してもしなくてもよい。In addition to storing the interrupt mask bits, the SIM 16 responds to the LPSTOP cycle by stopping the IMB clock signal, CLOCK. CPU 11 and all other internal modules of microcomputer 10 use CLOCK as the sole source of basic internal timing. Therefore,
If the CLOCK stops, all these modules also stop. This greatly reduces power consumption. The SIM 16 continues to generate clock signals for its own use and remains "wake" during the low power mode.
Externally supplied clock signal during low power mode
CLK may or may not stop depending on the state of the control bits set in the SIM 16 under the control of the CPU 11.
低電力モードを終了させることのできる事象はリセッ
ト(予め決められた期間Lになっている▲▼
ピンを有する外部装置)およびSIM16の割り込みマスク
・レジスタに記憶された割り込みマスク・ビットによっ
てマスクされない程度に十分な高さのある優先順位を有
する割り込みである。SIM16以外のの内部モジュールは
全て低電力モードの期間は停止されるので、いずれのモ
ジュールも低電力状態を終了させる割り込み信号を発生
できない。しかし、SIM16自身は割り込みを発生するこ
とのできるある種のモニター(例えば、ウオッチドッグ
・タイマ、周期的割り込み回路等)を有し、SIM16は低
電力モードの期間能動状態にあるので、低電力モードを
終了させる割り込みがマイクロコンピュータ10内で発生
することが可能である。上述の特定の実施例の場合、SI
M16内の割り込みソースの中で、周期的割り込み回路の
みが低電力モードの期間中能動状態にある。勿論、外部
回路が割り込みのソースになることもまた可能である。The event that can end the low-power mode is reset (the L has been in the predetermined period L).
External devices with pins) and interrupts having a priority high enough that they are not masked by the interrupt mask bits stored in the interrupt mask register of SIM16. Since all the internal modules other than the SIM 16 are stopped during the low power mode, none of the modules can generate an interrupt signal for terminating the low power state. However, the SIM 16 itself has some kind of monitor capable of generating an interrupt (eg, a watchdog timer, a periodic interrupt circuit, etc.), and the SIM 16 is active during the low power mode, so the low power mode Can be generated in the microcomputer 10. For the specific embodiment described above, SI
Of the interrupt sources in M16, only the periodic interrupt circuit is active during the low power mode. Of course, it is also possible for an external circuit to be the source of the interrupt.
動作が低電力モードの間、SIM16は単にリセットまた
は割り込み事象いずれかを待つだけである。いずれのリ
セット事象でもSIM16はCLOCK信号を再発生し、▲
▼信号を肯定して、通常のプログラムの実行を再開
する。LPSTOP周期によってSIM16へ通された割り込みマ
スク・ビットによってマスクされるレベルを超えるのに
十分なだけ高い優先順位を有する割り込み事象ならいず
れでも、低電力モードからの離脱を可能にする。割り込
みの場合は、SIM16はCLOCKを再発生し、IMB12の▲
▼ないし▲▼線でCPU11へ割り込み要求を
引き渡す。CPU11は、他のこのようないずれの要求に対
すると同様、この割り込み要求に応答して適切な例外処
理ルーチンを実行し、低電力モードを開始したLPSTOP命
令に続く命令による通常のプログラム実行に戻る。While operation is in the low power mode, the SIM 16 simply waits for either a reset or an interrupt event. In any reset event, SIM16 re-generates the CLOCK signal, and ▲
▼ affirm the signal to resume normal program execution. Any interrupt event having a priority high enough to exceed the level masked by the interrupt mask bit passed to SIM 16 by the LPSTOP period allows exit from low power mode. In the case of an interrupt, SIM16 re-generates CLOCK and returns
Deliver the interrupt request to CPU11 with the ▼ or ▲ ▼ line. As with any other such request, CPU 11 executes the appropriate exception handling routine in response to this interrupt request and returns to normal program execution with the instruction following the LPSTOP instruction that initiated the low power mode.
LPSTOP命令の実行に続く電力が低下した状態の期間以
外は、SIM16内の割り込みマスク・レジスタは無視され
る。内部で発生された全ての割り込みは、IMB12を介し
て直接CPU11に送られる。CPU11は、割り込み信号が承認
されるか否か決定するのに必要な比較を行う。外部で発
生された全ての割り込みは、SIM16によって外部バス割
り込み線から直接IMB12の割り込み線に無条件で送られ
る。The interrupt mask register in the SIM 16 is ignored except during the period of the low power state following the execution of the LPSTOP instruction. All internally generated interrupts are sent directly to the CPU 11 via the IMB 12. CPU 11 makes the necessary comparison to determine whether the interrupt signal is acknowledged. All externally generated interrupts are sent unconditionally by the SIM 16 from the external bus interrupt line directly to the IMB 12 interrupt line.
低電力モード終了論理をCPUの通常のリセットおよび
割り込み論理から切り離すと、低電力モードの期間CPU
を完全に停止させることができ、したがってかなりの電
力を節約する。システム統合モジュールに別個にマスク
レベルの比較を行なわせることによって、低い優先順位
の割り込みが完全に無視され、比較を行うためCPUを
「覚醒」させる必要性をなくする。本発明は、割り込み
マスクの設定が低電力モードからの離脱の重大な決定要
因であるこのような態勢に限定されるものではない。こ
れは、中央処理装置が通常行う他の条件付きの評価でも
よいが、低電力モードの動作期間にシステムのいずれか
他の部分で好適に行われる。さらに、上述のLPSTOP周期
の詳細は、本発明の機能にとって重要ではない。それに
より低電力モードからの離脱が中央処理装置から低電力
状態の期間能動状態にあるシステムのある部分へ資格付
けられるいずれの通信手段でも開示したLPSTOPバス・サ
イクルにとって代わることができる。Decoupling the low power mode exit logic from the normal reset and interrupt logic of the CPU will
Can be completely shut down, thus saving considerable power. By having the system integration module perform a separate mask-level comparison, lower priority interrupts are completely ignored, eliminating the need to “wake up” the CPU to make the comparison. The present invention is not limited to such situations where the setting of the interrupt mask is a significant determinant of exiting the low power mode. This may be any other conditional evaluation normally performed by the central processing unit, but is preferably performed by any other part of the system during operation in the low power mode. Further, the details of the LPSTOP cycle described above are not important to the functioning of the present invention. Thus, exit from the low power mode can replace the disclosed LPSTOP bus cycle with any communication means qualified from the central processing unit to some portion of the system that is active during the low power state.
本発明は特定の実施例を参照して示され説明されてき
たが、開示された実施例の種々の変形が可能であり、こ
れらは本発明の精神と範囲を逸脱することのないことを
当業者は理解する。例えば、本発明はあるモジュールを
備えたマイクロコンピュータの関係において開示された
が、これらのモジュールはいずれも異なった機能性を有
する他のモジュールと置き換えてもよい。さらに、この
好適な発明の中央処理装置はマイクロコード化された機
械であるが、本発明は、ハードワイヤ式装置でも容易に
実行可能である。さらに、上述の特定の実施例は、クロ
ック信号のソースにおいてこれらの信号の発生を停止さ
せることによってクロック信号の停止を実行する。他の
実施例では、低電力モード期間中クロック信号の発生お
よび分配を継続すると共にまたLPSTOP制御信号も発生
し、これは全ての内部モジュールへ分配されるものとす
ることができる。各モジュールにおいて、論理回路は、
クロック信号を阻止することによってモジュールを停止
させること、またはクロック信号を阻止しないことによ
ってモジュールを低電力モード期間中も動作させ続ける
ことによって、LPSTOP制御信号に応答する。この他の実
施例は、低電力モード期間中電力消費を増加させるが、
低電力モード期間中に幾つかのモジュールに動作を継続
させることによって柔軟性が高くなる。Although the present invention has been shown and described with reference to particular embodiments, various modifications of the disclosed embodiment are possible without departing from the spirit and scope of the invention. Traders understand. For example, although the invention has been disclosed in the context of a microcomputer having certain modules, any of these modules may be replaced by other modules having different functionality. Further, while the preferred central processing unit is a microcoded machine, the present invention can be readily implemented on hardwired devices. Further, the particular embodiment described above implements clock signal stopping by stopping the generation of these signals at the source of the clock signal. In another embodiment, the generation and distribution of the clock signal continues during the low power mode and also generates an LPSTOP control signal, which may be distributed to all internal modules. In each module, the logic circuit is
Responding to the LPSTOP control signal by stopping the module by blocking the clock signal, or by keeping the module running during the low power mode by not blocking the clock signal. This alternative embodiment increases power consumption during the low power mode,
Flexibility is increased by allowing some modules to continue operation during the low power mode.
第1図は、本発明の特定の実施例による集積回路デジタ
ル計算システムのブロック図である。 第2図は、第1図に示す計算システムの中央処理装置の
ブロック図である。 第3図は、第2図に示す中央処理装置のレジスタのセッ
トを示す説明図である。 第4図は、第2図に示す中央処理装置によって実行され
る幾つかのバスサイクルを示すタイミング・チャートで
ある。 (主要符号の説明) 10……マイクロコンピュータ、 11……中央処理装置(CPU)、 12……モジュール間バス(IMB)、 13……通信インタフェース、 14……オンボードメモリ、 15……タイマ・モジュール、 16……システム統合モジュール(SIM)、 20……マイクロ・マシン、 21……実行ユニット、 22……レジスタの組、 23……バス・インタ−フェース。FIG. 1 is a block diagram of an integrated circuit digital computing system according to a particular embodiment of the present invention. FIG. 2 is a block diagram of a central processing unit of the computing system shown in FIG. FIG. 3 is an explanatory diagram showing a set of registers of the central processing unit shown in FIG. FIG. 4 is a timing chart showing some bus cycles executed by the central processing unit shown in FIG. (Explanation of main symbols) 10: microcomputer, 11: central processing unit (CPU), 12: bus between modules (IMB), 13: communication interface, 14: on-board memory, 15: timer / Module 16 System integration module (SIM) 20 Micro machine 21 Execution unit 22 Register set 23 Bus interface
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・ピー・ダン アメリカ合衆国テキサス州 78737、オ ースチン、グラナダ・ヒルズ・ドライブ 9206 (72)発明者 ブラドレイ・ジー・バージス アメリカ合衆国テキサス州 78749、オ ースチン、カナ・クーブ 5014エー (56)参考文献 特開 昭58−222349(JP,A) (58)調査した分野(Int.Cl.6,DB名) G06F 1/04 G06F 15/78──────────────────────────────────────────────────の Continued on the front page (72) Inventor John P. Dunn, Texas, United States 78737, Austin, Granada Hills Drive 9206 (72) Inventor Bradley G. Verges, United States 78749, Texas, Austin, Cana・ Cube 5014A (56) References JP-A-58-222349 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) G06F 1/04 G06F 15/78
Claims (5)
ック信号を受けるよう結合され前記割込み信号入力端子
において受信した割込み信号の優先度レベルを前記割込
みマスク値と比較する第1の比較手段であって、該第1
の比較手段は規則的かつ周期的なクロック信号が前記ク
ロック信号入力端子において受信されている間のみ機能
するもの、 前記クロック信号入力端子において規則的かつ周期的な
クロック信号が受信されている間のみ命令を実行しかつ
前記クロック信号入力端子において規則的かつ周期的な
クロック信号が受信されていない間は命令を実行しない
実行手段であって、該実行手段はさらに第1の命令を実
行しかつ該第1の命令が実行された場合にのみ第1の制
御信号を発生する手段を具備するもの、そして アドレス端子およびデータ端子を含む複数のバスインタ
フェース端子を有するバスインタフェース手段であっ
て、該バスインタフェース手段は前記実行手段から前記
第1の制御信号を受信するよう結合され、前記バスイン
タフェース手段は前記第1の制御信号が前記実行手段か
ら受信された場合にのみ前記複数のバスインタフェース
端子の一部に対し前記割込みマスク値を示す信号を与え
るもの、 を具備する前記中央処理ユニット、 (b)前記中央処理ユニットのバスインタフェース手段
のアドレス端子に結合されたアドレスラインを有しかつ
前記中央処理ユニットのバスインタフェース手段のデー
タ端子に結合されたデータラインを有する内部バス、 (c)前記内部バスのアドレスラインおよびデータライ
ンにそれぞれ結合された内部アドレス端子および内部デ
ータ端子を含む第1の複数のバスインタフェース端子を
有し、かつ前記集積回路計算システムを前記集積回路計
算システムの外部の装置に結合するための複数の外部イ
ンタフェース端子を有する集積モジュールであって、さ
らに 前記集積モジュールの第1のクロック信号出力端子に結
合されたクロック信号発生手段であって、前記集積モジ
ュールの前記第1のクロック信号出力端子は前記中央処
理ユニットの前記クロック信号入力端子に結合され、前
記クロック信号発生器はさらに規則的かつ周期的なクロ
ック信号を前記集積モジュールの前記第1のクロック信
号出力端子にかつ、それによって、前記中央処理ユニッ
トの前記クロック信号入力端子に提供し、かつ前記中央
処理ユニットの前記バスインタフェース手段が前記割込
みマスク値を示す信号を前記複数のバスインタフェース
端子の前記一部に与えた場合に前記規則的かつ周期的な
クロック信号を前記集積モジュールの前記第1のクロッ
ク信号出力端子に提供するのを停止し、かつ第2の制御
信号が受信されたときに前記集積モジュールの前記第1
のクロック信号出力端子に前記クロック信号を提供する
のを再開する手段を具備するもの、 前記集積モジュールの前記第1の複数のバスインタフェ
ース端子に結合され、前記第1の制御信号に応答しての
み、前記第1の複数のバスインタフェース端子から前記
割込みマスク値を示す信号を受信しかつその後前記割込
みマスク値を示す信号を記憶する第2のレジスタ手段、 割込み信号の優先度レベルを前記第2のレジスタ手段に
記憶された前記信号と比較しかつ割込み信号の優先度レ
ベルを前記第2のレジスタ手段に記憶された信号と比較
した結果に基づき前記第2の制御信号を前記クロック信
号発生器に条件的に提供する第2の比較手段であって、
該第2の比較手段は前記中央処理ユニットの前記バスイ
ンタフェース手段が前記割込みマスク値を示す信号を前
記中央処理ユニットの前記複数のバスインタフェース端
子の前記一部に与えた後にのみかつ前記第2の制御信号
が生成されるまで作動するもの、 を具備する前記集積モジュール、 を具備することを特徴とする集積回路計算システム。1. An integrated circuit computing system, comprising: (a) a central processing unit, further comprising: a clock signal input terminal; an interrupt signal input terminal; first register means for storing an interrupt mask value; First comparing means coupled to receive a regular and periodic clock signal from an input terminal and comparing a priority level of an interrupt signal received at the interrupt signal input terminal with the interrupt mask value;
The comparison means functions only while a regular and periodic clock signal is received at the clock signal input terminal, and only when the regular and periodic clock signal is received at the clock signal input terminal. Executing means for executing the instruction and not executing the instruction while a regular and periodic clock signal is not received at the clock signal input terminal, the execution means further executing the first instruction; Bus interface means having a plurality of bus interface terminals including an address terminal and a data terminal, the bus interface means comprising: a means for generating a first control signal only when a first instruction is executed; Means are coupled to receive the first control signal from the executing means, and the bus interface means Providing a signal indicating the interrupt mask value to a part of the plurality of bus interface terminals only when the first control signal is received from the execution means; (b) An internal bus having address lines coupled to the address terminals of the bus interface means of the central processing unit and having data lines coupled to the data terminals of the bus interface means of the central processing unit; A first plurality of bus interface terminals including an internal address terminal and an internal data terminal respectively coupled to the address line and the data line, and coupling the integrated circuit computing system to a device external to the integrated circuit computing system; Integrated module having a plurality of external interface terminals for And clock signal generating means coupled to a first clock signal output terminal of the integrated module, wherein the first clock signal output terminal of the integrated module is the clock signal input terminal of the central processing unit Wherein the clock signal generator further provides a regular and periodic clock signal to the first clock signal output terminal of the integrated module and thereby to the clock signal input terminal of the central processing unit. And when the bus interface means of the central processing unit provides a signal indicating the interrupt mask value to the part of the plurality of bus interface terminals, the regular and periodic clock signal is transmitted to the integrated module. Stopping providing to the first clock signal output terminal and providing a second control signal The first of the integrated modules when
Means for resuming providing the clock signal to a clock signal output terminal of the integrated module, coupled to the first plurality of bus interface terminals of the integrated module, only in response to the first control signal Second register means for receiving a signal indicating the interrupt mask value from the first plurality of bus interface terminals, and thereafter storing the signal indicating the interrupt mask value, and setting the priority level of the interrupt signal to the second The second control signal is supplied to the clock signal generator based on a result of comparing the signal stored in the register means and comparing the priority level of the interrupt signal with the signal stored in the second register means. A second comparing means provided in an integrated manner,
The second comparing means is provided only after the bus interface means of the central processing unit gives a signal indicating the interrupt mask value to the part of the plurality of bus interface terminals of the central processing unit, and An integrated circuit computing system comprising: an integrated module comprising: a device that operates until a control signal is generated.
に結合されたクロック信号入力端子を有しかつ前記中央
処理ユニットの前記割込み信号入力端子に結合された割
込み信号出力端子を有する少なくとも1つのモジュー
ル、 を具備することを特徴とする請求項1に記載の集積回路
計算システム。2. The system of claim 1, further comprising a clock signal input terminal coupled to the first clock signal output terminal of the integrated module, and an interrupt signal output terminal coupled to the interrupt signal input terminal of the central processing unit. The integrated circuit computing system according to claim 1, comprising at least one module having:
み信号を受けるための第1の手段、 前記第1の手段に結合され前記中央処理ユニットの前記
割込み信号入力端子に前記第1の手段によって受信され
た割込み信号を提供する第2の手段、そして 前記第1の手段に結合され前記第2の比較手段に前記第
1の手段によって受信された割込み信号を提供するため
の第3の手段、 を具備することを特徴とする請求項2に記載の集積回路
計算システム。3. The integrated module further comprises: first means for receiving an interrupt signal from one of the plurality of external interface terminals; and the interrupt signal of the central processing unit coupled to the first means. A second means for providing an interrupt signal received by the first means to an input terminal; and an interrupt signal received by the first means coupled to the first means and to the second comparing means. 3. The integrated circuit computing system according to claim 2, comprising: third means for providing.
結合され割込み信号を前記中央処理ユニットの前記割込
み信号入力端子におよび前記第2の比較手段に提供する
ための割込み信号発生手段、 を具備することを特徴とする請求項2に記載の集積回路
計算システム。4. The integrated module is further coupled to receive a clock signal from the clock signal generator for providing an interrupt signal to the interrupt signal input terminal of the central processing unit and to the second comparing means. The integrated circuit calculation system according to claim 2, further comprising: interrupt signal generation means.
の命令を実行する方法であって、前記デジタル計算シス
テム(10)は通信バス(12)によって結合された中央処
理ユニット(11)および集積モジュール(16)を有し、
前記中央処理ユニットは割込みマスク値を記憶するため
の記憶回路(22)を有し、前記方法は、 前記中央処理ユニット(11)が前記特定の命令を受信す
る段階、 前記中央処理ユニット(11)が前記特定の命令をデコー
ドする段階、そして 前記中央処理ユニット(11)が前記特定の命令の実行の
間に書込みバスサイクルを開始する段階、 を具備し、前記方法はさらに、 前記書込みバスサイクルの間に前記通信バス(12)によ
って前記割込みマスク値および所定の信号を前記中央処
理ユニット(11)から前記集積モジュール(16)に転送
する段階、そして 前記通信バス(12)から前記割込みマスク値および前記
所定の信号を受信したことに応じて前記集積モジュール
(16)がクロック信号を前記中央処理ユニット(11)に
提供するのを停止する段階、 を具備することを特徴とするデジタル計算システム(1
0)において特定の命令を実行する方法。5. A method for executing a specific instruction in a digital computing system (10), said digital computing system (10) comprising a central processing unit (11) and an integrated module (11) coupled by a communication bus (12). 16)
The central processing unit has a storage circuit (22) for storing an interrupt mask value, the method comprising: the central processing unit (11) receiving the specific instruction; the central processing unit (11). Decoding said specific instruction, and said central processing unit (11) initiating a write bus cycle during execution of said specific instruction, said method further comprising: Transferring the interrupt mask value and the predetermined signal from the central processing unit (11) to the integrated module (16) by the communication bus (12) in between; and transmitting the interrupt mask value and the predetermined signal from the communication bus (12). Stopping the integrated module (16) from providing a clock signal to the central processing unit (11) in response to receiving the predetermined signal; Digital computing system characterized by having a (1
Method to execute a specific instruction in 0).
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