KR100213801B1 - 인터럽트 발생 회로 - Google Patents
인터럽트 발생 회로 Download PDFInfo
- Publication number
- KR100213801B1 KR100213801B1 KR1019960033060A KR19960033060A KR100213801B1 KR 100213801 B1 KR100213801 B1 KR 100213801B1 KR 1019960033060 A KR1019960033060 A KR 1019960033060A KR 19960033060 A KR19960033060 A KR 19960033060A KR 100213801 B1 KR100213801 B1 KR 100213801B1
- Authority
- KR
- South Korea
- Prior art keywords
- interrupt
- signal
- output
- input
- gate
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Abstract
본 발명은 인터럽트가 발생되면 인터럽트 신호를 발생하여 프로세서로 출력하는 인터럽트 발생 회로에 관한 것이다.
본 발명은 인터럽트 요구 신호가 한 클럭 인에이블된후에 디스에이블되어도 계속해서 안정된 인터럽트 신호를 프로세서로 출력하여 프로세서에서 따로 인터럽트 신호를 스누핑할 필요가 없고, 인터럽트 신호가 발생되어 프로세서로 부터 인터럽트 인지 신호가 입력된후 다음번 인터럽트가 발생되는 경우 따로 리세트 신호를 인에이블시킬 필요가 없이 바로 인터럽트 신호가 발생되고, 지연 회로를 이용하여 타이밍 지연을 주므로 인터럽트 신호가 안정화될 수 있도록 한다.
Description
본 발명은 전자 회로 기술에 관한 것으로, 인터럽트 발생 회로에 관한 것이다.
일반적으로, 입/추력(I/O) 회로에는 인터럽트 요구 신호가 발생하면 프로세서로 인터럽트(interrupt) 신호를 보내기 위한 인터럽트 발생 회로가 필요하다.
그런데, 종래의 인터럽트 발생 회로는 인터럽트 신호를 발생하여 프로세서로 출력하게 되면, 프로세서에서 그 인터럽트 신호를 스누핑(Snooping)하여야만 하였다. 따라서, 종래의 인터럽트 발생 회로를 사용하는 경우에는 프로세서에 다라 스누핑 회로를 부가하여야 한다.
또한, 종래의 인터럽트 발생 회로는 인터럽트 신호를 발생할 때마다 리세트(reset) 시켜야 하므로 프로세서의 실행성을 감소시키는 문제점을 수반한다
본 발명은 별도의 스누핑 회로를 필요로 하지 않으며, 프로세서의 실행성을 개선하기 위한 인터럽트 발생 회로를 제공함에 그 목적이 있다.
제1도는 본 발명의 일실시예에 따른 인터럽트 발생 회로의 구성도.
* 도면의 주요부분에 대한 부호의 설명
1 : 인터럽트 발생 제어부 2 : 인터럽트 인지부
3 : 인터럽트 발생부 4 : 인터럽트 안정화부
11, 23 : 인버터 12 : 배타적 오아 게이트
21 : 오아 게이트 22 : 래치
31, 41, 42, 43 : 플립플롭 32 : 앤드 게이트
33 : 노아 게이트 34 : 3상 버퍼
본 발명은 한 클럭의 인터럽트 요구 신호가 발생하면 프로세서가 인터럽트를 받아들일 때까지 안정된 인터럽트 신호를 발생하고, 일단 인터럽트 신호가 발생되면 다음 인터럽트 신호 발생시에 리세트 신호를 따로 인에이블시킬 필요가 없도록 하여 프로세서의 실행성을 향상시키는 기술이다.
상기 목적을 달성하기 위하여 본 발명으로부터 제공되는 특징적인 인터럽트 발생 회로는, 초기 리세트 신호와 인터럽트 인지 신호에 응답하여 인터럽트 신호의 발생을 제어하는 인터럽트 발생 제어부; 상기 인터럽트 발생 제어부로부터 출력되는 신호와 입력되는 인터럽트 요구 신호에 응답하여 인터럽트가 발생되었음을 알리는 인터럽트 발생 신호를 출력하는 인터럽트 인지부; 상기 인터럽트 발생 제어부로부터 출력되는 신호와 상기 인터럽트 인지부(2)로부터 출력되는 인터럽트 발생 신호와 입력되는 클럭에 응답하여 인터럽트 신호를 발생하여 출력하는 인터럽트 발생부; 및 상기 클럭과 상기 인터럽트 발생 제어부로부터 출력되는 신호와 상기 인터럽트 발생부로부터 출력되는 신호에 응답하여 상기 인터럽트 발생부로부터 출력되는 인터럽트 신호가 안정도게 출력되도록 하는 인터럽트 안정화부를 구비하는 것을 특징으로 한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부한 도면 도 1은 본 발명의 일 실시예에 따른 인터럽트 발생 회로의 구성도로서, 본 실시예에 따른 인터럽트 발생 회로는 크게 인터럽트 발생 제어부(1), 인터럽트 인지부(2), 인터럽트 발생부(3) 및 인터럽트 안정화부(4)로 구성된다.
우선, 인터럽트 발생 제어부(1)는 입력되는 리세트 신호(RESET)와 인터럽트 인지 신호(IRQ_ACK)에 따라 인터럽트 신호의 발생을 제어하는 것으로, 인버터(11)를 통해 반전된 리세트 신호(RESET)와 인터럽트 인지 신호(IRQ_ACK)를 배타적 논리합하여 인터럽트 인지부(2), 인터럽트 발생부(3) 및 인터럽트 안정화부(4)로 출력하는 배타적 오아 게이트(12)로 구성된다.
인터럽트 인지부(2)는 인터럽트 발생 제어부(1)로부터 출력되는 신호와 입력되는 인터럽트 요구 신호(IRQ_REQ)에 따라 인터럽트가 발생되었음을 알리는 안정된 하이 레벨의 인터럽트 발생 신호를 출력하는 것으로, 입력되는 인터럽트 요구 신호(IRQ_REQ)를 일 입력으로 하는 오아 게이트(21), 오아 게이트(21)의 출력에 따라 인에이블되고 인터럽트 발생 제어부(1)의 배타적 오아 게이트(12)로부터 출력되는 신호를 클리어 입력으로 하며 하이 레벨의 신호를 입력으로 하여 인터럽트 발생부(3)와 오아 게이트(21)의 타 입력으로 인터럽트 발생 신호를 출력하는 래치(22) 및 래치(22)로부터 출력되는 인터럽트 발생 신호를 반전시켜 상기 인터럽트 발생부(3)로 출력하는 인버터(23)로 구성된다.
인터럽트 발생부(3)는 상기 인터럽트 발생 제어부(1)로부터 출력되는 신호와 인터럽트 인지부(2)로부터 출력되는 인터럽트 발생 신호와 입력되는 클럭(CLK)에 따라 인터럽트 신호(IRQ)를 발생하여 출력하는 것으로, 인터럽트 발생 제어부(1)의 배타적 오아 게이트(12)로부터 출력되는 신호를 클리어 입력으로 하고 인터럽트 인지부(2)의 래치(22)로부터 출력되는 인터럽트 발생 신호를 데이터 입력으로 하고 입력되는 클럭(CLK)을 클럭 입력으로 하여 그 출력을 인터럽트 안정화부(4)로 출력하는 플립플롭(31), 플립플롭(31)의 출력과 인터럽트 인지부(2)의 래치(22)로부터 출력되는 인터럽트 발생 신호를 논리곱하는 앤드 게이트(32), 인터럽트 안정화부(4)의 출력과 인터럽트 인지부(2)의 인버터(23)로부터 출력되는 반전된 인터럽트 발생 신호를 부정 논리합하는 노아 게이트(33) 및 노아 게이트(33)의 출력에 따라 인에이블되어 앤드 게이트(32)의 출력을 인터럽트 신호(IRQ)로서 출력하는 3상 버퍼(34)로 구성된다.
인터럽트 안정화부(4)는 입력되는 클럭(CLK)과 인터럽트 발생 제어부(1)의 배타적 오아 게이트(12)로부터 출력되는 신호와 인터럽트 발생부(3)의 플립플롭(31)으로부터 출력되는 신호에 따라 인터럽트 발생부(3)의 3상 버퍼(34)로부터 출력되는 인터럽트 신호(IRQ)가 안정되게 출력되도록 하는 것으로, 인터럽트 발생 제어부(1)의 배타적 오아 게이트(12)로부터 출력되는 신호에 따라 각각 클리어되고 클럭(CLK)을 각각 클럭 입력으로 하여 인터럽트 발생부(3)의 플립플롭(31)으로부터 출력되는 신호를 지연시켜 인터럽트 발생부(3)의 노아 게이트(33)로 출력하는 일련의 플립플롭(41, 42, 43)으로 구성된다. 여기서, 플립플롭(41, 42, 43)은 3개가 직렬 연결되어 인터럽트 발생부(3)로부터 출력되는 신호를 3클럭만큼 지연시킨다.
이와 같이 구성되는 본 실시예에 따른 인터럽트 발생 회로의 동작은 다음과 같다.
먼저, 리세트 신호(RESET)가 하이 레벨로 인에이블되면, 프로세서가 인터럽트를 받았음을 나타내기 위해 프로세서로부터 출력되는 인터럽트 인지 선호(IRQ_ACK)는 로우 레벨이므로, 배타적 오아 게이트(12)에 의해 배타적 논리합되어 출력되는 신호에 의해 인터럽트 안정화부(4)의 플립플롭(41, 42, 43)과 인터럽트 인지부(2)의 래치(22)와 인터럽트 발생부(3)의 플립플롭(31)은 모두 클리어된다.
다음으로, 리세트 신호(RESET)가 로우 레벨로 디에이블되면 배타적 오아 게이트(12)에 의해 인터럽트 안정화부(4)의 플립플롭(41, 42, 43)과 인터럽트 인지부(2)의 래치(22)와 인터럽트 발생부(3)의 플립플롭(31)은 모두 인에이블 되어 동작을 시작하게 된다.
이때, 외부로부터 인터럽트 요구 신호(IRQ_REQ)가 입력되면 인터럽트 인지부(2)의 오아 게이트(21)에 의해 래치(22)는 인에이블되고 래치(22)의 입력으로 하이 레벨의 전원 전압 신호가 인가되므로 래치(22)로부터 출력되는 인터럽트 발생 신호는 하이 레벨이 된다.
래치(22)로부터 출력되는 하이 레벨의 인터럽트 발생 신호는 다시 오아 게이트(21)의 타 입력단으로 인가되므로, 인터럽트 요구 신호(IRQ_REQ)가 한 클럭후에 로우 레벨로 떨어지더라도 계속 래치(22)를 인에이블시키게 된다. 따라서, 계속해서 래치(22)로부터 출력되는 인터럽트 발생 신호는 하이 레벨이 되어 인터럽트 발생부(3)의 플립플롭(31)과 앤드 게이트(32)로 인가된다. 또한, 래치(22)로부터 출력되는 하이 레벨의 인터럽트 발생 신호는 인버터(23)를 통해 반전되어 로우 레벨로 되어 인터럽트 발생부(3)의 노아 게이트(33)로도 인가된다.
인터럽트 발생부(3)의 플립플롭(31)은 인터럽트 인지부(2)의 래치(22)로부터 출력되는 하이 레벨의 인터럽트 발생 신호를 데이터 입력으로 하여 입력되는 클럭(CLK)에 동기되어 하이 레벨의 신호를 출력하고 플립플롭(31)의 출력은 앤드 게이트(32)에서 래치(22)로부터 출력되는 하이 레벨의 인터럽트 발생 신호와 논리곱되므로 앤드 게이트(32)의 출력은 하이 레벨이 된다.
이와 같이 앤드 게이트(32)로부터 출력되는 하이 레벨의 신호는 3상 버퍼(34)에 입력되어 3상 버퍼(34)가 인에이블될때까지 대기한다.
한편, 인터럽트 발생부(3)의 플립플롭(31)으로부터 출력되는 하이 레벨의 신호는 계속해서 인터럽트 안정화부(4)의 첫 번째 플립플롭(41)의 데이터 입력으로 인가되는데, 인가되는 하이 레벨의 신호는 직렬 연결된 3개의 플립플롭(41, 42, 43)에 의해 3클럭만큼 지연된 후에 출력된다.
인터럽트 안정화부(4)의 마지막 플립플롭(43)으로부터 출력되는 3클럭 지연된 하이 레벨의 신호는 노아 게이트(33)에 입력되는데, 앞서 인터럽트 인지부(2)의 인버터(23)로부터 출력되는 신호가 로우 레벨이므로 노아 게이트(33)의 출력은 로우 레벨이 되어 로우 레벨에서 인에이블되는 3상 버퍼(34)을 인에이블시키게 된다.
따라서, 대기하고 있던 앤드 게이트(32)의 하이 레벨의 신호가 인터럽트 신호(IRQ)로서 출력되어 프로세서로 인가된다.
일단 프로세서로 출력된 인터럽트 신호(IRQ)는 프로세서가 받아들일 때까지 계속해서 안정적으로 인가되며, 프로세서가 진행 중인 일을 마치고 입력되는 인터럽트 신호(IRQ)를 받아들이면 프로세서에서는 인터럽트 인지 신호(IRQ_ACK)를 출력하게 된다. 프로세서로부터 출력되는 인터럽트 인지 신호(IRQ_ACK)는 배타적 오아 게이트(12)에서 반전된 리세트 신호(11)와 배타적 논리합되어 로우 레벨의 신호를 출력하게 된다. 이에 따라 인터럽트 안정화부(4)의 플립플롭(41, 42, 43)과 인터럽트 인지부(2)의 래치(22)와 인터럽트 발생부(3)의 플립플롭(31)은 모두 클리어되어 인터럽트 신호를 발생하는 동작을 멈추게 된다.
한편, 인터럽트 인지부(2)의 래치(22)를 클리어시키면 인버터(23)를 통해 인터럽트 발생부(3)의 노아 게이트(33)로 입력되는 신호는 하이 레벨이 되므로, 인터럽트 안정화부(4)의 마지막 플립플롭(43)으로부터 로우 레벨의 신호가 출력되어도 노아 게이트(33)의 출력은 로우 레벨이 된다. 따라서 3상 버퍼(34)는 항상 인에이블된 상태가 되어 다음에 다시 인터럽트 요구 신호(IRQ_REQ)가 들어오면 리세트 신호(RESET)를 다시 하이 레벨로 인에이블시킬 필요 없이 바로 인터럽트 신호(IRQ)를 출력할 수 있으므로 인터럽트를 발생하는 속도를 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 인터럽트 발생 회로는 다음과 같은 효과가 있다.
첫째, 인터럽트 요구 신호가 한 클럭 인에이블된 후에 디에이블되어도 계속해서 안정된 인터럽트 신호를 프로세서로 출력하여 프로세서에서 따로 인터럽트 신호를 스누핑할 필요가 없으므로 프로세서의 실행성을 향상시킨다.
둘째, 인터럽트 신호가 발생되어 프로세서로부터 인터럽트 인지 신호가 입력된후 다음 인터럽트가 발생되는 경우 따로 리세트 신호를 인에이블시킬 필요가 없이 바로 인터럽트 신호가 발생되므로 시스템의 실행성(속도)을 향상시킬 수 있다.
셋째, 지연 회로를 이용하여 타이밍 지연을 주므로 인터럽트 신호가 안정화도리 수 있는 효과가 있다.
Claims (6)
- 초기 리세트 신호와 인터럽트 인지 신호에 응답하여 인터럽트 신호의 발생을 제어하는 인터럽트 발생 제어부; 상기 인터럽트 발생 제어부로부터 출력되는 신호와 입력되는 인터럽트 요구 신호에 응답하여 인터럽트가 발생되었음을 알리는 인터럽트 발생 신호를 출력하는 인터럽트 인지부; 상기 인터럽트 발생 제어부로부터 출력되는 신호와 상기 인터럽트 인지부(2)로부터 출력되는 인터럽트 발생 신호와 입력되는 클럭에 응답하여 인터럽트 신호를 발생하여 출력하는 인터럽트 발생부; 및 상기 클럭과 상기 인터럽트 발생 제어부로부터 출력되는 신호와 상기 인터럽트 발생부로부터 출력되는 신호에 응답하여 상기 인터럽트 발생부로부터 출력되는 인터럽트 신호가 안정되게 출력되도록 하는 인터럽트 안정화부를 구비하는 것을 특징으로 하는 인터럽트 발생 회로.
- 제1항에 있어서, 상기 인터럽트 발생 제어부가, 반전된 상기 초기 리세트 신호를 상기 인터럽트 인지 신호와 배타적 논리합하여 상기 인터럽트 인지부, 인터럽트 발생부 및 인터럽트 안정화부로 출력하는 배타적 오아 게이트를 구비하는 것을 특징으로 하는 인터럽트 발생 회로.
- 제1항에 있어서, 상기 인터럽트 인지부가, 입력되는 인터럽트 요구 신호를 일 입력으로 하는 오아 게이트; 상기 오아 게이트의 출력을 인에이블 입력으로 하고 상기 인터럽트 발생 제어부로부터 출력되는 신호를 클리어 입력으로 하며 하이 레벨의 신호를 데이터 입력으로 하여 상기 인터럽트 발생부와 상기 오아 게이트의 타 입력으로 상기 인터럽트 발생 신호를 출력하는 래치; 및 상기 래치로부터 출력되는 상기 인터럽트 발생 신호를 반전시켜 상기 인터럽트 발생부로 출력하는 인버터를 구비하는 것을 특징으로 하는 인터럽트 발생 회로.
- 제1항에 있어서, 상기 인터럽트 발생부가, 상기 인터럽트 발생 제어부로부터 출력되는 신호를 클리어 입력으로 하고 상기 인터럽트 인지부로부터 출력되는 상기 인터럽트 발생 신호를 데이터 입력으로 하며 상기 클럭을 클럭 입력으로 하여 그 출력을 상기 인터럽트 안정화부로 출력하는 플립플롭; 상기 플립플롭의 출력과 상기 인터럽트 인지부로부터 출력되는 상기 인터럽트 발생 신호를 논리곱하는 앤드 게이트; 상기 인터럽트 안정화부의 출력과 상기 인터럽트 인지부로부터 출력되는 반전된 상기 인터럽트 발생 신호를 부정 논리합하는 노아 게이트; 및 상기 노아 게이트의 출력에 따라 인에이블되어 상기 앤드 게이트의 출력을 인터럽트 신호로서 출력하는 3상 버퍼를 구비하는 것을 특징으로 하는 인터럽트 발생 회로.
- 제1항에 있어서, 상기 인터럽트 안정화부가, 상기 인터럽트 발생 제어부로부터 출력되는 신호에 응답하여 각각 인에이블되고 상기 클럭을 각각의 클럭 입력으로 하여 상기 인터럽트 발생부의 상기 플립플롭으로부터 출력되는 신호를 지연시켜 상기 인터럽트 발생부의 상기 노아 게이트로 출력하기 위한 직렬 연결된 다수의 플립플롭을 구비하는 것을 특징으로 하는 인터럽트 발생 회로.
- 제5항에 있어서, 서로 직렬 연결된 3개의 상기 플립플롭이 인터럽트 안정화부를구성하여 상기 인터럽트 발생부의 출력 신호를 3클럭만큼 지연시키는 것을 특징으로 하는 인터럽트 발생 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960033060A KR100213801B1 (ko) | 1996-08-08 | 1996-08-08 | 인터럽트 발생 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960033060A KR100213801B1 (ko) | 1996-08-08 | 1996-08-08 | 인터럽트 발생 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980014201A KR19980014201A (ko) | 1998-05-25 |
| KR100213801B1 true KR100213801B1 (ko) | 1999-08-02 |
Family
ID=19469127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960033060A KR100213801B1 (ko) | 1996-08-08 | 1996-08-08 | 인터럽트 발생 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100213801B1 (ko) |
-
1996
- 1996-08-08 KR KR1019960033060A patent/KR100213801B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980014201A (ko) | 1998-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5764710A (en) | Meta-stable-resistant front-end to a synchronizer with asynchronous clear and asynchronous second-stage clock selector | |
| KR860000592A (ko) | 정상 및 고속실행 모우드를 가진 퍼스널 컴퓨터 | |
| US5564042A (en) | Asynchronous clock switching between first and second clocks by extending phase of current clock and switching after a predetermined time and appropriated transitions | |
| US5306962A (en) | Qualified non-overlapping clock generator to provide control lines with non-overlapping clock timing | |
| EP0242879B1 (en) | Data processor with wait control allowing high speed access | |
| US4409671A (en) | Data processor having single clock pin | |
| TW437169B (en) | Reset circuit for flip-flop | |
| KR100213801B1 (ko) | 인터럽트 발생 회로 | |
| US5935236A (en) | Microcomputer capable of outputting pulses | |
| KR900009180Y1 (ko) | 시스템 클럭 전환회로 | |
| KR960011280B1 (ko) | 캐쉬메모리 억세스 타임조정회로 | |
| KR0174500B1 (ko) | 반도체 칩의 클럭 제어회로 | |
| KR940001028Y1 (ko) | 캐쉬 메모리 클럭 제어회로 | |
| KR870000721Y1 (ko) | 명령어코드독출시 시간지연회로 | |
| KR890003723B1 (ko) | 복구시간 콘트롤회로 | |
| KR100275459B1 (ko) | 브이엠이 버스를 위한 데이터 인지신호 발생 장치 | |
| KR200319358Y1 (ko) | 클럭신호발생장치 | |
| JP2615504B2 (ja) | マイクロコントローラ | |
| KR950002316B1 (ko) | 1바이트 래치를 이용한 보드간 데이타 전송장치 | |
| KR960016406B1 (ko) | 중앙처리장치와 주변장치간의 버스이양장치 | |
| KR100197433B1 (ko) | 인터럽트 신호 발생장치 | |
| KR100200769B1 (ko) | 중앙 처리 장치의 출력제어회로 | |
| KR940003498Y1 (ko) | 시스템의 신호제어회로 | |
| KR890004811Y1 (ko) | 마이크로 프로세서와 버스의 인터페이스 회로 | |
| JPH06124259A (ja) | マイクロプロセッサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050422 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |