JPH06124259A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH06124259A JPH06124259A JP27391892A JP27391892A JPH06124259A JP H06124259 A JPH06124259 A JP H06124259A JP 27391892 A JP27391892 A JP 27391892A JP 27391892 A JP27391892 A JP 27391892A JP H06124259 A JPH06124259 A JP H06124259A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- halt
- instruction
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】待機状態で、非アクティブ，ハイインピーダン
スとなる出力信号を外部デバイスを付加せずに、任意の
値に指定可能とすることで、より安価なシステム構築を
可能とするマイクロプロセッサを提供する。 【構成】待機命令を実行中であることを示す信号を出力
する回路と、この信号が活性化した場合に発振動作を停
止させることができ、外部よりのリセット、または割り
込み信号の入力で再発振が可能な発振回路と、前記待機
命令の実行中であることを示す信号が活性である場合
に、外部への信号出力を予め設定した値に固定すること
が可能な回路とを有する。待機命令実行中を示す信号を
用いて、出力端子の状態を任意の値に指定することが可
能な構造をもったマイクロプロセッサ。 【効果】より安価なシステム構築のためのマイクロプロ
セッサの提供が可能となる。
スとなる出力信号を外部デバイスを付加せずに、任意の
値に指定可能とすることで、より安価なシステム構築を
可能とするマイクロプロセッサを提供する。 【構成】待機命令を実行中であることを示す信号を出力
する回路と、この信号が活性化した場合に発振動作を停
止させることができ、外部よりのリセット、または割り
込み信号の入力で再発振が可能な発振回路と、前記待機
命令の実行中であることを示す信号が活性である場合
に、外部への信号出力を予め設定した値に固定すること
が可能な回路とを有する。待機命令実行中を示す信号を
用いて、出力端子の状態を任意の値に指定することが可
能な構造をもったマイクロプロセッサ。 【効果】より安価なシステム構築のためのマイクロプロ
セッサの提供が可能となる。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに関
し、特に特定命令の実行により発振停止／再開が可能な
発振器を有するマイクロプロセッサに関する。
し、特に特定命令の実行により発振停止／再開が可能な
発振器を有するマイクロプロセッサに関する。
【０００２】
【従来の技術】従来、この種の特定命令の実行により発
振停止／再開が可能な発振器を有するマイクロプロセッ
サにおいては、図４に示すように、発振開始時、アドレ
ス・バス、データ・バス、リード／ライト信号等の出力
をハイ・インピーダンス状態にする構成や、または図５
に示す様に、いわゆるラッチを付加し、前サイクルの値
を保持させる構成になっていた。
振停止／再開が可能な発振器を有するマイクロプロセッ
サにおいては、図４に示すように、発振開始時、アドレ
ス・バス、データ・バス、リード／ライト信号等の出力
をハイ・インピーダンス状態にする構成や、または図５
に示す様に、いわゆるラッチを付加し、前サイクルの値
を保持させる構成になっていた。
【０００３】図４において、中央演算装置（ＣＰＵ）２
０１と、出力バッファ２０５１と、入力バッファ２０５
２と、水晶振動子を有するクロックジェネレータ２０７
と、入出力端子４０と、データバス２０２と、データ入
出力制御信号２０４，ＨＡＬＴ応答信号２０３，クロッ
ク伝達線２０８，データ入出力線２０６の各線とが示さ
れている。
０１と、出力バッファ２０５１と、入力バッファ２０５
２と、水晶振動子を有するクロックジェネレータ２０７
と、入出力端子４０と、データバス２０２と、データ入
出力制御信号２０４，ＨＡＬＴ応答信号２０３，クロッ
ク伝達線２０８，データ入出力線２０６の各線とが示さ
れている。
【０００４】図５において、中央演算装置（ＣＰＵ）３
０１と、出力バッファ３０７１と、入力バッファ３０７
２と、水晶振動子を有するクロックジェネレータ３０９
と、入出力端子４０と、データバス３０２と、第１，第
２のインバータ３０４，３０５と、ＨＡＬＴ応答信号３
０３，データ入出力制御信号３０６，クロック伝達線３
１０，データ入出力線３０８の各線とが示されている。
０１と、出力バッファ３０７１と、入力バッファ３０７
２と、水晶振動子を有するクロックジェネレータ３０９
と、入出力端子４０と、データバス３０２と、第１，第
２のインバータ３０４，３０５と、ＨＡＬＴ応答信号３
０３，データ入出力制御信号３０６，クロック伝達線３
１０，データ入出力線３０８の各線とが示されている。
【０００５】これらは、発振停止とともに動作クロック
の供給がとだえるため、特定命令を実行しているマイク
ロプロセッサもその機能を停止してしまう。このため、
出力をなんらかの方法で確定させておく必要があるから
である。もちろんこの時、マイクロプロセッサは理想的
にはこれらの出力信号を組合せて使用している外部回
路、素子が影響を受けない論理または状態を出力できる
ことが要求される。
の供給がとだえるため、特定命令を実行しているマイク
ロプロセッサもその機能を停止してしまう。このため、
出力をなんらかの方法で確定させておく必要があるから
である。もちろんこの時、マイクロプロセッサは理想的
にはこれらの出力信号を組合せて使用している外部回
路、素子が影響を受けない論理または状態を出力できる
ことが要求される。
【０００６】
【発明が解決しようとする課題】ところが、前述の方法
では、異なる電源電圧を有するシステムとの接続や、待
機命令実行時に、自身の電圧を降下させ消費電力を低減
させる場合には、周辺との接続上入出力端子間に電圧差
が発生する。
では、異なる電源電圧を有するシステムとの接続や、待
機命令実行時に、自身の電圧を降下させ消費電力を低減
させる場合には、周辺との接続上入出力端子間に電圧差
が発生する。
【０００７】この電圧差が接続される側の入力回路のし
きい値電圧以上となった場合、リーク電流が増加してし
まう。このため、通常図４に示すマイクロプロセッサを
応用する場合には端子４０を外部付加抵抗でプルダウン
したり、図５に示す例では実行される前サイクルを期待
するレベル（例えばロウレベル）に合せ込む等の処理が
必要であった。
きい値電圧以上となった場合、リーク電流が増加してし
まう。このため、通常図４に示すマイクロプロセッサを
応用する場合には端子４０を外部付加抵抗でプルダウン
したり、図５に示す例では実行される前サイクルを期待
するレベル（例えばロウレベル）に合せ込む等の処理が
必要であった。
【０００８】ただし、図５の例への処置は、直前のサイ
クルが対象となるため、実質上不可能な場合もある。
クルが対象となるため、実質上不可能な場合もある。
【０００９】本発明の目的は、前記欠点が解決され、待
機命令を実行中であるこのを示す回路の信号が活性化し
た場合に発振動作を停止させることができ、外部よりの
リセット、または割り込み信号の入力で再発振が可能な
ものとなし、前記待機命令の実行中であることを示す信
号が活性である場合に、外部への信号出力を予め設定し
た値に固定することが可能なものとなすマイクロプロセ
ッサを提供することにある。
機命令を実行中であるこのを示す回路の信号が活性化し
た場合に発振動作を停止させることができ、外部よりの
リセット、または割り込み信号の入力で再発振が可能な
ものとなし、前記待機命令の実行中であることを示す信
号が活性である場合に、外部への信号出力を予め設定し
た値に固定することが可能なものとなすマイクロプロセ
ッサを提供することにある。
【００１０】
【課題を解決するための手段】本発明のマイクロプロセ
ッサの構成は、待機命令を実行中であることを示す信号
を出力する回路と、前記回路の信号が活性化した場合に
発振動作を停止させることができ、外部よりのリセット
または割り込み信号の入力で再発振する発振回路と、前
記待機命令の実行中であることを示す信号が活性である
場合には外部への信号出力を予め設定した値に固定する
出力回路とを備えたことを特徴とする。
ッサの構成は、待機命令を実行中であることを示す信号
を出力する回路と、前記回路の信号が活性化した場合に
発振動作を停止させることができ、外部よりのリセット
または割り込み信号の入力で再発振する発振回路と、前
記待機命令の実行中であることを示す信号が活性である
場合には外部への信号出力を予め設定した値に固定する
出力回路とを備えたことを特徴とする。
【００１１】
【実施例】図１は本発明の第１の実施例のマイクロプロ
セッサを示すブロック図である。図２は図１の各部の信
号波形を示すタイミング図である。
セッサを示すブロック図である。図２は図１の各部の信
号波形を示すタイミング図である。
【００１２】図１，図２において、本実施例では、中央
演算装置（以下ＣＰＵ）１は、命令の取込み／実行を行
うもので、特に待機命令（以下ＨＡＬＴ命令）を実行可
能である。データバス２は、ＣＰＵ１と外部とのデータ
の入出力を行う。書き込み信号３は、ＣＰＵ１がＩ／Ｏ
出力命令を実行した場合に、ハイレベルとなる。レジス
タ４は、書き込み信号３がハイレベルとなった時に、デ
ータバス２を経由した出力データが書き込まれる。出力
５はレジスタ４の出力である。信号６は、図２に示すよ
うに、ＨＡＬＴ命令実行中にハイレベルとなるＨＡＬＴ
応答信号であり、ＣＰＵ１より出力される。出力バッフ
ァ７は、ＨＡＬＴ応答信号６がハイレベルである時にレ
ジスタ出力５の内容を伝達する。またロウレベルの時
は、ハイ・インピーダンスとなる。
演算装置（以下ＣＰＵ）１は、命令の取込み／実行を行
うもので、特に待機命令（以下ＨＡＬＴ命令）を実行可
能である。データバス２は、ＣＰＵ１と外部とのデータ
の入出力を行う。書き込み信号３は、ＣＰＵ１がＩ／Ｏ
出力命令を実行した場合に、ハイレベルとなる。レジス
タ４は、書き込み信号３がハイレベルとなった時に、デ
ータバス２を経由した出力データが書き込まれる。出力
５はレジスタ４の出力である。信号６は、図２に示すよ
うに、ＨＡＬＴ命令実行中にハイレベルとなるＨＡＬＴ
応答信号であり、ＣＰＵ１より出力される。出力バッフ
ァ７は、ＨＡＬＴ応答信号６がハイレベルである時にレ
ジスタ出力５の内容を伝達する。またロウレベルの時
は、ハイ・インピーダンスとなる。
【００１３】出力線８は、バッファ７の出力を、インバ
ータ９，１０に伝達する信号線である。図２に示すよう
に、データ入出力制御信号１１は、データ出力時ハイレ
ベル、入力時ロウレベルとなる。出力バッファ１２１
は、データ入出力制御信号１１がハイレベルである時、
ＯＮし、データバス２上のデータを外部端子４０に出力
する。入力バッファ１２２は、ロウレベルの時ＯＮし、
外部端子４０のデータをデータバス２に出力する。通常
バッファ１２１，１２２はペアで入出力バッファとして
使用される。
ータ９，１０に伝達する信号線である。図２に示すよう
に、データ入出力制御信号１１は、データ出力時ハイレ
ベル、入力時ロウレベルとなる。出力バッファ１２１
は、データ入出力制御信号１１がハイレベルである時、
ＯＮし、データバス２上のデータを外部端子４０に出力
する。入力バッファ１２２は、ロウレベルの時ＯＮし、
外部端子４０のデータをデータバス２に出力する。通常
バッファ１２１，１２２はペアで入出力バッファとして
使用される。
【００１４】図２に示すように、出力線１３は外部端子
とのデータの入出力を行うためのデータ入出力線であ
り、インバータ９，１０とも接続されている。クロック
ジェネレータ１４は、ＨＡＬＴ応答信号６がロウレベル
の時は発振を行い、ハイレベルの時は停止する。線１５
は、図２に示すようにクロックジェネレータ１４の発振
出力をＣＰＵ１に伝達するためのクロック伝達線であ
る。
とのデータの入出力を行うためのデータ入出力線であ
り、インバータ９，１０とも接続されている。クロック
ジェネレータ１４は、ＨＡＬＴ応答信号６がロウレベル
の時は発振を行い、ハイレベルの時は停止する。線１５
は、図２に示すようにクロックジェネレータ１４の発振
出力をＣＰＵ１に伝達するためのクロック伝達線であ
る。
【００１５】図２は、本発明の第１の実施例を説明する
ためのタイミング図である。このタイミング図では、予
めＩ／Ｏ出力命令でレジスタ４に０が書き込まれている
ことを前提としている。
ためのタイミング図である。このタイミング図では、予
めＩ／Ｏ出力命令でレジスタ４に０が書き込まれている
ことを前提としている。
【００１６】この様な構成を取る時、ＨＡＬＴ命令実行
と同時に、バスはインバータ９，１０で構成されたデー
タラッチの値にかかわらず（図２では前値はハイレベ
ル）、レジスタ４の値によりロウレベルに反転されるこ
とになる。
と同時に、バスはインバータ９，１０で構成されたデー
タラッチの値にかかわらず（図２では前値はハイレベ
ル）、レジスタ４の値によりロウレベルに反転されるこ
とになる。
【００１７】図３は本発明の第２の実施例のマイクロプ
ロセッサを示すブロック図である。図３において、本発
明の第２の実施例の基本構成は、前記第１の実施例と同
様であるが、図１におけるレジスタ４を省いたものであ
る。実際のアプリケーションでは、ＨＡＬＴ命令実行時
に期待される端子状態は、プログラマブルである必要は
ない場合が多く、より実行的な実施例である。
ロセッサを示すブロック図である。図３において、本発
明の第２の実施例の基本構成は、前記第１の実施例と同
様であるが、図１におけるレジスタ４を省いたものであ
る。実際のアプリケーションでは、ＨＡＬＴ命令実行時
に期待される端子状態は、プログラマブルである必要は
ない場合が多く、より実行的な実施例である。
【００１８】以上の説明は、データバス部においてのみ
行ったが、リード，ライト信号，アドレス出力等の信号
出力部に対しても全く同様の構成が適用できるのは言う
までもない。
行ったが、リード，ライト信号，アドレス出力等の信号
出力部に対しても全く同様の構成が適用できるのは言う
までもない。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
ＨＡＬＴ命令実行時すなわちバス、制御信号を非アクテ
ィブ（ハイインピーダンス）とした場合に、これらの出
力を任意の値にセットする事が可能となるため、外部素
子の付加が不必要となる等の効果がある。
ＨＡＬＴ命令実行時すなわちバス、制御信号を非アクテ
ィブ（ハイインピーダンス）とした場合に、これらの出
力を任意の値にセットする事が可能となるため、外部素
子の付加が不必要となる等の効果がある。
【図１】本発明の第１の実施例のマイクロプロセッサを
示すブロック図である。
示すブロック図である。
【図２】図１の各部の信号波形を示すタイミング図であ
る。
る。
【図３】本発明の第２の実施例のマイクロプロセッサを
示すブロック図である。
示すブロック図である。
【図４】従来のマイクロプロセッサの一例を示すブロッ
ク図である。
ク図である。
【図５】従来のマイクロプロセッサの他例を示すブロッ
ク図である。
ク図である。
１，２０１，３０１ 中央演算装置 ２，２０２，３０２ データバス ３，３０３ 書き込み信号 ４ レジスタ ５ レジスタ出力 ６，２０３，３０３ ＨＡＬＴ応答信号 ７ 出力バッファ ８ バッファ出力線 ９ 第１のインバータ １０ 第２のインバータ １１，２０４，３０６ データ入出力制御信号 １２１，２０５１，３０７１ 出力バッファ １２２，２０５２，３０７２ 入力バッファ １３，２０６，３０８ データ入出力線 １４，２０７，３０９ クロックジェネレータ １５，２０８，３１０ クロック伝送線 ４０ 入出力端子
Claims (2)
- 【請求項１】 待機命令を実行中であることを示す信号
を出力する回路と、前記回路の信号が活性化した場合に
発振動作を停止させることができ、外部よりのリセット
または割り込み信号の入力で再発振する発振回路と、前
記待機命令の実行中であることを示す信号が活性である
場合には外部への信号出力を予め設定した値に固定する
出力回路とを備えたことを特徴とするマイクロプロセッ
サ。 - 【請求項２】 出力回路の予め設定した値に固定する手
段が、ラッチ回路である請求項１に記載のマイクロプロ
セッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27391892A JPH06124259A (ja) | 1992-10-13 | 1992-10-13 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27391892A JPH06124259A (ja) | 1992-10-13 | 1992-10-13 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06124259A true JPH06124259A (ja) | 1994-05-06 |
Family
ID=17534387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27391892A Pending JPH06124259A (ja) | 1992-10-13 | 1992-10-13 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06124259A (ja) |
-
1992
- 1992-10-13 JP JP27391892A patent/JPH06124259A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010327 |