JP2005331396A - 半導体集積回路 - Google Patents

Abstract

【課題】 半導体集積回路の直流電気的特性を容易に計測することができる半導体集積回路を得る。
【解決手段】 通常動作時には、テスト回路３が制御信号ＴＥＳＴＥＮをローレベルにすることにより、マルチプレクサＭＡｋ，ＭＢｋ，ＭＣｋ，ＭＤｋ，ＭＥｋは、内部回路２から入力されている各信号をＩ／ＯセルＣＥＬｋにそれぞれ出力し、直流電気的特性の測定を行うテスト動作時には、テスト回路３が制御信号ＴＥＳＴＥＮをハイレベルにすることにより、マルチプレクサＭＡｋ，ＭＢｋ，ＭＣｋ，ＭＤｋ，ＭＥｋは、テスト回路３から入力されている各制御信号をＩ／ＯセルＣＥＬｋにそれぞれ出力するようにした。
【選択図】 図１

Description

本発明は、Ｉ／Ｏセルを有する半導体集積回路に関し、特にテスト時に、該Ｉ／Ｏセルに対して、外部から設定されるテストモードに応じた動作を行わせて、半導体集積回路の直流電気的特性を容易に計測することができる半導体集積回路に関する。

従来、ＬＳＩ装置等の半導体集積回路のテスト時に、該半導体集積回路に設けられたＩ／Ｏセルに対してテストモード用の動作を行わせて集積回路の直流電気的特性を容易に測定できるようにしていた。例えば、ＬＣＤ駆動用半導体集積回路装置において、ＬＣＤ駆動用端子にテストのための電圧レベルを出力させることができ、ＬＣＤ駆動用端子に限定して、ドライブ能力やバイアス状態のテストを容易に行えるようにしていた（例えば、特許文献１参照。）。また、Ｉ／Ｏセルの入力端子にのみマルチプレクサ回路を経由した制御信号で伝送特性をテストするようにした集積半導体回路があった（例えば、特許文献２参照。）。

図３は、Ｉ／Ｏセルを有した半導体集積回路の従来例を示した図である。
図３の半導体集積回路１００において、Ｉ／ＯセルＣＥＬＡ〜ＣＥＬＺの各制御信号入力端は、内部回路１０１にそれぞれ接続され、内部回路１０１からの制御信号によってＩ／ＯセルＣＥＬＡ〜ＣＥＬＺの入出力状態が決定されていた。このため、半導体集積回路１００における出力Ｈｉｇｈ電圧レベル測定、出力Ｌｏｗ電圧レベル測定、オフリーク電流測定、入力リーク電流測定、プルアップ電流測定、プルダウン電流測定及びスタンバイ電流測定の直流電気的特性を計測するためには、内部回路１０１に通常動作を行わせて、Ｉ／ＯセルＣＥＬＡ〜ＣＥＬＺの各動作状態を固定してから測定しなければならかった。すなわち、内部回路１０１に所定のテストパターンにしたがってある程度動作させ、Ｉ／ＯセルＣＥＬＡ〜ＣＥＬＺの各状態を固定してから、前記直流電気的特性を計測しなければならなかった。
特開２００３−１１４６５４号公報 特開２０００−２０６１９３号公報

しかし、測定対象となる多くの端子を有する半導体集積回路では、出力Ｈｉｇｈ電圧レベル測定、出力Ｌｏｗ電圧レベル測定、オフリーク電流測定、入力リーク電流測定、プルアップ電流測定及びプルダウン電流測定を行うために、複数の端子を同時に同じ状態にすることができない場合が多かった。このような場合、測定する端子を限定してテストパターンを動作させ、該テストパターンで測定できる端子に接続されたＩ／Ｏセルの状態を固定してから測定する。このため、すべての測定対象となる端子の測定を行うためには、テストパターンを複数回動作させなければ前記直流電気的特性の測定項目に対する測定を行うことができず、前記直流電気的特性のすべての測定項目を測定するために多くの時間を要するという問題があった。また、すべての測定対象端子で測定しようとする直流電気的特性を測定できるＩ／Ｏセルの状態を、所定のテストパターンを実行することによって実現していたが、該テストパターンを作成するための開発に多大な時間を要するという問題があった。

本発明は、上記のような問題を解決するためになされたものであり、テストモード時において、Ｉ／Ｏセルに対するすべての制御信号を制御することができるようにして、半導体集積回路の直流電気的特性を容易に計測することができる半導体集積回路を得ることを目的とする。

この発明に係る半導体集積回路は、信号の入出力を行う少なくとも１つのＩ／Ｏセルを有する半導体集積回路において、
前記Ｉ／Ｏセルの動作制御を行うと共に該Ｉ／Ｏセルを使用して信号の入出力を行う内部回路部と、
外部から入力された信号に応じて、前記内部回路部に代わって前記Ｉ／Ｏセルの動作制御を行うＩ／Ｏセル制御回路部と、
を備え、
前記Ｉ／Ｏセル制御回路部は、所定の電気的特性を測定するテスト動作を行うことを示した前記外部からの信号が入力されると、前記内部回路部から前記全Ｉ／Ｏセルに出力されたすべての制御信号の該Ｉ／Ｏセルへの入力を遮断すると共に、該全Ｉ／Ｏセルに対して、設定された動作を行わせるためのすべての制御信号を生成して出力するものである。

具体的には、前記Ｉ／Ｏセル制御回路部は、
外部から入力された、所定の電気的特性を測定するテスト動作を行うことを示す信号に応じて、該テスト動作を行うことを示す所定のテスト動作信号及び前記Ｉ／Ｏセルの動作制御を行うためのすべての制御信号をそれぞれ生成して出力するテスト回路と、
該テスト回路から前記所定のテスト動作信号が出力されると、前記内部回路部から前記全Ｉ／Ｏセルに出力されたすべての制御信号の該Ｉ／Ｏセルへの入力を遮断して、前記テスト回路から出力された各制御信号を前記全Ｉ／Ｏセルに出力する切替回路と、
を備えるようにした。

また、前記テスト回路は、
前記電気的特性のテストモードが外部から設定されるレジスタと、
該レジスタにテストモードが設定されると前記所定のテスト動作信号を生成して出力するテスト動作信号生成回路部と、
前記レジスタに設定されたテストモードに応じて前記全Ｉ／Ｏセルの動作制御を行うためのすべての制御信号をそれぞれ生成して出力するテスト制御部と、
を備えるようにした。

具体的には、前記所定の電気的特性のテストモードは、直流電気的特性における、出力Ｈｉｇｈ電圧レベル測定、出力Ｌｏｗ電圧レベル測定、オフリーク電流測定、入力リーク電流測定、プルアップ電流測定、プルダウン電流測定及びスタンバイ電流測定のいずれかである。

本発明の半導体集積回路によれば、ホストからのレジスタセットによって、半導体集積回路で測定する必要のあるすべての直流電気的特性のテストモードを簡単に選択でき、半導体集積回路の各端子の測定を同時に行うことができるため該測定に要する時間を大幅に短縮させることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体集積回路の構成例を示した図である。
図１において、半導体集積回路１は、同じ回路構成をなすＩ／ＯセルＣＥＬ１〜ＣＥＬｎ（ｎは、ｎ＞０の整数）と、通常動作時に動作状態に応じた該Ｉ／ＯセルＣＥＬ１〜ＣＥＬｎの動作制御を行う、所定の機能を有した内部回路２とを備えている。

更に、半導体集積回路１は、直流電気的特性の測定を行うテスト動作時に外部からの信号に応じて該Ｉ／ＯセルＣＥＬ１〜ＣＥＬｎの動作制御を行うための各制御信号をそれぞれ生成して出力するテスト回路３と、テスト回路３から入力される制御信号ＴＥＳＴＥＮに応じて、内部回路２又はテスト回路３のいずれか一方からの各制御信号をＩ／ＯセルＣＥＬ１〜ＣＥＬｎにそれぞれ出力する切替回路４とを備えている。なお、内部回路２は内部回路部を、テスト回路３及び切替回路４はＩ／Ｏセル制御回路部をそれぞれなす。
切替回路４は、マルチプレクサＭＡ１〜ＭＡｎ，ＭＢ１〜ＭＢｎ，ＭＣ１〜ＭＣｎ，ＭＤ１〜ＭＤｎ，ＭＥ１〜ＭＥｎで構成されている。ここで、Ｉ／ＯセルＣＥＬ１〜ＣＥＬｎは同じ回路で構成されていることから、任意のＩ／ＯセルＣＥＬｋ（ｋ＝１〜ｎ）を例にして説明する。Ｉ／ＯセルＣＥＬｋに対してマルチプレクサＭＡｋ，ＭＢｋ，ＭＣｋ，ＭＤｋ，ＭＥｋが対応して設けられている。

Ｉ／ＯセルＣＥＬｋは、ＰＭＯＳトランジスタＱＰｋ、ＮＭＯＳトランジスタＱＮｋ、ＡＮＤ回路ＡＮｋ及びバッファＢＵｋで構成されており、電源電圧Ｖｄｄと接地電圧との間にＰＭＯＳトランジスタＱＰｋとＮＭＯＳトランジスタＱＮｋが直列に接続され、ＰＭＯＳトランジスタＱＰｋとＮＭＯＳトランジスタＱＮｋとの接続部はパッドＰｋに接続されている。ＰＭＯＳトランジスタＱＰｋのゲートはマルチプレクサＭＡｋの出力端に接続され、ＮＭＯＳトランジスタＱＮｋのゲートはマルチプレクサＭＥｋの出力端に接続されている。

バッファＢＵｋにおいて、入力端はマルチプレクサＭＣｋの出力端に、出力端はパッドＰｋにそれぞれ接続され、制御信号入力端はマルチプレクサＭＢｋの出力端に接続されている。
次に、ＡＮＤ回路ＡＮｋにおいて、出力信号は入力信号ＩＮｋとして内部回路２に入力され、一方の入力端はパッドＰｋに、他方の入力端はマルチプレクサＭＤｋの出力端にそれぞれ接続されている。

一方、マルチプレクサＭＡｋにおいて、一方の入力端には、内部回路２からの制御信号ＰＵＥＮｋ＃が入力され、他方の入力端には、テスト回路３からの制御信号ＰＵＣＮＴ＃が入力され、制御信号入力端をなすセレクト端Ｓには、テスト回路３からの制御信号ＴＥＳＴＥＮが入力されている。なお、制御信号ＴＥＳＴＥＮはテスト動作信号をなす。
マルチプレクサＭＢｋでは、一方の入力端には、内部回路２からの制御信号ＯＥｋ＃が入力され、他方の入力端には、テスト回路３からの制御信号ＯＥＣＮＴ＃が入力され、セレクト端Ｓには、テスト回路３からの制御信号ＴＥＳＴＥＮが入力されている。

マルチプレクサＭＣｋでは、一方の入力端には、内部回路２からの出力信号ＯＵＴｋが入力され、他方の入力端には、テスト回路３からの信号ＡＣＮＴが入力され、セレクト端Ｓには、テスト回路３からの制御信号ＴＥＳＴＥＮが入力されている。
マルチプレクサＭＤｋでは、一方の入力端には、内部回路２からの制御信号ＥＮｋが入力され、他方の入力端には、テスト回路３からの制御信号ＥＮＣＮＴが入力され、セレクト端Ｓには、テスト回路３からの制御信号ＴＥＳＴＥＮが入力されている。
マルチプレクサＭＥｋでは、一方の入力端には、内部回路２からの制御信号ＰＤＥＮｋが入力され、他方の入力端には、テスト回路３からの制御信号ＰＤＣＮＴが入力され、セレクト端Ｓには、テスト回路３からの制御信号ＴＥＳＴＥＮが入力されている。

このような構成において、Ｉ／ＯセルＣＥＬｋの動作について説明する。
まず、ＰＭＯＳトランジスタＱＰｋのゲートに入力される信号をプルアップイネーブル信号ＰＵＥＮ＃とし、ＮＭＯＳトランジスタＱＮｋのゲートに入力される信号をプルダウンイネーブル信号ＰＤＥＮとする。また、バッファＢＵｋの制御信号入力端に入力される信号をアウトプットイネーブル信号ＯＥ＃とし、ＡＮＤ回路ＡＮｋの一方の入力端に入力される信号をイネーブル信号ＥＮとする。更に、バッファＢＵｋの入力端に入力される信号をＡ信号とし、ＡＮＤ回路ＡＮｋから出力される信号をＹ信号とする。

プルアップイネーブル信号ＰＵＥＮ＃がロー（Ｌｏｗ）レベルになると、ＰＭＯＳトランジスタＱＰｋはオンしてプルアップ抵抗をなし、プルアップイネーブル信号ＰＵＥＮ＃がハイ（Ｈｉｇｈ）レベルになると、ＰＭＯＳトランジスタＱＰｋはオフする。また、プルダウンイネーブル信号ＰＤＥＮ＃がハイレベルになると、ＮＭＯＳトランジスタＱＮｋはオンしてプルダウン抵抗をなし、プルダウンイネーブル信号ＰＤＥＮ＃がローレベルになると、ＮＭＯＳトランジスタＱＮｋはオフする。

一方、アウトプットイネーブル信号ＯＥ＃がローレベルになると、バッファＢＵｋはオンして、入力されたＡ信号を２値の信号にしてパッドＰｋに出力し、アウトプットイネーブル信号ＯＥ＃がハイレベルになると、バッファＢＵｋは、オフして出力端がハイインピーダンス状態になる。ＡＮＤ回路ＡＮｋは、イネーブル信号ＥＮがハイレベルになると、パッドＰｋに入力された信号を２値の信号にしてＹ信号とし、内部回路２の入力信号ＩＮｋをなし、イネーブル信号ＥＮがローレベルになると、パッドＰｋに入力された信号に関係なくＹ信号をローレベルにする。

ここで、テスト回路３は、通常動作時には、制御信号ＴＥＳＴＥＮをローレベルにする。このため、マルチプレクサＭＡｋ，ＭＢｋ，ＭＣｋ，ＭＤｋ，ＭＥｋは、内部回路２から入力されている各信号をＩ／ＯセルＣＥＬｋにそれぞれ出力する。すなわち、Ｉ／ＯセルＣＥＬｋにおいて、ＰＭＯＳトランジスタＱＰｋのゲートには制御信号ＰＵＥＮｋ＃がプルアップイネーブル信号ＰＵＥＮ＃として、バッファＢＵｋの制御信号入力端には制御信号ＯＥｋ＃がアウトプットイネーブル信号ＯＥ＃としてそれぞれ入力される。更に、Ｉ／ＯセルＣＥＬｋにおいて、バッファＢＵｋの入力端には出力信号ＯＵＴｋがＡ信号として、ＡＮＤ回路ＡＮｋの一方の入力端には制御信号ＥＮｋがイネーブル信号ＥＮとして、ＮＭＯＳトランジスタＱＮｋのゲートには制御信号ＰＤＥＮｋがプルダウンイネーブル信号ＰＤＥＮとしてそれぞれ入力される。

次に、テスト回路３は、直流電気的特性の測定を行うテスト動作時には、制御信号ＴＥＳＴＥＮをハイレベルにする。このため、マルチプレクサＭＡｋ，ＭＢｋ，ＭＣｋ，ＭＤｋ，ＭＥｋは、テスト回路３から入力されている各信号をＩ／ＯセルＣＥＬｋにそれぞれ出力する。すなわち、Ｉ／ＯセルＣＥＬｋにおいて、ＰＭＯＳトランジスタＱＰｋのゲートには制御信号ＰＵＣＮＴ＃がプルアップイネーブル信号ＰＵＥＮ＃として、バッファＢＵｋの制御信号入力端には制御信号ＯＥＣＮＴ＃がアウトプットイネーブル信号ＯＥ＃としてそれぞれ入力される。更に、Ｉ／ＯセルＣＥＬｋにおいて、バッファＢＵｋの入力端には出力信号ＡＣＮＴがＡ信号として、ＡＮＤ回路ＡＮｋの一方の入力端には制御信号ＥＮＣＮＴがイネーブル信号ＥＮとして、ＮＭＯＳトランジスタＱＮｋのゲートには制御信号ＰＤＣＮＴがプルダウンイネーブル信号ＰＤＥＮとしてそれぞれ入力される。

ここで、図２は、テスト回路３の内部構成例を示した図であり、図２を用いてテスト回路３の動作について説明する。
図２において、テスト回路３は、７ビットのレジスタ１１と、該レジスタ１１に設定された７ビットデータから各制御信号ＰＵＣＮＴ＃，ＯＥＣＮＴ＃，ＡＣＮＴ，ＥＮＣＮＴ，ＰＤＣＮＴをそれぞれ生成して出力する、所定のプログラムを実行するテスト制御部１２と、７入力のＯＲ回路１３とで構成されている。なお、ＯＲ回路１３はテスト動作信号生成回路部をなす。ここで、レジスタ１１には、ＴＶＯＨ、ＴＶＯＬ、ＴＩＯＺ、ＴＩＩＬ、ＴＰＵ、ＴＰＤ及びＴＩＣＣＳという各ビットデータが、ホストバス（図示せず）等からのデータセットによって設定される。各ビットデータＴＶＯＨ，ＴＶＯＬ，ＴＩＯＺ，ＴＩＩＬ，ＴＰＵ，ＴＰＤ，ＴＩＣＣＳは、テスト制御部１２及びＯＲ回路１３の対応する入力端にそれぞれ入力されている。

ビットデータＴＶＯＨがセットされると直流電気的特性の出力Ｈｉｇｈ電圧レベル測定を行うことを、ビットデータＴＶＯＬがセットされると直流電気的特性の出力Ｌｏｗ電圧レベル測定を行うことを、ビットデータＴＩＯＺがセットされると直流電気的特性のオフリーク電流測定を行うことを、ビットデータＴＩＩＬがセットされると直流電気的特性の入力リーク電流測定を行うことをそれぞれ示している。また、ビットデータＴＰＵがセットされると直流電気的特性のプルアップ電流測定を行うことを、ビットデータＴＰＤがセットされると直流電気的特性のプルダウン電流測定を行うことを、ビットデータＴＩＣＣＳがセットされると直流電気的特性のスタンバイ電流測定を行うことをそれぞれ示している。

通常動作を行うときは、各ビットデータＴＶＯＨ，ＴＶＯＬ，ＴＩＯＺ，ＴＩＩＬ，ＴＰＵ，ＴＰＤ，ＴＩＣＣＳは、それぞれリセットされて「０」になる。また、テスト動作を行うときは、各ビットデータＴＶＯＨ，ＴＶＯＬ，ＴＩＯＺ，ＴＩＩＬ，ＴＰＵ，ＴＰＤ，ＴＩＣＣＳのいずれか１つだけがセットされる。
テスト制御部１２は、例えばＶｅｒｉｌｏｇ言語記述で示した下記プログラムを実行して、レジスタ１１から入力された各ビットデータＴＶＯＨ，ＴＶＯＬ，ＴＩＯＺ，ＴＩＩＬ，ＴＰＵ，ＴＰＤ，ＴＩＣＣＳから、各制御信号ＰＵＣＮＴ＃，ＯＥＣＮＴ＃，ＡＣＮＴ，ＥＮＣＮＴ，ＰＤＣＮＴをそれぞれ生成して出力する。

Always @( TVOH or TVOL or TIOZ or TIIL or TPU or TPD or TICCS ) begin
Casex ( { TVOH, TVOL, TIOZ, TIIL, TPU, TPD, TICCS } )
7'b1000000 : begin
ACNT = 1'b1;
ENCNT = 1'b0;
OECNT = 1'b0;
PUCNT = 1'b0;
PDCNT = 1'b1;
End
7'b0100000 : begin
ACNT = 1'b0;
ENCNT = 1'b0;
OECNT = 1'b0;
PUCNT = 1'b0;
PDCNT = 1'b1;
End
7'b0010000 : begin
ACNT = 1'b0;
ENCNT = 1'b1;
OECNT = 1'b1;
PUCNT = 1'b0;
PDCNT = 1'b1;
End
7'b0001000 : begin
ACNT = 1'b0;
ENCNT = 1'b1;
OECNT = 1'b1;
PUCNT = 1'b0;
PDCNT = 1'b1;
End
7'b0000100 : begin
ACNT = 1'b0;
ENCNT = 1'b1;
OECNT = 1'b1;
PUCNT = 1'b1;
PDCNT = 1'b1;
End
7'b0000010 : begin
ACNT = 1'b0;
ENCNT = 1'b1;
OECNT = 1'b1;
PUCNT = 1'b0;
PDCNT = 1'b0;
End
Default : begin
ACNT = 1'b0;
ENCNT = 1'b1;
OECNT = 1'b1;
PUCNT = 1'b0;
PDCNT = 1'b1;
End
Endcase
End

すなわち、直流電気的特性の出力Ｈｉｇｈ電圧レベル測定を行う場合は、レジスタ１１のビットＴＶＯＨのみをセットすれば、制御信号ＴＥＳＴＥＮがハイレベルになると共に、制御信号ＡＣＮＴ，ＰＤＣＮＴがそれぞれハイレベルになり、制御信号ＰＵＣＮＴ＃，ＯＥＣＮＴ＃，ＥＮＣＮＴがそれぞれローレベルになる。したがって、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎ及びＮＭＯＳトランジスタＱＮ１〜ＱＮｎがそれぞれオフすると共にバッファＢＵ１〜ＢＵｎがそれぞれイネーブル状態になり、バッファＢＵ１〜ＢＵｎから対応するパッドＰ１〜Ｐｎにそれぞれハイレベルの信号が出力される。このため、すべてのＩ／ＯセルＣＥＬ１〜ＣＥＬｎの出力Ｈｉｇｈ電圧レベルを同時に測定することができる。

また、直流電気的特性の出力Ｌｏｗ電圧レベル測定を行う場合は、レジスタ１１のビットＴＶＯＬのみをセットすれば、制御信号ＴＥＳＴＥＮがハイレベルになると共に、制御信号ＰＤＣＮＴがハイレベルになり、制御信号ＰＵＣＮＴ＃，ＯＥＣＮＴ＃，ＡＣＮＴ，ＥＮＣＮＴがそれぞれローレベルになる。したがって、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎ及びＮＭＯＳトランジスタＱＮ１〜ＱＮｎがそれぞれオフすると共にバッファＢＵ１〜ＢＵｎがそれぞれイネーブル状態になり、バッファＢＵ１〜ＢＵｎから対応するパッドＰ１〜Ｐｎにそれぞれローレベルの信号が出力される。このため、すべてのＩ／ＯセルＣＥＬ１〜ＣＥＬｎの出力Ｌｏｗ電圧レベルを同時に測定することができる。

また、直流電気的特性のオフリーク電流測定を行う場合は、レジスタ１１のビットＴＩＯＺのみをセットすれば、制御信号ＴＥＳＴＥＮがハイレベルになると共に、制御信号ＯＥＣＮＴ＃，ＥＮＣＮＴ，ＰＤＣＮＴがそれぞれハイレベルになり、制御信号ＰＵＣＮＴ＃，ＡＣＮＴがそれぞれローレベルになる。したがって、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎ及びＮＭＯＳトランジスタＱＮ１〜ＱＮｎがそれぞれオフすると共にバッファＢＵ１〜ＢＵｎがそれぞれディスエーブル状態になり、バッファＢＵ１〜ＢＵｎの各出力端はそれぞれハイインピーダンス状態になる。このため、すべてのＩ／ＯセルＣＥＬ１〜ＣＥＬｎのオフリーク電流を同時に測定することができる。

また、直流電気的特性の入力リーク電流測定を行う場合は、レジスタ１１のビットＴＩＩＬのみをセットすれば、制御信号ＴＥＳＴＥＮがハイレベルになると共に、制御信号ＯＥＣＮＴ＃，ＥＮＣＮＴ，ＰＤＣＮＴがそれぞれハイレベルになり、制御信号ＰＵＣＮＴ＃，ＡＣＮＴがそれぞれローレベルになる。したがって、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎ及びＮＭＯＳトランジスタＱＮ１〜ＱＮｎはそれぞれオンすると共にバッファＢＵ１〜ＢＵｎがそれぞれディスエーブル状態になり、バッファＢＵ１〜ＢＵｎの各出力端はそれぞれハイインピーダンス状態になる。このため、すべてのＩ／ＯセルＣＥＬ１〜ＣＥＬｎの入力リーク電流を同時に測定することができる。

また、直流電気的特性のプルアップ電流測定を行う場合は、レジスタ１１のビットＴＰＵのみをセットすれば、制御信号ＴＥＳＴＥＮがハイレベルになると共に、制御信号ＰＵＣＮＴ＃，ＯＥＣＮＴ＃，ＥＮＣＮＴ，ＰＤＣＮＴがそれぞれハイレベルになり、制御信号ＡＣＮＴがローレベルになる。したがって、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎがそれぞれオンすると共にＮＭＯＳトランジスタＱＮ１〜ＱＮｎがそれぞれオフし、バッファＢＵ１〜ＢＵｎがそれぞれディスエーブル状態になって、バッファＢＵ１〜ＢＵｎの各出力端はそれぞれハイインピーダンス状態になる。このため、すべてのＩ／ＯセルＣＥＬ１〜ＣＥＬｎのプルアップ電流を同時に測定することができる。

また、直流電気的特性のプルダウン電流測定を行う場合は、レジスタ１１のビットＴＰＤのみをセットすれば、制御信号ＴＥＳＴＥＮがハイレベルになると共に、制御信号ＯＥＣＮＴ＃，ＥＮＣＮＴがそれぞれハイレベルになり、制御信号ＰＵＣＮＴ＃，ＡＣＮＴ，ＰＤＣＮＴがそれぞれローレベルになる。したがって、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎがそれぞれオフすると共にＮＭＯＳトランジスタＱＮ１〜ＱＮｎがそれぞれオンし、バッファＢＵ１〜ＢＵｎがそれぞれディスエーブル状態になって、バッファＢＵ１〜ＢＵｎの各出力端はそれぞれハイインピーダンス状態になる。このため、すべてのＩ／ＯセルＣＥＬ１〜ＣＥＬｎのプルダウン電流を同時に測定することができる。

また、直流電気的特性のスタンバイ電流測定を行う場合は、レジスタ１１のビットＴＩＣＣＳのみをセットすれば、制御信号ＴＥＳＴＥＮがハイレベルになると共に、制御信号ＯＥＣＮＴ＃，ＥＮＣＮＴ，ＰＤＣＮＴがそれぞれハイレベルになり、制御信号ＰＵＣＮＴ＃，ＡＣＮＴがそれぞれローレベルになる。したがって、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎ及びＮＭＯＳトランジスタＱＮ１〜ＱＮｎがそれぞれオフすると共にバッファＢＵ１〜ＢＵｎがそれぞれディスエーブル状態になって、バッファＢＵ１〜ＢＵｎの各出力端はそれぞれハイインピーダンス状態になる。このため、すべてのＩ／ＯセルＣＥＬ１〜ＣＥＬｎのスタンバイ電流を同時に測定することができる。このように、レジスタ１１の１ビットを設定することによって、直流電気的特性を簡単に測定することができる。
なお、前記説明において、信号名を示す符号の後ろに付加された＃は、ローアクティブであることを示している。

前記のように、本第１の実施の形態における半導体集積回路は、通常動作時には、テスト回路３が制御信号ＴＥＳＴＥＮをローレベルにすることにより、マルチプレクサＭＡｋ，ＭＢｋ，ＭＣｋ，ＭＤｋ，ＭＥｋは、内部回路２から入力されている各信号をＩ／ＯセルＣＥＬｋにそれぞれ出力し、直流電気的特性の測定を行うテスト動作時には、テスト回路３が制御信号ＴＥＳＴＥＮをハイレベルにすることにより、マルチプレクサＭＡｋ，ＭＢｋ，ＭＣｋ，ＭＤｋ，ＭＥｋは、テスト回路３から入力されている各制御信号をＩ／ＯセルＣＥＬｋにそれぞれ出力するようにした。このことから、テストモード時において、Ｉ／Ｏセルに対するすべての制御信号を制御することができ、半導体集積回路の直流電気的特性を容易に計測することができる。

本発明の第１の実施の形態における半導体集積回路の構成例を示した図である。 図１のテスト回路３の内部構成例を示した図である。 Ｉ／Ｏセルを有した半導体集積回路の従来例を示した図である。

符号の説明

１ 半導体集積回路
２ 内部回路
３ テスト回路
４ 切替回路
１１ レジスタ
１２ テスト制御部
１３ ＯＲ回路
ＣＥＬ１〜ＣＥＬｎ Ｉ／Ｏセル
ＭＡ１〜ＭＡｎ，ＭＢ１〜ＭＢｎ，ＭＣ１〜ＭＣｎ，ＭＤ１〜ＭＤｎ，ＭＥ１〜ＭＥｎ マルチプレクサ
ＱＰ１〜ＱＰｎ ＰＭＯＳトランジスタ
ＱＮ１〜ＱＮｎ ＮＭＯＳトランジスタ
ＢＵ１〜ＢＵｎ バッファ
ＡＮ１〜ＡＮｎ ＡＮＤ回路
Ｐ１〜Ｐｎ パッド

Claims (4)

1. 信号の入出力を行う少なくとも１つのＩ／Ｏセルを有する半導体集積回路において、
   前記Ｉ／Ｏセルの動作制御を行うと共に該Ｉ／Ｏセルを使用して信号の入出力を行う内部回路部と、
   外部から入力された信号に応じて、前記内部回路部に代わって前記Ｉ／Ｏセルの動作制御を行うＩ／Ｏセル制御回路部と、
   を備え、
   前記Ｉ／Ｏセル制御回路部は、所定の電気的特性を測定するテスト動作を行うことを示した前記外部からの信号が入力されると、前記内部回路部から前記全Ｉ／Ｏセルに出力されたすべての制御信号の該Ｉ／Ｏセルへの入力を遮断すると共に、該全Ｉ／Ｏセルに対して、設定された動作を行わせるためのすべての制御信号を生成して出力することを特徴とする半導体集積回路。
2. 前記Ｉ／Ｏセル制御回路部は、
   外部から入力された、所定の電気的特性を測定するテスト動作を行うことを示す信号に応じて、該テスト動作を行うことを示す所定のテスト動作信号及び前記Ｉ／Ｏセルの動作制御を行うためのすべての制御信号をそれぞれ生成して出力するテスト回路と、
   該テスト回路から前記所定のテスト動作信号が出力されると、前記内部回路部から前記全Ｉ／Ｏセルに出力されたすべての制御信号の該Ｉ／Ｏセルへの入力を遮断して、前記テスト回路から出力された各制御信号を前記全Ｉ／Ｏセルに出力する切替回路と、
   を備えることを特徴とする請求項１記載の半導体集積回路。
3. 前記テスト回路は、
   前記電気的特性のテストモードが外部から設定されるレジスタと、
   該レジスタにテストモードが設定されると前記所定のテスト動作信号を生成して出力するテスト動作信号生成回路部と、
   前記レジスタに設定されたテストモードに応じて前記全Ｉ／Ｏセルの動作制御を行うためのすべての制御信号をそれぞれ生成して出力するテスト制御部と、
   を備えることを特徴とする請求項２記載の半導体集積回路。
4. 前記所定の電気的特性のテストモードは、直流電気的特性における、出力Ｈｉｇｈ電圧レベル測定、出力Ｌｏｗ電圧レベル測定、オフリーク電流測定、入力リーク電流測定、プルアップ電流測定、プルダウン電流測定及びスタンバイ電流測定のいずれかであることを特徴とする請求項３記載の半導体集積回路。
   

Images