JP2010183455A - 半導体装置 - Google Patents

Abstract

【課題】高い精度のインピーダンス調整回路を有する半導体装置を提供する。
【解決手段】可変抵抗回路と外部抵抗素子との分圧電圧と、基準電圧とを比較する差動増幅回路にオフセット調整回路を設ける。オフセット調整回路は、第１と第２オセット調整信号によりそれぞれオン／オフ制御されて上記差動増幅回路の第１と第２負荷抵抗に流れる電流を形成し、それぞれ並列形態にされた複数からなる第２と第３ＭＯＳＦＥＴ群を有する。上記差動増幅回路の両入力に基準電圧を供給した状態にし、上記第２と第３ＭＯＳＦＥＴ群に供給される第１オフセット調整信号による電流を変化させて上記差動増幅回路及びデジタル変換段を通した出力信号が変化した時点での第１オフセット調整信号又は上記第２オフセット調整信号をオフセット調整設定信号とする。
【選択図】図１

Description

この発明は、半導体装置に関し、例えばインピーダンス調整回路を備えたものに利用して有効な技術に関するものである。

メモリＬＳＩ（大規模集積回路）とＭＰＵ（マイクロプロセッサ）間等のデータ転送を高速に行うためには、伝送系のインピーダンス整合をとり、反射による伝送波形の歪みを抑える必要がある。高速シンクロナスＲＡＭ（ランダム・アクセス・メモリ）製品等においては、インピーダンス整合をとるために出力ドライバや受端抵抗値が規格に合致するよう専用ピンに接続した抵抗素子の抵抗値と等しくなるように調整する仕様のものがある。このようなインピーダンス調整機能を持つ出力回路に関しては、例えば特開２００６−２０３４０５号公報等がある。

特開２００６−２０３４０５号公報、

半導体技術の進展による素子微細化が進められている。また、信号伝達速度の高速化等のために伝達信号の小振幅化が求められる。これらのことを考慮すると、前記メモリＬＳＩやＭＰＵ等のような半導体装置においては、出力ドライバや受端抵抗値に対する規格が、益々厳しくなることは必須である。しかし、微細化されたＭＯＳトランジスタ等においては、プロセスばらつきが大きくなる傾向にある。したがって、可変抵抗回路のインピーダンスを専用ピンに接続した抵抗素子の抵抗値に高い精度で設定する上で、それに用いられる電圧比較回路（差動増幅回路）での上記プロセスばらつき等によるオフセットが大きな問題となるであろうことに気が付いた。

この発明の目的は、高い精度でのインピーダンス調整を可能にしたインピーダンス調整回路を有する半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される１つの実施例は、以下の通りである。インピーダンス調整回路を構成する可変抵抗回路と外部抵抗素子による分圧電圧を基準電圧と比較する差動増幅回路にオフセット調整回路を設ける。オフセット調整回路は、第１と第２オセット調整信号によりそれぞれオン／オフ制御されて上記差動増幅回路の第１と第２負荷抵抗に流れる電流を形成し、それぞれ並列形態にされた複数からなる第２と第３ＭＯＳＦＥＴ群を有する。上記差動増幅回路の両入力端子に基準電圧を供給した状態にし、上記第２ＭＯＳＦＥＴ群に供給される第１オフセット調整信号による電流を増加又は減少させて上記差動増幅回路及びデジタル変換段を通した出力信号が変化した時点での第１オフセット調整信号、上記第３ＭＯＳＦＥＴ群に供給される第２オフセット調整信号による電流を増加又は減少させて上記差動増幅回路及びデジタル変換段を通した出力信号が変化した時点での第２オフセット調整信号をオフセット調整設定信号とする。

オフセット調整回路によりオフセットを減少させることができるから、高い精度でのインピーダンス調整を可能にしたインピーダンス調整回路を実現できる。

この発明に係る半導体装置に設けられるインピーダンス調整回路の一実施例の概略回路図である。 この発明に係る半導体装置の一実施例の概略ブロック図である。 図１の初段アンプ回路の動作を説明するための特性図である。 この発明に係るオフセット調整動作を説明するための一実施例のフローチャート図である。 この発明に係るインピーダンス調整動作を説明するための一実施例のフローチャート図である。 この発明に係るインピーダンス調整設定動作を説明するための一実施例のフローチャート図である。 この発明に係る半導体装置に設けられるインピーダンス調整回路の他の一実施例の概略回路図である。 図１の可変抵抗回路ＲＸの一実施例の具体的説明図である。 図１の可変抵抗回路ＲＸの他の一実施例の具体的説明図である。 図１のオフセット調整回路の一実施例の具体的説明図である。 この発明に係る半導体装置に設けられるインピーダンス調整回路の更に他の一実施例の概略回路図である。 この発明に係る半導体装置に設けられるインピーダンス調整回路及びデータ入力回路の一実施例の概略回路図である。 この発明に係るインピーダンス調整回路の動作説明図である。 この発明に係るオフセット調整回路を利用したインピーダンス調整方法の説明図である。

添付の図面に沿って、この発明の好ましい実施の形態について詳細に説明する。

図１には、この発明に係る半導体装置に設けられるインピーダンス調整回路の一実施例の概略回路図が示されている。可変抵抗回路ＲＸは、外部端子を介して接続される抵抗Ｒ１の抵抗値に対応した抵抗値を持つように設定される。抵抗Ｒ２とＲ３は、同じ抵抗値（Ｒ２＝Ｒ３）にされる。これにより、上記抵抗Ｒ２とＲ３の分圧電圧である基準電圧ＶＲＥＦは、電源電圧ＶＤＤの１／２の電圧（＝ＶＤＤ／２）にされる。この実施例のインピーダンス調整回路では、上記基準電圧ＶＲＥＦと上記抵抗Ｒ１と可変抵抗回路ＲＸで上記電源電圧ＶＤＤを分圧した電圧ＩＮとが同じ電圧になるように上記可変抵抗回路ＲＸに供給されるインピーダンス調整信号を形成するようにすることにより、上記抵抗Ｒ１と可変抵抗回路ＲＸの抵抗値とを等しくする。

上記抵抗Ｒ２とＲ３は、抵抗Ｒ１と同様に外部抵抗素子とされてもよいが、半導体集積回路に形成された抵抗素子を利用するものであってもよい。半導体集積回路において、製造プロセスにより抵抗値そのもののばらつきは比較的大きくなるが、同じ製造プロセスにより形成された素子同士は、同様な製造ばらつきの影響を受けるので抵抗比は高い精度に形成される。したがって、上記抵抗Ｒ２とＲ３を高い精度で抵抗比が設定できることを条件にして半導体集積回路に形成されるものであってもよい。

上記基準電圧ＶＲＥＦと電圧ＩＮとが同じ電圧になるようなインピーダンス調整信号を高い精度で生成するために、スイッチＳＷ１、初段アンプ回路、オフセット調整回路、増幅段及びデジタル変換段が設けられる。

上記初段アンプ回路は、差動形態にされたＮチャネルＭＯＳＦＥＴＭＰ１，ＭＮ１と、初段アンプ回路の動作電流を形成する定電流源Ｉｏ、及び負荷抵抗ＲＰ１，ＲＮ１から構成される。上記ＭＯＳＦＥＴＭＰ１，ＭＮ１の共通接続されたソースと接地電位ＧＮＤとの間に上記定電流源Ｉｏが設けられる。上記ＭＯＳＦＥＴＭＰ１，ＭＮ１のドレインと電源電圧端子ＶＤＤとの間に上記負荷抵抗ＲＰ１，ＲＮ１が設けられる。

上記オフセット調整回路は、上記ＭＯＳＦＥＴＭＰ１のドレインと回路の接地電位ＧＮＤとの間に設けられた可変抵抗回路（又は可変電流源回路）ＲＰＸと、上記ＭＯＳＦＥＴＭＮ１のドレインと回路の接地電位ＧＮＤとの間に設けられた可変抵抗回路（又は可変電流源回路）ＲＮＸとにより構成される。上記可変抵抗回路ＲＰＸは、オフセット調整ポジ側信号が供給される。上記可変抵抗回路ＲＮＸは、オフセット調整ネガ側信号が供給される。

上記増幅段は、上記初段アンプ回路と同様な差動増幅回路により構成される。すなわち、増幅段は、差動形態にされたＮチャネルＭＯＳＦＥＴＭＰ２，ＭＮ２と、増幅段の動作電流を形成する定電流源Ｉｏ、及び負荷抵抗ＲＰ２，ＲＮ２から構成される。ここで、Ｉｏは、定電流源を意味し、上記初段アンプ回路の動作電流と上記増幅段の動作電流とが必ずしも同じ電流値であることを意味するものではない。

この実施例では、オフセット調整を効果的に行うようにするために、上記初段アンプ回路における電圧増幅率は、例えば１〜２程度に小さく設定される。これに対して、上記増幅段の増幅率は、上記初段アンプ回路の電圧増幅率よりも大きくされる。言い換えるならば、上記のようにオフセット調整を効果的に行うようにするために、上記初段アンプ回路における電圧増幅率を１〜２程度に小さく設定するために、出力側に増幅段及びデジタル変換段を設けて、前記インピーダンス調整動作のために必要な本来の電圧比較動作を実現する。

スイッチＳＷ１は、上記初段アンプ回路におけるオフセット調整のために設けられる。オフセット調整動作のときには、スイッチＳＷ１が接点１側に接続され、上記初段アンプ回路の両入力端子であるＭＯＳＦＥＴＭＰ１，ＭＮ１のゲートが短絡されて、上記基準電圧ＶＲＥＦが共に供給される。つまり、ＭＯＳＦＥＴＭＰ１のゲート電圧ＩＮ’は、上記基準電圧ＶＲＥＦとされる。そして、インピーダンス調整動作のときに、スイッチＳＷ１が接点２側に接続され、初段アンプ回路の入力端子であるＭＯＳＦＥＴＭＰ１のゲート電圧ＩＮ’は、上記抵抗Ｒ１と可変抵抗回路ＲＸで形成された分圧電圧ＩＮとされる。

インピーダンス制御論理回路は、上記デジタル変換段を構成する増幅回路ＡＭＰのハイレベル／ロウレベルの出力信号ＯＵＴを受けて、オフセット調整信号、インピーダンス調整信号及び上記スイッチＳＷ１のスイッチ制御を行うＳＷ１制御信号を形成する。上記オフセット調整信号は、前記のように可変抵抗回路ＲＰＸとＲＮＸに対応したオフセット調整ポジ側信号とオフセット調整ネガ側信号から構成される。

図２には、この発明に係る半導体装置の一実施例の概略ブロック図が示されている。この実施例では、半導体装置のうちインピーダンス調整に関連する部分が例示的に示されている。同図において、図１回路部は、前記図１の抵抗Ｒ１〜Ｒ３、スイッチＳＷ１及び可変抵抗回路ＲＸと、初段アンプ回路、オフセット調整回路、増幅段及びデジタル変換段から構成される。インピーダンス制御論理回路は、前記図１に示したようなＳＷ１制御信号、オフセット調整信号及びインピーダンス調整信号の他に、インピーダンス調整設定信号を生成する。

可変抵抗回路ＲＸ１は、入力端子ＤＩに設けられた終端抵抗として設けられる。可変抵抗回路ＱＰとＱＮは、出力端子ＤＯに設けられた出力回路として設けられる。上記インピーダンス調整設定信号は、上記終端回路として用いられる可変抵抗回路ＲＸ１、出力回路として用いられる可変抵抗回路ＱＰ，ＱＮのインピーダンスを設定する信号として用いられる。上記入力端子ＤＩには、入力回路ＤＩＢの入力端子が接続される。終端抵抗として用いられる可変抵抗回路ＲＸ１は、入力端子ＤＩに接続される信号伝送路のインピーダンスとインピーダンス整合された抵抗値に設定されて、入力端子ＤＩにおける伝達信号のインピーダンス不整合による反射等を防止して入力信号の伝達を高速にする。

半導体装置において、上記のような入力端子ＤＩが複数個設けられている場合には、それに対応して上記同様な可変抵抗回路ＲＸ１がそれぞれの入力端子に対応して複数個設けられる。これら複数の可変抵抗回路ＲＸ１に対して、上記インピーダンス整合設定信号が共通に供給される。

上記出力回路の可変抵抗回路ＱＰとＱＮは、出力制御信号ＤＯＣ、出力信号ｄｏ及び上記インピーダンス調整設定信号を受ける出力制御回路ＤＶＣにより制御される。例えば、出力制御信号ＤＯＣにより出力動作が有効とされたとき、出力信号ｄｏに対応して可変抵抗回路ＱＰ又はＱＮの動作を有効にしてハイレベル又はロウレベルの出力信号を形成する。このときの可変抵抗回路ＱＰ又はＱＮのオン抵抗値が前記同様に出力端子ＤＯに接続される信号伝送路のインピーダンスとインピーダンス整合された抵抗値に設定されて、出力端子ＤＯにおける伝達信号のインピーダンス不整合による反射等を防止して出力信号の伝達を高速にする。

出力制御信号ＤＯＣにより出力動作が無効とされたとき、出力信号ｄｏには無関係にいずれか一方を動作状態にする。あるいは、可変抵抗回路ＱＰ及びＱＮの動作を共に非動作状態にする。この可変抵抗回路ＱＰ及びＱＮが共に非動作状態の場合には、出力端子ＤＯは、ハイインピーダンス状態にされる。もしも、この出力端子ＤＯに接続される信号伝送路を用いて信号入力を行う構成では、上記可変抵抗回路ＱＮを動作状態にして終端抵抗として用いるようにしてもよい。終端抵抗は、接地側に設けられるプルダウン抵抗の他に、電源電圧ＶＤＤ側に設けられるプルアップ抵抗であってもよい。この場合には、上記可変抵抗回路ＱＰを動作状態にして終端抵抗として用いるようにされる。

半導体装置において、上記のような出力端子ＤＯが複数個設けられている場合には、それに対応して上記同様な可変抵抗回路ＱＰ，ＱＮ及び出力制御回路ＤＶＣがそれぞれの出力端子に対応して複数個設けられる。これら複数の可変抵抗回路ＱＰ，ＱＮに供給される上記インピーダンス整合設定信号は共通に用いられる。

上記実施例において、終端回路を構成する可変半抗回路ＲＸ１及び出力回路を構成する可変抵抗回路ＱＮは、ＮチャネルＭＯＳＦＥＴが用いられる。これに対して、上記出力回路を構成する可変抵抗回路ＱＰは、ＰチャネルＭＯＳＦＥＴが用いられる。したがって、後述するように、図１回路部及びインピーダンス制御論理回路は、ＰチャネルＭＯＳＦＥＴに向けたインピーダンス整合信号及びインピーダンス整合設定信号を形成する機能が設けられる。

図３には、図１の初段アンプ回路の動作を説明するための特性図が示されている。図３（Ａ）は、オフセットを持つ場合の例が示されている。ＭＯＳＦＥＴＭＮ１とＭＰ１の製造ばらつきにより、ゲート，ソース間に同じ電圧が供給された状態でＭＯＳＦＥＴＭＮ１に流れる電流ＩＤＳＮが、ＭＯＳＦＥＴＭＰ１に流れる電流ＩＤＳＰよりも大きい（ＩＤＳＮ＞ＩＤＳＰ）とき、入力電圧ＩＮと基準電圧ＶＲＥＦが等しいときに、出力ノードＮ１は、同図に微細点線で示したＮ１（理想）に対して実線で示したＮ１（現実）が低下し、出力ノードＰ１は逆に微細点線で示したＰ１（理想）に対して実線で示したＰ１（現実）が上昇する。

上記のように電流ＩＤＳＮとＩＤＳＰの電流差に対応したオフセット電圧が発生し、このオフセット電圧を考慮して出力ノードＰ１（現実）とＮ１（現実）とが等しくなる交点を境にして、出力ノードＰ１（現実）とＮ１（現実）との電位関係が逆転する。つまり、上記交点よりも入力電圧ＩＮが低い電圧範囲では、出力ＯＵＴがロウレベルであり、上記交点よりも入力電圧ＩＮが高くなる電圧範囲では出力ＯＵＴがハイレベルになる。

もしも、図３（Ａ）のようなオフセットを持つ回路を用いた場合には、上記オフセット電圧分だけ、後述するようなインピーダンス調整動作に誤差が発生し、この誤差によって素子微細化や高速化に伴って益々厳しくなるであろう出力ドライバや受端抵抗値に対する規格を満足しなくなるという問題が発生する。

図３（Ｂ）は、図１の初段アンプ回路がオフセットを持たない理想的な回路の場合が示されている。この理想的な回路では、基準電圧ＶＲＥＦに対して入力電圧ＩＮが低い電圧範囲では、出力ＯＵＴがロウレベルであり、基準電圧ＶＲＥＦに対して入力電圧ＩＮが高い電圧範囲では、出力ＯＵＴがハイレベルに変化する。このような理想的な回路に調整するのが、この実施例のオフセット調整回路である。前記の例（ＩＤＳＮ＞ＩＤＳＰ）では、図３（Ａ）に同図に太い点線で示したように負荷抵抗ＲＰ１に流れる電流を増加させて、上記出力ノードＰ１の電圧を低下させて、上記出力ノードＮ１（現実）との交差点が図３（Ｂ）のような理想的な回路と同様となるように調整するものである。

図４には、この発明に係るオフセット調整動作を説明するための一実施例のフローチャート図が示されている。このオフセット調整動作は、インピーダンス制御論理回路により実行される。このオフセット調整動作は、後述するインピーダンス調整動作に先行して実行される。

ステップ（１）では、スイッチＳＷ１を接点１側に切り替える。これにより、初段アンプ回路の両入力端子に基準電圧ＶＲＥＦを供給する。オフセット調整のための可変抵抗回路ＲＰＸ，ＮＰＸはオフ状態にする。このオフ状態は、可変抵抗回路ＲＰＸ，ＮＰＸ電流を流さない状態のことである。

ステップ（２）では、オフセット調整ポジ側である可変抵抗回路ＲＰＸを抵抗最小値でオン状態にさせる。つまり、可変抵抗回路ＲＰＸにより最大電流を流すようにする。

ステップ（３）では、前記インピーダンス制御デジタル変換段の出力であるＯＵＴ端子のモニタ（判定）を行う。もしも、入力Ｌ判定とされたなら、つまり、上記のようにスイッチＳＷ１により両入力電圧がＶＲＥＦである状態のときに、上記のように調整電圧を最大にしてもオフセット電圧が大きくて、等価的にＭＯＳＦＥＴＭＰ１のゲート電圧がＭＯＳＦＥＴＭＮ１のゲート電圧ＶＲＥＦよりも低い状態と等価であると判定されたなら、調整範囲超過エラーとする。つまり、上記初段アンプ回路は不良とされる。

ステップ（３）では、入力Ｈ判定とされたなら、つまり、上記のようにスイッチＳＷ１により両入力電圧がＶＲＥＦである状態のときに、上記のように調整電圧を最大にすることにより、オフセット電圧分を超えて等価的にＭＯＳＦＥＴＭＰ１のゲート電圧がＭＯＳＦＥＴＭＮ１のゲート電圧ＶＲＥＦよりも高い状態と等価であると判定されたなら、次のステップ（４）に移行する。

ステップ（４）では、オフセット調整ポジ側の抵抗値（ＲＰＸ）の抵抗値を前の状態から１ポジションだけ大きくする。

ステップ（５）では、上記オフセット調整ポジ側の可変抵抗回路ＲＰＸの抵抗値最大（ＲＰＸオフ）まで到達したかを判定する。上記のように最小値から１ポジションだけ大きくしただけのときには、ステップ（６）に移行することになる。

ステップ（６）では、ＯＵＴ端子のモニタの判定を行う。もしも、入力Ｌ判定されたなら、ステップ（７）でオフセット調整終了とされ、次に説明するインピーダンス調整動作に移行する。前記ステップ（２）で調整電圧を最大にしてオフセット電圧分を超えてＭＯＳＦＥＴＭＰ１のゲート電圧がＭＯＳＦＥＴＭＮ１のゲート電圧ＶＲＥＦよりも高い状態と等価である状態では、ステップ（３）のようにＯＵＴ端子のモニタ出力が入力Ｈ判定であり、それがステップ（４）での抵抗値の１ポジション（１単位）大きくしてオフセット調整電位を微小電圧分だけ低くしたときに上記電位関係が逆転して入力Ｌ判定に変化したなら、そこがオフセット調整点であるとみなされる。

ステップ（６）で、前記ステップ（３）同様に入力Ｈ判定とされると、ステップ（４）に戻り、オフセット調整ポジ側の抵抗値（ＲＰＸ）の抵抗値を前の状態から１ポジションだけ更に大きくする。このようにステップ（４）−（５）−（６）のステップが上記入力Ｌ判定されるまで繰り返され、ステップ（７）でオフセット調整終了とされ、次に説明するインピーダンス調整動作に移行する。

ステップ（５）において、上記抵抗値最大（ＲＰＸオフ）まで到達しても、上記入力Ｌ判定が得られないときには、上記ポジ側の抵抗値（ＲＰＸ）ではオフセット調整が不能であるので、ステップ（８）に移行する。

ステップ（８）では、オフセット調整ネガ側の抵抗値（ＲＮＸ）の抵抗値を前の状態から１ポジションだけ小さくする。前記のようにステップ（１）にてオフセット調整ネガ側の抵抗値（ＲＮＸ）はオフされているので、まずは最大抵抗値に設定される。言い換えるならば、最小電流をネガ側負荷抵抗ＲＮ１に流して回路ノードＮ１をロウレベル側に下げて上記オフセット低いと判定された回路ノードＰ１側に一致させるようにする。

ステップ（９）では、上記オフセット調整ネガ側の可変抵抗回路ＲＮＸの抵抗値最小まで到達したかを判定する。上記のように最大値から１ポジションだけ小さくしただけのときには、ステップ（１０）に移行することになる。

ステップ（１０）では、ＯＵＴ端子のモニタの判定を行う。もしも、入力Ｌ判定されたなら、前記ステップ（７）でオフセット調整終了とされ、次に説明するインピーダンス調整動作に移行する。前記ステップ（５）でオフセットポジ側電流を零にしてもＭＯＳＦＥＴＭＰ１のゲート電圧がＭＯＳＦＥＴＮＰ１のゲート電圧ＶＲＥＦよりも高い状態と等価のときには、前記ステップ（６）のようにＯＵＴ端子のモニタ出力が入力Ｈ判定であり、それが前記ステップ（８）でオフセット調整ネガ側の可変抵抗回路ＲＮＸに１ポジション（１単位）だけ調整電流を流してオフセット調整電位を微小電圧分だけ増加させて回路ノードＮ１の電圧を下げたときに上記ＯＵＴ端子のモニタが入力Ｈ判定から入力Ｌ判定に逆転したなら、そこがオフセット調整点であるとみなしてよい。

ステップ（１０）で、入力Ｈ判定とされると、ステップ（８）に戻り、オフセット調整ネガ側の可変抵抗回路（ＲＮＸ）の抵抗値を前の状態から１ポジションだけ更に小さくする。このようにステップ（８）−（９）−（１０）のステップが上記入力Ｌ判定されるまで繰り返されてステップ（７）でオフセット調整終了とされ、次に説明するインピーダンス調整動作に移行する。もしも、ステップ（９）で可変抵抗回路（ＲＮＸ）の電流値を最大（抵抗値では最小）に到達しても入力Ｈ判定のままなら、ステップ（１１）に移行し、前記同様に回路不良（調整範囲超過エラー）と判定される。

図４のような動作シーケンスに代えて、ステップ（１）の次に、ＯＵＴ端子のモニタを行ってオフセット電圧の極性を判定し、Ｎ１＞Ｐ１のときには、オフセット調整ポジ側（ＲＰＸ）の抵抗値をステップ（４）−（５）−（６）のように変化させてＯＵＴ端子のモニタの変化の検出によりステップ（７）に移行してオフセット調整終了とし、Ｎ１＜Ｐ１のときには、オフセット調整ネガ側（ＲＮＸ）の抵抗値をステップ（８）−（９）−（１０）のように変化させてＯＵＴ端子のモニタ変化の検出によりステップ（７）に移行してオフセット調整終了としてもよい。

上記のオフセット調整動作の場合、オフセット調整ポジ側（ＲＰＸ）及びオフセット調整ネガ側（ＲＮＸ）の両方とも、ステップ（４）−（５）−（６）のようにオフセット調整電流を最大値から最小値に向かって変化させてもよいし、ステップ（８）−（９）−（１０）のようにオフセット調整電流を最小値から最大値に向かって変化させてもよい。この場合には、上記オフセット電圧の極性に対応してＯＵＴ端子のモニタが逆極性となるので、オフセット電圧極性判定時のＯＵＴ端子のモニタに対して上記オフセット調整終了時ではＯＵＴ端子のモニタが反転することを検出すればよい。

図５には、この発明に係るインピーダンス調整動作を説明するための一実施例のフローチャート図が示されている。このインピーダンス調整動作は、インピーダンス制御論理回路により前記図４に示したようなオフセット調整終了の後に実行される。

ステップ（１）では、スイッチＳＷ１を接点２側に切り替える。これにより、初段アンプ回路の両入力端子に入力電圧ＩＮ’と基準電圧ＶＲＥＦとが供給される。入力電圧ＩＮ’は、抵抗Ｒ１と可変抵抗回路ＲＸの分圧電圧ＩＮに対応している。このとき、オフセット調整の抵抗ＲＰＸ又はＲＮＸは、オフセット調整設定信号により調整済みである。

ステップ（２）では、可変抵抗回路ＲＸを抵抗最大値に設定する。

ステップ（３）では、前記ＯＵＴ端子のモニタ（判定）を行う。もしも、入力Ｌ判定とされたなら、可変抵抗回路ＲＸの抵抗値を最大にしても電圧ＩＮ（ＩＮ’）が基準電圧ＶＲＥＦよりも低い状態であり、可変抵抗回路ＲＸの抵抗値が抵抗Ｒ１の抵抗値よりも小さいことを意味するので、ステップ（８）にて調整範囲超過エラーとする。つまり、このインピーダンス調整回路は不良とされる。

ステップ（３）では、入力Ｈ判定とされたなら、可変抵抗回路ＲＸの抵抗値が抵抗Ｒ１の抵抗値よりも大きいので、次のステップ（４）に移行する。

ステップ（４）では、可変抵抗回路ＲＸの抵抗値を前の状態から１ポジションだけ小さくする。

ステップ（５）では、上記可変抵抗回路ＲＸの抵抗値最小まで到達したかを判定する。上記のように最小値から１ポジションだけ小さくしただけのときには、ステップ（６）に移行することになる。

ステップ（６）では、ＯＵＴ端子のモニタの判定を行う。もしも、入力Ｌ判定されたなら、ステップ（７）でインピーダンス調整終了とされ、次に説明するインピーダンス調整設定動作に移行する。前記ステップ（２）でインピーダンス調整信号により可変抵抗回路ＲＸの抵抗値を最大にした状態では、ステップ（３）のようにＯＵＴ端子のモニタ出力が入力Ｈ判定であり、それがインピーダンス調整単位を１ステップだけ小さくたときに上記ＯＵＴ端子のモニタ出力電位関係が入力Ｈ判定から入力Ｌ判定に変化したなら、そこがインピーダンス調整点であるとみなされる。

ステップ（６）で、前記ステップ（３）同様に入力Ｈ判定とされると、ステップ（４）に戻り、可変抵抗回路ＲＸの抵抗値を前の状態から１ポジションだけ更に小さくする。このようにステップ（４）−（５）−（６）のステップが上記入力Ｌ判定されるまで繰り返され、ステップ（７）でインピーダンス調整終了とされ、次に説明するインピーダンス調整設定動作に移行する。

ステップ（５）において、上記ＲＸ抵抗値最小まで到達しても上記入力Ｌ判定が得られないときには、可変抵抗回路ＲＸの抵抗値が抵抗Ｒ１の抵抗値よりも大きいことを意味するので、ステップ（８）にて調整範囲超過エラーとする。

図６には、この発明に係るインピーダンス調整設定動作を説明するための一実施例のフローチャート図が示されている。ステップ（１）では、データの送受信中ではなく、インピーダンス値が変化しても問題ないタイミングか判定する。もしも、データが送受信中のときには、ステップ（３）により一定時間待たされてステップ（１）に戻る。これは、上記のようなデータ送受信中にインピーダンス調整設定動作が実行されて、信号伝送に悪影響を及ぼすからである。

もしも、インピーダンス調整設定動作を、電源投入時にのみ行うこと、あるいは信号の送信又は受信を行わないスタンバイ状態に限って行うことを予め決めている場合には、上記ステップ（１）の判定は不要である。

ステップ（２）では、上記図５のステップ（７）で生成されたインピーダンス調整信号を、前記図２の終端抵抗として用いられる可変抵抗回路ＲＸ１や出力回路を構成する可変抵抗回路ＱＰとＱＮに伝えられる。この間は、前記データの送受信動作は禁止される。

図７には、この発明に係る半導体装置に設けられるインピーダンス調整回路の他の一実施例の概略回路図が示されている。この実施例では、前記図１のインピーダンス制御論理回路は省略されている。この実施例では、増幅段はアンプＡＭＰ１〜ＡＭＰ３のように複数段で構成される。アンプＡＭＰ１は、代表として具体的回路が示されており、前記図１の増幅段と同じＭＯＳＦＥＴＭＰ２，ＭＮ２及び抵抗ＲＰ１，ＲＮ２及び電流源Ｉｏにより構成される。ブラクボックスとして示されてアンプＡＭＰ２、３も上記アンプＡＭＰ１と同様な回路により構成される。

この実施例では、上記ＭＯＳＦＥＴＭＰ１のドレインと回路の接地電位ＧＮＤとの間に設けられた可変抵抗回路（又は可変電流源回路）ＲＰＸと、上記ＭＯＳＦＥＴＭＮ１のドレインと回路の接地電位ＧＮＤとの間に設けられた可変抵抗回路（又は可変電流源回路）ＲＮＸとにおいて、電流源として動作するＭＯＳＦＥＴに直列に設けられた抵抗素子と、初段アンプ回路の負荷抵抗ＲＰ１，ＲＮ１とが同じ抵抗材料で構成される。

例えば、ポリシリコン抵抗により負荷抵抗ＲＰ１，ＲＮ１を形成した場合には、上記ＭＯＳＦＥＴに直列に設けられた抵抗素子も同じポリシリコン抵抗により構成される。負荷抵抗ＲＰ１，ＲＮ１に発生するプロセスばらつきによる抵抗値変動と、それに対応した可変抵抗回路ＲＰＸ，ＲＮＸに設けられた抵抗素子に発生するプロセスばらつきによる抵抗値変動とが同方向となる。例えば、負荷抵抗ＲＰ１の抵抗値が小さくなると、可変抵抗回路ＲＰＸに設けられる抵抗素子の抵抗値も小さくなるように作用するものとなる。

図８には、図１の可変抵抗回路ＲＸの一実施例の具体的説明図が示されている。可変抵抗回路ＲＸは、固定抵抗Ｒ０と、並列形態に接続された複数のＭＯＳＦＥＴから構成される。上記固定抵抗Ｒ０と上記並列ＭＯＳＦＥＴとは直列に接続される。固定抵抗Ｒ０の一端は上記抵抗Ｒ１に接続される。固定抵抗Ｒ０の他端は、上記並列形態の複数のＭＯＳＦＥＴのドレインに共通に接続される。並列形態のＭＯＳＦＥＴは、ソースが回路の接地電位端子ＧＮＤに接続される。

上記並列接続されたＭＯＳＦＥＴのうち１つのＭＯＳＦＥＴは、ゲートに電源電圧ＶＤＤのようなハイレベルが供給されてオン状態にされる。このＭＯＳＦＥＴは、そのチャネル幅ＷＮ０が最も小さくされて大きなオン抵抗値を持つようにされる。これにより、可変抵抗回路ＲＸの最大抵抗値は、上記固定抵抗Ｒ０と上記オン抵抗値（ＷＮ０）により設定される。

チャネル幅Ｗ０〜Ｗ４に設定されたＭＯＳＦＥＴは、特に制限されないが、２進の重みを持つように設定される。例えば、チャネル幅Ｗ０を１とすると、Ｗ１は２に、Ｗ２は４に、Ｗ３は８に、Ｗ４は１６のように設定される。可変抵抗値は、上記並列形態のＭＯＳＦＥＴＷＮ０、Ｗ０〜Ｗ４のオン抵抗の並列合成抵抗値により設定され、その変化特性が非直線性を持つので使い勝手が悪い。可変抵抗特性を直線的に近づくよう補正するために上記固定抵抗Ｒ０が設けられる。例えば、Ｒ１を５０Ωにして、可変抵抗回路で５０Ωのインピーダンスにする場合には、上記固定抵抗Ｒ０の抵抗値は、目標のインピーダンスの約半分である２０〜３０Ω程度に設定される。

この実施例では、インピーダンス調整信号Ｂ４〜Ｂ０がすべてロウレベルのとき、上記Ｗ４〜Ｗ０に対応したＭＯＳＦＥＴはオフ状態となり、抵抗Ｒ０とＷＮ０のＭＯＳＦＥＴにより抵抗値ＲＸは最大となる。このときのＲＸ＝最大であり、抵抗Ｒ１との分圧電圧ＩＮは基準電圧ＶＲＥＦ（＝ＶＤＤ／２）より大きくなる。したがって、図１回路のＯＵＴ出力は、ハイレベル（Ｈ）にされる。

前記図５のインピーダンス調整動作のように、インピーダンス制御論理回路に設けられたバイナリカウンタや加算回路等の回路によりインピーダンス調整信号Ｂ４〜Ｂ０をインクリメント（＋１）しながらＯＵＴ出力がハイレベル（Ｈ）からロウレベル（Ｌ）に切り替わる点を論理回路で判定し、同図＃１のインピーダンス調整信号を調整結果とする。この電圧切り替わりに、前記初段アンプ回路がオフセットを持つと、それが誤差として現れる。したがって、前記オフセット調整動作の後に、上記インピーダンス調整動作が実施される。

図９には、図１の可変抵抗回路ＲＸの他の一実施例の具体的説明図が示されている。この実施例では、オフセット調整信号がアップ／ダウンカンウタにより形成される。このアップ／ダウンカウンタは、同図で点線で示した前記インピーダンス制御論理回路に含まれ、図１回路の出力ＯＵＴを受ける論理判定信号により、アップ／ダウンの制御と、カウントアップ／カウントダウン動作が実行される。

同図では、前記図８と同様なインピーダンス制御動作を行う場合には、アップカウント動作が指示され、計数動作は１０進法表記で０−１−２−３…３１まで行われる。同図では、計数動作が１０進法表記で１６−１７に変化したときに、入力ＩＮが基準電圧ＶＲＥＦより低くなって、ＯＵＴ出力もハイレベル（Ｈ）からロウレベル（Ｌ）に変化する様子が示されている。つまり、１０進法表記の１７のとき、インピーダンス調整信号Ｂ４〜Ｂ０は、２進法で１０００１である。したがって、Ｗ４とＷ０のＭＯＳＦＥＴがオン状態に、他のＷ３〜Ｗ１のＭＯＳＦＥＴをオフ状態のときの合成抵抗値に設定される。

上記のようにアップ／ダウンカウンタを用いる場合には、前記図８や図９の例とは逆に、可変抵抗回路ＲＸを最小値に設定しておいて、ダウンカウント動作の指示によりダウン計数動作を実施して、ＯＵＴ出力がロウレベル（Ｌ）からハイレベル（Ｈ）に変化する時点のときのインピーダンス調整信号を求めるようにするものであってもよい。

図１０には、図１のオフセット調整回路の一実施例の具体的説明図が示されている。ポジ側可変抵抗回路ＲＰＸは、固定抵抗Ｒ００と、並列形態に接続された複数のＭＯＳＦＥＴから構成される。上記固定抵抗Ｒ００と上記並列ＭＯＳＦＥＴとは直列に接続される。固定抵抗Ｒ００の一端は上記負荷抵抗ＲＰ１に接続される。固定抵抗Ｒ００の他端は、上記並列形態にされた複数のＭＯＳＦＥＴのドレインに共通に接続される。並列形態のＭＯＳＦＥＴは、ソースが回路の接地電位端子ＧＮＤに接続される。

上記並列形態にされた複数ＭＯＳＦＥＴは、チャネル幅ＷＰ０〜ＷＰ４に設定される。チャネル幅ＷＰ０を１とすると、ＷＰ１は２に、ＷＰ２は４に、ＷＰ３は８に、ＷＰ４は１６のように設定される。これらのＭＯＳＦＥＴは、ゲートに電源電圧のようなハイレベルが供給されてオン状態にされる。つまり、これらのＭＯＳＦＥＴは飽和領域で動作するので飽和領域で動作し、それぞれが電流源とみなすことができる。したがって、２進の重みを持つオフセット調整信号をデジタル入力とし、オフセット調整用のアナログ電流を形成するものとなる。つまり、上記オフセット調整信号Ｂ４〜Ｂ０に対してオフセット調整電流ｉｐｏｓｉが直線的に変化するので、前記可変抵抗回路ＲＸとは異なり、固定抵抗Ｒ００を省略することができるものである。

前記図４のステップ（２）〜（６）のような動作によりオフセット調整を行う動作は、オフセット調整信号Ｂ４〜Ｂ０が全てハイレベルの状態がオフセット調整電流ｉｐｏｓｉが最大となる。インピーダンス制御論理回路に設けられたバイナリカウンタや加算回路等の回路でオフセット調整信号Ｂ０〜Ｂ４をデインクリメント（−１）しながらＯＵＴ出力がハイレベル（Ｈ）からロウレベル（Ｌ）に切り替わる点を論理回路で判定し、同図＃２のオフセット調整信号を調整結果とする。

この実施例では、ネガ側可変抵抗回路ＲＮＸは、ブラックボックスで示されているが、前記ポジ側可変抵抗回路ＲＰＸと同様な回路で構成される。ネガ側可変抵抗回路ＲＮＸにおいて、前記図４のステップ（８）〜（１０）のような動作によりオフセット調整を行う動作は、オフセット調整信号Ｂ４〜Ｂ０が全てロウレベルの状態としてオフセット調整電流ｉｐｏｓｉを最小とする。インピーダンス制御論理回路に設けられたバイナリカウンタや加算回路等の回路でオフセット調整信号Ｂ４〜Ｂ０をインクリメント（＋１）しながらＯＵＴ出力がハイレベル（Ｈ）からロウレベル（Ｌ）に切り替わる点を論理回路で判定し、上記同様にオフセット調整信号を調整結果とする。

図１１には、この発明に係る半導体装置に設けられるインピーダンス調整回路の更に他の一実施例の概略回路図が示されている。この実施例では、前記図１のインピーダンス制御論理回路は省略されている。この実施例では、スイッチＳＷ１は、接点３、４が追加される。接点２には前記可変抵抗回路ＲＸに対応した可変抵抗回路ＲＸ１が設けられる。追加された接点３は、外部抵抗Ｒ２と直列接続された可変抵抗回路ＲＸ２が設けられる。追加された接点４は、外部抵抗Ｒ３と直列接続された可変抵抗回路ＲＸ３が設けられる。上記外部抵抗Ｒ２と可変抵抗回路ＲＸ２は、前記外部抵抗Ｒ１と可変抵抗回路ＲＸ１と同様な回路で構成される。これに対して、外部抵抗Ｒ３は、回路の接地電位側に設けられ、可変抵抗回路ＲＸ３は、電源電圧ＶＤＤ側に設けられる。このため、可変抵抗回路ＲＸ３では、前記図８や図９で示したＮチャネルＭＯＳＦＥＴに代えて、ＰチャネルＭＯＳＦＥＴが用いられる。

図１１においては、上記のように抵抗Ｒ２とＲ３を可変抵抗回路ＲＸ２とＲＸ３のインピーダンス調整用に用いるようにしたので、基準電圧ＶＲＥＦを形成する抵抗としては抵抗ＲＨとＲＬが用いられる。この場合でも、Ｒ１＝ＲＸ１、Ｒ２＝ＲＸ２及びＲ３＝ＲＸ３のようにする場合には、ＲＨ＝ＲＬにされる。もしも、Ｒ１＝２×ＲＸ１、Ｒ２＝２×ＲＸ２及びＲ３＝２×ＲＸ３とするなら、ＲＨ＝２×ＲＬにされる。

この実施例の半導体装置において、接地電位側の可変抵抗回路の抵抗値を異なるものにする場合には、抵抗Ｒ１とＲ２の抵抗値がそれに対応したものとされる。これにより、２種類の可変抵抗回路を半導体装置に設けることができる。また、終端抵抗を電源電圧側に設ける場合には、外部抵抗Ｒ３と可変抵抗回路ＲＸ３が用いられる。

前記図１のように、出力回路の出力インピーダンス設定を行う場合には、ＱＰのインピーダンス調整設定信号を形成するためにＲ３と可変抵抗回路ＲＸ３が用いられ、ＱＮのインピーダンス調整設定信号を形成するためにＲ２と可変抵抗回路ＲＸ２が用いられる。半導体装置と接続される信号伝送路のインピーダンスが５０Ωのように一定なら、終端抵抗とＱＮのインピーダンス調整設定信号を形成するためにＲ１と可変抵抗回路ＲＸ１が共通に用いるようにできる。

図１１においては、スイッチＳＷ１により接点２側に接続して、抵抗Ｒ１に対応して可変抵抗回路ＲＸ１のインピーダンス調整終了後に、スイッチＳＷ１が接点３側に切り替えられ、上記初段アンプ回路、オフセット調整回路、増幅段及びデジタル変換段を用いた同様な動作によって抵抗Ｒ２に対応して可変抵抗回路ＲＸ２のインピーダンス調整が行われる。この可変抵抗回路ＲＸ２のインピーダンス調整終了後に、スイッチＳＷ１が接点４側に切り替えられ、上記初段アンプ回路、オフセット調整回路、増幅段及びデジタル変換段を用いた同様な動作によって抵抗Ｒ３に対応して可変抵抗回路ＲＸ３のインピーダンス調整が行われる。

そして、前記図６に示したと同様な動作によって、上記可変抵抗回路ＲＸ１〜ＲＸ３でそれぞれ形成されたインピーダンス調整設定信号が、それぞれの可変抵抗回路に供給されて、前記終端回路、出力回路等に供給される。

前記のような初段アンプ回路、オフセット調整回路及び増幅段とデジタル変換段を用いて、スイッチＳＷ１により切り替えて複数通りの可変抵抗回路ＲＸ１〜ＲＸ３について、インピーダンス調整を行うものでは、半導体装置の使用ピン数、回路面積及び消費電力等で有利なものとなる。

図１２には、この発明に係る半導体装置に設けられるインピーダンス調整回路及びデータ入力回路の一実施例の概略回路図が示されている。この実施例のインピーダンス調整専用回路では、前記図１のインピーダンス制御論理回路は省略されている。この実施例では、インピーダンス調整専用回路と、データ入力回路ＤＩＢ（０）の具体的回路が例示されているように、インピーダンス調整専用回路に示されている前記初段アンプ回路、オフセット調整回路、増幅段及びデジタル変換段と同様な回路をデータ入力回路ＤＩＢ（０）として用いられる。ｎ＋１ビットのデータ入力信号を取り込むために、データ入力回路ＤＩＢ（１）〜データ入力回路ＤＩＢ（ｎ）のようにｎ個が更に設けられる場合には、これらのデータ入力回路ＤＩＢ（１）〜データ入力回路ＤＩＢ（ｎ）も上記データ入力回路ＤＩＢ（０）と同様な回路で構成される。

上記データ入力回路ＤＩＢ（０）の入力端子ＩＮＰ（０）とＩＮＮ（０）に、それぞれ前記可変抵抗回路ＲＸと同様な回路が終端抵抗回路として設けられる。同図では、省略されているが、データ入力回路ＤＩＢ（１）〜データ入力回路ＤＩＢ（ｎ）のようにｎ個の入力端子についても、上記同様な終端抵抗回路が設けられる。

上記入力端子ＩＮＰ（０）とＩＮＮ（０）にスイッチＳＷＰとＳＷＮが設けられ、オフセット調整動作のときにスイッチＳＷＰとＳＷＮを接点１側に接続して初段アンプ回路に同じ基準電圧ＶＲＥＦを供給し、インピーダンス調整専用回路において行われる前記オフセット調整動作と同様なオフセット調整が実施されて、オフセット調整信号２を形成する。このことは、データ入力回路ＤＩＢ（１）〜データ入力回路ＤＩＢ（ｎ）に設けられるオフセット調整回路についても同様である。

この実施例では、信号振幅の小さな入力信号を受信するときに、前記のようなオフセット電圧により入力信号マージンが低下することがないから有利となる。そして、終端抵抗回路が設けられているので、信号反射等の影響が小さく、上記小信号振幅化とにより高速信号伝達が可能になる。

上記データ入力回路ＤＩＢ（０）〜データ入力回路ＤＩＢ（ｎ）にオフセット調整動作は、インピーダンス調整専用回路によるインピーダンス調整動作（オフセット調整動作も含む）のときに、同時に並行して実行することにより調整時間の増加を小さくすることができる。

図１３には、この発明に係るインピーダンス調整回路の動作説明図が示されている。前記のように、インピーダンス調整信号Ｂ０〜Ｂ４を１０進表記で０から３１に変化させることにより、入力電圧ＩＮが段階的に小さくなり、１０進表記の１８で基準電圧ＶＲＥＦよりも低くなり、ＯＵＴ出力がロウレベルになる。この場合、１０進表記の１７と１８の間には、基準電圧ＶＲＥＦが存在することは判るが、拡大図（Ａ）のように基準電圧ＶＲＥＦが１０進表記の１７に近い場合と、拡大図（Ｂ）のように基準電圧ＶＲＥＦが１０進表記の１７に近い場合との両方を含む。

実際のある可変抵抗回路ＲＸの抵抗値を測定した結果、上記１０進表記での１７のときの抵抗値が４９Ωであり、上記１０進表記での１８のときの抵抗値が４３Ωである。別の可変抵抗回路ＲＸでは、上記１０進表記での１７のときの抵抗値が５１Ωであり、上記１０進表記での１８のときの抵抗値が４５Ωである。このように、調整ターゲットを５０Ωにするように可変抵抗回路ＲＸを設計しても、素子ばらつき等により様々に変化する。

前記前者の可変抵抗回路の例では、上記拡大図（Ａ）の場合、基準電圧ＶＲＥＦとの差電圧でインピーダンス調整信号を選ぶようにするなら、上記１０進表記での１７のときの抵抗値が４９Ωに設定できるが、上記のようにインピーダンス調整信号Ｂ０〜Ｂ４を１０進表記で０から３１に変化させた場合には、上記１０進表記での１８のときの抵抗値が４３Ωに設定されてしまう。これに対して、上記拡大図（Ｂ）の場合、上記１０進表記での１７のときの抵抗値である４９Ωに設定できる。

前記後者の可変抵抗回路ＲＸの例では、上記拡大図（Ａ）の場合、基準電圧ＶＲＥＦとの差電圧でインピーダンス調整信号を選ぶようにするなら、上記１０進表記での１７のときの抵抗値が５１Ωに設定できるが、上記のようにインピーダンス調整信号Ｂ０〜Ｂ４を１０進表記で０から３１に変化させた場合には、上記１０進表記での１８のときの抵抗値が４５Ωに設定されてしまう。これに対して、上記拡大図（Ｂ）の場合、上記１０進表記での１７のときの抵抗値である５１Ωに設定できる。

このようにデジタル信号で可変抵抗回路を制御する構成では、誤差が必然的に発生してしまうものとなる。誤差を小さくするには、デジタル信号のビット数を多くし、言い換えるならば、並列接続されるＭＯＳＦＥＴの数を多くして１つのステップでの抵抗値の変化幅を小さくすることが考えられる。しかし、このようにすると、ＭＯＳＦＥＴの数が増大してしまう。

本願発明のインピーダンス調整回路では、オフセット調整回路を有している。このオフセット調整回路を利用することにより、上記のようにＭＯＳＦＥＴの数を増加させることなく、可変抵抗回路でのインピーダンス調整をより高い精度で設定することができる。

図１４には、この発明に係るオフセット調整回路を利用したインピーダンス調整方法の説明図が示されている。図１４（Ａ）の例では、前記図１３（Ａ）のように基準電圧ＶＲＥＦが１０進表記の１７に近い場合でも、前記のように上記１０進表記の１８に対応してインピーダンス調整を行うのではなく、基準電圧ＶＲＥＦにより近い１０進表記の１７にインピーダンス調整を行うようにするものである。

例えば、上記１０進表記の１８に対応したインピーダンス調整信号により可変抵抗回路ＲＸを動作させた状態で、オフセット調整回路を再度動作させてオフセット電圧−Ｖoffsetを発生させる。つまり、相対的に回路ノードＰ１の電位が回路ノードＮ１（基準電圧ＶＲＥＦ）よりも高くなるようにオフセット電圧−Ｖoffsetを発生させる。具体的には、ネガ側オフセット調整回路の電流を増加させて上記オフセット電圧−Ｖoffsetを形成する。このようオフセット電圧−Ｖoffsetを形成するためのネガ側のオフセット調整信号を検知する。

次に、上記ネガ側オフセット調整信号をもとの状態に戻し、上記１０進表記の１７に対応したインピーダンス調整信号により可変抵抗回路ＲＸを動作させた状態で、オフセット調整回路を再度動作させてオフセット電圧＋Ｖoffsetを発生させる。つまり、相対的に回路ノードＰ１の電位が回路ノードＮ１（基準電圧ＶＲＥＦ）よりも低くなるようにオフセット電圧＋Ｖoffsetを発生させる。具体的には、ポジ側オフセット調整回路の電流を増加させて上記オフセット電圧＋Ｖoffsetを形成する。このようオフセット電圧＋Ｖoffsetを形成するためのポジ側オフセット調整信号を検知する。

もしも、同図のようにオフセット電圧＋Ｖoffsetを発生させるポジ側オフセット調整信号がオフセット電圧−Ｖoffsetを発生させるネガ側オフセット調整信号よりも小さいときには、上記１０進表記の１７に対応したインピーダンス調整信号を選ぶようにする。これにより、前記図１３（Ａ）の例では、可変抵抗回路ＲＸの抵抗値を前記のように１０進表記の１８に対応した抵抗値である４３Ωではなく、１０進表記の１７に対応した抵抗値である４９Ωに設定することができる。

図１４（Ｂ）の例でも、同様にオフセット電圧−Ｖoffsetと＋Ｖoffsetを発生させて、その大小関係を検知し、小さいオフセット電圧−Ｖoffsetに対応して、上記１０進表記の１７に対応したインピーダンス調整信号を選ぶようにする。図１４（Ｂ）では、１０進表記の１６に対応したインピーダンス調整信号により可変抵抗回路ＲＸを動作させた状態で、オフセット調整回路を再度動作させてオフセット電圧＋Ｖoffsetを発生させる。これにより、可変抵抗回路ＲＸに設けられるＭＯＳＦＥＴ及び調整ビット数を増加させることなく、上記同様に４９Ω又は５１Ωのように調整ターゲットである５０Ωに近い抵抗値に設定することができる。

図１４において、オフセット電圧＋Ｖoffsetの極性とＯＵＴ出力との関係が等価回路により例示されている。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。図１において、ネガ側オフセット調整回路ＲＮＸに代えて、ポジ側負荷抵抗ＲＰ１に対して並列形態にオフセット調整回路を設けるようにしてもよい。つまり、差動ＭＯＳＦＥＴＭＰ１のドレインに、上記オフセット調整回路からの電流を供給することにより、負荷抵抗ＲＰ１に流れる電流を減少させてＭＯＳＦＥＴＭＰ１のドレインである回路ノードＰ１の電位を上昇させることができる。つまり、このようなオフセット調整回路は、負荷抵抗に対して負電流を流すような動作を行うものである。これは、図１のネガ側オフセット調整回路により回路ノードＮ１の電位を低下させたことと等価である。以上のことより、前記図１の実施例とは逆に、ポジ側及びネガ側両方とも電源電圧側に可変抵抗回路（可変電流源回路）を設けて、上記電流供給動作を行わせて、初段アンプ回路の負荷抵抗ＲＰ１、ＲＮ１に流れる電流を減少させることによりオフセット調整を行うようにするものであってもよい。

この発明は、各種インピーダンス調整回路を有する半導体装置に広く利用することができる。

ＭＰ１〜ＭＮ２…差動ＭＯＳＦＥＴ、Ｒ１〜Ｒ３，ＲＨ，ＲＬ…抵抗、ＲＰ１〜ＲＮ２…負荷抵抗、ＳＷ１，ＳＷＰ，ＳＷＮ…スイッチ、Ｉｏ…電流源、ＡＭＰ，ＡＭＰ１〜ＡＭＰ３…増幅回路、ＲＸ，ＲＸ１〜ＲＸ３…可変抵抗回路、ＲＰＸ，ＲＰＮ…可変抵抗回路（可変電流源）、ＱＰ，ＱＮ…出力回路、ＤＶＣ…出力制御回路、ＤＩＢ…データ入力回路（０）〜（ｎ）。

Claims (6)

1. 第１外部端子と、
   上記第１外部端子と第１電圧端子との間に設けられた第１可変抵抗回路と、
   スイッチと、
   第１入力端子と第２入力端子とを有する差動増幅回路と、
   上記差動増幅回路の出力側に設けられたオフセット調整回路と、
   上記差動増幅回路からの出力信号を２値信号として出力するデジタル変換段と、
   上記デジタル変換段の出力信号を用いて上記オフセット調整回路に供給されるオフセット調整信号及び上記第１可変抵抗回路に供給されるインピーダンス調整信号を形成するインピーダンス制御論理回路と、
   出力回路又は終端抵抗回路とを有し、
   上記第１外部端子は、第２電圧端子との間に、設定すべき第１可変抵抗回路の抵抗値に対応した第１外部抵抗素子が接続されるものであり、
   上記第１可変抵抗回路は、上記インピーダンス調整信号によりオン／オフ制御され、並列形態にされた複数からなる第１ＭＯＳＦＥＴ群を有し、
   上記差動増幅回路は、
   差動形態にされた第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴと、
   上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴのドレインと動作電圧との間にそれぞれ設けられた第１負荷抵抗と第２負荷抵抗とを有し、
   上記第２入力端子には、所定の基準電圧が供給され、
   上記スイッチは、第１動作状態では上記第１入力端子に上記基準電圧を伝え、第２動作状態では上記第１入力端子に上記外部端子の電圧を伝え、
   上記オフセット調整回路は、
   第１オセット調整信号によりオン／オフ制御されて上記第１負荷抵抗に流れる電流を形成し、並列形態にされた複数からなる第２ＭＯＳＦＥＴ群と、
   第２オセット調整信号によりオン／オフ制御されて上記第２負荷抵抗に流れる電流を形成し、並列形態にされた複数からなる第３ＭＯＳＦＥＴ群とを有し、
   上記インピーダンス制御論理回路は、
   上記第１状態において、上記第２ＭＯＳＦＥＴ群に供給される第１オフセット調整信号により電流を変化させて上記差動増幅回路及びデジタル変換段を通した出力信号が変化した時点での第１オフセット調整信号、又は上記第３ＭＯＳＦＥＴ群に供給される第２オフセット調整信号により電流を変化させて上記差動増幅回路及びデジタル変換段を通した出力信号が変化した時点での上記第２オフセット調整信号をオフセット調整設定信号とし、
   上記第２状態において、上記第１ＭＯＳＦＥＴ群に供給されるインピーダンス調整信号による抵抗値を一方から他方に変化させて、上記第１状態によりオフセット調整された差動増幅回路及びデジタル変換段を通した出力信号が一方から他方に変化した時点での上記インピーダンス調整信号をインピーダンス調整設定信号とし、
   上記出力回路は、上記第１可変抵抗回路に対応した第４ＭＯＳＦＥＴ群を有し、上記インピーダンス調整設定信号により抵抗値が設定され、
   上記終端抵抗は、上記第１可変抵抗回路に対応した第５ＭＯＳＦＥＴ群を有し、上記インピーダンス調整設定信号により抵抗値が設定される、
   半導体装置。
2. 請求項１において、
   上記第１電圧端子は、回路の接地電位が供給され、
   上記第２電圧端子は、電源電圧が供給され、
   上記基準電圧は、上記電源電圧と接地電位との間に設けられた分圧抵抗により形成されて上記電源電圧の１／２にされる、
   半導体装置。
3. 請求項２において、
   上記差動増幅回路と上記デジタル変換段との間には、更に増幅段が設けられ、
   上記差動増幅回路の増幅率は、上記増幅段の増幅率より小さくされる、
   半導体装置。
4. 請求項２において、
   上記第２ＭＯＳＦＥＴ群及び第３ＭＯＳＦＥＴ群には、それぞれ固定抵抗素子が直列に挿入され、
   上記固定抵抗素子と、上記第１負荷抵抗及び第２負荷抵抗は、同じ抵抗材料で形成される、
   半導体装置。
5. 請求項４において、
   第２外部端子及び第２可変抵抗回路を更に有し、
   上記第１電圧端子又は２電圧端子との間に、設定すべき第２変抵抗回路の抵抗値に対応した第２外部抵抗素子が接続されるものであり、
   上記第２可変抵抗回路は、上記第２外部端子と上記第２電圧端子又は第１電圧端子との間に設けられ、インピーダンス調整信号によりオン／オフ制御され、並列形態にされた複数からなる第４ＭＯＳＦＥＴ群を有し、
   上記スイッチは、上記第２動作状態において、上記第１外部端子を上記第１入力端子に接続させる第１動作と上記第２外部端子を上記第１入力端子に接続させる第２動作とを有し、
   上記インピーダンス制御論理回路は、
   上記第１動作により上記第１状態によりオフセット調整された差動増幅回路及びデジタル変換段を用いて上記第１可変抵抗回路のインピーダンス調整設定信号を形成し、上記第２動作により上記第１状態によりオフセット調整された差動増幅回路及びデジタル変換段を用いて上記第２可変抵抗回路のインピーダンス調整設定信号を形成する、
   半導体装置。
6. 請求項４において、
   上記インピーダンス制御論理回路は、上記第２動作状態において、
   上記インピーダンス調整設定信号による上記外部端子の電圧と基準電圧との差分と、それより１つ前のインピーダンス調整信号による上記外部端子の電圧と上記基準電圧との差分との大小関係を、
   上記第２ＭＯＳＦＥＴ群に供給される第１オフセット調整信号を変化させ、上記差動増幅回路及びデジタル変換段を通した出力信号を変化させるに要する電流変化量と、上記第３ＭＯＳＦＥＴ群に供給される第２オフセット調整信号を変化させ、上記差動増幅回路及びデジタル変換段を通した出力信号を変化させるに要する電流変化量との大小関係により検知し、
   上記検知された電流変化量が小さい方に対応した上記インピーダンス調整設定信号又は上記１つ前のインピーダンス調整信号をインピーダンス調整設定信号として再設定する、
   半導体装置。

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