JPH08251017A - 順序回路のテスト制御回路およびそのテスト方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 テスト制御回路の構成を簡素化する。 【構成】 順序回路１１内部で発生される内部状態信号
の内容をデコード１２でチェックする。テストモード指
示により動作イネーブル信号に関して順序回路１１，デ
コーダ１２，マルチプレクサ１０の閉ループが形成さ
れ、内部状態信号が特定の値となったことをデコーダ１
２が検出すると、デコーダ１２から出力される動作イネ
ーブル信号１０２のレベルが変化し、順序回路１１は動
作を停止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、順序回路、すなわち、
時系列的に入力した信号の組み合わせにより出力信号の
状態を決定する順序回路のテスト制御回路およびそのテ
スト方法に関する。

【０００２】

【従来の技術】図８は、従来の順序回路およびテスト制
御回路の一般的な構成例を示す。図８において、マルチ
プレクサ１０の選択端子Ｓに入力されるモード切換え信
号１００により、端子Ａに入力される通常の動作イネー
ブル信号１０１、または端子Ｂに入力されるテスト制御
信号１０２のいずれかが、出力信号１０３として端子Ｍ
から出力される。この信号は順序回路１１の動作イネー
ブル端子ＥＩに入力される。そして順序回路１１は、信
号１０３がイネーブルの時のクロック端子ＣＫに入力さ
れるクロック信号１０４に同期して動作を行なう。この
ような構成により、テスト時には、マルチプレクサ１０
によってテスト制御信号１０２を順序回路１１の動作イ
ネーブル端子ＥＩに入力し、テスト制御信号１０２によ
って順序回路１１をある時間だけ動作イネーブル状態に
することによって、通常の動作イネーブル信号１０１の
状態に依らず、順序回路１１の内部状態を強制的に特定
状態に設定することができる。

【０００３】従来、ビット数の多いカウンタや、シーケ
ンス回路等を用いた順序回路を、短いテストパタンで効
率よくテストするための方法として、順序回路をいくつ
かに分割する手法が一般的に用いられている。例えば、
８ビットカウンタは“０”〜“２５５”（１０進数）の
値を持つので２５６状態の信号が存在するが、８ビット
信号を４ビットずつに分割すれば、それぞれ１６（２
⁴ ）状態で済むので、テストパタン長を短くできる。

【０００４】以下、８ビットカウンタを４ビットカウン
タの２段縦縦に接続して構成した例について図９を参照
して説明する。図９において、マルチプレクサ２０は、
選択端子Ｓに入力されるモード切換え信号２０２によっ
て通常のカウントイネーブル信号２０３とテスト制御信
号２０６のいずれかを出力端子Ｍから選択出力信号２０
４として出力し、この信号は４ビットカウンタ２１の動
作イネーブル端子ＥＩに入力される。４ビットカウンタ
２１は、リセット端子Ｒに入力されるリセット信号２０
０がアクティブになった時、即座にゼロリセット（非同
期リセット）され、リセット信号２００がインアクティ
ブでかつ動作イネーブル端子ＥＩに入力される信号２０
４がイネーブルになった時、クロック端子ＣＫに入力さ
れるクロック信号２０１に同期してカウントを開始する
非同期リセット付き同期式カウンタである。

【０００５】カウンタ２１の桁上げを示すキャリー信号
２０７はキャリー端子ＣＯから出力され、この信号の次
段のマルチプレクサ２２の入力端子Ａに入力される。そ
して更に、モード切換え信号２０２によって、４ビット
カウンタ２１のキャリー信号２０７とテスト制御信号２
１０のいずれかが、マルチプレクサ２２の選択出力信号
２０８として出力され、この信号は上位４ビットカウン
タ２３の動作イネーブル端子ＥＩに入力される構成とな
っている。なお、４ビットカウンタ２３も非同期リセッ
ト付き同期式カウンタである。

【０００６】このように構成された８ビットカウンタを
任意の状態から特定状態に設定する時の動作を図１０を
用いて説明する。

【０００７】モード切換え信号２０２が通常モード時
は、４ビットカウンタ２１と２３の動作イネーブル端子
ＥＩに通常のカウントイネーブル信号２０３とカウンタ
２１のキャリー信号２０７がそれぞれ入力される。モー
ド切換え信号２０２をテストモードに切換えると、４ビ
ットカウンタ２１と２３の動作イネーブル端子ＥＩにそ
れぞれテスト制御信号２０６と２１０が入力される。そ
して、テスト制御信号２０６，２１０がイネーブルにな
る期間のみクロック２０１に同期してそれぞれカウント
動作を行う。このように、分割されたカウンタを任意の
状態から特定状態に設定するには、図１０に示したよう
にテスト制御信号を個別に制御する必要があった。

【０００８】

【発明が解決しようとする課題】上記のような構成で
は、順序回路の数が多くなると構成部品を制御するため
に必要となる信号も増大し、順序回路内の構成部品を別
々に制御しなければならない。このため、テスト時の設
定および制御が非常に複雑になる。

【０００９】本発明は、上記課題を鑑み、順序回路のテ
スト時の制御を容易にする順序回路のテスト制御回路お
よびそのテスト方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】このような目的を達成す
るために、請求項１の発明は、順序回路に対してテスト
モードを設定する順序回路のテスト制御回路において、
テストモードおよび通常動作モードを切換的に指示する
モード切換え信号と、前記通常動作モードにおいて発生
される第１の動作イネーブル信号と、テストモードにお
いて使用する第２の動作イネーブル信号とを入力し、前
記モード切換え信号により通常動作モードが指示された
ときには前記第１の動作イネーブル信号を前記順序回路
に出力し、当該モード切換え信号によりテストモードが
指示されたときには前記第２の動作イネーブル信号を前
記順序回路に出力する切換え手段と、前記順序回路内で
発生可能で、特定の信号内容を持つ内部状態信号が発生
したことを検知し、検知の有無を示す検知信号を出力す
る信号識別手段とを具え、前記信号識別手段が発生有り
を検知したときには、該信号識別手段の検知信号を前記
第２の動作イネーブル信号として前記切換え手段に与え
ることを特徴とする。

【００１１】請求項２の発明は、請求項１の発明に加え
て、前記信号識別手段は検知すべき前記特定の信号内容
を外部から指示され、当該指示された内容と、前記順序
回路内で発生された内部状態信号の内容とを一致比較す
ることを特徴とする。

【００１２】請求項３の発明は、順序回路に対してテス
トモードを設定し、該モードにおいて前記順序回路の動
作をテストする順序回路のテスト制御回路のテスト方法
において、前記順序回路が発生し得る信号内容の中の特
定内容を予め定めておき、前記テストモードが指示され
たときには、当該特定内容の信号の発生の有無を検知
し、前記特定内容の信号の発生有りが検知されたときに
前記テスト制御回路の制御で前記順序回路を動作可能状
態となし、前記特定内容の信号の発生無しが検知された
ときには前記テスト制御回路の制御で前記順序回路を停
止状態となし、前記順序回路の動作／停止によりその動
作をテストすることを特徴とする。

【００１３】

【作用】請求項１，３の発明では、順序回路が多種の信
号内容を持つ内部状態信号、例えば、４ビットで０〜１
５の間で内容が変化する内部状態信号を発生することに
着目し、特定の内容の信号内容が発生したとき順序回路
の動作を制御できる。その結果、個別のテスト制御用の
信号が不必要となる。

【００１４】請求項２の発明では、検知する特定内容を
外部指示で変更することができ、この指示した内容と同
じ内容の内部状態信号が発生したことが確認できる。

【００１５】

【実施例】以下、本発明を適用した順序回路のテスト制
御回路について図面を参照しながら説明する。

【００１６】図１に本発明実施例におけるテスト制御回
路の基本構成を示す。図１において、マルチプレクサ１
０は選択端子Ｓに入力されるモード切換え信号１００に
よって端子Ａに入力される通常の動作イネーブル信号１
０１、または端子Ｂに入力されるデコード回路１２の出
力信号１０２のいずれかを信号１０３として端子Ｍから
出力する。テストの対象となる順序回路１１は、動作イ
ネーブル端子ＥＩに入力されるマルチプレクサ１０の出
力信号１０３がイネーブルの時、クロック端子ＣＫに入
力されるクロック信号１０４に同期して動作を行い、ｎ
ビットの内部状態信号１０５を端子Ｑ_n から出力する。

【００１７】デコード回路１２はｎビットのデータ入力
端子Ｄ_n に入力される順序回路１１の内部状態信号１０
５が特定値の時だけに順序回路１１をインアクティブ極
性とする信号１０２を端子Ｙから出力する。デコード回
路１２に与えられる順序回路の内部状態信号１０５が４
ビットの場合にデコード回路１２として用いる論理回路
の一例を図３に示す。この場合、内部状態信号１０５が
特定状態（Ｑ₁ ＝１，Ｑ₂ ＝１，Ｑ₃ ＝１，Ｑ₄ ＝１，
以下、このようなビット状態を１１１１と表す）の時、
デコード回路１２の出力１０２はディセーブル極性
（０）になる。

【００１８】通常時は、マルチプレクサ１０により通常
の動作イネーブル信号１０１が選択出力され、この信号
がイネーブルの時、順序回路１１はクロック１０４に同
期して動作を行う。テストを実行する時には、マルチプ
レクサ１０によりデコード回路１２の出力信号１０２が
選択出力され、この信号がイネーブルの時、順序回路１
１はクロック１０４に同期して動作する。このように、
テスト時は順序回路１１の内部状態デコード信号を自己
の動作イネーブル入力端子にフィードバックされること
により、順序回路１１は特定状態以外は常に動作し特定
状態になると自動的に停止する。即ち、テスト制御とし
ては、マルチプレクサ１０のモード切換え信号１００を
テストモードに切換えるだけで、順序回路１１は自動的
に特定状態に設定され、テスト制御が極めて容易にな
る。

【００１９】また、テスト時に順序回路１１の動作イネ
ーブル入力端子にフィードバックさせる信号として、２
つ以上の内部状態デコード値をプログラマブルに選択し
得るようにしたり、順序回路１１の内部状態とビット比
較するようにすることにより、複数の状態に設定するこ
とが容易に可能になる。

【００２０】この実施例を図２に示す。上述の順序回路
１１の内部状態信号１０５が４ビットで、例えば２つの
ビット状態（１１１１）と（００００）が外部信号１０
６で選択可能な場合のデコード回路１２の一例を図４に
示す。この時、外部信号１０６でデコード信号回路１２
の出力（デコーダ出力信号）１０２を（１１１１）か
（００００）のいずれかに選択できる。

【００２１】また、内部状態信号１０５が（Ｑ₁ Ｑ₂ Ｑ
₃ Ｑ₄ ）の場合、ＣＰＵ等から与えられる外部信号１０
６の４ビット信号（Ａ₁ Ａ₂ Ａ₃ Ａ₄ ）と内部状態信号
（Ｑ₁ Ｑ₂ Ｑ₃ Ｑ₄ ）１０５と完全に一致した時に、デ
コード回路１２の出力１０２がディセーブル極性（０）
になるようにしたデコード回路１２の回路例を図５に示
しておく。

【００２２】図６は図１の順序回路のテスト制御回路の
具体的例を示す。この例は、４ビットカウンタを２段縦
続接続した８ビットカウンタに本発明を適応させた例で
ある。４ビットカウンタ２１，２３は、リセット端子Ｒ
に入力されるリセット信号２００により非同期リセット
され、動作イネーブル端子ＥＩに入力される信号２０
４，２０８がイネーブルの時、クロック端子ＣＫに入力
されるクロック信号２０１に同期してカウント動作を行
う。動作イネーブル信号２０４は、マルチプレクサ２０
により通常の動作イネーブル信号２０３、またはデコー
ド回路２４の出力信号２０６のいずれかを、選択端子Ｓ
に入力されるモード切換え信号２０２で選択出力された
ものである。

【００２３】また、動作イネーブル信号２０８は、マル
チプレクサ２２によりカウンタ２１のキャリー端子ＣＯ
から出力されるキャリー信号２０７、またはデコード回
路２５の出力信号２１０のいずれかがモード切換え信号
２０２で選択出力されたものである。デコード回路２４
は、カウンタ２１が設定したい状態のみディセーブル極
性になる信号２０６を出力し、デコード回路２５は、カ
ウンタ２３が設定したい状態のみディセーブ極性になる
信号２１０を出力する。通常時は、動作イネーブル信号
２０３によってカウンタ２１は動作制御され、カウンタ
２１のキャリー信号２０７によりカウンタ２３は動作制
御される。テスト時は、信号２０３や２０７の状態によ
らず、カウンタ２１，２３の各々自身の内部状態デコー
ド信号（デコーダ出力信号）２０６，２１０により自己
フィードバック制御により自動的に特定状態に設定され
る。

【００２４】次に、図７を用いて図６の回路の動作を説
明する。

【００２５】図７は、図６に示した８ビットカウンタ
を、任意の状態から特定状態（例えば、カウンタ２１の
カウント値が“１”（１０進数）、カウンタ２３のカウ
ント値が“１２”（１０進数）の状態）に設定する場合
のタイミングを示すタイムチャートである。この場合、
デコード回路２４はカウント値が“１”の時のみディセ
ーブル極性になり、デコード回路２５はカウント値がカ
ウント値が“１２”の時のみディセーブル極性になるも
のとする。テスト時は、モード切換え信号２０２によっ
てマルチプレクサ２０、２２はデコーダ出力信号２０
６、２１０をカウンタ２１，２３の動作イネーブル端子
ＥＩにそれぞれ入力する。従って、カウンタ２１はカウ
ント値が“１”（１０進数）になるまでクロック２０１
に同期してカウントアップ動作を行い、カウント値が
“１”になると自動的に停止し、また、カウンタ２３は
カウント値が“１２”（１０進数）になるまでクロック
２０１に同期してカウントアップ動作を行い、カウント
値が１２になると自動的に停止する。

【００２６】つまり、テスト時にカウンタ２１，２３の
値が特定の値となると、カウンタ２１，２３は自動的に
停止するので、カウンタの動作は、動作イネーブル信号
２０３やキャリー信号２０７の状態に影響を受けずにカ
ウンタ自身のカウント値により制御されることになる。
つまり、この場合のテスト制御に影響を与える信号は、
マルチプレクサ２０，２２の選択端子Ｓに入力されるモ
ード切換え信号２０２のみであり、カウンタ２１，２３
自身は自己フィードバック制御によって自動的に特定状
態に設定される。これによりテストパタン作成作業が容
易になる。さらに、テスト制御する順序回路の構成部品
の数が増えた場合も、テストに関する制御自体はモード
（テスト／通常）を切換えるだけであり、個々の順序回
路の構成部品を個別に制御する必要がなく、非常にテス
ト制御が容易となる。

【００２７】以上のように、本実施例によれば、テスト
時に順序回路の内部状態デコード信号を使って動作イネ
ーブル状態を自己フィードバック制御することにより、
非常に簡単に順序回路を特定状態に設定できると共に、
複数の順序回路をテスト制御する場合も、各順序回路を
個別に制御する必要がなく、モード切換え信号だけを制
御するものだけで良いので、制御は全く複雑にならない
ことを実現できる。

【００２８】本実施例の他に次の実施例を実施できる。

【００２９】１）本実施例では、本発明の切換え手段と
してマルチプレクサ，信号識別手段にデコード回路を用
いたが、他の回路を用いることができる。例えば、マル
チプレクサに代りセレクタを用いることもできる。ま
た、デコード回路に代り複数個のデジタルコンパレータ
を用いることもできる。

【００３０】２）本実施例では、外部から順序回路に特
定信号を与えると順序回路が動作と停止することよりテ
ストを行うようにしているが、この処理を繰り返し行う
ことができる。この場合、順序回路の内部状態信号が特
定値となって停止した時に、順序回路で新たに発生する
内部状態信号が上記特定値以外の値となるような特定値
をデコード回路が検出することになる。

【００３１】３）順序回路の動作／停止を確認するには
２つの方法が考えられる。すなわち、内部状態信号があ
る値となった時に順序回路を停止させ、その値以外の値
となった時に順序回路を動作（イネーブル）させる第１
の方法と、内部状態信号がある値になった時に動作し、
その値以外の時に順序回路を停止させる第２の方法であ
る。

【００３２】いずれにしてもユーザの好適なテスト方法
を採用すればよい。また、デコード回路が検出する値は
１つに限らず複数の値とすることができることは言うま
でもない。

【００３３】

【発明の効果】以上、説明したように、請求項１，３の
発明によれば、順序回路自体が発生する内部状態信号を
用いて動作／停止させるので、テストのための信号発生
回路を特に設ける必要がなくなる。また、外部からの指
示はテストモードの指示だけであり、テスト制御回路の
簡素化、小型化が図られる。請求項２の発明では、順序
回路のテスト対象の内部状態信号の値の組合せを任意に
変えることができ、例えば、ＣＰＵからの指示で上記値
を変更し、順序回路の出力をＣＰＵがチェックすること
で検査を完全自動化することもできる。

【図面の簡単な説明】

【図１】本発明実施例のシステム構成を示すブロック図
である。

【図２】本発明実施例の他のシステム構成を示すブロッ
ク図である。

【図３】デコード回路の一例を示す回路図である。

【図４】デコード回路の一例を示す回路図である。

【図５】デコード回路の一例を示す回路図である。

【図６】順序回路の一例を示す回路図である。

【図７】本発明実施例の動作内容を示すタイミングチャ
ートである。

【図８】従来例のシステム構成を示すブロック図であ
る。

【図９】順序回路の回路構成を示すブロック図である。

【図１０】従来例の動作内容を示すタイミングチャート
である。

【符号の説明】

１１ 順序回路 １０，２０，２２ マルチプレクサ １２，２４，２５ デコード回路（デコーダ） ２１，２３ カウンタ １００，２０２ モード切換え信号 １０１，２０３ 通常の動作イネーブル信号 １０２，２０６，２１０ （デコーダ）出力信号 １０３，２０４，２０８ マルチプレクサの出力信号 １０４，２０１ クロック信号 １０５ 順序回路の内部状態信号 １０６ 外部プログラム制御信号 ２００ リセット信号 ２０５，２０９ カウント値 ２０７ キャリー信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 順序回路に対してテストモードを設定す
   る順序回路のテスト制御回路において、テストモードお
   よび通常動作モードを切換的に指示するモード切換え信
   号と、前記通常動作モードにおいて発生される第１の動
   作イネーブル信号と、テストモードにおいて使用する第
   ２の動作イネーブル信号とを入力し、前記モード切換え
   信号により通常動作モードが指示されたときには前記第
   １の動作イネーブル信号を前記順序回路に出力し、当該
   モード切換え信号によりテストモードが指示されたとき
   には前記第２の動作イネーブル信号を前記順序回路に出
   力する切換え手段と、 前記順序回路内で発生可能で、特定の信号内容を持つ内
   部状態信号が発生したことを検知し、検知の有無を示す
   検知信号を出力する信号識別手段とを具え、 前記信号識別手段が発生有りを検知したときには、該信
   号識別手段の検知信号を前記第２の動作イネーブル信号
   として前記切換え手段に与えることを特徴とする順序回
   路のテスト制御回路。
2. 【請求項２】 前記信号識別手段は検知すべき前記特定
   の信号内容を外部から指示され、当該指示された内容
   と、前記順序回路内で発生された内部状態信号の内容と
   を一致比較することを特徴とする請求項１に記載の順序
   回路のテスト制御回路。
3. 【請求項３】 順序回路に対してテストモードを設定
   し、該モードにおいて前記順序回路の動作をテストする
   順序回路のテスト制御回路のテスト方法において、 前記順序回路が発生し得る信号内容の中の特定内容を予
   め定めておき、 前記テストモードが指示されたときには、当該特定内容
   の信号の発生の有無を検知し、 前記特定内容の信号の発生有りが検知されたときに前記
   テスト制御回路の制御で前記順序回路を動作可能状態と
   なし、 前記特定内容の信号の発生無しが検知されたときには前
   記テスト制御回路の制御で前記順序回路を停止状態とな
   し、 前記順序回路の動作／停止によりその動作をテストする
   ことを特徴とする順序回路のテスト制御回路のテスト方
   法。