JP2624169B2 - スキャンパスを有する論理集積回路 - Google Patents
スキャンパスを有する論理集積回路Info
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- JP2624169B2 JP2624169B2 JP6101494A JP10149494A JP2624169B2 JP 2624169 B2 JP2624169 B2 JP 2624169B2 JP 6101494 A JP6101494 A JP 6101494A JP 10149494 A JP10149494 A JP 10149494A JP 2624169 B2 JP2624169 B2 JP 2624169B2
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Description
【０００１】
【産業上の利用分野】本発明はテスト容易化を企図した
論理集積回路に係り、特にスキャンパスを有する論理集
積回路に関する。
論理集積回路に係り、特にスキャンパスを有する論理集
積回路に関する。
【０００２】
【従来の技術】論理回路が高集積化されるに伴って論理
回路のテストは益々困難となっている。テスト容易化設
計は、この困難さを軽減するために回路構造を変更しよ
うとするものである。その際に入出力ピン数やハードウ
エア量をあまり増加させないことが必要であり、そのた
めの手法としてスキャンパス方式が実用化されている。
回路のテストは益々困難となっている。テスト容易化設
計は、この困難さを軽減するために回路構造を変更しよ
うとするものである。その際に入出力ピン数やハードウ
エア量をあまり増加させないことが必要であり、そのた
めの手法としてスキャンパス方式が実用化されている。
【０００３】図２は従来のスキャンパスを有する論理集
積回路の回路図である。この回路は、特開昭６３−１５
８４７５号公報に開示されており、スキャンパスを有す
る論理集積回路の代表例である。
積回路の回路図である。この回路は、特開昭６３−１５
８４７５号公報に開示されており、スキャンパスを有す
る論理集積回路の代表例である。
【０００４】同図において、論理集積回路はｎ個のフリ
ップフロップＦＦ１〜ＦＦｎと組み合わせ回路１とに分
けられ、スキャンパステスト時にはフリップフロップＦ
Ｆ１〜ＦＦｎがシフトレジスタとなるように構成されて
いる。セレクタＳ１〜Ｓｎは、スキャン制御信号に従っ
て、スキャン入力と組み合わせ回路１からの入力とをそ
れぞれ選択するように切り替わる。即ち、スキャンパス
テスト時のシフトレジスタモードでは、スリップフロッ
プＦＦ１〜ＦＦｎがシフトレジスタを構成するようにス
キャン入力を選択し、ノーマルモードでは組み合わせ回
路１からの入力を選択する。
ップフロップＦＦ１〜ＦＦｎと組み合わせ回路１とに分
けられ、スキャンパステスト時にはフリップフロップＦ
Ｆ１〜ＦＦｎがシフトレジスタとなるように構成されて
いる。セレクタＳ１〜Ｓｎは、スキャン制御信号に従っ
て、スキャン入力と組み合わせ回路１からの入力とをそ
れぞれ選択するように切り替わる。即ち、スキャンパス
テスト時のシフトレジスタモードでは、スリップフロッ
プＦＦ１〜ＦＦｎがシフトレジスタを構成するようにス
キャン入力を選択し、ノーマルモードでは組み合わせ回
路１からの入力を選択する。
【０００５】スキャンパステストは、論理集積回路の外
部からスキャン制御信号、スキャン入力データ、及びク
ロックを制御し、その時のフリップフロップＦＦｎから
出力されるスキャン出力を用いて行われる。従って、ス
キャンパステストを実行するためには、テスト用の信号
を生成しテスト結果を判定するチェック回路が必要であ
る。また、外部にチェック回路を用意できない場合に
は、チェック回路の代わりに、この論理集積回路を使用
する装置のソフトウエアによってチェック動作を行いテ
スト結果を判定している。
部からスキャン制御信号、スキャン入力データ、及びク
ロックを制御し、その時のフリップフロップＦＦｎから
出力されるスキャン出力を用いて行われる。従って、ス
キャンパステストを実行するためには、テスト用の信号
を生成しテスト結果を判定するチェック回路が必要であ
る。また、外部にチェック回路を用意できない場合に
は、チェック回路の代わりに、この論理集積回路を使用
する装置のソフトウエアによってチェック動作を行いテ
スト結果を判定している。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の論理集積回路では、外部にチェック回路を用意する
か、あるいは上位システムによるソフトウエア的なチェ
ック動作を必要とするために、論理回路単体でスキャン
パステストを行うことができず、論理回路の適切な故障
分離を容易に行うことができなかった。
来の論理集積回路では、外部にチェック回路を用意する
か、あるいは上位システムによるソフトウエア的なチェ
ック動作を必要とするために、論理回路単体でスキャン
パステストを行うことができず、論理回路の適切な故障
分離を容易に行うことができなかった。
【０００７】本発明の目的は、外部回路あるいは上位シ
ステム等に依存することなくスキャンパステストを行う
ことができ、故障分離を適切に実行できるスキャンパス
を有する論理集積回路を提供することにある。
ステム等に依存することなくスキャンパステストを行う
ことができ、故障分離を適切に実行できるスキャンパス
を有する論理集積回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明によるスキャンパ
スを有する論理集積回路は、シフトレジスタモードとノ
ーマルモードとの切り替え可能な複数の記憶素子と組合
せ回路とからなり、更に、外部から入力するリセット信
号を検出するリセット信号検出手段と、シフトレジスタ
モードの記憶素子へ供給されるスキャンパスデータと記
憶素子がシフトレジスタ動作する際のデータ通過時間だ
け遅延した比較用スキャンパスデータとを生成すること
ができるスキャンパスデータ生成手段と、シフトレジス
タモードの記憶素子を通過して出力されたスキャンパス
データと比較用スキャンパスデータとを比較してその結
果を出力する比較手段と、リセット信号が入力すると複
数の記憶素子をシフトレジスタモードに切り替え、リセ
ット信号が終了するまでの期間内にスキャンパスデータ
生成手段及び比較手段を動作させる制御手段と、からな
ることを特徴とする。
スを有する論理集積回路は、シフトレジスタモードとノ
ーマルモードとの切り替え可能な複数の記憶素子と組合
せ回路とからなり、更に、外部から入力するリセット信
号を検出するリセット信号検出手段と、シフトレジスタ
モードの記憶素子へ供給されるスキャンパスデータと記
憶素子がシフトレジスタ動作する際のデータ通過時間だ
け遅延した比較用スキャンパスデータとを生成すること
ができるスキャンパスデータ生成手段と、シフトレジス
タモードの記憶素子を通過して出力されたスキャンパス
データと比較用スキャンパスデータとを比較してその結
果を出力する比較手段と、リセット信号が入力すると複
数の記憶素子をシフトレジスタモードに切り替え、リセ
ット信号が終了するまでの期間内にスキャンパスデータ
生成手段及び比較手段を動作させる制御手段と、からな
ることを特徴とする。
【０００９】
【作用】リセット信号が入力している期間内で、論理集
積回路単体でスキャンパステストを自動的に行うことが
できる。即ち、リセット信号入力中に、スキャンパスデ
ータを生成してシフトレジスタモードの記憶素子へ出力
し、その記憶素子からの出力データとタイミングを合わ
せて比較用スキャンパスデータを生成し、両者を比較す
ることでスキャンパステストを行うことができる。
積回路単体でスキャンパステストを自動的に行うことが
できる。即ち、リセット信号入力中に、スキャンパスデ
ータを生成してシフトレジスタモードの記憶素子へ出力
し、その記憶素子からの出力データとタイミングを合わ
せて比較用スキャンパスデータを生成し、両者を比較す
ることでスキャンパステストを行うことができる。
【００１０】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１１】図１は、本発明によるスキャンパスを有す
る論理集積回路の一実施例を示す構成図である。同図に
おいて、論理集積回路はｎ個のフリップフロップＦＦ１
〜ＦＦｎと組み合わせ回路１とに分けられ、スキャンパ
ステスト時にはセレクタＳ１１〜Ｓ１ｎの切り替えによ
りフリップフロップＦＦ１〜ＦＦｎがシフトレジスタと
なるように構成されている。
る論理集積回路の一実施例を示す構成図である。同図に
おいて、論理集積回路はｎ個のフリップフロップＦＦ１
〜ＦＦｎと組み合わせ回路１とに分けられ、スキャンパ
ステスト時にはセレクタＳ１１〜Ｓ１ｎの切り替えによ
りフリップフロップＦＦ１〜ＦＦｎがシフトレジスタと
なるように構成されている。
【００１２】セレクタＳ１１は、スキャンパス入力デー
タ発生回路２からのスキャンパス入力データＳＰＤ１と
組合せ回路１からのデータとを入力し、そのうちのいず
れかを選択してフリップフロップＦＦ１へ出力する。フ
リップフロップＦＦ１〜ＦＦｎ及び組合せ回路１の接続
は、図３のものと同じである。
タ発生回路２からのスキャンパス入力データＳＰＤ１と
組合せ回路１からのデータとを入力し、そのうちのいず
れかを選択してフリップフロップＦＦ１へ出力する。フ
リップフロップＦＦ１〜ＦＦｎ及び組合せ回路１の接続
は、図３のものと同じである。
【００１３】スキャンパス入力データ発生回路２は、所
定パターンのスキャンパス入力データを保持し、スキャ
ンパス用のデータＳＰＤ１をフリップフロップ側へ出力
し、比較のために所定タイミングだけ遅らせた比較用デ
ータＳＰＤ２を比較回路３へ出力する。比較用データＳ
ＰＤ２は、ＳＰＤ１がフリップフロップＦＦ１〜ＦＦｎ
を通過する時間だけ遅延される。
定パターンのスキャンパス入力データを保持し、スキャ
ンパス用のデータＳＰＤ１をフリップフロップ側へ出力
し、比較のために所定タイミングだけ遅らせた比較用デ
ータＳＰＤ２を比較回路３へ出力する。比較用データＳ
ＰＤ２は、ＳＰＤ１がフリップフロップＦＦ１〜ＦＦｎ
を通過する時間だけ遅延される。
【００１４】比較回路３はカウンタ回路７からのカウン
トアップ信号Ｃｔによって比較動作を開始し、シフトレ
ジスタを構成するフリップフロップＦＦ１〜ＦＦｎを通
して出力されたデータと、スキャンパス入力データ発生
回路２から入力した比較用データＳＰＤ２とを比較し
て、両データの一致／不一致を示すスキャン比較結果を
出力する。
トアップ信号Ｃｔによって比較動作を開始し、シフトレ
ジスタを構成するフリップフロップＦＦ１〜ＦＦｎを通
して出力されたデータと、スキャンパス入力データ発生
回路２から入力した比較用データＳＰＤ２とを比較し
て、両データの一致／不一致を示すスキャン比較結果を
出力する。
【００１５】スキャンパスクロック発生回路４は、スキ
ャンパス用のクロックＣＬＫ２を発生してセレクタ５へ
出力する。セレクタ５は、ノーマルモード時のクロック
ＣＬＫ１とスキャンパステストモード時のクロックＣＬ
Ｋ２とを入力し、そのいずれかを選択してフリップフロ
ップＦＦ１〜ＦＦｎへ出力する。
ャンパス用のクロックＣＬＫ２を発生してセレクタ５へ
出力する。セレクタ５は、ノーマルモード時のクロック
ＣＬＫ１とスキャンパステストモード時のクロックＣＬ
Ｋ２とを入力し、そのいずれかを選択してフリップフロ
ップＦＦ１〜ＦＦｎへ出力する。
【００１６】リセット信号検出回路６はリセット信号Ｒ
を入力し、リセット信号Ｒに同期した初期化信号ＩＳ、
選択信号ＣＳ、及びスタート信号ＳＳを各々出力する。
初期化信号ＩＳはフリップフロップＦＦ１〜ＦＦｎへ出
力され、全てのフリップフロップをリセットする。選択
信号ＣＳはセレクタＳ１１〜Ｓ１ｎ及びセレクタ５へ出
力され、スキャンパステストモードとノーマルモードと
を切り替える。スタート信号ＳＳはスキャンパス入力デ
ータ発生回路２、スキャンパスクロック発生回路４、及
びカウンタ回路７へ各々出力され、スキャンパステスト
動作をスタートさせる。
を入力し、リセット信号Ｒに同期した初期化信号ＩＳ、
選択信号ＣＳ、及びスタート信号ＳＳを各々出力する。
初期化信号ＩＳはフリップフロップＦＦ１〜ＦＦｎへ出
力され、全てのフリップフロップをリセットする。選択
信号ＣＳはセレクタＳ１１〜Ｓ１ｎ及びセレクタ５へ出
力され、スキャンパステストモードとノーマルモードと
を切り替える。スタート信号ＳＳはスキャンパス入力デ
ータ発生回路２、スキャンパスクロック発生回路４、及
びカウンタ回路７へ各々出力され、スキャンパステスト
動作をスタートさせる。
【００１７】カウンタ回路７はスタート信号ＳＳによっ
てスタートし、スキャンパスクロックＣＬＫ２に従って
カウント動作を行う。カウンタ回路７には予め所定カウ
ント値が設定されており、カウンタが所定カウント値に
到達すると、カウントアップ信号Ｃｔを比較回路３へ出
力する。この設定されたカウント値は、スキャンパス入
力データＳＰＤ１がフリップフロップＦＦ１〜ＦＦｎを
通過して出力されるまでのクロックＣＬＫ２のパルス数
に相当する。なお、このカウントアップ信号Ｃｔを用い
てスキャンパス入力データ発生回路２の比較用データＳ
ＰＤ２を出力してもよい。
てスタートし、スキャンパスクロックＣＬＫ２に従って
カウント動作を行う。カウンタ回路７には予め所定カウ
ント値が設定されており、カウンタが所定カウント値に
到達すると、カウントアップ信号Ｃｔを比較回路３へ出
力する。この設定されたカウント値は、スキャンパス入
力データＳＰＤ１がフリップフロップＦＦ１〜ＦＦｎを
通過して出力されるまでのクロックＣＬＫ２のパルス数
に相当する。なお、このカウントアップ信号Ｃｔを用い
てスキャンパス入力データ発生回路２の比較用データＳ
ＰＤ２を出力してもよい。
【００１８】カウントアップ信号Ｃｔが入力している
間、比較回路３はフリップフロップＦＦｎから出力され
るデータとスキャンパス入力データ発生回路２から出力
されるデータＳＰＤ２との比較を行う。
間、比較回路３はフリップフロップＦＦｎから出力され
るデータとスキャンパス入力データ発生回路２から出力
されるデータＳＰＤ２との比較を行う。
【００１９】次に、本実施例の動作について図２を参照
しながら説明する。
しながら説明する。
【００２０】図２は本実施例の動作を説明するためのタ
イミングチャートである。リセット信号Ｒが立ち上がる
と、リセット信号検出回路６は初期化信号ＩＳを出力
し、フリップフロップＦＦ１〜ＦＦｎをリセットする。
初期化信号ＩＳのパルス幅はフリップフロップＦＦ１〜
ＦＦｎをリセットするために必要な時間に設定され、こ
のパルス幅は、図示するように、リセット信号Ｒのパル
ス幅より十分短い。従って、初期化信号ＩＳが立ち下が
った後、リセット信号Ｒが立ち下がるまでの期間をスキ
ャンパステストのために用いることができる。
イミングチャートである。リセット信号Ｒが立ち上がる
と、リセット信号検出回路６は初期化信号ＩＳを出力
し、フリップフロップＦＦ１〜ＦＦｎをリセットする。
初期化信号ＩＳのパルス幅はフリップフロップＦＦ１〜
ＦＦｎをリセットするために必要な時間に設定され、こ
のパルス幅は、図示するように、リセット信号Ｒのパル
ス幅より十分短い。従って、初期化信号ＩＳが立ち下が
った後、リセット信号Ｒが立ち下がるまでの期間をスキ
ャンパステストのために用いることができる。
【００２１】また、リセット信号Ｒの立ち上がりに同期
して、リセット信号検出回路６はセレクト信号ＣＳを出
力し、セレクタＳ１１〜Ｓ１ｎ及びセレクタ５をシフト
レジスタモードに切り替える。
して、リセット信号検出回路６はセレクト信号ＣＳを出
力し、セレクタＳ１１〜Ｓ１ｎ及びセレクタ５をシフト
レジスタモードに切り替える。
【００２２】初期化信号ＩＳによってフリップフロップ
ＦＦ１〜ＦＦｎがリセットされると、リセット信号検出
回路６はスキャンパステストを開始するためのスタート
信号ＳＳを立ち上げる。
ＦＦ１〜ＦＦｎがリセットされると、リセット信号検出
回路６はスキャンパステストを開始するためのスタート
信号ＳＳを立ち上げる。
【００２３】スタート信号ＳＳの立ち上がりによって、
スキャンパス入力データ発生回路２、スキャンパスクロ
ック発生回路４、及びカウンタ回路７が起動する。スキ
ャンパスクロック発生回路４はスキャンパスクロックＣ
ＬＫ２を出力し、セレクタ５を通してフリップフロップ
ＦＦ１〜ＦＦｎのクロック端子に入力する。同じく、ス
タート信号ＳＳによって、スキャンパス入力データ発生
回路２はスキャンパス入力データＳＰＤ１を出力し、セ
レクタＳ１１を通してフリップフロップＦＦ１に入力す
る。従って、スキャンパス入力データＳＰＤ１は、クロ
ックＣＬＫ２のタイミングでフリップフロップＦＦ１か
らＦＦｎまで順次シフトして行く。また、カウンタ回路
７はスタート信号によってカウント動作を開始し、所定
カウント値に到達するまでカウントをクロックＣＬＫ２
に従ってインクリメントする。
スキャンパス入力データ発生回路２、スキャンパスクロ
ック発生回路４、及びカウンタ回路７が起動する。スキ
ャンパスクロック発生回路４はスキャンパスクロックＣ
ＬＫ２を出力し、セレクタ５を通してフリップフロップ
ＦＦ１〜ＦＦｎのクロック端子に入力する。同じく、ス
タート信号ＳＳによって、スキャンパス入力データ発生
回路２はスキャンパス入力データＳＰＤ１を出力し、セ
レクタＳ１１を通してフリップフロップＦＦ１に入力す
る。従って、スキャンパス入力データＳＰＤ１は、クロ
ックＣＬＫ２のタイミングでフリップフロップＦＦ１か
らＦＦｎまで順次シフトして行く。また、カウンタ回路
７はスタート信号によってカウント動作を開始し、所定
カウント値に到達するまでカウントをクロックＣＬＫ２
に従ってインクリメントする。
【００２４】スキャンパス入力データＳＰＤ１の先頭デ
ータが最終段のフリップフロップＦＦｎから比較回路３
へ出力されるタイミングで、スキャンパス入力データ発
生回路２は比較データＳＰＤ２を比較回路３へ出力す
る。これと同時に、カウンタ回路７はカウントアップ
し、そのカウントアップ信号Ｃｔを立ち上げることで比
較回路３の比較動作をスタートさせる。
ータが最終段のフリップフロップＦＦｎから比較回路３
へ出力されるタイミングで、スキャンパス入力データ発
生回路２は比較データＳＰＤ２を比較回路３へ出力す
る。これと同時に、カウンタ回路７はカウントアップ
し、そのカウントアップ信号Ｃｔを立ち上げることで比
較回路３の比較動作をスタートさせる。
【００２５】これによって、最終段のフリップフロップ
ＦＦｎから順次出力されるＳＰＤ１に対応したデータ
と、ＳＰＤ１と同一でシフトアウト時間だけ遅延された
比較用データＳＰＤ２とが比較回路３によって比較さ
れ、その比較結果が出力される。
ＦＦｎから順次出力されるＳＰＤ１に対応したデータ
と、ＳＰＤ１と同一でシフトアウト時間だけ遅延された
比較用データＳＰＤ２とが比較回路３によって比較さ
れ、その比較結果が出力される。
【００２６】このようなスキャンパステストがリセット
信号Ｒが立ち上がっている期間内に実行される。従っ
て、リセット信号Ｒが外部から入力する毎に、論理集積
回路自体が自動的に自己チェックを行い、その判定結果
によって論理回路の故障分離を迅速かつ適切に行うこと
が可能となる。
信号Ｒが立ち上がっている期間内に実行される。従っ
て、リセット信号Ｒが外部から入力する毎に、論理集積
回路自体が自動的に自己チェックを行い、その判定結果
によって論理回路の故障分離を迅速かつ適切に行うこと
が可能となる。
【００２７】また、スキャンパステスト時には専用のス
キャンパスクロックＣＬＫ２を発生させてシフトレジス
タを動作させるために、適当な高周波クロックを用いれ
ばテスト時間を短縮することができ、リセット信号Ｒの
期間内でテストを完了させることが可能である。
キャンパスクロックＣＬＫ２を発生させてシフトレジス
タを動作させるために、適当な高周波クロックを用いれ
ばテスト時間を短縮することができ、リセット信号Ｒの
期間内でテストを完了させることが可能である。
【００２８】
【発明の効果】以上説明したように、本発明による論理
集積回路は、リセット信号期間内においてスキャンパス
データを生成してシフトレジスタモードの記憶素子へ出
力し、その記憶素子からの出力データとタイミングを合
わせて比較用スキャンパスデータを生成し、両者を比較
することでスキャンパステストをする。
集積回路は、リセット信号期間内においてスキャンパス
データを生成してシフトレジスタモードの記憶素子へ出
力し、その記憶素子からの出力データとタイミングを合
わせて比較用スキャンパスデータを生成し、両者を比較
することでスキャンパステストをする。
【００２９】これによって、外部回路あるいは上位シス
テム等に依存することなくスキャンパステストを行うこ
とができ、論理集積回路単体で故障分離を適切に実行で
きる。
テム等に依存することなくスキャンパステストを行うこ
とができ、論理集積回路単体で故障分離を適切に実行で
きる。
【図１】本発明によるスキャンパスを有する論理集積回
路の一実施例を示す構成図である。
路の一実施例を示す構成図である。
【図２】本実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図３】従来のスキャンパスを有する論理集積回路の構
成図である。
成図である。
１ 組合せ回路 ２ スキャンパス入力データ発生回路 ３ 比較回路 ４ スキャンパスクロック発生回路 ５ セレクタ ６ リセット信号検出回路 ７ カウンタ回路 ＦＦ１〜ＦＦｎ フリップフロップ Ｓ１１〜Ｓ１ｎ セレクタ ＣＬＫ１ ノーマルクロック ＣＬＫ２ スキャンパスクロック Ｃｔ カウントアップ信号 ＳＰＤ１ スキャンパス入力データ ＳＰＤ２ 比較用スキャンパス入力データ
Claims (5)
- 【請求項１】 シフトレジスタモードとノーマルモード
との切り替え可能な複数の記憶素子と組合せ回路とから
なるスキャンパスを有する論理集積回路において、 外部から入力するリセット信号を検出するリセット信号
検出手段と、 前記シフトレジスタモードの記憶素子へ供給されるスキ
ャンパスデータと、前記記憶素子がシフトレジスタ動作
する際のデータ通過時間だけ遅延した比較用スキャンパ
スデータと、をそれぞれ生成することができるスキャン
パスデータ生成手段と、 前記シフトレジスタモードの記憶素子を通過して出力さ
れたスキャンパスデータと前記比較用スキャンパスデー
タとを比較し、その比較結果を出力する比較手段と、 前記リセット信号が入力すると前記複数の記憶素子をシ
フトレジスタモードに切り替え、前記リセット信号が終
了するまでの期間内に前記スキャンパスデータ生成手段
及び前記比較手段を動作させる制御手段と、 を設けたことを特徴とするスキャンパスを有する論理集
積回路。 - 【請求項２】 前記制御手段は、前記リセット信号が入
力すると前記記憶素子を初期化し、その後で前記スキャ
ンパスデータ生成手段及び前記比較手段を動作させるこ
とを特徴とする請求項１記載の論理集積回路。 - 【請求項３】 シフトレジスタモードとノーマルモード
との切り替え可能な複数の記憶素子と組合せ回路とから
なるスキャンパスを有する論理集積回路において、 外部から入力するリセット信号を検出すると、前記記憶
素子を初期化するための初期化信号と、前記記憶素子を
ノーマルモードからシフトレジスタモードに切り替える
ためのセレクト信号と、前記初期化信号の終了から前記
リセット信号の終了までを示すスタート信号と、をそれ
ぞれ出力するリセット信号検出制御手段と、 前記スタート信号によってカウント動作を開始し、前記
シフトレジスタモードの記憶素子をデータが通過するた
めの要する時間経過を計測してカウントアップ信号を出
力するカウンタ手段と、 前記スタート信号に同期して所望のスキャンパスデータ
を前記シフトレジスタモードの記憶素子へ供給し、更に
前記シフトレジスタモードの記憶素子をデータが通過す
るための要する時間だけ遅延して比較用スキャンパスデ
ータを生成するスキャンパスデータ生成手段と、 前記カウンタ手段のカウントアップ信号を入力した時点
から前記スタート信号が終了するまでの期間で、前記シ
フトレジスタモードの記憶素子を通過して出力されたス
キャンパスデータと前記比較用スキャンパスデータとを
比較してその結果を出力する比較手段と、 を設けたことを特徴とするスキャンパスを有する論理集
積回路。 - 【請求項４】 前記シフトレジスタモードの記憶素子及
び前記カウンタ手段に供給されるスキャンパスクロック
を生成するスキャンパスクロック生成手段を更に有する
ことを特徴とする請求項３記載の論理集積回路。 - 【請求項５】 前記スキャンパスデータ生成手段は、前
記カウンタ手段からのカウントアップ信号のタイミング
で前記比較用スキャンパスデータを生成することを特徴
とする請求項３又は４に記載の論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6101494A JP2624169B2 (ja) | 1994-04-15 | 1994-04-15 | スキャンパスを有する論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6101494A JP2624169B2 (ja) | 1994-04-15 | 1994-04-15 | スキャンパスを有する論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07287052A JPH07287052A (ja) | 1995-10-31 |
| JP2624169B2 true JP2624169B2 (ja) | 1997-06-25 |
Family
ID=14302221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6101494A Expired - Lifetime JP2624169B2 (ja) | 1994-04-15 | 1994-04-15 | スキャンパスを有する論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624169B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0903587B1 (de) * | 1997-09-18 | 2005-11-02 | Infineon Technologies AG | Verfahren zum Testen einer elektronischen Schaltung |
| JP6211971B2 (ja) * | 2014-03-26 | 2017-10-11 | 旭化成エレクトロニクス株式会社 | 半導体テスト回路及びｉｃチップ |
| JP2016170064A (ja) * | 2015-03-13 | 2016-09-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1994
- 1994-04-15 JP JP6101494A patent/JP2624169B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07287052A (ja) | 1995-10-31 |
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