JPH04110679A

JPH04110679A - 半導体試験装置

Info

Publication number: JPH04110679A
Application number: JP2228016A
Authority: JP
Inventors: Teruhiko Funakura; 輝彦船倉
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-08-31
Filing date: 1990-08-31
Publication date: 1992-04-13
Anticipated expiration: 2012-05-07
Also published as: JP2608168B2; US5172047A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体素子の論理特性を試験する半導体試
験装置に関する。

〔従来の技術〕

従来の半導体試験装置の要部を第３図に示す。

試験しようとする半導体素子り２）の複数の出力ピン（
２ａ）〜（２ｅ）にそれぞれ対応する論理判定部（１ａ
）〜（１ｅ）が接続される。各論理判定部（ｌａ）〜（
１ｅ）は、半導体素子（２）の対応する出力ピンに接続
されたハイ出力用コンパレータ（３ａ）及びロー出力用
コンパレータ（３ｂ）と、これらコンパレータ（３ａ）
及び（３ｂ）にそれぞれ接続されたフリップフロップ（
５ａ）及び（５ｂ）と、フリップフロップ（５ａ）及び
（５ｂ）に接続されたオア回路（６）と、オア回路（６
）に接続された比較判定回路（７）とを有している。ま
た、各論理判定部（１ａ）〜（１ｅ〉の比較判定回路（
７）の出力がオア回路（８）に接続されている。

次に、第３図の装置の動作について説明する。

半導体素子（２）の各出力ピン（２ａ）〜（２ｅ）から
の出力は、それぞれ対応する論理判定部（１ａ）〜（１
ｅ）のコンパレータ（３ａ）及び（３ｂ）に入力される
。出力ビン（２ａ）〜（２ｅ）からの出力が、ハイ出力
用コンパレータ（３ａ）に予め設定されている規定値Ｖ
。、より高ければコンパレータ（３ａ）及び（３ｂ）か
らの出力は共にハイレベルになり、一方ロー出力用コン
パレータ（３ｂ）に予め設定されている規定値Ｖ。Ｌよ
り低ければコンパレータ（３ａ）及び（３ｂ）からの出
力は共にローレベルになる。これらコンパレータ（３ａ
）及び（３ｂ）からの出力は、予め設定されたタイミン
グで発生されるストローブ信号Ｓｓｒによりそれぞれフ
リップフロップ（５ａ）及び（５ｂ）に保持され、オア
回路（６）を経て比較判定回路（７）に入力される。予
め比較判定回路（７）には、ストローブ信号Ｓ８７が発
生するタイミングには半導体素子（２）の対応する出力
ビンからの出力レベルがどうあるべきかを示す予想レベ
ルが格納されている。そして、比較判定回路り７）は、
オア回路（６）の出力レベルと予想しベルとを比較し、
両者が一致していればローレベルの、一致していなけれ
ばハイレベルの信号を出力する。

各論理判定部（１ａ）〜（１ｅ）の比較判定回路（７）
から出力された信号はオア回路り８）により接続されて
いる。すなわち、半導体素子（２）の出力ビン（２＆）
〜（２ｅ）からの出力レベルが全て予想レベルと一致し
た場合にオア回路（８）からローレベルの出力が得られ
、一つでも予想レベルと異なった場合にはハイレベルの
出力が得られる。

このようにして半導体素子（２）の試験が行われていた
。

〔発明が解決しようとする課題〕

第４図は４ビツトの＾／Ｄコンバータ機能及びそのデジ
タル値の保持機能を有する半導体素子（２０）を示す。

アナログ波形入力ピン（９）に入力されたアナログ値は
＾／Ｄコンバータ（１０）によりデジタル値に変換され
、そのデジタル値はトリガ入力ピン（１１）に入力され
たトリガのタイミングでラッチ回路（１２）に保持され
る。例えば、トリガ入力時に入力ピン（９）に４ｖのア
ナログ値が入力された場合、出力ビン（２０ａ）〜（２
０ｄ）から出力されるＯ〜３ビットデータはそれぞれロ
ーレベル、ローレベル、ハイレベル及びローレベルとな
り、半導体素子（２０）の出力として１０進表示の４１
０を２進表示した０１００２が期待される。従って、第
３図の試験装置を使用して半導体素子（２０）の試験を
行う際に、上記のトリガ入力に対して半導体素子（２０
）からデータ０１００２が出力されると、オア回路（８
）の出力はローレベルとなって半導体素子（２０〉の動
作が正常であることが示される。

ところが、半導体素子（２０）に内蔵された＾／Ｄコン
バータ（１０〉の精度が±２ＬＳＢであるとすると、半
導体素子〈２０）からの出力が０１００ｚ（４１ｏ）の
場合の他、００１０２（２１゜）、００１１□（３，。

）、０１０１□（５、。）及び０１１０２（６１゜）の
場合でもこの半導体素子（２０）は正常であると判定す
る必要がある。しかしながら、第３図に示した従来の試
験装置では、ストローブ信号Ｓｓ〒入力時における半導
体素子＜２）の各出力ビンからの予想レベルはハイある
いはローのいずれか一方しか設定することができなかっ
た。このため、第４図の半導体素子（２０）のように複
数の出力ビン＜２０ａ＞〜（２０ｄ）からの出力レベル
の組み合わせにより良品／不良品を判定する場合には、
各出力ビン＜２０ａ）〜（２０ｄ）に対する予想レベル
の組み合わせからなる期待値を変化させて試験を複数回
行い、これら複数回の試験の中て一つでも出力データが
期待値に一致すれば良品としていた。

この場合の試験のフローチャートを第５図に示す。まず
、ステップＳ１で複数の期待値のうち最小の００１０□
を初期の期待値ＤＡＴ八とし、ステップＳ２でこの期待
値ＤＡＴ八を試験装置に設定して、ステップＳ３で試験
を実行する。そして、ステップＳ４で試験の結果が不良
かどうか判定し、不良でない場合にはステップＳ５でフ
ラグに１を立てた後、ステップＳ６で試験回数のチエツ
クを行う。尚、ステップＳ４における判定の結果、不良
の場合にはそのままステップＳ６に進む。ステップＳ６
で５回目の試験でないと判定されると、ステップＳ７で
期待値ＤＡＴＡを１だけ加算、例えばそれまでの期待値
ＤＡＴ＾が００１０２てあればこれを００１１２として
ステップｓ２に戻り、再びステップ３２〜６を縁り返す
。

このようにｊ７て５回の試験を終了すると、ステップＳ
８でフラグに１が立っているがどうがチエツクする。そ
して、フラグに１が立っていればステップＳ９で半導体
素子（２０）は良品であると判定し、１か立っていなけ
ればステップＳ１０で半導体素子（２ｏ）は不良品であ
ると判定する。

これにより、半導体素子（２０）の出力が００１０２（
２，８）から０１１０．＜６．。）までのいずれがであ
る場合に良品と判定される。

このように、従来の半導体試験装置では、半導体素子の
複数の出力ピンの各レベルの組み合わせによって幅をも
った期待値が存在するような場合に、同様の試験を複数
回繰り返して行わなければならず、試験に長時間を要す
るという問題点があった。

この発明はこのような問題点を解消するためになされた
もので、幅をもった期待値が存在する場合ても短時間で
半導体素子の試験を行うことかできる半導体試験装置を
提供すること３目的とする。

〔課題を解決するための手段〕

この発明に係る半導体試験装置は、複数の出力ピンを有
する半導体素子の特性を試験する装置であって、半導体
素子の各出力ピンに対応して設けられ且つそれぞれ対応
する出力ピンからの出力レベルを判定する複数のレベル
判定手段と、複数のレベル判定手段の出力を選択的に組
み合わせて組み合わせデータを作成する組み合わせデー
タ作成手段と、組み合わせデータ作成手段で作成された
組み合わせデータを保持する保持手段と、それぞれ設定
値を記憶する少なくとも二つの記憶手段と、各記憶手段
に対応して設けられ且つそれぞれ保持手段に保持された
組み合わせデータを対応する記憶手段に記憶された設定
値と比較する少なくとも二つの比較手段と、各比較手段
における比較結果から半導体素子の特性を判定する判定
手段とを備えたものである。

〔作用〕

この発明においては、組み合わせデータ作成手段が複数
のレベル判定手段により判定された半導体素子の出力レ
ベルを選択的に組み合わせて組み合わせデータを作成し
、各比較手段はこの組み合わせデータを１データとして
対応する記憶手段に記憶された設定値との比較を行う。

〔実施例〕

以下、この発明の実施例を添付図面に基づいて説明する
。

第１図はこの発明の一実施例に係る半導体試験装置の要
部を示すブロック図である。試験しようとする半導体素
子（２２）の複数の出力ピン（２２ａ）〜（２２ｃ）に
それぞれ対応する論理判定部（２１ａ）〜（２１Ｃ）が
接続される。各論理判定部（２１ａ）〜（２１ｃ）は、
半導体素子（２２）の対応する出力ピンに接続されたハ
イ出力用コンパレータ（２３ａ）及びロー出力用コンパ
レータ（２３ｂ）と、これらコンパレータ（２３ａ）及
び＜２３ｂ）にそれぞれ接続されたフリップフロップ（
２５ａ）及び（２５ｂ）と、フリップフロップ（２５ａ
）及び（２５ｂ）に接続されたオア回路（２６）と、オ
ア回１　（２６）に接続されたセレクタ（２９）と、セ
レクタ（２９）に接続された比較判定回路（２７）とを
有している。

各論理判定部＜２１．ａ）〜（２１ｃ）のセレクタ〈２
９）に組み合わせデータ作成手段となるプログラマブル
セレクタ（３０）が接続されており、プログラマブルセ
レクタ（３０）にＣＰ　Ｕ　（３２）と保持手段となる
ラッチ回路（３１）とが接続されている。さらに、ラッ
チ回路（３１）には比較部（３３）と遅延回路（３４）
が接続されている。比較部（３３）は、ＣＰ　Ｕ　＜３
２）にそれぞれ接続され且つ言己憶手段となるラッチメ
モリ（３５ａ）及び（３５ｂ）と、これらラッチメモリ
（３５ａ）及び＜３５ｂ）にそれぞれ接続された比較回
路（３６ａ）及び（３６ｂ）とを有している。尚、比較
回路（３６ａ）及び（３６ｂ）はそれぞれマグニチュー
ドコンパレータからなり、比較手段を形成する。

比較部（３３）の比較回路（３６ａ）及び（３６ｂ）に
判定手段となる判定部（３７）が接続されている。判定
部（３７）は、比較回路（３６ａ）及び（３６ｂ）に接
続されたオア回路（３８）及びナンド回路（３９）と、
これらオア回路（３８）及びナンド凹Ｉ！８＜３９）に
接続されたオア回路（４０）とを有している。また、判
定部（３７）のオア回路（４０）と各論理判定部（２１
ａ）〜＜２１ｃ）の比較判定回路（２７）にオア回路（
２８）が接続されている。

また、各論理判定部（２１ａ）〜（２１ｃ）内のコンパ
レータ（２３ａ）　、＜２３ｂ）、フリップフロップ（
２５ａ）　、（２５ｂ）及びオア回路（２６）によりレ
ベル判定手段が形成されている。

尚、図示していないが、第１図に示す回路の他、この半
導体試験装置には試験プログラムに従って半導体素子（
２２）に試験パターンを供給する供給回路が設けられて
いる。

次に、この実施例の動作について説明する。まず、図示
しない供給回路から半導体素子（２２）に所定の試験パ
ターンを供給して半導体素子（２２）を作動させる。半
導体素子（２２）の各出力ビン＜２２ａ）〜（２２ｃ）
からの出力は、それぞれ対応する論理判定部（２１ａ）
〜（２１ｃ）のコンパレータ（２３ａ）及び（２３ｂ）
に入力される。出力ビン（２２ａ）〜（２２ｃ）からの
出力が、ハイ出力用コンパレータ（２３ａ）に予め設定
されている規定値Ｖ。（、より高ければコンパレータ（
２３ａ）及乙Ｃ’（２３ｂ）からの圧力は共にハイレベ
ルになり、方ロー出力用コシパレータ（２３ｂ）に予め
設定されている規定値Ｖ。Ｌより低ければコンパレータ
（２３ａ）及び（２３ｂ）からの出力は共にローレベル
になる。

これらコンパレータ（２３ａ）及び（２３ｂ）がらの出
力は、予め設定されたタイミングで発生されるストロー
ブ信号ＳＳｔによりそれぞれフリップフロップ（２５ａ
）及び＜２５ｂ）に保持され、オア回路（２６）を経て
セしフタ（２９）に入力される。

尚、セレクタ（２９）には、この半導体素子（２２）の
試験が幅のない特定の期待値に対する通常の試験と第４
図に示した半導体素子（２０）の＾／Ｄコンバータク１
０）の精度チエツクのように幅のある期待値に対する特
殊な試験とのいずれかを指定する制御命令であるインス
トラクションデータが入力される。

そして、通常の試験であることを示すインスＩ・ラクシ
ョンデータが入力されるとセレクタ（２９）は自らの論
理判定部内に配置された比較判定回Ｆｌ＠（２７）を選
択してオア回路（２６）に接続し、一方特殊な試験であ
ることを示すインストラクションデータが入力されると
セレクタ（２９）はプログラマブルセレクタ（３０）を
選択してオア回路り２６）に接続する。

ここで、通常の試験の場合には、第３図に示した従来の
試験装置と同様の動作を行う。すなわち、各論理判定部
＜２１．ａ）〜（２１，ｃ）において、オア回路（２６
）と比較判定回路（２７）とが接続され、比較判定回路
（２７）は予め内部に格納されている予想レベルとオア
回路〈２６）の出力レベルとを比較し、両者が一致して
いればローレベルの、一致していなければハイレベルの
信号を出力する。そして、各論理判定部（２１ａ）〜（
２１ｃ）の比較判定回路（２７）から出力された信号は
オア回路（２８）により接続され、これにより半導体素
子（２２）の出力ビン（２２ａ）〜（２２ｃ）からの出
力レベルが全て予想レベルと一致した場合にオア回路（
２８）からローレベルの出力が得られ、一つでも予想レ
ベルと異なった場合にはハイレベルの出力が得られる。

一方、特殊な試験の場合には、各論理判定部（２１ａ）
〜＜２１ｃ）のセレクタ（２９〉によりプログラマブル
セレクタ（３０）が選択され、各オア回路（２６）の出
力はプログラマブルセレクタ（３０〉に入力される。

すなわち、プログラマブルセレクタ（３０）に半導体素
子（２２）の全ての出力ビン（２２ａ）〜（２２ｃ）か
らのデータが入力される。このプログラマブルセレクタ
（３０）は、半導体素子（２２）の出力ビン（２２ａ）
〜（２２ｃ）からのデータのうちＣＰ　ｔＪ　（３２）
から入力される組み合わせ指令により指定されるものを
選択し、さらにそれらを組み合わせて組み合わせデータ
を作成する。

プログラマブルセレクタ（３０）で作成された組み合わ
せデータは、遅延回路（３４）により所定時間だけ遅れ
て入力されるインストラクションデータをトリガとして
ラッチ回路（３１〉に保持された後、比較部〈３３）内
の二つの比較部１ｉ（３６ａ）及び（３６ｂ）の各Ａデ
ータ入力端子に入力される。

また、ＣＰ　Ｕ　（３２／）から判定の上限値を示す第
１の設定値及び下限値を示す第２の設定値が出力され、
それぞれ比較部（３３）内のラッチメモリ（３５ａ）及
び（３５ｂ）に記憶される。そして、比較回路（３６ａ
）のＢデータ入力端子には第１の設定値が、比較回路（
３６ｂ）のＢデータ入力端子には第２の設定値がそれぞ
れ入力される。

比較回路（３６ａ）は、Ａデータ入力値ｖＡとＢデータ
入力値Ｖ、とを比較し、ＶＡ＞Ｖ、のときには出力信号
Ｓａ及びｓｂをそれぞれハイレベル及びローレベルとし
、ｖＡ≦ｖ８のときには出力信号Ｓａ及びｓｂをそれぞ
れローレベル及びハイレベルとする。他方の比較回路（
３６ｂ）は、Ａデータ入力値■９とＢデータ入力値ｖ３
とを比較し、ｖＡ≧ＶＢのときには出力信号Ｓｃ及びＳ
ｄをそれぞれハイレベル及びローレベルとし、ｖＡ＜Ｖ
Ｂのときには出力信号Ｓｃ及びＳｄをそれぞれローレベ
ル及びハイレベルとする。

従って、ラッチ回路（３１）に保持された組み合わせデ
ータが第１の設定値より大きいがあるいは第２の設定値
より小さい場合には、ハイレベルの信号ＳａあるいはＳ
ｄが判定部（３７）のオア回路（３８）に入力ｊ７、こ
れにより半導体素子（２２）は不良であると判定されて
、オア回路（４０）及び（２８）を介してハイレベルの
出力が得られる。一方、ラッチ回１￥８　（３１）に保
持された組み合わせデータが第２の設定値以上で且つ第
１の設定値以下の場合には、ハイレベルの信号ｓｂ及び
Ｓｃがや］走部（３７）のナンド回ｉｉ’８（３９）に
入力すると共にローレベルの信号Ｓａ及びＳｄがオア回
路（３８）に入力し、これにより半導体素子（２２）は
良品であると判定されて、オア回路（４０）及び（２８
）を介してローレベルの出力が得られる。

すなわち、幅のある期待値が存在するような特殊な判定
か、１回の試験て且つリアルタイムで行うことができる
。

ここて、半導体素子（２２）の出力期待値が０１００２
（４，８）て規格値が±２１ＳＢの場合について具体的
に説明する。ラッチメモリ（３５ａ）及び（３５ｂ）に
は第１及び第２の設定値としてそれぞれ良品判定の上限
値０１１０２　（６１ｏ）及び下限値００１０２（２，
ｏ）を記憶させる。

このとき、ラッチ回路（３１）に保持される組み合わせ
データ、すなわち比較回路（３６ａ）及び（３６ｂ）の
Ａデータ入力値ｖＡと各出力信号Ｓａ〜Ｓｄは第２図に
示すような関係となる。

この第２区において、ラッチ回路（３１）に保持される
組み合わせデータすなわちＡデータ入力値が００１０２
（２，８）　〜０１１０＋＜６．８）の場合には、出力
信号Ｓａ及びＳｄはローレベル、出力信号ｓｂ及びＳｃ
はハイレベルとなるのて、オア回Ｉｎ　（３８）及びナ
ンド回路（３９）の出力は双方ともローレベルとなり、
オア回路（２８）から良品を示すローレベルの出力が得
られる。これに対して、Ａデータ入力値が００１０２（
２，。）より小さいかあるいは０１１０２（６，。）よ
り大きい場合には、出力信号ＳａあるいはＳｃｌがハイ
レベルとなるので、オア回路（３８）の出力がハイレベ
ルとなり、オア回路（２８）から不良品を示すハイレベ
ルの出力が得られる。

尚、上記実施例では、第１及び第２の設定値をＣＰ　Ｔ
Ｊ　（３２）から出力してラッチメモリ（３５ａ）及び
（３５ｂ）に記憶させたが、これに限るものではなく、
カウンタを設けてその計数値を比較回Ｆ！＠（３６ａ）
及び（３６ｂ）のＢデータ入力値とすることもできる。

また、比較回路（３６ａ）及び（３６ｂ）にマグニチュ
ードコンパレータを用いずに、これらをディスクリート
で組むことも可能である。

さらに、上記実施例では、二つの比較回Ｆ＃ｒ（３６ａ
＞及び（３６ｂ）を設けて上限及び下限の判定を行った
か、三つ以上の比較回路を設けてもよい。このようにす
れば、良品／不良品の判定が多段階で行うことがてきる
。例えば、１回の試験て規格値±２１、ＳＩ３の判定と
同時に±４ＬＳＢの判定を行うことができる。また、多
数の比較回Ｆｌ＠　を設けることにより、複数の半導体
素子の試験を同時に行うこともできる。

上記実施例ては、通常の試験か否かの指定にインストラ
クションデータを使用したが、この他ＣＰ　Ｕ　（３２
）からの入力等も考えられる。

また、第１図に示した回路は、図示しない試験パターン
の供給回路や試験プログラムの格納メモリ等とは別に、
半導体素子とのインタフェースボード（パフォーマンス
ポード）上に組み込むこともできる。

〔発明の効果〕

以上説明したように、この発明に係る半導体試験装置は
、半導体素子の各出力ピンに対応して設けられ且つそれ
ぞれ対応する出力ビンからの出力レベルを判定する複数
のレベル判定手段と、複数のレベル判定手段の出力を選
択的に組み合わせて組み合わせデータを作成する組み合
わせデータ作成手段と、組み合わせデータ作成手段で作
成された組み合わせデータを保持する保持手段と、それ
ぞれ設定値を記憶する少なくとも二つの記憶手段と、各
記憶手段に対応して設けられ且つそれぞれ保持手段に保
持された組み合わせデータを対応する記憶手段に記憶さ
れた設定値と比較する少なくとも二つの比較手段と、各
比較手段における比較結果から半導体素子の特性を判定
する判定手段とを備えているので、幅をもった期待値が
存在する場合でも短時間で半導体素子の試験を行うこと
が可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る半導体試験装置の要
部を示すブロック図、第２図は実施例の動作を示す信号
波形図、第３図は従来の半導体試験装置の要部を示すブ
ロック図、第４図は半導体素子の一例を示すブロック図
、第５図は従来の半導体試験装置による試験方法を示す
フローチャー１・ばである。図において、（２２）は半導体素子、（２２ａ）〜（２
２ｃ）は出力ピン、（２３ａ）及び（２３ｂ）はコンパ
レータ、（２５ａ）及び（２５ｂ）はフリップフロップ
、〈２６）、〈３８）及び（４０）はオア回路、（３０
）はプログラマブルセレクタ、〈３１）はラッチ回路、
（３５ａ）及び（３５ｂ）はラッチメモリ、（３６ａ）
及び（３６ｂ）は比較回路、（３９）はナンド回路であ
る。なお、各図中同一符号は同一または相当部分を示す。代理人　　曾　　我　　道　　照沸４図

Claims

【特許請求の範囲】

　複数の出力ピンを有する半導体素子の特性を試験する
装置であって、前記半導体素子の各出力ピンに対応して
設けられ且つそれぞれ対応する出力ピンからの出力レベ
ルを判定する複数のレベル判定手段と、前記複数のレベ
ル判定手段の出力を選択的に組み合わせて組み合わせデ
ータを作成する組み合わせデータ作成手段と、前記組み
合わせデータ作成手段で作成された組み合わせデータを
保持する保持手段と、それぞれ設定値を記憶する少なく
とも二つの記憶手段と、各記憶手段に対応して設けられ
且つそれぞれ前記保持手段に保持された組み合わせデー
タを対応する記憶手段に記憶された設定値と比較する少
なくとも二つの比較手段と、各比較手段における比較結
果から前記半導体素子の特性を判定する判定手段とを備
えたことを特徴とする半導体試験装置。