JPS63172436A - 電子回路試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は電子回路の試験ＩＩＩに関する。

従来の技術 集積回路の製造及び使用の際の大きな問題の一つに品質
の問題がある。集積回路は一般に非常に複雑な組立体の
心臓部として使用されておりあらかじめあらゆる配置及
びあらゆる論理入／出力状況で満足な動作が生じること
をチェックしておくことが必要である。さもなくば使用
開始後非常に後になって特別な状況が生じた場合に誤動
作が生じることがある。かかる誤動作は例えば集積回路
が軍用あるいは医療用あるいは工業用装置中で使用され
ている場合大きな損害を生じることがある。

このため電子回路の動作をチェックするテスタと称する
試験装置が使われており、また集積回路は通常の動作時
には使用されないが回路が良好に動作していることをチ
ェックするのを容易にすることを目的とした構造を含む
ことが多い。

一般に、試験装置は集積回路あるいは複雑な電子回路の
製造者が使用するのみならず入手した集積回路を再び試
験することを希望する使用者が使用することも多い。こ
れは、製造者は製造した集積回路をサンプリングしてチ
ェックするのみであり、所定の割合の集積回路が合格す
ればそのパッチを合格としてしまうことが多いためであ
る。

いずれにせよ試験装置は以下の特徴を有することが望ま
しい。

一高速度及び高精度：複雑な部品では非常に多数の試験
を行なう必要があるため個々の試験に要する時間はでき
るだけ短いのが好ましいニープログラムが容易で簡単に
使えること；−モジュール式の設計になっていて、様々
な集積回路の試験を同一の試験装置により、かつ試験Ｉ
ＩＩに加える変更をできるだけわずかにして実行できる
こと。

本願では電子回路のビンの動作を全体としてチェックす
る試験装置のみを考え単一のビンを試験する試験装置あ
るいは一方向試験装置については考えない。これはこれ
らの装置ではモジュール式構成に伴う利点は得られるも
のの費用的に不利であるためである。すなわち、これら
の装置では複数のビンを試験する場合各経路上に多数の
回路−例えばテストベクトルプロセッサ、遅延発生回路
。

種々のアナログ基準回路等−を複製して設けねばならな
いためである。また、この複製に伴い単一ビン試験装置
は試験条件を再現できない問題点をも有する。さらに、
これらの構造ではテストベクトルがメモリ中に１ビツト
ずつ異なった方法で記憶されるので操作者がアクセスし
にくい問題点が生じる。

普通操作者は試験装置により以下の３つの制御動作を実
行する。

第１はライクリネス制御と称する大まかな制御であり種
々の電源及び入出力ボートが短絡されているか開いてい
るかのチェックが行なわれるだけである。

第２はパラメータ制御であり各入出力インピーダンスが
様々の信号に対し許容範囲内にあるか否かがチェックさ
れる。これら２つのＩＩＪａ動作ではアナログ値が測定
されセット時間値が考慮される。

個々の試験に要する時間は典型的には数ミリ秒である。

２５６個のビンを有する集積回路ではパラメータ制御に
あって約５００の試験が実行される。

第３は機能制御であり回路動作が適当であるか否かをチ
ェックする。このためにテストベクトルと称する接続ｒ
Ｒ問及び振幅について整形された一連の信号が−又は複
数の回路ビンに供給され、他の−又は複数のビンにおい
て供給された信号に対する応答が回路の所望の機能に対
応しているか否かがチェックされる。また、機能制御動
作の間論理回路の速度もチェックされる。基本的な機能
試験に要する１ｉｌＩは典型的には約１００ナノ秒で２
５６本のビンを有する集積回路について４０００口の試
験が実行される。

従来の典型的な試験装置の例を第１図に示す。

この装置は中央処理装置ｔ（ＣＰＵ）１０を有し、ｃｐ
ｕｉｏは一方で端末１１、プリンタ１２及び例えばホス
トコ２ンビユータなど他の装置との通信リンクを形成す
るのに使われるボート１３へ接続されている。またＣＰ
Ｕ１０は例えば試験装置の種々の要素との間でデータを
送受信するためのバス１０にも接続されている。

試験したい回路は試験装置にプラグボード（図示せず）
及び回路装着用基板１５を介して接続される。これらの
基板は試験したい素子のビンに対応する入／出力端子を
有している。これらの端子の各々は電子ピン１６と称さ
れる特定の回路基板に接続される。第１図はその一つを
示している。

この回路基板は実際にはリング状に配設された一組の回
路基板より構成される。これらの回路基板１６は一方で
はテストベクトルメモリ１７へ到る双方向性リンク及び
回路装着用基板１５の端子へ到るリンクを含み、他方で
は基準電圧及び時間遅延を与える共通回路１９．１９’
へのアクセス路を有し、これらの共通回路はバス１４へ
接続されている。各々の電子ビン１６は振幅及び時間整
形回路よりなり、メモリ１７より供給される信号を回路
１９及び１９′より与えられる基準値に対して調節する
。回路装着用基板１５はバッファインピーダンス回路及
びスイッチよりなり、このスイッチは試験したいピンを
電子ビンへあるいは電流を供給して電圧測定をする中央
測定回路ユニット１８へ切換・接続する。

要１Ａ１５．１６．１７．１８．１９．１９’は各々満
足な動作を行なうようにプログラムされ、その上で共通
バス１４に接続される。これらの要素の各々、あるいは
これらの要素を構成するサブセットは特有のアドレスを
有しこれによりバスからこれらの要素へ送られる信号が
識別されまたＣＰＵ１０により検出された特徴的信号が
バスに送りりかえされる。

以上の従来試験装置に関する説明は非常に概略的なもの
であるが、これは単にＣＰＵと、共通バスと、並列接続
されまた異なったアドレスを有し試験装置の基本的機能
を実行する回路ユニットを備えた従来の試験装置の構成
を示すことが説明の主目的であったからにすぎない。

発明が解決しようとする問題点 かかる構成の試験装置においては回路ユニット１５．１
６．１８．１９．１９’の動作及びこれらの回路ユニッ
トに加えられる動作は必然的に比較的遅くならざるを得
す、その速度は例えば数ミリ秒ないし数１０ミリ秒の程
度になる。一方、試験したい回路へ送られる又は試験し
たい回路から送られてくるテストベクトルを有するメモ
リは非常に速い速度、通常は数１０分の一ナノ秒の程度
の速さで読出し及び書込みを行なう必要がある。

事実、メモリの読出し／書込み速度は試験したい回路の
高周波域での動作をチェックする場合その回路の最大設
計速度に匹敵するものでなくてはならない。従って、Ｃ
ＰＵ１０はバス１４を介してテストベクトルメモリ１７
を非常に高速度で動作させる必要がある。このメモリ１
７は大規模なメモリであり例えば数ギガバイトの容量を
有する。

従って、従来の試験装置ではこの動作速度を最大化する
精巧な手段が使われていた。ところがバス１４は複数の
回路ユニットとの間の多数の回路を担持するため非常に
混んでおり従って伝送速度が先験的に限られている。そ
こで前記手段は非常に複雑な技術的解決策を必要として
いた。

また様々な回路基板（電子ビン１６）に位相固定用基準
信号として使われる時間信号を供給するのに中央回路１
９′を使うと使用するワイヤの長さによりピン毎に遅延
量が異なるようになり系統誤差が生ずる問題点が生ずる
。このワイヤの長さの問題はかかるＭＩＮな回路では無
視することができなくなる。

そこで、本発明は試験ベクトルメモリの動作速度を引上
げることを可能にする構成を有する試験装置を提供する
ことを−の目的とする。

本発明の他の目的は試験される回路と試験回路の論理部
分との間のリンクを改良し最も高いｔジュラルリティを
達成した試験装置を提供するにある。

また本発明のさらに他の目的は非常に正確な位相基準信
号を生じることのできる試験装置を提供するにある。

問題点を解決するための手段 上記の本発明の目的及び利点は、試験したい回路の各端
子と接続される接続用回路基板と：信号整形手段より構
成され接続用回路基板の入力端子に接続される電子ビン
と称するｎ枚の回路基板と：試験される回路へ供給され
るテストベクトル及び試験される回路から供給されるテ
ストベクトルを全て記憶する単一のテストベクトルメモ
リユニットと：１ｉ１を全体及び外部リンクを管理する
ＣＰＵとよりなり、ベクトルメモリユニットがＣＰＵに
他の回路ユニットとは独立して接続されているメモリ管
理ユニット及びＣＰＵに対して非周期動作するアドレス
プロセッサとにより同時に管理されることを特徴とする
電子回路試験装置により達成される。

本発明一実施例では試験装置はさらに中央アナログ測定
回路ユニットを有し、各々の電子ビンは同一回路基板上
に該電子ビンを介して伝送されるテストベクトルを適当
に遅延させてタイミングを調整するプログラム可能ラッ
チ回路と；該遅延を生じる回路とニブログラム可能振幅
整形回路と：該試験したい回路を前記回路へあるいはア
ナログ中央測定回路ユニットへ接続する多重化回路とを
有する。

テストベクトルメモリをそれ自身のアドレスプロセッサ
及びそれ自身のメモリ制御０路と接続することによりＣ
ＰＵを共通バスとは独立して非常に速く動作させること
が可能になる。

この時間遅延基準回路を電子ビン中に含めることにより
非常に正確な基準信号が各電子ビンについて得られる。

またこれらの要素を各電子ビン中に設けることにより非
常に高いモジュラリテイが得られる。

実施例 本発明の以上及びその他の目的、特徴及び利点を以下図
面を参照しながら詳細に説明する。

第２図は本発明による試験装置を第１図の従来の試験装
置と対比して示した図であり構成上の差異をわかりやす
く示している。

第２図を参照するに、試験装置はｃｐｕｉｏと、端末１
１と、プリンタ１２と、通信バス１３とを含むことがわ
かる。しかし、ＣＰＵ１０と様々な試験回路ユニットと
の間の接続は異なっている。

第２図においては第１図の装置との比較がわかりやすく
示されているがこれらの装置の構成に明確な差があるこ
とが理解されよう。第２図の装置はさらにテストベクト
ルメモリ１７と、電子ビン１６と、中央測定ユニット１
８とを有する。その際共通バス２０は周辺動作と称する
「遅い」動作のみを実行しテストベクトルメモリの直接
制御は行なわない。

従ってｃｐｕｉｏはメモリ１７と直接通信することはな
く特定のメモリ管理ユニット（ＭＭＵ）２２を備えた直
列リンクＲ８２３２Ｃ等のリンク２１を介して通信する
。特殊なアドレスプロセッサ２３がメモリ中において特
定のプログラム可能アドレッシングを実行するのを可能
にする。これらの回路部品は全て市販品を使用すること
ができる。例えばＭＭＵ２２としてはモトローラＭ　６
８０９を使用できまたアドレスプロセッサとしてＡＭＣ
コーボレ−５Ｊｙｓンより市販のＡＭ２９１０と称する
プロセッサが使用できる。このＡＭ２９１０プロセツは
１０ＭＨｚよりも高い非常に高いアドレス速度が可能で
ある。このプロセッサは可変周波数クロックと協働し、
場合によっては試験シーケンス速度を変化させることも
可能である。

従ってテストベクトルを記憶するメモリ面はメモリ中で
通常の読出し及び麿込みを行ないチェックあるいはＯ−
ドを行なうＭＭＵ２２とメモリのアドレスを行ないテス
トベクトルを試験仕様に従って選択された高速度で吐出
させるプロセッサ２３とにより共有される。

かかる一般的な構成の変更に加えて、本発明は試験装置
を構成する回路基板上に様々な機能を実行するために形
成される特定の構成の組立体をもさらに提供する。

この特別な構成の部分を第３図で詳細に説明するがこの
部分は既に第２図中にも示されている。

この構成では、第１図に示した各ビンに時間遅延を与え
るブロック１９′は設けられない。この回路は電子ビン
１６中に含められる。また電子ビンは回路装着用基板１
５と協働するのではなくパーソナライゼーション基板２
４と協働する。このバーソナライゼーシコン基板２４は
プログラム能動スイッチは含まず試験される回路のビン
を電子ビン１６へ電子機械的に接続する配線要素のみを
有するにすぎない。前記プログラム可能能動スイッチは
この場合電子ビン中に含められている。その結果、中央
測定ユニット１８が電子ビンに直結される。

第３図は本発明による試験装置の構成を機能別に示した
ブロック図である。ｃｐｕｉｏは第２図のものと記号は
変わっているが同一の参照符号で示され、またバス２０
はコンフィギユレーションバスと称され、リンク２１に
はＭＭＵ２２、アドレスプロセッサ２３及びベクトルメ
モリ１７が協働することがわかる。ベクトルメモリ１７
はチャンネル別に構成されその各々は対応する電子ビン
１６に接続される。各電子ビン１６は特にタイミング及
び遅延時間設定手段３０と、やりとりされるテストベク
トルの振幅を設定する手段３１と、多重化器３６とより
なる。テストベクトルメモリ１７と基板１６との間のリ
ンクは−の方向に動作してテストベクトル信号（ＴＥＳ
Ｔ）を送り出しまた他の方向へ動作して分析テストベク
トル（ＡＮＡＬ）を受は取る。この分析テストベクトル
（ＡＮＡＬ）は制御を受ける回路より取出されてベクト
ルメモリに伝送され期待される応答と比較されたり記憶
されたする。

時間設定回路３０は主としてＴＥＳＴ方向の経路上に一
対のラッチ４０．４１を有しまたＡ凶ＡＬ方向の経路上
に一対のラッチ４２．４３を有する（第４図）。このう
ち第１のラッチ４０．４２はアドレスプロセッサ２３の
クロックＣ１に対するタイミングを与える。また第２の
ラッチ４１゜４３は制御ライン３２によりプログラムさ
れる遅延回路１９′の出力信号をコンフィギユレーショ
ンバス２０を介して供給される。第２のラッチ４１．４
３はベクトルメモリから出力される信号及び電子ビンよ
り出力される信号にアドレスプロセッサ２３からの速度
クロックＣ１を基準にして遅延を加える。

上記のプログラム可能遅延回路を各々の電子ビンに設け
る構成は遅延基準信号が単一の回路１９′より供給され
る構成の従来の装置よりも試験装置の構成を複雑にする
ことはない。その理由はニ ーこれらの遅延回路は比較的単純であることと、−従来
の中央遅延回路を使用する場合は各電子ビンについて高
速の多重化回路を使用することを余儀なくされるが、こ
の多重化回路は遅延回路よりも実際上構成がより困難で
あることのためである。

本発明構成により伝送線の長さ及び中間に介在する部品
（多重化器等）に起因する寄生的な遅延は回避されプロ
グラムがより簡単になる。

レベル設定回路３１は通常のトランジスタにより構成さ
れているインピーダンスアレーであり、制御信号３３に
よりプログラムされるレベル基準回路１９からの出力信
号をコンフィギユレーションバス２０を介して供給され
る。

この回路３１はテストメモリからの論理信号をレベル基
準回路１９により定まる高レベル及び低レベルの間で変
化する電圧レベルを有する電圧パルスに変換する。また
、この回路３１は帰路において試験されるビンからの電
圧信号を回路１９によりプログラムされて基準値と比較
することにより論理信号に変換する。

マルチプレクサ３６は試験回路ビンを電子ビン回路へあ
るいは中央測定回路１８へ切換・接続する。

試験装置が機能制御モードにある場合、各々の電子ビン
１６はバーンナライゼーション基板２４に直結される。

この本発明によるバーソナライゼーション基板２４は試
験したい回路への接続のための配線を含んでいる。

また初期Ｉｌｌ　ＩＩ　、すなわちライクリネス制御と
パラメトリック制御を行なうため多重化器３６はバーソ
ナライゼーション基板の出力を中央測定回路１８へ戻す
。その際の電流及び電圧の測定はアナログ方式で行なわ
れ、このため中央測定回路２０中にはデジタル／アナロ
グ変換器及びアナログ／デジタル変換器が設けられバス
２０上の通信に備える。

第４図は電子ビンの主要要素を伝送方向に分けて示して
いる。このうち周期及び遅延時間設定ブロック３０は既
に説明した通りである。一方ブロック３１はＴＥＳＴｈ
向の信号路中にハイ及びロー人カレベルＶＩＨ及びＶＩ
Ｌをブロック１９よ　〜り出力される値に従って決定す
る演算増幅器４４を有する。またこのブロック１９はさ
らに試験をされる回路から返送されてくる信号を分析す
るための比較器４５及び４６ヘハイ及びローの比較レベ
ルＶｏＨ及びＶＯＬを供給する。多重化器３６は２方向
スイツチ４７で表現され、このスイッチはバーソナライ
ゼーションを電子ビンの他の回路や又は中央測定回路１
８へ接続する。

本発明により得られる別の利点は、使用時の費用が安い
試験装置を製造できることである。これは特に多重化器
３６が電子ビン上に分布・形成されていることによる。

これに対し従来のＶｔＩでは多重化器は回路装着用基板
１５上に設けられていた。多重化器は多数のリレーを含
み、使用者は試験したい回路の種類毎に特定の回路装着
用基板を使用する必要があるため高価であった。本発明
装置の場合は使用者は高価な要素を有さす単にコネクタ
のみが取付けられたパーソナライゼーション基板を交換
するだけで十分である。また、本発明による試験装置の
アーキテクチャに伴うパーソナライゼーション基板は単
純で目的別に特殊化されているが、機械的なビン配置が
共通であれば種々の集積回路の試験をも行なうことも可
能である。

要約すると、本発明による電子回路試験装置は試験した
い回路の各端子に接続される接続用回路基板（３４）と
、信号整形手段より構成され接続用回路基板の入力端子
に接続される電子ビンと称するｎ枚の回路基板（１６）
と、試験される回路へ供給されるテストベクトル及び試
験される回路から供給されるテストベクトルを全て記憶
する単一のテストベクトルメモリユニット（１７）と、
装置全体及び外部リンクを管理するＣＰＵ（１０）とよ
りなり、ベクトルメモリユニットが、ＣＰＵに他の回路
ユニットとは独立して接続されているメモリ管理ユニッ
ト（２２）と、ＣＰＵ（１０）に対して非周期動作する
アドレスプロセッサ（２３）とにより同時に管理される
ことを特徴とする。

【図面の簡単な説明】

第１図は本発明の試験装置の構成を示す図、第２図は本
発明による試験装置の構成を示す図、第３図は本発明に
よる試験装置構成を別の面から示す図、第４図は双方向
伝送路を有する本発明による電子ビンのブロック図であ
る。 １０・・・中央処理装置（ＣＰＵ）、１１・・・端末、
１２・・・プリンタ、１ト・ボート、１４．２０・・・
バス、１５−・・回路装着用基板、１６・・・電子ビン
、１７・・・テストベクトルメモリ、１８・・・中央測
定回路、１９・・・基準電圧回路、１９′・・・８延回
路、２１・・・リンク、２２・・・ＭＭＵ、２３・・・
アドレスプロセッサ、２４−・・バーソナライゼーショ
ン基板、３０・・・タイミング及び遅延時ｔｍ設定手段
、３１・・・テストベクトル振幅設定手段、３２．３３
・・・ライン、３６・・・多重化器、４０〜４３・・・
ラッチ、４４・・・演算増幅器、４５．４６・・・比較
器、４７・・・スイッチ。 Ｉ２１面の浄言・（内８ｊこ変更なし）手続ネ１Ｂ正書
（方式） １．事件の表示 昭和６２年　特許願　第２３４７０７号２、発明の名称 電子回路試験装置 ３、補正をする者 事件との関係　　特許出願人 住　所　フランス国　サンテグレープ　３８１２０　　
ルフオンタニル　コルニョン　リュ　ド　リフ゛　　　
トロンシャール　（番地なし）名　称　ドラクシイ　ニ
ス　ニー　アール　エル代表者　　イブ　ドヴイ一二 ４、代理人 電話０３　（２６３）　３２７１番（代表）昭和６２年
１２月２２日　（発送日） ６、　補正の対象 図面。 ７、　補正の内容 図面の浄書（内容に変更なし）を別紙のとおり補充する
。

Claims (1)

1. 【特許請求の範囲】 （１）試験したい回路の各端子に接続される接続用回路
   基板（３４）と； 信号整形手段より構成され接続用回路基板の入力端子に
   接続される電子ピンと称するｎ枚の回路基板（１６）と
   ； 試験される回路へ供給されるテストベクトル及び試験さ
   れる回路から供給されるテストベクトルを全て記憶する
   単一のテストベクトルメモリユニット（１７）と； 装置全体及び外部リンクを管理するＣＰＵ （１０）とよりなり、 ベクトルメモリユニットが、ＣＰＵに他の回路ユニット
   とは独立して接続されているメモリ管理ユニット（２２
   ）と、ＣＰＵ（１０）に対して非周期動作するアドレス
   プロセッサ（２３）とにより同時に管理されることを特
   徴とする電子回路試験装置。 （２）さらに中央アナログ測定回路ユニット（１８）を
   有し、各々の電子ピン（１６）は同一基板上に、 該電子ピンを介して伝送されるテストベクトルを適当に
   遅延させてタイミングを調整するプログラム可能ラッチ
   （３０；４１〜４３）と、該遅延を発生する回路（１９
   ′）と、 プログラム可能振幅整形回路（３１）と、 該試験したい回路を前記回路へあるいはアナログ中央測
   定回路（１８）ユニットへ接続する多重化回路（３６）
   とを有することを特徴とする特許請求の範囲第１項記載
   の試験装置。