JP2003507841A - ドライバ出力インピーダンスを低減させたメモリモジュール試験システム - Google Patents

ドライバ出力インピーダンスを低減させたメモリモジュール試験システム

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JP2003507841A JP2001519448A JP2001519448A JP2003507841A JP 2003507841 A JP2003507841 A JP 2003507841A JP 2001519448 A JP2001519448 A JP 2001519448A JP 2001519448 A JP2001519448 A JP 2001519448A JP 2003507841 A JP2003507841 A JP 2003507841A
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ジェフリー，デイビッド
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    • G01R31/31924—Voltage or current aspects, e.g. driver, receiver

Abstract

(57)【要約】 ドライバ出力インピーダンスを低減させたメモリモジュール試験システム。試験システムは複数のドライバ回路を備え、各ドライバ回路は負荷ボード上の送信路に結合される。負荷ボードは、試験されるメモリモジュールを挿入できるソケットを備える。試験信号を生成し、ドライバ回路によって送信路上にドライブする。複製の試験信号を、別個のドライバ回路によって別個の送信路上にドライブする。試験信号および複製試験信号を運ぶ送信路は、負荷ボード上で電気的に短絡させる。これらの送信路を電気的に短絡させることにより、これらのインピーダンスは効果的に半分に低減される。試験システムの電気的環境を、試験されるメモリモジュールの適用環境の電気的環境によりよく合致させることができるように、試験システムによって生成される複数の試験信号をこのようにして短絡させる。

Description

【発明の詳細な説明】
【０００１】 （発明の背景） 発明の分野 本発明は、メモリモジュール用の自動試験装置（ＡＴＥ）に関し、より詳細に
は、試験環境を試験対象のメモリモジュールの適用環境により厳密に合致させる
方法に関する。
【０００２】 関連技術の説明 自動試験装置（ＡＴＥ）は、電子産業で、電子デバイスが仕様および機能要件
を満たすことを保証するために広く使用されている。自動試験装置は、試験可能
な電子デバイスのほぼあらゆるタイプに対して存在する。通常、試験装置は、特
定のタイプの電子デバイスを試験するように構成されている。例えば、回路板の
試験に専用の試験器もあり、個々のチップを試験する試験器もあり、メモリモジ
ュールを試験する試験器もある。
【０００３】 ほとんどの自動試験装置は、所与の電子デバイスに対して様々な試験を行うこ
とができる。３つの主要な試験タイプは、パラメトリック試験、機能試験、およ
び製造欠陥についての試験である。パラメトリック試験は、電圧、電流、抵抗、
キャパシタンスなど、電気的な特性およびパラメータについてデバイスをチェッ
クするものである。機能試験は、適切な機能についてデバイスをチェックするも
のである。通常、テストベクトルと呼ばれる一群のテスト信号が試験中のデバイ
ス（ＤＵＴ）に加えられ、次いで、適切に機能することを確認するために、その
加えられたテスト信号への応答を試験器がチェックする。試験はまた、製造欠陥
をチェックするためだけに行うこともできる。通常、試験される製造欠陥には、
短絡、開路、誤って配向された部品、および間違った部品が含まれる。製造欠陥
についての試験はパラメトリック試験や機能試験と一部重複することがある。
【０００４】 典型的な試験システムは２つの基本要素を含む。これらのうち第１の要素は試
験ユニットであり、これは計器ベイと呼ばれることもある。典型的な試験ユニッ
トは、電圧源や電流源と、信号発生器と、多様な測定装置と、様々な供給源や計
器を試験中のデバイスに接続するためのいくつかの継電器とを備える。第２の要
素は、試験中のデバイスを試験ユニットに結合するアダプタユニットである。ア
ダプタユニットの形は、試験されるデバイスのタイプによって様々に異なってく
る。例えば、試験ポイントを有する回路板を試験するためのアダプタは鋲付き土
台の取付け具(bed-of-nails fixture)であり、メモリモジュール試験器は、試験
中のデバイスを試験ユニットに結合する、負荷ボードと呼ばれる特殊化された回
路板を使用する。
【０００５】 前述のように、メモリモジュール専用の試験器を含め、多様な電子デバイス用
の自動試験装置が存在する。メモリモジュール専用の試験器は、通常、様々なタ
イプのメモリモジュールに対していくつかのパラメトリック試験および機能試験
を行う。パラメトリック試験には、タイミング、所与のピンの電流出力、所与の
ピン間の電流漏れについての試験が含まれる。機能試験には、メモリセルの所与
のブロックに対する読取り／書込み試験、およびチップイネーブル線や書込みイ
ネーブル線などいくつかの信号線の試験が含まれる。
【０００６】 典型的なメモリモジュール試験システムは、試験中のデバイスを負荷ボードを
介して試験ユニットに結合する。負荷ボードは、適用環境に似た多様な電気負荷
を有する特別設計された回路板である。負荷ボードもまたいくつかの信号線を備
え、これらの信号線は試験システムドライバのための送信路として働く。これら
の試験システムドライバは、試験中のデバイスに試験信号をドライブするのに使
用される。
【０００７】 自動試験システムの精度を制限する要因の１つは、試験環境と適用環境との差
である。これらの環境は異なる電気特性を有するので、実施される試験のタイプ
によっては精度が損なわれる可能性がある。これは、メモリモジュール用の試験
システムにおいて特に言えることである。コンピュータがより高速になるにつれ
、それに応じてより高速に動作するメモリモジュール用装置の必要性も増加して
きた。適用環境と比較して試験システムの抵抗型負荷および容量性負荷に差があ
ると、様々な信号のタイミングが変わる可能性がある。例えば、適用例と試験器
の電気的環境に差があることにより、メモリモジュールを試験しているときの最
大スルーレート（すなわち信号の変化率）がより低くなることがある。これによ
り、メモリモジュールを試験するのに使用できる周波数に上限が課される可能性
があり、この周波数はしばしば適用環境の周波数よりも低い。
【０００８】 メモリモジュール試験システムの場合、適用例と試験システムの電気的環境の
差は、負荷ボードを慎重に設計することによって縮小することができる。しかし
それでは、適用環境に関して試験システムによって課される制限のいくつかを克
服することしかできない。このような制限の１つは、試験システムドライバの出
力インピーダンスから生じる。多くの場合、ドライバの出力インピーダンスは、
適用環境における通常のラインのインピーダンスよりも大きい。例えば、適用環
境における通常のラインのインピーダンスが２５オームである一方で、メモリモ
ジュール試験システムは５０オームの出力インピーダンスを有するドライバを備
える場合がある。このインピーダンスの不一致により、試験中のデバイスに対す
るスルーレートがより遅くなる可能性がある。スルーレートがより遅くなる結果
、試験は周波数の制限を受け、この周波数はしばしば適用環境の動作周波数より
も低いことになる。インピーダンスの不一致によってまた、様々な試験信号およ
びタイミング信号がひずみ、試験の周波数がさらに制限される。これらの考察を
念頭に置けば、ドライバのインピーダンスを適用例のラインのインピーダンスに
合致させることによって、試験器と適用例の電気的環境をよりよく合致させるこ
とが望ましいであろう。
【０００９】 （発明の概要） 以上に概説した問題は、本発明による、ドライバ出力インピーダンスを低減さ
せたメモリモジュール試験システムによって大部分は解決することができる。一
実施態様では、メモリモジュール試験器が試験ユニットと負荷ボードを備える。
試験ユニットは、試験中のメモリモジュールに試験信号をドライブするための複
数のドライバ回路を備える。また、試験ユニットは、試験中のデバイスから出力
信号を受け取るための様々な計器も備える。試験ユニットは、メモリモジュール
に対する試験を行うのに必要なすべての試験信号と試験ベクトルを生成し、受け
取った出力信号を既知の許容可能値と比較することによって試験中のデバイスが
必要な仕様を満たすかどうかを判定するように構成される。
【００１０】 負荷ボードはメモリモジュールを試験システムに結合するために使用される。
負荷ボードは、複数の抵抗器やコンデンサを備え、試験されるメモリモジュール
の適用環境を電気的に模するように設計されている。負荷ボードは、試験される
メモリモジュールを挿入することのできるソケットを備える。負荷ボード上の回
路線が送信路として働き、これらは試験ユニットのドライバ回路に電気的に結合
される。負荷ボードはまた、複数のジャンパワイヤも備える。これらのワイヤは
、回路板上にある回路パッドまたはビアにはんだ付けされている。各ビアは、ド
ライバ回路に連結された回路線に電気的に接続されている。ジャンパワイヤは一
対の回路線の間を短絡するのに使用される。
【００１１】 前述のように、試験ユニットは、試験システムのためのすべての試験信号を生
成する。試験信号は、負荷ボードを通り、ドライバ回路を介して試験中のデバイ
スにドライブされる。各ドライバ回路の出力インピーダンスは、この実施態様で
は約５０オームである。生成される各試験信号ごとに、複製の試験信号が、第２
のドライバ回路を通して負荷ボードにドライブされる。重複する２つの試験信号
に関連する回路線は、負荷ボード上のジャンパワイヤによって共に短絡される。
２つのドライバ回路が共通接地を共用するので、これらを共に短絡させることに
よってこれらを効果的に並列配置することができる。２つのドライバ回路を並列
配置することにより、ドライバの実効出力インピーダンスは半分に低減され、約
２５オームになる。
【００１２】 したがって、様々な実施態様で、ラインドライバのインピーダンスを低減させ
たメモリモジュール試験システムは、メモリモジュールの試験環境を適用例の電
気的環境によく合致させることができる。実効ドライバ出力インピーダンスを低
減させることにより、負荷ボードは、試験中のメモリモジュールに関する適用例
の電気的環境をよりよく模することができる。このように、よりよく模すること
により、メモリモジュールをより高いバス周波数で試験することができる。
【００１３】 本発明の他の目的および利点は、後続の詳細な説明を読み、添付の図面を参照
すれば明らかになるであろう。
【００１４】 本発明は様々な修正形および代替形が可能だが、例として、本発明の特定の実
施形態を図面に示し、本明細書に詳細に述べる。ただし、図面およびそれらにつ
いての記述は、開示する特定の形に本発明を限定するものではなく、逆に本発明
は、添付の特許請求の範囲に定義する本発明の趣旨および範囲に含まれるあらゆ
る修正、均等物、および代替を包含することを理解されたい。
【００１５】 （発明の詳細な説明） ここで図１に目を向けると、メモリモジュール試験システム１００のブロック
図が示されている。メモリモジュール試験システム１００は、メモリモジュール
用の多目的試験システムであり、２つの基本要素、すなわち負荷ボード１０２と
試験ユニット１０３とで構成されている。負荷ボード１０２は、試験ユニット１
０３に結合されており、メモリモジュール１０１を挿入できるように適合された
コネクタソケット１０２Ｃを備えている。負荷ボード１０２は、複数の抵抗器や
コンデンサを備えたプリント回路板であり、試験されるメモリモジュールの適用
環境を電気的に模するように設計されている。試験されるメモリモジュールのタ
イプごとに固有の負荷ボードの設計が必要とされる。
【００１６】 図２を参照すると、ドライバ構成を示すメモリモジュール試験システム１００
のブロック図が示されている。メモリモジュール１０１を試験するために、まず
メモリモジュール１０１を負荷ボード１０２のコネクタソケット１０２Ｃに挿入
する。試験ユニット１０３からの試験信号は、ドライバ１０３Ｓによってメモリ
モジュールにドライブされる。送信路１０３Ｔが、試験信号をドライバ１０３Ｓ
から負荷ボードに送る。送信路１０３Ｔは、負荷ボード１０２上のジャンパ１０
２Ｊによって２本１組で電気的に短絡される。ドライバ１０３Ｓは、これらの電
気的に短絡された送信路上に、重複する試験信号をドライブする。図示の実施形
態では、第１および第２の試験信号と、対応する複製信号との対が、ドライバ１
０３Ｓによって生成されている。重複する試験信号を運ぶ送信路を短絡させる効
果について、以下にさらに論じる。
【００１７】 図３は、メモリモジュール試験システムに対するドライバ構成の概略図である
。この概略図では、２つのドライバ１０３Ｓが同一の試験信号を生成する。これ
らの信号は、送信路１０３Ｔにドライブされる。これらの送信路は、図１および
２の負荷ボード１０２で共に電気的に短絡される。各ドライバ１０３Ｓの出力イ
ンピーダンスは約５０オームである。ドライバ１０３Ｓは両方とも共通接地を共
用している。したがって、共に電気的に短絡される送信路１０３Ｔ上に重複する
試験信号をドライブすることにより、２つのドライバ／送信路の組合せが並列配
置されることになる。これにより、２５オームの出力インピーダンスを有する単
一のドライバが効果的に生み出される。この２５オームのドライバは、試験中の
メモリモジュール上の負荷（ここでは容量性負荷として示す）に接続される。２
５オームの出力インピーダンスを有するドライバを効果的に生み出すことにより
、図１および２のメモリモジュール１０１を適用例によりよく合致する電気的環
境で試験することができる。
【００１８】 図４は、ドライバ構成の別の概略図であり、負荷ボードのメモリモジュールソ
ケット付近のジャンパ構成を示している。一対のドライバ１０３Ｓが重複する試
験信号を生成し、これらの信号は送信路１０３Ｔにドライブされる。これらの送
信路は、信号トレースとして図１および２の負荷ボード１０２に実装されている
。重複する試験信号を運ぶ送信路の対ごとの信号トレースは、相互に物理的に近
接してルーティングされる。信号トレースは負荷ボード中のアパーチャ１０３Ｖ
で終端する。これらのアパーチャ１０３Ｖは回路板ビアまたはめっき貫通孔とす
ることができる。ジャンパ１０２Ｊによってアパーチャ１０３Ｖが電気的に接続
され、２本の送信路を共に短絡させる。アパーチャ１０３Ｖは、ジャンパを短絡
させておくために負荷ボード上で相互に物理的に近接して位置し、したがって各
送信路のよいインピーダンス特性を保証する。別個の回路トレース１０２Ｔが、
アパーチャ１０３Ｖのうちの１つを負荷ボードのコネクタソケット１０２Ｃに結
合する。
【００１９】 図５は、一実施形態で２つの送信路を共に電気的に短絡させるのに使用するジ
ャンパワイヤを示す図である。この実施形態では、ジャンパ１０２Ｊは、負荷ボ
ードの２つのビアまたはパッド１０４を電気的に接続する短いワイヤである。各
ビア１０４は送信路１０２Ｔに連結され、送信路１０２Ｔは、図２、３、４のド
ライバ１０３Ｓに電気的に結合される。送信路１０２Ｔは、この実施形態では回
路トレースとして負荷ボードに実装されている。
【００２０】 図６Ａは、シミュレートされたタイミングパルスのグラフであり、２５オーム
のドライバのインピーダンスから生じる改善されたスルーレートを、５０オーム
のドライバのインピーダンスと比較して示している。図６Ａには、２つのタイミ
ングパルスが示されているが、一方は標準的な５０オームのドライバの場合であ
り、他方は５０オームのドライバに連結された２つの送信路を並列配置すること
によって生み出される２５オームのドライバの場合である。各タイミングパルス
の立上がりは、このシミュレーションでは１ナノ秒（横軸上の１ｎで示す）で開
始する。２５オームのドライバに関連するタイミングパルスは、立上がり後約５
ナノ秒でその信号強度が最大限になり安定する。対照的に、５０オームのドライ
バに関連するタイミングパルスは、約７．５ナノ秒が経過するまで安定しない。
立下りは、どちらのパルスの場合も１１ナノ秒で開始する。２５オームのドライ
バに関連するタイミングパルスは約１４．５ナノ秒で安定するが、５０オームの
ドライバに関連するパルスは１６ナノ秒後でもまだ安定しない。
【００２１】 図６Ｂは、オシロスコープ表示装置から得られる実際のタイミングパルスのグ
ラフであり、２５オームのドライバのインピーダンスから生じる改善されたスル
ーレートを、５０オームのドライバのインピーダンスと比較して示している。図
６Ａと同様、２５オームのドライバと５０オームのドライバの両方の場合のタイ
ミングパルスが示されている。グラフからわかるように、２５オームのドライバ
に関連するタイミングパルスのスルーレートは、５０オームのドライバに関連す
るパルスよりもずっと速い。２５オームのドライバに関連するスルーレートがよ
り速いことにより、クロックサイクルがより短くなり、したがって、それに対応
してメモリモジュールを試験するのに使用できる周波数が高くなる。
【００２２】 本発明を特定の実施形態に関して述べたが、この実施形態は例示的なものであ
り、本発明の範囲がこのように限定されるのではないことを理解されたい。述べ
た本発明に対してどんな変形、修正、追加、および改良も可能である。これらの
変形、修正、追加、および改良は、頭記の特許請求の範囲に詳述する本発明の範
囲に含めることができる。
【図面の簡単な説明】
【図１】 メモリモジュール試験システムのブロック図である。
【図２】 ドライバの構成を示す、メモリモジュール試験システムのブロック図である。
【図３】 メモリモジュール試験システムに対するドライバ構成の概略図である。
【図４】 負荷ボードのメモリモジュールソケット付近のジャンパ構成を示す、メモリモ
ジュール試験システムに対するドライバ構成の概略図である。
【図５】 一実施形態における、２本の送信路を共に短絡させるのに使用するジャンパワ
イヤを示す図である。
【図６】 Ａは２５オームのドライバのインピーダンスから生じる改善されたスルーレー
トを５０オームのドライバのインピーダンスと比較して示す、シミュレートされ
たタイミングパルスのグラフである。 Ｂは２５オームのドライバのインピーダンスから生じる改善されたスルーレー
トを５０オームのドライバのインピーダンスと比較して示す、オシロスコープ表
示装置から得られる実際のタイミングパルスのグラフである。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ (72)発明者 ジェフリー，デイビッド アメリカ合衆国・95060・カリフォルニア 州・サンタ クルズ・アラモ アヴェニ ュ・326 (72)発明者 クロウ−ルーカル，スティーブン・シイ アメリカ合衆国・94086・カリフォルニア 州・サニイベイル・ヌエストラ アヴェニ ュ・468 Ｆターム(参考） 2G132 AA00 AA08 AB01 AD01 AJ02 AJ07 AL18 5B018 GA03 HA31 JA30 QA13 5L106 AA02 DD21

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 メモリモジュールの試験オペレーションで使用される試験出
    力信号とその試験出力信号の複製バージョンとを生成するように構成され、複数
    のドライバ回路を備えた試験ユニットであって、前記試験出力信号とその試験出
    力信号の複製バージョンとがそれぞれ別々のドライバ回路によってドライブされ
    る試験ユニットと、 前記メモリモジュールの挿入を受け入れるソケットを含む負荷ボードと を備え、前記負荷ボードは、前記試験出力信号とその試験出力信号の複製バージ
    ョンとをそれぞれの送信路を介して受け取るように構成され、かつ、それぞれの
    送信路を電気的に短絡させ、それにより前記送信路の接合点において前記送信路
    に関連する実効インピーダンスが前記別々のドライバ回路それぞれのインピダー
    スの約半分に低減されることを特徴とするメモリモジュールを試験する試験シス
    テム。
  2. 【請求項２】 前記試験ユニットが、少なくとも第２の試験出力信号とその
    第２の出力信号の複製バージョンとを生成するように構成され、前記第２の試験
    出力信号とその第２の出力信号の前記複製バージョンとがそれぞれ異なるドライ
    バ回路によってドライブされる請求項１に記載の試験システム。
  3. 【請求項３】 前記負荷ボードが、前記第２の試験出力信号とその第２の出
    力試験信号の複製バージョンとをそれぞれの追加送信路のセットを介して受け取
    るように構成され、それぞれの追加送信路が前記負荷ボード上で共に電気的に短
    絡される請求項２に記載の試験システム。
  4. 【請求項４】 前記ドライバ回路が前記メモリモジュールに試験信号をドラ
    イブするように構成された請求項１に記載の試験システム。
  5. 【請求項５】 前記試験ユニットが、電圧および／または電流を測定するた
    めの複数の計器を備える請求項１に記載の試験システム。
  6. 【請求項６】 前記負荷ボードがプリント回路板である請求項１に記載の試
    験システム。
  7. 【請求項７】 前記負荷ボードが、前記メモリモジュールの適用環境を電気
    的に模するための複数の抵抗器やコンデンサを備える請求項６に記載の試験シス
    テム。
  8. 【請求項８】 前記メモリモジュールがソケットに挿入されるように適合さ
    れ、前記ソケットが前記負荷ボード上に取り付けられた請求項７に記載の試験シ
    ステム。
  9. 【請求項９】 前記負荷ボードが複数のジャンパワイヤを備え、前記ジャン
    パワイヤそれぞれが、前記送信路の少なくとも２本を電気的に短絡させるように
    構成された請求項８に記載の試験システム。
  10. 【請求項１０】 前記ドライバ回路それぞれに連結された前記送信路のイン
    ピーダンスがほぼ５０オームである請求項９に記載の試験システム。
  11. 【請求項１１】 前記メモリモジュールが複数のスタティックランダムアク
    セスメモリ（ＳＲＡＭ）チップを備える請求項１に記載の試験システム。
  12. 【請求項１２】 前記メモリモジュールを電気的特性および機能について試
    験するように構成された請求項１に記載の試験ユニット。
  13. 【請求項１３】 複数のドライバ回路を備えた試験ユニット中でメモリモジ
    ュールの試験オペレーションで使用される信号であって、それぞれ別々のドライ
    バ回路によってドライブされる試験出力信号とその試験出力信号の複製バージョ
    ンとを生成し、 前記試験出力信号とその試験出力信号の複製とを負荷ボードでそれぞれの送信
    路を介して受け取り、前記メモリモジュールの挿入を受け入れるソケットを備え
    る前記負荷ボードが前記それぞれの送信路を電気的に短絡させ、それにより前記
    送信路の接合点において前記送信路に関連する実効インピーダンスを前記別々の
    ドライバ回路それぞれのインピダースの約半分に低減させることを特徴とするメ
    モリモジュールを試験する方法。
  14. 【請求項１４】 前記試験ユニットが、少なくとも第２の試験出力信号とそ
    の第２の出力信号の複製バージョンとを生成するように構成され、前記第２の試
    験出力信号とその第２の出力信号の複製バージョンとがそれぞれ異なるドライバ
    回路によってドライブされる請求項１３に記載の方法。
  15. 【請求項１５】 前記負荷ボードが、前記第２の試験出力信号とその第２の
    出力試験信号の複製バージョンとをそれぞれの追加送信路のセットを介して受け
    取るように構成され、前記それぞれの追加送信路が前記負荷ボード上で共に電気
    的に短絡される請求項１４に記載の方法。
  16. 【請求項１６】 前記ドライバ回路が前記メモリモジュールに試験信号をド
    ライブするように構成された請求項１３に記載の方法。
  17. 【請求項１７】 前記試験ユニットが、電圧および／または電流を測定する
    ための複数の計器を備える請求項１３に記載の方法。
  18. 【請求項１８】 前記負荷ボードがプリント回路板である請求項１３に記載
    の方法。
  19. 【請求項１９】 前記負荷ボードが、前記メモリモジュールの適用環境を電
    気的に模するための複数の抵抗器やコンデンサを備える請求項１８に記載の方法
    。
  20. 【請求項２０】 前記負荷ボードに前記ソケットが取り付けられ、前記メモ
    リモジュールがそのソケットに挿入されるように適合されている請求項１９に記
    載の方法。
  21. 【請求項２１】 前記負荷ボードが複数のジャンパワイヤを備え、前記ジャ
    ンパワイヤそれぞれが、前記送信路の少なくとも２本を電気的に短絡させるよう
    に構成された請求項２０に記載の方法。
  22. 【請求項２２】 前記ドライバ回路それぞれに連結された前記送信路のイン
    ピーダンスがほぼ５０オームである請求項２１に記載の方法。
  23. 【請求項２３】 前記メモリモジュールが複数のスタティックランダムアク
    セスメモリ（ＳＲＡＭ）チップを備える請求項１３に記載の方法。
  24. 【請求項２４】 前記試験ユニットが前記メモリモジュールを電気的特性お
    よび機能について試験するように構成された請求項１３に記載の方法。
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