JP3699127B2 - Ｊｔａｇ論理を搭載した差し込みカードを用いる、バスのｊｔａｇ試験 - Google Patents

Description

発明の背景
発明の分野
この発明は、ＪＴＡＧを用いるプリント回路（ＰＣ）基板上のバスを試験する装置と方法に関する。
従来の技術の説明
たとえば、ＰＣカード上の回路を試験する、よく知られた方法は、国際合同試験活動部会（Joint Test Action Group）（ＪＴＡＧ）のＩＥＥＥ１１４９．１境界走査標準に述べられているので、これを引用例としてここに示す。この標準を実現する一例は、シフトレジスタをいもづる式に（daisy-chained）接続して集積回路構成要素の周辺に電路を形成し、直列に境界走査試験を行うように構成要素（たとえば、集積回路）を設計することである。
ＪＴＡＧを用いる境界走査試験の一般的な考え方は、多数の集積回路（ＩＣ）を通して直列データをシフトインしてＰＣカード上の回路をシミュレートし、またＰＣカードの回路からＩＣ入力信号を抜き取ることである。ＰＣカードの相互接続の形と論理機能（すなわち、ＰＣカード上のＪＴＡＧ出力信号と別のところのＪＴＡＧ入力との間の）は知られているので、主試験回路は戻ったデータと予想される結果（すなわち、既知の回路の機能とＰＣカードとの相互接続による結果）とを比較することができる。言い換えると、試験する回路に直列データ入力を与えると、ＰＣカードの相互接続が正しく、かつＪＴＡＧのデータ源と抜き取り点との間の任意の回路が正しく機能している場合は、既知の出力が得られる。また直列試験は、ＪＴＡＧを組み込む集積回路の入力および出力ピンとバッファを試験する。それは、これらがＪＴＡＧ出力とＪＴＡＧ入力抜き取り点との間にあるからである。
主試験回路に戻ったデータストリームが予想と異なる場合は、ＰＣカード上の相互接続路が開いているか、他の信号と短絡しているか、または分析対象のＪＴＡＧ出力からＪＴＡＧ入力までの路上の論理に何か動作不良がある。データストリーム内の偏りをウエアの制御の下で注意して分析すれば、ＰＣカード内の動作不良を除くことができる。
ＰＣカード上のバスの分岐や一部を試験することが望ましいこともある。たとえば、装置の設計を試験するとき、基板上に短絡回路や開回路がないかを試験することが重要なことが多い。これは、密接して並べられたピンが隣のピンと、はんだ橋を形成することがあるからである。また、はんだ忘れやはんだ不良がある場合は開回路ができる。
しかし、試験するバスの一部が、たとえばメモリスロット内で終わって、バスが閉回路にならないことがある。この場合は、試験するバスの一部にＪＴＡＧ回路がないので、バスのＪＴＡＧ試験ができない。この問題が起こるのは、たとえばメモリスロット内にメモリカードが差し込まれていないときや、スロットに差し込まれたメモリカードがＪＴＡＧ試験機能を持たないときである。たとえば、標準の単一インライン・メモリモジュール（ＳＩＭＭ）や二重インライン・メモリモジュール（ＤＩＭＭ）は、ＪＴＡＧ試験機能を持たない。
この問題を解決する１つの方法は、「ベッド・オブ・ネイルス（bed of nails）」試験器を用いることである。これは特注設計であって、ＰＣカード上の、空きスロット内で終わるバスの部分を試験する装置である。しかし、このようなベッド・オブ・ネイル試験器は価格が数千ドルもするので、多くの場合は高価すぎる。さらに、特定のＰＣカードをベッド・オブ・ネイルス試験器に取り付ける特注の試験取り付け具は、製作に時間がかかり、またＰＣカード設計の原型段階では使用することができない。したがって、コンピュータシステムなどのバスを試験するための高価でない装置と方法が必要である。
発明の概要
ＪＴＡＧを用いる、回路板上の点の間の接続を試験する装置は、ＪＴＡＧを用いて試験する回路を含む集積回路を備える。回路板上のバスは接続ピンを備え、複数の差し込み周辺または拡張スロットは、バスのこれらのピンと電気的に結合する。さらに、差し込みＪＴＡＧ試験カードは、差し込みスロットの１個と係合して電気的に接続する。試験カードは、試験カードと係合する差し込みスロットを経て試験信号をバスのピンに送るＪＴＡＧ試験回路を備える。最後に、この装置は、回路板上のバスにつながるＪＴＡＧ試験回路を備える。試験カードが出力する試験信号は、ＪＴＡＧ試験回路が受信して、回路板上の点の間の接続が完全かどうか試験する。１つの好ましい実施の形態では、ＪＴＡＧ試験回路は、第２差し込みスロットと係合する第２ＪＴＡＧ試験カードを備える。別の好ましい実施の形態では、ＪＴＡＧ試験回路は、回路板上でのＪＴＡＧ試験機能を持つ集積回路チップを備える。
別の形態では、この発明は、差し込みスロットとインターフェースする母板上のバス接続を試験する方法である。この方法は、境界走査レジスタなどのＪＴＡＧ試験構成要素を備える差し込み試験カードを形成するステップを含む。この試験カードは、差し込みスロットに差し込む形になっている。またこの方法は次のステップを含む。すなわち、試験カードを差し込みスロットに差し込み、データビットを含む試験ベクトルを境界走査レジスタにシフトインし、試験ベクトルデータビットを境界走査レジスタから差し込みスロットを経てバス接続により出力し、出力試験ベクトルデータビットをバス接続により受信し、ＪＴＡＧ境界走査レジスタを経て試験ベクトルデータビットを捕らえ、境界走査レジスタからの試験データをＪＴＡＧ試験器にシフトインし、受けた出力試験ベクトルデータビットと所定の出力パターンとを比較してバス接続内の動作不良を識別する。この方法の好ましい１つの実施の形態では、生成し、係合し、シフトし、出力し、受信し、比較するステップは、母板上のバススロット接続の組毎に繰り返す。
さらに別の形態では、この発明は、母板上の差し込みスロットとインターフェースするバス接続を試験する装置である。この装置は、母板と、母板上の差し込みスロットとインターフェースする接続を持つバスと、差し込み試験カードを備える。さらに差し込み試験カードは、境界走査レジスタと、この境界走査レジスタにつながるコネクタ部を備える。コネクタ部は、差し込みスロットと係合し、バス接続と境界走査レジスタの間を連絡する。また差し込み試験カードは、ＴＡＰコントローラと命令レジスタを含む境界走査制御回路を備える。
さらに別の形態では、この発明は、母板上の少なくとも１個の差し込みスロットとインターフェースする多重バス接続を試験する装置である。多重バス接続は、母板上のＪＴＡＧ試験回路と電気的に連絡しない。この装置は、母板と、母板上の少なくとも１個の差し込みスロットとインターフェースする接続を持つバスと、差し込みスロットと係合して差し込み試験カード上のＪＴＡＧ試験回路とバス接続との間を電気的に連絡する少なくとも１枚の差し込み試験カードを備える。１つの好ましい実施の形態では、差し込み試験カード上のＪＴＡＧ試験回路は、境界走査レジスタと、ＴＡＰコントローラと、命令レジスタを備える。
別の形態では、この発明は、差し込み周辺または拡張スロットとインターフェースする母板上のバス接続を試験するのに用いるＪＴＡＧ差し込み試験カードである。この試験カードは、差し込み周辺または拡張スロットと係合するコネクタ部と、境界走査レジスタと、コネクタからの信号を境界走査レジスタの入力として与える入力路を形成する入力バスを備える。さらに差し込みカードは、コネクタからの出力信号をコネクタおよび境界走査制御回路に与える出力バスを備える。境界走査制御回路は、ＴＡＰコントローラと命令レジスタを備える。
【図面の簡単な説明】
図１は、差し込みメモリと入出力（Ｉ／Ｏ）スロットに接続するバスを含むコンピュータシステムの簡単なブロック図である。
図２は、この発明に従って製作し、ＪＴＡＧバッファ回路だけを含む二重インライン・メモリモジュール（ＤＩＭＭ）差し込みカードの片側を示す平面図である。
図３は、図２のＤＩＭＭ差し込みカード上に実現した境界走査試験バッファの１つを示すブロック図である。
図４Ａと図４Ｂは、図３の境界走査レジスタの内部要素を詳細に示す。
図５は、バス接続の反対側のカードの後ろ側にＪＴＡＧ接続を形成した、差し込みカードの１つの実施の形態を示す。
図６は、母板の試験中に接続される多重差し込みカードを示す。
図７は、この発明の試験装置を示す。
発明の詳細な説明
図１は、コンピュータシステム１００を示す簡単なブロック図である。コンピュータシステム１００は、マイクロプロセッサ１１０を備え、マイクロプロセッサ１１０は、システムバス１３０を経て、バスブリッジ１２０とダイナミック・ランダムアクセスメモリ・コントローラ（ＤＲＡＭ）１４０につながる。１つの優れた実施の形態では、マイクロプロセッサ１１０は、Ｐ６マイクロプロセッサであり、バスブリッジ１２０は、Ｐ６対ＰＣＩブリッジである。Ｐ６対ＰＣＩブリッジ１２０は、周辺要素相互接続（ＰＣＩ）バス１７０を経てディスクドライブ１５０と差し込み入出力スロット１６０につながる。ＤＲＡＭコントローラ１４０は、メモリバス１９５を経て第１差し込み二重インライン・メモリモジュール（ＤＩＭＭ）スロット１８０と第２差し込みＤＩＭＭスロット１９０に接続する。コンピュータシステム１００の動作中は、ＤＲＡＭを搭載したＤＩＭＭ（図１に示さず）をスロット１８０と１９０に差し込む。図１の実施の形態ではＤＩＭＭ差し込みカードを示したが、単一インライン・メモリモジュール（ＳＩＭＭ、図示せず）も、この発明の教示に従って用いることができる。
製造段階で、集積回路の各構成要素だけでなく、回路チップの間およびＪＴＡＧ境界走査試験を用いる全てのバス上の各点の間の接続を試験できることが望ましい。しかし、１個以上の差し込みスロットが空のため、またはＪＴＡＧ互換性を持つモジュールを含んでいないために、或る接続バス上の点の間の多くの接続を試験することが困難なことがある。
特定して言うと、図１に示すように、差し込み入出力スロット１６０と差し込みＤＩＭＭスロット１８０および１９０が空であって、ＰＣＩバス１７０とメモリバス１９５が開接合で終わる場合がある。この場合は、ＪＴＡＧを用いてＰＣＩバス１７０またはメモリバス１９５の線を試験するための閉回路がない。さらに、差し込みスロット１６０、１８０、１９０は、ＪＴＧ互換性のないモジュールを含んでいて、スロット１６０、１８０、１９０とＰＣＩバス１７０、１９５の部分を、ＪＴＡＧを用いて試験することができない場合がある。
このように、ＪＴＡＧを用いてＰＣＩバス１７０とメモリバス１９５上の各接続を試験しまたＤＩＭＭスロット１８０、１９０を試験する高価でない効率的な装置と方法を提供するため、試験のためのＪＴＡＧ互換性が必要な各スロット内に、特殊な形の差し込みモジュール２００（図２を参照）を挿入する。
図２に示すように、差し込みＪＴＡＧ試験カード２００は、差し込みコネクタ２１０を備える。これは、たとえばメモリバス１９５（またはＰＣＩバス１７０）と多重ピンで接続する。各スロット１６０、１８０、１９０用の各ＪＴＡＧ試験カードは、各スロット１６０、１８０、１９０用の特有のコネクタを持つ。さらに差し込みＪＴＡＧ試験カード２００は、複数のＪＴＡＧ試験バッファ２３０とのＪＴＡＧ試験インターフェース２２０を備える。図２に示すように、ＪＴＡＧ試験バッファ２３０を用いて、試験対象のバス（たとえば、メモリバス１９５またはＰＣＩバス１７０）の各信号ピンに接続する。１つの好ましい実施の形態のＪＴＡＧ試験バッファ２３０は、テキサス・インスツルメント社製のモデル番号ＳＮ７４ＡＢＴ８２４５という８進バストランシーバに内蔵するＪＴＡＧ境界走査論理を持つ。この８進バストランシーバは、８個のＪＴＡＧ双方向試験バッファを２グループ備え、各グループは出力可能を共有する。
差し込みカード２００は、メモリを含まない。特定の応用で必要があればメモリやその他の回路をカード２００上に設けることができるが、むしろ差し込みカード２００は、ＪＴＡＧ試験回路を完成させるためだけに用いるものであり、カード２００は、ＪＴＡＧ試験回路以外の機能性を持たない。このようにＪＴＡＧ試験回路２００を差し込みスロット１６０、１８０、１９０の１個以上に挿入することにより、バス１７５と１９０を費用をかけずに試験することができる。特注設計で数千ドルもかけて製作するベッド・オブ・ネイルス試験器に比べて、この発明のコストは、はるかに低い。
試験中は、１枚以上の差し込みカード２００を受信差し込みスロットに挿入して、試験する多重コンピュータシステム上のバスの試験回路として何度も用いることができる。
差し込みカード２００を用いて、ＪＴＡＧ試験用に構成したバス（たとえば図１に示すＰＣＩバス１７０）のバス接続を試験する場合は、ＪＴＡＧデータと命令をＪＴＡＧ試験回路内のデータおよび命令境界走査レジスタ（図３と図４を参照）にシフトインする特有の線がすでに設けられている。しかし、差し込みＪＴＡＧ試験カード２００を接続して、通常はＪＴＡＧ用に構成されていないバス（たとえば、ＩＳＡバスや、通常のメモリバスや、使用可能なＪＴＡＧインターフェースを持たないＰＣＩバス）を試験する場合は、データと命令をＪＴＡＧデータおよび命令シフトレジスタにシフトインできるように、図５と図６に示すような特殊なコネクタにより特殊なＪＴＡＧ線をカード２００に接続しなければならない。
図５は、差し込みカード２００の１つの実施の形態を示す略図で、バス接続の反対側のカードの縁にＪＴＡＧ接続を設ける。４本のＪＴＡＧ線が、ＪＴＡＧ試験バッファ２３０に接続する。すなわち、モード選択（ＴＭＳ）線２４０と、クロック（ＴＣＫ）線２４２と、データ入力（ＴＤＩ）線２４４と、選択リセット（ＴＲＳＴ＊）線２４６である。ＴＭＳ線２４０とＴＣＫ線２４２とＴＲＳＴ＊線２４６は、並列に各バッファ２３０に接続し、ＴＤＩ線２４４は試験バッファ２３０を通して直列に（すなわち、いもづる式に）接続する。これは、この技術で知られている。５番目のＪＴＡＧデータ出力（ＴＤＯ）線２４８は、最後のバッファ２３０からの出力データを返す。入力線２４０、２４２、２４４、２４６は、入力コネクタ２５０を経て図５のカード２００に接続する。また入力線であるＴＭＳ線２４０とＴＣＫ線２４２とＴＲＳＴ＊線２４６は、ＪＴＡＧ出力コネクタ２５２に接続し、ＴＤＯ線２４８もＪＴＡＧ出力コネクタ２５２に接続する。バスコネクタ２５６とＪＴＡＧ試験バッファ２３０の入出力ピンは、並列バス２５４により相互に接続する。
図６は、試験中の母板６００の多重差し込みカードの接続を示す。図６に示すようにＪＴＡＧ試験線は、バス接続ではなくカード２００の後ろ側に接続する。それは、図の応用では、バスがＪＴＡＧ試験線を含まないか、またはバスが含むＪＴＡＧ試験線は、母板の走査チェーンといもづる式に接続されていないからである。
図３は、ＳＮ７４ＡＢＴ８２４２５の機能ブロック図である。図３は、図２の走査試験バッファ２３０を形成するのに用いることのできる市販のＩＣの内部回路を示す。図３に示すように、バッファ２３０は１個の境界走査レジスタ３００と、８個の双方向バッファチャンネル３１０（図３にはバッファチャンネル３１０を１個だけ示す）を備える。各双方向チャンネルバッファ３１０は、Ａバスの１ビット（図３の左側に示す）とＢバスの対応するビット（図３の右側に示す）との間を相互に接続する。図３には、Ａバスの第１ビット（Ａ１）とＢバスの第１ビット（Ｂ１）との間を相互に接続する双方向チャンネルバッファ３１０だけを示す。他の７個のチャンネルバッファ（図示せず）は、ビットＡ２とＢ２、ビットＡ３とＢ３、ビットＡ４とＢ４、ビットＡ５とＢ５、ビットＡ６とＢ６、ビットＡ７とＢ７、ビットＡ８とＢ８を相互に接続する。各チャンネルバッファ３１０は、それぞれの入力バッファ３１２および３１８と、それぞれの出力バッファ３１４および３１６を備える。出力バッファ３１４および３１６は、高インピーダンス状態の３状態バッファであって、通常モードではＡＮＤゲート３２０の出力可能Ａ（ＯＥＡ）とＡＮＤゲート３２２の出力可能Ｂ（ＯＥＢ）により、それぞれ制御され、ＪＴＡＧ試験モードでは、ＪＴＡＧ境界走査出力セル（ＯＵＴ ＣＥＬＬ）３２４および３２６により、それぞれ制御される。
ＡＮＤゲート３２０は、バッファ３３０を経てアクティブ低出力可能（ＯＥ）線３２８から第１反転入力を受ける。境界走査レジスタ３００内のＪＴＡＧ境界走査入力セル（ＩＮ ＣＥＬＬ）３３２は、バッファ３３０の出力に接続して出力可能線３２８の状態を監視する。ＡＮＤゲート３２０の第２非反転入力は、バッファ３３６を経て方向（ＤＩＲ）線３３４から与えられる。境界走査レジスタ３００内のＪＴＡＧ境界走査入力セル３３８は、バッファ３３６の出力に接続し、方向線３３４の状態を監視する。ＡＮＤゲート３２２は、バッファ３３０を経て出力可能線３２８から反転入力を受け、またバッファ３３６を経て方向線３３４から反転入力を受ける。したがってバッファ２３０の本来の使用目的は、線３３４のＤＩＲ信号の状態に従って、ＡＮＤゲート３２０と３２２からのＯＥＡ信号とＯＥＢ信号の一方だけを一時に活動状態にすることであることが分かる。好ましい実施の形態では、出力可能線３２８と方向線３３４は高なので、走査試験バッファ２３０がＪＴＡＧ試験モードでないときは、８進バッファの１６個の入出力ピンは、高インピーダンスモードであり、試験中のバスに影響しない。ここで説明するＪＴＡＧモードでは、出力可能線３２８と方向線３３４とＡＮＤゲート３２０および３２２は用いず、各バッファは、ＪＴＡＧ出力セル３２４および３２６だけによって制御される。
８チャンネルは、それぞれ、境界走査レジスタ３００内のＡバス側のＪＴＡＧ入力セル３４０と、Ａ側のＪＴＡＧ出力セル３４２と、Ｂ側のＪＴＡＧ入力セル３４６と、Ｂ側のＪＴＡＧ出力セル３４８によって制御される。これについては、後で図４Ａと図４Ｂに関して詳細に説明する。
境界走査レジスタ３００は、データビットと令名ビットを受ける。これらは、従来のＪＴＡＧ試験回路の制御の下に、境界走査レジスタ３００にシフトインしてよい。特定して言うと、境界走査レジスタ３００を制御するＪＴＡＧ試験回路は、バイパスレジスタ３５０と、境界制御レジスタ３５５と、命令レジスタ３６０と、ＴＡＰコントローラ３６５を備える。レジスタ３５０−３６０は、バッファ３７１を経て線３７０の試験データ入力（ＴＤＩ）を受ける。ＴＡＰコントローラ３６５は、バッファ３７３を経て線３７２の試験モード選択（ＴＭＳ）信号を受け、またバッファ３７５を経て線３７４の試験クロック（ＴＣＫ）信号を受ける。ＴＡＰコントローラ３６５は、命令レジスタ３６０と、境界制御レジスタ３５５と、バイパスレジスタ３５０に制御出力を与える。
境界走査レジスタ３００の出力は、３入力マルチプレクサ３８０の第１入力に入り、バイパスレジスタ３５０と境界制御レジスタ３５５の出力は、マルチプレクサ３８０の第２および第３入力に入る。命令レジスタ３６０は、マルチプレクサ３８に選択出力を与える。マルチプレクサ３８０の出力は、２対１マルチプレクサ３８５の第１入力に入り、命令レジスタ３６０の出力は、マルチプレクサ３８５の第２入力に入る。ＴＡＰコントローラは、マルチプレクサ３８５に選択入力を与え、またマルチプレクサ３８５の出力に接続する試験データ出力バッファ３９０に３状態入力を与える。出力バッファ３９０の出力は、線３９２のＴＤＯ信号である。
図３の回路を用いてＪＴＡＧ試験を行う方法は、当業者によく知られている。たとえば、適当な試験ベクトルをシフトインするのに用いる方法の説明は、上述のＩＥＥＥ１１４９．１ ＪＴＡＧ境界走査標準を参照のこと。
図４Ａと図４Ｂは、境界走査レジスタ３００の入力セルと出力セルの詳細な機能ブロック図を示す。特に入力セル３４０を図４Ａに示し、出力セル３４８を図４Ｂに示す。他の入力セルと出力セルの構成は同じである。
図４Ａに示すように、例示の入力セル３４０は、境界走査チェーンから第１入力（０）を受ける２対１マルチプレクサ４００を備える。すなわち、第１入力は境界走査レジスタ３００内の前の入力セルまたは出力セルの出力を受けるか、または図３のバッファ３７０からＴＤＩ入力を受けるように接続する。マルチプレクサ４００の第２入力（１）は、入力バッファ３１２の出力を受ける。他のセル（図示せず）は、境界走査チェーンからと各入力バッファから、対応する入力を受ける。
マルチプレクサ４００の選択入力（Ｓ）は、図３のＴＡＰコントローラ３６５が生成するＣＡＰＴＵＲＥ＿ＤＲ信号により制御される。ＣＡＰＴＵＲＥ＿ＤＲ信号が活動状態のときは、マルチプレクサ４００は、入力バッファ３１２の出力を選択する。ＣＡＰＴＵＲＥ＿ＤＲ信号が活動状態でないときは、マルチプレクサ４００は、境界走査チェーンからの入力を選択する。
マルチプレクサ４００の出力は、フリップフロップ４０２のデータ入力（Ｄ）に入る。フリップフロップ４０２は、ＴＡＰコントローラ３６５（図３）が生成するデータレジスタ・クロック（ＤＲ＿ＣＬＫ）信号によりクロックされる。フリップフロップ４０２の出力（Ｑ）は、入力セル３４０のシフト出力として出力され、境界走査チェーン内の次のセルのシフト入力として入るか、または、その入力セルが境界走査チェーン内の最後のセルの場合は、境界走査レジスタ３００のデータ出力として図３のマルチプレクサ３８０に入る。境界走査シフト動作中は、マルチプレクサ４００の選択入力に入るＣＡＰＴＵＲＥ＿ＤＲ信号は、活動状態でないので、フリップフロップ４０２は、他の入力セルと出力セルを含む境界走査シフトレジスタの一部として接続する。
さらに図４Ａに示すように、入力バッファ３１２の出力は、次の図４Ｂで説明する出力セル３４８の入力として入る。
図４Ｂに示すように、例示の出力セル３４８は、第１入力（０）と第２入力（１）と選択入力（Ｓ）と出力を持つ入力マルチプレクサ４２０を備える。第１入力は、境界走査レジスタ３００内の前の入力セルまたは出力セルの出力を受け、または図３のバッファ３７０からＴＤＩ入力を受ける。第２入力は、入力バッファ３１２（図４Ａ）の出力を受ける。選択入力は、上述のＣＡＰＴＵＲＥ＿ＤＲ信号により制御される。
入力マルチプレクサ４２０の出力は、これも上述のＤＲ＿ＣＬＫ信号によりクロックされるフリップフロップ４２２のデータ入力（Ｄ）に入る。フリップフロップ４２２のデータ出力（Ｑ）は、ラッチ４２４のデータ入力に入る。ラッチ４２４は、ラッチ可能制御入力を持ち、図３のＴＡＰコントローラ３６５が生成するＵＰＤＡＴＥ＿ＤＲ信号によって制御される。ＵＰＤＡＴＥ＿ＤＲ信号は、ＴＭＳ信号線３７２（図３）を経て受ける更新命令に応じて、ＴＡＰコントローラ３６５により活動状態になる。
またフリップフロップ４２２のデータ出力は、出力セル３４８のシフト出力として出る。これは境界走査チェーン内の次のセルのシフト入力となるか、またはその出力セルが境界走査チェーン内の最後のセルの場合は、境界走査レジスタ３００のデータ出力として図３のマルチプレクサ３８０に入る。
出力セル３４８は、第１入力（０）と第２入力（１）と選択入力（Ｓ）と出力を持つ出力マルチプレクサ４２６をさらに備える。出力マルチプレクサ４２６の第１入力は、入力バッファ３１２の出力（図４Ａ）を受ける。出力マルチプレクサ４２６の第２入力は、ラッチ４２４のデータ出力を受ける。選択入力は、ＴＭＳ線３７２に試験モード命令を受けると、これに応じてＴＡＰコントローラ３６５が生成するＴＥＳＴ＿ＭＯＤＥ信号を受ける。ＴＥＳＴ＿ＭＯＤＥ信号が活動状態でないときは、バッファ３１２の出力（図４Ａ）が、出力マルチプレクサ４２６の出力となり、出力バッファ３１６（これも図３と図４Ｂに示す）の入力に入る。ＴＥＳＴ＿ＭＯＤＥ信号が活動状態のときは、ラッチ４２４の出力が出力マルチプレクサ４２６の出力となり、出力バッファ３１６に入る。
図３の出力バッファ３１４および３１６は、出力セル３２６および３２４からの信号によりそれぞれ使用可能になる。出力セル３２６および３２４は図４Ｂに示すものと同様であるが、異なるところは、セル３２４および３２６の出力は、それぞれの出力バッファ３１６および３１４の高インピーダンス制御入力に接続することである。さらに、セル３２６および３２４の入力は、それぞれＯＥＡおよびＯＥＢ（出力可能Ａおよび出力可能Ｂ）から来る。
この発明の好ましい実施の形態におけるＳＮ７４ＡＢＴ８２４５バッファ２３０では、入力セル３４０と出力セル３４８は、次のように境界走査シフトレジスタに接続する。すなわち、試験データ入力（ＴＤＩ）信号３７０は、入力バッファ３７１からＯＥＢ出力セル３２４に入り、次にＯＥＡ出力セル３２６に入り、次にＤＩＲ入力セル３３８に入り、次にＯＥ入力セル３３２に入り、次にＢ側入力セル（Ｂ８、Ｂ７、Ｂ６、Ｂ５、Ｂ４、Ｂ３、Ｂ２、Ｂ１）に入り、次にＢ側出力セル（Ｂ８、Ｂ７、Ｂ６、Ｂ５、Ｂ４、Ｂ３、Ｂ２、Ｂ１）に入り、次にＡ側入力セル（Ａ８、Ａ７、Ａ６、Ａ５、Ａ４、Ａ３、Ａ２、Ａ１）に入り、次にＡ側出力セル（Ａ８、Ａ７、Ａ６、Ａ５、Ａ４、Ａ３、Ａ２、Ａ１）に入り、次にマルチプレクサ３８０とマルチプレクサ３８５と出力バッファ３９０を経て試験データ出力（ＴＤＯ）信号として出る。
ＳＮ７４ＡＢＴ８２４５集積回路内のＪＴＡＧ試験論理は、図４Ａと図４Ｂに示すものより複雑であるが、簡単のために境界走査試験に必要な機能だけを示す。またＳＮ７４ＡＢＴ８２４５集積回路は、使うことはできるがここに説明する発明の実現には必要ない、他のＪＴＡＧ機能を支援する論理を含む。
この発明が提供する試験動作では、境界走査レジスタ３００にシフトインされたデータは、ＡバスとＢバスに接続する各出力セル３４２、３４８、３２６、３２４内のラッチ４２４と、制御されて第２入力（１）を選択する出力マルチプレクサ４２６と、各出力セル３４２、３４８に接続する出力バッファ３１４および３１６にラッチされ、出力セル３２６、３２４により使用可能になって、バッファ２３０のピンに接続する試験中のバスはバッファ２３０からの選択されたデータにより駆動される。バス上のデータは、試験中のバスに接続する他の論理が受け、予想されるデータと比較して、試験中のバス上の各ピンが正しく駆動されたかどうか決定する。
逆に、出力バッファ３１４、３１６が使用不能のときは、試験中のバスを他の論理により駆動することができる。この場合は、試験中のバス上のデータは、入力バッファ３１２、３１８を経て受け、各フリップフロップ４０２に捕らえる。その後で、受けたデータを境界走査レジスタ３００からＴＤＯ線にシフトアウトする。ＴＤＯ線上の直列の出力データは、ＪＴＡＧ主試験回路（図７を参照）が受け、予想されるデータと比較して、試験中のバスが正しく機能しているかどうか決定する。
このようにして、境界走査レジスタ３００内のＪＴＡＧ回路を含む差し込みカード２００は、他の方法ではＪＴＡＧ環境で試験できないＰＣＩバス１７０とメモリバス１９５の各部を試験する、高価でない効率的な装置と方法を提供する。
動作を説明すると、図７の略図に示すように、ＪＴＡＧ命令およびデータは、ＪＴＡＧ主試験回路７００から、母板６００上のＪＴＡＧ回路（図７に示さず）と第１および第２ＤＩＭＭカード２００上のＪＴＡＧ回路（これも図７に示さず）の中の命令およびデータレジスタにシフトインされる。データと命令は、コネクタ７０５、ケーブル７１０、コネクタ７１５、コネクタ４２０、ケーブル７２０、コネクタ７２５、コネクタ７３０、ケーブル７３５、コネクタ７４０、コネクタ７４５、ケーブル７５０を経て、各レジスタにシフトインされる。図７に示すように、コネクタ７１５は、母板６００の端にある相コネクタ４２０と係合し、コネクタ７２５、７３０、７４０、７４５は、差し込みカード２００の端にある各相コネクタと係合する。１つの優れた実施の形態では、コネクタ７２５、７３０、７４０、−交互にオスとメスのコネクタ（たとえば、ケーブル７２０のコネクタ７２５はオスコネクタ、ケーブル７３５のコネクタ７３０はメスコネクタ、など）であって、１つ以上の差し込みカード２００をバイパスすることができる（たとえば、空のスロットがある場合）。たとえば、スロット１８０と１９０が共に空の場合は、ケーブル７２０のコネクタ７２５をケーブル７５０のコネクタ７４５と直接係合させて、ＪＴＡＧ試験を支援する回路をできるだけ多く試験するよう、ＪＴＡＧ主試験回路を容易に接続することができる。
該当するデータをＪＴＡＧレジスタにシフトインした後、データを接続点に与え、その接続点につながる他の位置のＪＴＡＧ回路がこれを受ける。たとえば、第１差し込みカード２００（スロット１８０と係合する）は、バス１９５（図１を参照）にデータを出力し、これを、たとえばＤＲＡＭコントローラ１４０が受ける。ＤＲＡＭコントローラ１４０内のＪＴＡＧ回路（図示せず）は、バス１９５のデータを読み、コネクタ７１５を経て、これをＪＴＡＧ主試験回路７００に戻して確認する。
この発明の好ましい実施の形態について詳細に説明したが、この発明の精神と本質的な特徴から逸れることなく、これをいろいろ修正できることは当業者に明らかである。たとえば、ＪＴＡＧ差し込み試験カード２００を実現するのに、ここに説明したＳＮ７４ＡＢＴ８２４５以外の高価でない試験回路を用いることができる。したがって上の説明は例示であって制限的なものではなく、この発明の範囲の解釈は、請求の範囲だけに従うものとする。

Claims (8)

1. ＪＴＡＧを用いる回路板（６００）上のポイント間接続を試験する装置であって、前記装置は、
   ＪＴＡＧを用いて試験する回路を含む回路板と、
   回路板上のバスと、バスは、接続ピンを含み、
   バスの接続ピンと電気的に結合する１又はそれ以上の差し込み周辺または拡張スロット（１６０，１８０，１９０）と、
   前記スロットの１つと係合して電気的に接続する差し込みＪＴＡＧ試験カード（２００）であって、前記試験カードは、前記試験カードと係合した前記スロットを経て試験信号をバスの接続ピンに送るＪＴＡＧ試験バッファ回路（２３０）を含む差し込みＪＴＡＧ試験カードと、
   回路板上のバスに連通するＪＴＡＧ試験回路（７００）と、
   を含み、前記試験カードから出力する試験信号は、回路板上のポイント間接続の完全性を試験するＪＴＡＧ試験回路により受信される前記装置。
2. ＪＴＡＧ試験回路（７００）は、第２のスロットと係合する第２のＪＴＡＧ試験カードを含む請求項１記載の前記装置。
3. ＪＴＡＧ試験回路（７００）は、回路板上でのＪＴＡＧ試験相互性を持つ集積回路チップを含む請求項１または２記載の前記装置。
4. 試験カード（２００）上のＪＴＡＧ試験バッファ回路（２３０）は、境界走査レジスタ（３００）、ＴＡＰコントローラ（３６５）および命令レジスタ（３６０）を含む請求項１から３のいずれかに記載の前記装置。
5. 試験カード（２００）は、前記バスの接続と離れて位置する試験カードの一端で補足接点を含み、バスに連通するＪＴＡＧ試験回路（７００）は、補足接点と回路板の間で接続されたＪＴＡＧ試験ケーブルを経て補足接点に接続される請求項１から４のいずれかに記載の前記装置。
6. 差し込みスロット（１６０，１８０，１９０）とインターフェースする母板上のバス接続を試験する方法であって、前記方法は、
   境界走査レジスタ（３００）を含むＪＴＡＧ試験バッファ回路（２３０）を有する差し込み試験カード（２００）を提供する段階と、前記試験カードは、差し込みスロットに差し込むように形成され、
   前記試験カードを差し込みスロットに差し込む段階と、
   データビットを有する試験ベクトルを境界走査レジスタ（３００）にシフトインする段階と、
   差し込みスロットを経てバス接続により境界走査レジスタから試験ベクトルのデータビットを出力する段階と、
   バス接続を経て出力された試験ベクトルのデータビットを受ける段階と、
   受けた試験ベクトルのデータビットを所定の出力パターンと比較してバス接続の動作不良を識別する段階と、
   を含む前記方法。
7. 前記提供する段階、差し込む段階、シフトする段階、出力する段階、受ける段階および識別する段階は、差し込みスロット（１６０，１８０，１９０）とインターフェースする母板上の各バス接続毎に繰り返す請求項６記載の前記方法。
8. 差し込みバススロット（１６０，１８０，１９０）とインターフェースする回路板上のバス接続を試験するのに用いるＪＴＡＧ差し込み試験カード（２００）であって、前記試験カードは、
   差し込みバススロットと係合する第１のコネクタ部と、
   ＪＴＡＧデータ入力／出力線およびＪＴＡＧ制御線とインターフェースする第２のコネクタ部と、
   第１のコネクタ部と電気的に連通し前記バススロットにデータを送り又は前記バススロットからデータを受ける複数のバストランシーバを含むＪＴＡＧ試験バッファ（２３０）を有する集積回路であって、集積回路は、さらに第２のコネクタ部から直列データおよび制御信号を受け、ＪＴＡＧデータ入力／出力線と前記バストランシーバの間でデータを伝送し前記バススロットを試験するＪＴＡＧ試験回路として集積回路を動作させるＪＴＡＧインターフェースを含み、集積回路は、その主機能に従って動作するのではなくＪＴＡＧ試験装置として動作する集積回路と、
   を含む前記試験カード。

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