JPH11500831A - Ｊｔａｇ論理を搭載した差し込みカードを用いる、バスのｊｔａｇ試験 - Google Patents

Abstract

(57)【要約】 差し込みＪＴＡＧ試験カード（２００）であって、周辺スロット（１６０、１８０、１９０）に接続するバス部（１７０、１９５）にＪＴＡＧ試験データを送るのに用いてよいＪＴＡＧ境界走査回路（２３０）を備える。１枚以上のＪＴＡＧ差し込み試験カード（２００）を用いて、周辺差し込みスロット内で終わるバス（１７０、１９５）上の点の間の接続の完全性を確認することができる。１つの優れた実施の形態では、差し込みＪＴＡＧ試験カード（２００）は、二重インライン・メモリモジュール（ＤＩＭＭ）または単一インライン・メモリモジュール（ＳＩＭＭ）をシミュレートし、これらのモジュールは、走査試験バッファ回路（２３０）を含むが実際にはメモリチップを含まないので、高価でない差し込みカード（２００）を用いて、多重の母板（６００）のＪＴＡＧ試験を製造段階で行うことができる。特に好ましい１つの実施の形態では、たとえばＳＮ７４ＡＢＴ８２４５などのＪＴＡＧ境界走査バッファ回路（２３０）を、本来のインターフェース回路としてではなく試験回路として用いる。

Description

【発明の詳細な説明】 ＪＴＡＧ論理を搭載した差し込みカードを用いる、バスのＪＴＡＧ試験 発明の背景 発明の分野 この発明は、ＪＴＡＧを用いるプリント回路（ＰＣ）基板上のバスを試験する 装置と方法に関する。従来の技術の説明 たとえば、ＰＣカード上の回路を試験する、よく知られた方法は、国際合同試 験活動部会(Joint Test Action Group)（ＪＴＡＧ）のＩＥＥＥ１１４９．１境 界走査標準に述べられているので、これを引用例としてここに示す。この標準を 実現する一例は、シフトレジスタをいもづる式に(daisy-chained)接続して集積 回路構成要素の周辺に電路を形成し、直列に境界走査試験を行うように構成要素 （たとえば、集積回路）を設計することである。 ＪＴＡＧを用いる境界走査試験の一般的な考え方は、多数の集積回路（ＩＣ） を通して直列データをシフトインしてＰＣカード上の回路をシミュレートし、ま たＰＣカードの回路からＩＣ入力信号を抜き取ることである。ＰＣカードの相互 接続の形と論理機能（すなわち、ＰＣカード上のＪＴＡＧ出力信号と別のところ のＪＴＡＧ入力との間の）は知られているので、主試験回路は戻ったデータと予 想される結果（すなわち、既知の回路の機能とＰＣカードとの相互接続による結 果）とを比較することができる。言い換えると、試験する回路に直列データ入力 を与えると、ＰＣカードの相互接続が正しく、かつＪＴＡＧのデータ源と抜き取 り点との間の任意の回路が正しく機能している場合は、既知の出力が得られる。 また直列試験は、ＪＴＡＧを組み込む集積回路の入力および出力ピンとバッファ を試験する。それは、これらがＪＴＡＧ出力とＪＴＡＧ入力抜き取り点との間に あるからである。 主試験回路に戻ったデータストリームが予想と異なる場合は、ＰＣカード上の 相互接続路が開いているか、他の信号と短絡しているか、または分析対象のＪＴ ＡＧ出力からＪＴＡＧ入力までの路上の論理に何か動作不良がある。データスト リーム内の偏りをソフトウエアの制御の下で注意して分析すれば、ＰＣカード内 の動作不良を除くことができる。 ＰＣカード上のバスの分岐や一部を試験することが望ましいこともある。たと えば、装置の設計を試験するとき、基板上に短絡回路や開回路がないかを試験す ることが重要なことが多い。これは、密接して並べられたピンが隣のピンと、は んだ橋を形成することがあるからである。また、はんだ忘れやはんだ不良がある 場合は開回路ができる。 しかし、試験するバスの一部が、たとえばメモリスロット内で終わって、バス が閉回路にならないことがある。この場合は、試験するバスの一部にＪＴＡＧ回 路がないので、バスのＪＴＡＧ試験ができない。この問題が起こるのは、たとえ ばメモリスロット内にメモリカードが差し込まれていないときや、スロットに差 し込まれたメモリカードがＪＴＡＧ試験機能を持たないときである。たとえば、 標準の単一インライン・メモリモジュール（ＳＩＭＭ）や二重インライン・メモ リモジュール（ＤＩＭＭ）は、ＪＴＡＧ試験機能を持たない。 この問題を解決する１つの方法は、「ベッド・オブ・ネイルス(bed of nails) 」試験器を用いることである。これは特注設計であって、ＰＣカード上の、空き スロット内で終わるバスの部分を試験する装置である。しかし、このようなベッ ド・オブ・ネイル試験器は価格が数千ドルもするので、多くの場合は高価すぎる 。さらに、特定のＰＣカードをベッド・オブ・ネイルス試験器に取り付ける特注 の試験取り付け具は、製作に時間がかかり、またＰＣカード設計の原型段階では 使用することができない。したがって、コンピュータシステムなどのバスを試験 するための高価でない装置と方法が必要である。 発明の概要 ＪＴＡＧを用いる、回路板上の点の間の接続を試験する装置は、ＪＴＡＧを用 いて試験する回路を含む集積回路を備える。回路板上のバスは接続ピンを備え、 複数の差し込み周辺または拡張スロットは、バスのこれらのピンと電気的に結合 する。さらに、差し込みＪＴＡＧ試験カードは、差し込みスロットの１個と係合 して電気的に接続する。試験カードは、試験カードと係合する差し込みスロット を経て試験信号をバスのピンに送るＪＴＡG試験回路を備える。最後に、この装 置は、回路板上のバスにつながるＪＴＡＧ試験回路を備える。試験カードが出力 する試験信号は、ＪＴＡＧ試験回路が受信して、回路板上の点の間の接続が完全 かどうか試験する。１つの好ましい実施の形態では、ＪＴＡＧ試験回路は、第２ 差し込みスロットと係合する第２ＪＴＡＧ試験カードを備える。別の好ましい実 施の形態では、ＪＴＡＧ試験回路は、回路板上でのＪＴＡＧ試験機能を持つ集積 回路チップを備える。 別の形態では、この発明は、差し込みスロットとインターフェースする母板上 のバス接続を試験する方法である。この方法は、境界走査レジスタなどのＪＴＡ Ｇ試験構成要素を備える差し込み試験カードを形成するステップを含む。この試 験カードは、差し込みスロットに差し込む形になっている。またこの方法は次の ステップを含む。すなわち、試験カードを差し込みスロットに差し込み、データ ビットを含む試験ベクトルを境界走査レジスタにシフトインし、試験ベクトルデ ータビットを境界走査レジスタから差し込みスロットを経てバス接続により出力 し、出力試験ベクトルデータビットをバス接続により受信し、ＪＴＡＧ境界走査 レジスタを経て試験ベクトルデータビットを捕らえ、境界走査レジスタからの試 験データをＪＴＡＧ試験器にシフトインし、受けた出力試験ベクトルデータビッ トと所定の出力パターンとを比較してバス接続内の動作不良を識別する。この方 法の好ましい１つの実施の形態では、生成し、係合し、シフトし、出力し、受信 し、比較するステップは、母板上のバススロット接続の組毎に繰り返す。 さらに別の形態では、この発明は、母板上の差し込みスロットとインターフェ ースするバス接続を試験する装置である。この装置は、母板と、母板上の差し込 みスロットとインターフェースする接続を持つバスと、差し込み試験カードを備 える。さらに差し込み試験カードは、境界走査レジスタと、この境界走査レジス タにつながるコネクタ部を備える。コネクタ部は、差し込みスロットと係合し、 バス接続と境界走査レジスタの間を連絡する。また差し込み試験カードは、ＴＡ Ｐコントローラと命令レジスタを含む境界走査制御回路を備える。 さらに別の形態では、この発明は、母板上の少なくとも１個の差し込みスロッ トとインターフェースする多重バス接続を試験する装置である。多重バス接続は 、 母板上のＪＴＡＧ試験回路と電気的に連絡しない。この装置は、母板と、母板上 の少なくとも１個の差し込みスロットとインターフェースする接続を持つバスと 、差し込みスロットと係合して差し込み試験カード上のＪＴＡＧ試験回路とバス 接続との間を電気的に連絡する少なくとも１枚の差し込み試験カードを備える。 １つの好ましい実施の形態では、差し込み試験カード上のＪＴＡＧ試験回路は、 境界走査レジスタと、ＴＡＰコントローラと、命令レジスタを備える。 別の形態では、この発明は、差し込み周辺または拡張スロットとインターフェ ースする母板上のバス接続を試験するのに用いるＪＴＡＧ差し込み試験カードで ある。この試験カードは、差し込み周辺または拡張スロットと係合するコネクタ 部と、境界走査レジスタと、コネクタからの信号を境界走査レジスタの入力とし て与える入力路を形成する入力バスを備える。さらに差し込みカードは、コネク タからの出力信号をコネクタおよび境界走査制御回路に与える出力バスを備える 。境界走査制御回路は、ＴＡＰコントローラと命令レジスタを備える。 図面の簡単な説明 図１は、差し込みメモリと入出力（Ｉ／Ｏ）スロットに接続するバスを含むコ ンピュータシステムの簡単なブロック図である。 図２は、この発明に従って製作し、ＪＴＡＧバッファ回路だけを含む二重イン ライン・メモリモジュール（ＤＩＭＭ）差し込みカードの片側を示す平面図であ る。 図３は、図２のＤＩＭＭ差し込みカード上に実現した境界走査試験バッファの １つを示すブロック図である。 図４Ａと図４Ｂは、図３の境界走査レジスタの内部要素を詳細に示す。 図５は、バス接続の反対側のカードの後ろ側にＪＴＡＧ接続を形成した、差し 込みカードの１つの実施の形態を示す。 図６は、母板の試験中に接続される多重差し込みカードを示す。 図７は、この発明の試験装置を示す。 発明の詳細な説明 図１は、コンピュータシステム１００を示す簡単なブロック図である。コンピ ュータシステム１００は、マイクロプロセッサ１１０を備え、マイクロプロセッ サ１１０は、システムバス１３０を経て、バスブリッジ１２０とダイナミック・ ランダムアクセスメモリ・コントローラ（ＤＲＡＭ）１４０につながる。１つの 優れた実施の形態では、マイクロプロセッサ１１０は、Ｐ６マイクロプロセッサ であり、バスブリッジ１２０は、Ｐ６対ＰＣＩブリッジである。Ｐ６対ＰＣＩブ リッジ１２０は、周辺要素相互接続（ＰＣＩ）バス１７０を経てディスクドライ ブ１５０と差し込み入出力スロット１６０につながる。ＤＲＡＭコントローラ１ ４０は、メモリバス１９５を経て第１差し込み二重インライン・メモリモジュー ル（ＤＩＭＭ）スロット１８０と第２差し込みＤＩＭＭスロット１９０に接続す る。コンピュータシステム１００の動作中は、ＤＲＡＭを搭載したＤＩＭＭ（図 １に示さず）をスロット１８０と１９０に差し込む。図１の実施の形態ではＤＩ ＭＭ差し込みカードを示したが、単一インライン・メモリモジュール（ＳＩＭＭ 、図示せず）も、この発明の教示に従って用いることができる。 製造段階で、集積回路の各構成要素だけでなく、回路チップの間およびＪＴＡ Ｇ境界走査試験を用いる全てのバス上の各点の間の接続を試験できることが望ま しい。しかし、１個以上の差し込みスロットが空のため、またはＪＴＡＧ互換性 を持つモジュールを含んでいないために、或る接続バス上の点の間の多くの接続 を試験することが困難なことがある。 特定して言うと、図１に示すように、差し込み入出力スロット１６０と差し込 みＤＩＭＭスロット１８０および１９０が空であって、ＰＣＩバス１７０とメモ リバス１９５が開接合で終わる場合がある。この場合は、ＪＴＡＧを用いてＰＣ Ｉバス１７０またはメモリバス１９５の線を試験するための閉回路がない。さら に、差し込みスロット１６０、１８０、１９０は、ＪＴＧ互換性のないモジュー ルを含んでいて、スロット１６０、１８０、１９０とＰＣＩバス１７０、１９５ の部分を、ＪＴＡＧを用いて試験することができない場合がある。 このように、ＪＴＡＧを用いてＰＣＩバス１７０とメモリバス１９５上の各接 続を試験しまたＤＩＭＭスロット１８０、１９０を試験する高価でない効率的な 装置と方法を提供するため、試験のためのＪＴＡＧ互換性が必要な各スロット内 に、特殊な形の差し込みモジュール２００（図２を参照）を挿入する。 図２に示すように、差し込みＪＴＡＧ試験カード２００は、差し込みコネクタ ２１０を備える。これは、たとえばメモリバス１９５（またはＰＣＩバス１７０ ）と多重ピンで接続する。各スロット１６０、１８０、１９０用の各ＪＴＡＧ試 験カードは、各スロット１６０、１８０、１９０用の特有のコネクタを持つ。さ らに差し込みＪＴＡＧ試験カード２００は、複数のＪＴＡＧ試験バッファ２３０ とのＪＴＡＧ試験インターフェース２２０を備える。図２に示すように、ＪＴＡ Ｇ試験バッファ２３０を用いて、試験対象のバス（たとえば、メモリバス１９５ またはＰＣＩバス１７０）の各信号ピンに接続する。１つの好ましい実施の形態 のＪＴＡＧ試験バッファ２３０は、テキサス・インスツルメント社製のモデル番 号ＳＮ７４ＡＢＴ８２４５という８進バストランシーバに内蔵するＪＴＡＧ境界 走査論理を持つ。この８進バストランシーバは、８個のＪＴＡＧ双方向試験バッ ファを２グループ備え、各グループは出力可能を共有する。 差し込みカード２００は、メモリを含まない。特定の応用で必要があればメモ リやその他の回路をカード２００上に設けることができるが、むしろ差し込みカ ード２００は、ＪＴＡＧ試験回路を完成させるためだけに用いるものであり、カ ード２００は、ＪＴＡＧ試験回路以外の機能性を持たない。このようにＪＴＡＧ 試験回路２００を差し込みスロット１６０、１８０、１９０の１個以上に挿入す ることにより、バス１７５と１９０を費用をかけずに試験することができる。特 注設計で数千ドルもかけて製作するベッド・オブ・ネイルス試験器に比べて、こ の発明のコストは、はるかに低い。 試験中は、１枚以上の差し込みカード２００を受信差し込みスロットに挿入し て、試験する多重コンピュータシステム上のバスの試験回路として何度も用いる ことができる。 差し込みカード２００を用いて、ＪＴＡＧ試験用に構成したバス（たとえば図 １に示すＰＣＩバス１７０）のバス接続を試験する場合は、ＪＴＡＧデータと命 令をＪＴＡＧ試験回路内のデータおよび命令境界走査レジスタ（図３と図４を参 照）にシフトインする特有の線がすでに設けられている。しかし、差し込みＪＴ ＡＧ試験カード２００を接続して、通常はＪＴＡＧ用に構成されていないバス（ たとえば、ＩＳＡバスや、通常のメモリバスや、使用可能なＪＴＡＧインターフ ェースを持たないＰＣＩバス）を試験する場合は、データと命令をＪＴＡＧデ ータおよび命令シフトレジスタにシフトインできるように、図５と図６に示すよ うな特殊なコネクタにより特殊なＪＴＡＧ線をカード２００に接続しなければな らない。 図５は、差し込みカード２００の１つの実施の形態を示す略図で、バス接続の 反対側のカードの縁にＪＴＡＧ接続を設ける。４本のＪＴＡＧ線が、ＪＴＡＧ試 験バッファ２３０に接続する。すなわち、モード選択（ＴＭＳ）線２４０と、ク ロック（ＴＣＫ）線２４２と、データ入力（ＴＤＩ）線２４４と、選択リセット （ＴＲＳＴ＊）線２４６である。ＴＭＳ線２４０とＴＣＫ線２４２とＴＲＳＴ＊ 線２４６は、並列に各バッファ２３０に接続し、ＴＤＩ線２４４は試験バッファ ２３０を通して直列に（すなわち、いもづる式に）接続する。これは、この技術 で知られている。５番目のＪＴＡＧデータ出力（ＴＤＯ）線２４８は、最後のバ ッファ２３０からの出力データを返す。入力線２４０、２４２、２４４、２４６ は、入力コネクタ２５０を経て図５のカード２００に接続する。また入力線であ るＴＭＳ線２４０とＴＣＫ線２４２とＴＲＳＴ＊線２４６は、ＪＴＡＧ出力コネ クタ２５２に接続し、ＴＤＯ線２４８もＪＴＡＧ出力コネクタ２５２に接続する 。バスコネクタ２５６とＪＴＡＧ試験バッファ２３０の入出力ピンは、並列バス ２５４により相互に接続する。 図６は、試験中の母板６００の多重差し込みカードの接続を示す。図６に示す ようにＪＴＡＧ試験線は、バス接続ではなくカード２００の後ろ側に接続する。 それは、図の応用では、バスがＪＴＡＧ試験線を含まないか、またはバスが含む ＪＴＡＧ試験線は、母板の走査チェーンといもづる式に接続されていないからで ある。 図３は、ＳＮ７４ＡＢＴ８２４２５の機能ブロック図である。図３は、図２の 走査試験バッファ２３０を形成するのに用いることのできる市販のＩＣの内部回 路を示す。図３に示すように、バッファ２３０は１個の境界走査レジスタ３００ と、８個の双方向バッファチャンネル３１０（図３にはバッファチャンネル３１ ０を１個だけ示す）を備える。各双方向チャンネルバッファ３１０は、Ａバスの １ビット（図３の左側に示す）とＢバスの対応するビット（図３の右側に示す） との間を相互に接続する。図３には、Ａバスの第１ビット（Ａ１）とＢバスの第 １ビット（Ｂ１）との間を相互に接続する双方向チャンネルバッファ３１０だけ を示す。他の７個のチャンネルバッファ（図示せず）は、ビットＡ２とＢ２、ビ ットＡ３とＢ３、ビットＡ４とＢ４、ビットＡ５とＢ５、ビットＡ６とＢ６、ビ ットＡ７とＢ７、ビットＡ８とＢ８を相互に接続する。各チャンネルバッファ３ １０は、それぞれの入力バッファ３１２および３１８と、それぞれの出力バッフ ァ３１４および３１６を備える。出力バッファ３１４および３１６は、高インピ ーダンス状態の３状態バッファであって、通常モードではＡＮＤゲート３２０の 出力可能Ａ（ＯＥＡ）とＡＮＤゲート３２２の出力可能Ｂ（ＯＥＢ）により、そ れぞれ制御され、ＪＴＡＧ試験モードでは、ＪＴＡＧ境界走査出力セル（ＯＵＴ ＣＥＬＬ）３２４および３２６により、それぞれ制御される。 ＡＮＤゲート３２０は、バッファ３３０を経てアクティブ低出力可能（ＯＥ） 線３２８から第１反転入力を受ける。境界走査レジスタ３００内のＪＴＡＧ境界 走査入力セル（ＩＮ ＣＥＬＬ）３３２は、バッファ３３０の出力に接続して出 力可能線３２８の状態を監視する。ＡＮＤゲート３２０の第２非反転入力は、バ ッファ３３６を経て方向（ＤＩＲ）線３３４から与えられる。境界走査レジスタ ３００内のＪＴＡＧ境界走査入力セル３３８は、バッファ３３６の出力に接続し 、方向線３３４の状態を監視する。ＡＮＤゲート３２２は、バッファ３３０を経 て出力可能線３２８から反転入力を受け、またバッファ３３６を経て方向線３３ ４から反転入力を受ける。したがってバッファ２３０の本来の使用目的は、線３ ３４のＤＩＲ信号の状態に従って、ＡＮＤゲート３２０と３２２からのＯＥＡ信 号とＯＥＢ信号の一方だけを一時に活動状態にすることであることが分かる。好 ましい実施の形態では、出力可能線３２８と方向線３３４は高なので、走査試験 バッファ２３０がＪＴＡＧ試験モードでないときは、８進バッファの１６個の入 出力ピンは、高インピーダンスモードであり、試験中のバスに影響しない。ここ で説明するＪＴＡＧモードでは、出力可能線３２８と方向線３３４とＡＮＤゲー ト３２０および３２２は用いず、各バッファは、ＪＴＡＧ出力セル３２４および ３２６だけによって制御される。 ８チャンネルは、それぞれ、境界走査レジスタ３００内のＡバス側のＪＴＡＧ 入力セル３４０と、Ａ側のＪＴＡＧ出力セル３４２と、Ｂ側のＪＴＡＧ入力セル ３４６と、Ｂ側のＪＴＡＧ出力セル３４８によって制御される。これについては 、後で図４Ａと図４Ｂに関して詳細に説明する。 境界走査レジスタ３００は、データビットと命令ビットを受ける。これらは、 従来のＪＴＡＧ試験回路の制御の下に、境界走査レジスタ３００にシフトインし てよい。特定して言うと、境界走査レジスタ３００を制御するＪＴＡＧ試験回路 は、バイパスレジスタ３５０と、境界制御レジスタ３５５と、命令レジスタ３６ ０と、ＴＡＰコントローラ３６５を備える。レジスタ３５０−３６０は、バッフ ァ３７１を経て線３７０の試験データ入力（ＴＤＩ）を受ける。ＴＡＰコントロ ーラ３６５は、バッファ３７３を経て線３７２の試験モード選択（ＴＭＳ）信号 を受け、またバッファ３７５を経て線３７４の試験クロック（ＴＣＫ）信号を受 ける。ＴＡＰコントローラ３６５は、命令レジスタ３６０と、境界制御レジスタ ３５５と、バイパスレジスタ３５０に制御出力を与える。 境界走査レジスタ３００の出力は、３入力マルチプレクサ３８０の第１入力に 入り、バイパスレジスタ３５０と境界制御レジスタ３５５の出力は、マルチプレ クサ３８０の第２および第３入力に入る。命令レジスタ３６０は、マルチプレク サ３８に選択出力を与える。マルチプレクサ３８０の出力は、２対１マルチプレ クサ３８５の第１入力に入り、命令レジスタ３６０の出力は、マルチプレクサ３ ８５の第２入力に入る。ＴＡＰコントローラは、マルチプレクサ３８５に選択入 力を与え、またマルチプレクサ３８５の出力に接続する試験データ出力バッファ ３９０に３状態入力を与える。出力バッファ３９０の出力は、線３９２のＴＤＯ 信号である。 図３の回路を用いてＪＴＡＧ試験を行う方法は、当業者によく知られている。 たとえば、適当な試験ベクトルをシフトインするのに用いる方法の説明は、上述 のＩＥＥＥ１１４９．１ ＪＴＡＧ境界走査標準を参照のこと。 図４Ａと図４Ｂは、境界走査レジスタ３００の入力セルと出力セルの詳細な機 能ブロック図を示す。特に入力セル３４０を図４Ａに示し、出力セル３４８を図 ４Ｂに示す。他の入力セルと出力セルの構成は同じである。 図４Ａに示すように、例示の入力セル３４０は、境界走査チェーンから第１入 力（０）を受ける２対１マルチプレクサ４００を備える。すなわち、第１入力は 境界走査レジスタ３００内の前の入力セルまたは出力セルの出力を受けるか、ま たは図３のバッファ３７０からＴＤＩ入力を受けるように接続する。マルチプレ クサ４００の第２入力（１）は、入力バッファ３１２の出力を受ける。他のセル （図示せず）は、境界走査チェーンからと各入力バッファから、対応する入力を 受ける。 マルチプレクサ４００の選択入力（Ｓ）は、図３のＴＡＰコントローラ３６５ が生成するＣＡＰＴＵＲＥ ＤＲ信号により制御される。ＣＡＰＴＵＲＥ ＤＲ 信号が活動状態のときは、マルチプレクサ４００は、入力バッファ３１２の出力 を選択する。ＣＡＰＴＵＲＥ ＤＲ信号が活動状態でないときは、マルチプレク サ４００は、境界走査チェーンからの入力を選択する。 マルチプレクサ４００の出力は、フリップフロップ４０２のデータ入力（Ｄ） に入る。フリップフロップ４０２は、ＴＡＰコントローラ３６５（図３）が生成 するデータレジスタ・クロック（ＤＲ ＣＬＫ）信号によりクロックされる。フ リップフロップ４０２の出力（Ｑ）は、入力セル３４０のシフト出力として出力 され、境界走査チェーン内の次のセルのシフト入力として入るか、または、その 入力セルが境界走査チェーン内の最後のセルの場合は、境界走査レジスタ３００ のデータ出力として図３のマルチプレクサ３８０に入る。境界走査シフト動作中 は、マルチプレクサ４００の選択入力に入るＣＡＰＴＵＲＥ ＤＲ信号は、活動 状態でないので、フリップフロップ４０２は、他の入力セルと出力セルを含む境 界走査シフトレジスタの一部として接続する。 さらに図４Ａに示すように、入力バッファ３１２の出力は、次の図４Ｂで説明 する出力セル３４８の入力として入る。 図４Ｂに示すように、例示の出力セル３４８は、第１入力（０）と第２入力（ １）と選択入力（Ｓ）と出力を持つ入力マルチプレクサ４２０を備える。第１入 力は、境界走査レジスタ３００内の前の入力セルまたは出力セルの出力を受け、 または図３のバッファ３７０からＴＤＩ入力を受ける。第２入力は、入力バッフ ァ３１２（図４Ａ）の出力を受ける。選択入力は、上述のＣＡＰＴＵＲＥ ＤＲ 信号により制御される。 入力マルチプレクサ４２０の出力は、これも上述のＤＲ ＣＬＫ信号によりク ロックされるフリップフロップ４２２のデータ入力（Ｄ）に入る。フリップフロ ップ４２２のデータ出力（Ｑ）は、ラッチ４２４のデータ入力に入る。ラッチ４ ２４は、ラッチ可能制御入力を持ち、図３のＴＡＰコントローラ３６５が生成す るＵＰＤＡＴＥ ＤＲ信号によって制御される。ＵＰＤＡＴＥ ＤＲ信号は、Ｔ ＭＳ信号線３７２（図３）を経て受ける更新命令に応じて、ＴＡＰコントローラ ３６５により活動状態になる。 またフリップフロップ４２２のデータ出力は、出力セル３４８のシフト出力と して出る。これは境界走査チェーン内の次のセルのシフト入力となるか、または その出力セルが境界走査チェーン内の最後のセルの場合は、境界走査レジスタ３ ００のデータ出力として図３のマルチプレクサ３８０に入る。 出力セル３４８は、第１入力（０）と第２入力（１）と選択入力（Ｓ）と出力 を持つ出力マルチプレクサ４２６をさらに備える。出力マルチプレクサ４２６の 第１入力は、入力バッファ３１２の出力（図４Ａ）を受ける。出力マルチプレク サ４２６の第２入力は、ラッチ４２４のデータ出力を受ける。選択入力は、ＴＭ Ｓ線３７２に試験モード命令を受けると、これに応じてＴＡＰコントローラ３６ ５が生成するＴＥＳＴ ＭＯＤＥ信号を受ける。ＴＥＳＴ ＭＯＤＥ信号が活動 状態でないときは、バッファ３１２の出力（図４Ａ）が、出力マルチプレクサ４ ２６の出力となり、出力バッファ３１６（これも図３と図４Ｂに示す）の入力に 入る。ＴＥＳＴ ＭＯＤＥ信号が活動状態のときは、ラッチ４２４の出力が出力 マルチプレクサ４２６の出力となり、出力バッファ３１６に入る。 図３の出力バッファ３１４および３１６は、出力セル３２６および３２４から の信号によりそれぞれ使用可能になる。出力セル３２６および３２４は図４Ｂに 示すものと同様であるが、異なるところは、セル３２４および３２６の出力は、 それぞれの出力バッファ３１６および３１４の高インピーダンス制御入力に接続 することである。さらに、セル３２６および３２４の入力は、それぞれＯＥＡお よびＯＥＢ（出力可能Ａおよび出力可能Ｂ）から来る。 この発明の好ましい実施の形態におけるＳＮ７４ＡＢＴ８２４５バッファ２３ ０では、入力セル３４０と出力セル３４８は、次のように境界走査シフトレジス タに接続する。すなわち、試験データ入力（ＴＤＩ）信号３７０は、入力バッフ ァ３７１からＯＥＢ出力セル３２４に入り、次にＯＥＡ出力セル３２６に入り、 次にＤＩＲ入力セル３３８に入り、次にＯＥ入力セル３３２に入り、次にＢ側入 力セル（Ｂ８、Ｂ７、Ｂ６、Ｂ５、Ｂ４、Ｂ３、Ｂ２、Ｂ１）に入り、次にＢ側 出力セル（Ｂ８、Ｂ７、Ｂ６、Ｂ５、Ｂ４、Ｂ３、Ｂ２、Ｂ１）に入り、次にＡ 側入力セル（Ａ８、Ａ７、Ａ６、Ａ５、Ａ４、Ａ３、Ａ２、Ａ１）に入り、次に Ａ側出力セル（Ａ８、Ａ７、Ａ６、Ａ５、Ａ４、Ａ３、Ａ２、Ａ１）に入り、次 にマルチプレクサ３８０とマルチプレクサ３８５と出力バッファ３９０を経て試 験データ出力（ＴＤＯ）信号として出る。 ＳＮ７４ＡＢＴ８２４５集積回路内のＪＴＡＧ試験論理は、図４Ａと図４Ｂに 示すものより複雑であるが、簡単のために境界走査試験に必要な機能だけを示す 。またＳＮ７４ＡＢＴ８２４５集積回路は、使うことはできるがここに説明する 発明の実現には必要ない、他のＪＴＡＧ機能を支援する論理を含む。 この発明が提供する試験動作では、境界走査レジスタ３００にシフトインされ たデータは、ＡバスとＢバスに接続する各出力セル３４２、３４８、３２６、３ ２４内のラッチ４２４と、制御されて第２入力（１）を選択する出力マルチプレ クサ４２６と、各出力セル３４２、３４８に接続する出力バッファ３１４および ３１６にラッチされ、出力セル３２６、３２４により使用可能になって、バッフ ァ２３０のピンに接続する試験中のバスはバッファ２３０からの選択されたデー タにより駆動される。バス上のデータは、試験中のバスに接続する他の論理が受 け、予想されるデータと比較して、試験中のバス上の各ピンが正しく駆動された かどうか決定する。 逆に、出力バッファ３１４、３１６が使用不能のときは、試験中のバスを他の 論理により駆動することができる。この場合は、試験中のバス上のデータは、入 力バッファ３１２、３１８を経て受け、各フリップフロップ４０２に捕らえる。 その後で、受けたデータを境界走査レジスタ３００からＴＤＯ線にシフトアウト する。ＴＤＯ線上の直列の出力データは、ＪＴＡＧ主試験回路（図７を参照）が 受け、予想されるデータと比較して、試験中のバスが正しく機能しているかどう か決定する。 このようにして、境界走査レジスタ３００内のＪＴＡＧ回路を含む差し込みカ ード２００は、他の方法ではＪＴＡＧ環境で試験できないＰＣＩバス１７０とメ モリバス１９５の各部を試験する、高価でない効率的な装置と方法を提供する。 動作を説明すると、図７の略図に示すように、ＪＴＡＧ命令およびデータは、 ＪＴＡＧ主試験回路７００から、母板６００上のＪＴＡＧ回路（図７に示さず） と第１および第２ＤＩＭＭカード２００上のＪＴＡＧ回路（これも図７に示さず ）の中の命令およびデータレジスタにシフトインされる。データと命令は、コネ クタ７０５、ケーブル７１０、コネクタ７１５、コネクタ４２０、ケーブル７２ ０、コネクタ７２５、コネクタ７３０、ケーブル７３５、コネクタ７４０、コネ クタ７４５、ケーブル７５０を経て、各レジスタにシフトインされる。図７に示 すように、コネクタ７１５は、母板６００の端にある相コネクタ４２０と係合し 、コネクタ７２５、７３０、７４０、７４５は、差し込みカード２００の端にあ る各相コネクタと係合する。１つの優れた実施の形態では、コネクタ７２５、７ ３０、７４０、７４５は、交互にオスとメスのコネクタ（たとえば、ケーブル７ ２０のコネクタ７２５はオスコネクタ、ケーブル７３５のコネクタ７３０はメス コネクタ、など）であって、１つ以上の差し込みカード２００をバイパスするこ とができる（たとえば、空のスロットがある場合）。たとえば、スロット１８０ と１９０が共に空の場合は、ケーブル７２０のコネクタ７２５をケーブル７５０ のコネクタ７４５と直接係合させて、ＪＴＡＧ試験を支援する回路をできるだけ 多く試験するよう、ＪＴＡＧ主試験回路を容易に接続することができる。 該当するデータをＪＴＡＧレジスタにシフトインした後、データを接続点に与 え、その接続点につながる他の位置のＪＴＡＧ回路がこれを受ける。たとえば、 第１差し込みカード２００（スロット１８０と係合する）は、バス１９５（図１ を参照）にデータを出力し、これを、たとえばＤＲＡＭコントローラ１４０が受 ける。ＤＲＡＭコントローラ１４０内のＪＴＡＧ回路（図示せず）は、バス１９ ５のデータを読み、コネクタ７１５を経て、これをＪＴＡＧ主試験回路７００に 戻して確認する。 この発明の好ましい実施の形態について詳細に説明したが、この発明の精神と 本質的な特徴から逸れることなく、これをいろいろ修正できることは当業者に明 らかである。たとえば、ＪＴＡＧ差し込み試験カード２００を実現するのに、こ こに説明したＳＮ７４ＡＢＴ８２４５以外の高価でない試験回路を用いることが できる。したがって上の説明は例示であって制限的なものではなく、この発明の 範囲の解釈は、請求の範囲だけに従うものとする。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ， ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，Ｇ Ｅ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ， ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，Ｐ Ｌ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．ＪＴＡＧを用いる回路板上の点の間の接続の試験装置であって、 ＪＴＡＧを用いて試験する回路を含む前記回路板と、 前記回路板上の接続ピンを含むバスと、 前記バスピンと電気的に結合する１個以上の差し込み周辺または拡張スロット と、 差し込みＪＴＡＧ試験カードであって、前記差し込みスロットの１個と係合し て電気的に接続し、前記試験カードと係合する前記差し込みスロットを経て試験 信号を前記バスピンに送るＪＴＡＧ試験回路を含む差し込みＪＴＡＧ試験カード と、 前記回路板上の前記バスにつながるＪＴＡＧ試験回路と、 を備え、前記試験カードから出力する前記試験信号は、前記ＪＴＡＧ試験回路が 受けて前記回路板上の点の間の接続の完全性を試験する、 回路板上の点の間の接続の試験装置。 ２．前記ＪＴＡＧ試験回路は、第２差し込みスロットと係合する第２ＪＴＡＧ 試験カードを備える、請求項１に記載の試験装置。 ３．前記ＪＴＡＧ試験回路は、前記回路板上でのＪＴＡＧ試験互換性を持つ集 積回路チップを備える、請求項１に記載の試験装置。 ４．差し込みスロットとインターフェースする母板上のバス接続の試験方法で あって、 境界走査レジスタを含むＪＴＡＧ試験構成要素を持ち、かつ前記差し込みスロ ットに差し込む形の差し込み試験カードを設け、 前記試験カードを前記差し込みスロットに差し込み、 データビットを持つ試験ベクトルを前記境界走査レジスタにシフトインし、 前記差し込みスロットを経て前記バス接続により前記境界走査レジスタから前 記試験ベクトルデータビットを出力し、 前記バス接続を経て前記出力試験ベクトルデータビットを受け、 前記受けた出力試験ベクトルデータビットを所定の出力パターンと比較して前 記バス接続内の動作不良を識別する、 ステップを含む母板上のバス接続の試験方法。 ５．生成し、係合し、シフトし、出力し、受け、比較する前記ステップを、差 し込みスロットとインターフェースする前記母板上の各バス接続毎に繰り返す、 請求項４に記載の試験方法。 ６．母板上の差し込みスロットとインターフェースするバス接続の試験装置で あって、 前記母板と、 前記母板上の前記差し込みスロットとインターフェースする前記接続を持つ前 記バスと、 差し込み試験カード、 を備え、前記差し込み試験カードは、 境界走査レジスタと、 前記境界走査レジスタにつながり、かつ前記差し込みスロットと係合して前 記バス接続と前記境界走査レジスタとの間を連絡するコネクタ部と、 ＴＡＰコントローラと命令レジスタを備える境界走査制御回路と、 を備えるバス接続の試験装置。 ７．母板上の少なくとも２個の差し込みスロットとインターフェースし、前記 母板上のＪＴＡＧ試験回路なしに母板インターフェースと電気的につながる、多 重バス接続の試験装置であって、 前記母板と、 前記母板上の少なくとも２個の差し込みスロットとインターフェースする前記 接続を持つ前記バスと、 前記少なくとも２個の差し込みスロットと係合して前記差し込み試験カード上 のＪＴＡＧ試験回路と前記バス接続の間を電気的に連絡する、少なくとも２個の 差し込み試験カード、 を備える多重バス接続の試験装置。 ８．前記差し込み試験カード上の前記ＪＴＡＧ試験回路は、境界走査レジスタ と、ＴＡＰコントローラと、命令レジスタを備える請求項７に記載の多重バス接 続の試験装置。 ９．ＪＴＡＧ試験回路を搭載する母板上の少なくとも１個の差し込みスロット とインターフェースし、前記母板上の前記ＪＴＡＧ回路と電気的に連絡しない、 多重バス接続の試験方法であって、 前記母板と、 前記母板上の少なくとも１個の差し込みスロットとインターフェースする前記 接続を持つ前記バスと、 少なくとも１個の差し込み試験カードであって、前記少なくとも１個の差し込 みスロットと係合して前記差し込み試験カード上のＪＴＡＧ試験回路と前記バス 接続の間を電気的に連絡し、前記母板上の前記ＪＴＡＧ回路と相互に接続する補 足の接点を持つ、少なくとも１個の差し込み試験カードと、 を備える多重バス接続の試験装置。 10．前記差し込み試験カード上の前記ＪＴＡＧ試験回路は、境界走査レジスタ と、ＴＡＰコントローラと、命令レジスタを備える請求項９に記載の多重バス接 続の試験装置。 11．前記補足の接点は、前記バス接続と別の位置にある前記差し込み試験カー ドの一端に設け、前記母板上の前記ＪＴＡＧ回路は、前記補足の接点と前記母板 の間に接続するＪＴＡＧ試験ケーブルを経て前記補足の接点に接続する請求項９ に記載の多重バス接続の試験装置。 12．差し込み周辺または拡張スロットとインターフェースする母板上のバス接 続を試験するのに用いるＪＴＡＧ差し込み試験カードであって、 前記差し込み周辺または拡張スロットと係合するコネクタ部と、 バッファ回路であって、 境界走査レジスタと、 ＴＡＰコントローラと、 命令レジスタと、 を備えるバッファ回路と、 前記境界走査レジスタの入力として前記コネクタからの信号を与える入力路を 形成する入力バスと、 前記境界走査レジスタからの出力信号を前記コネクタに与える出力バスと、 を備え、前記バッファ回路は、ＪＴＡＧ試験装置として用いるだけでバッファと しては用いない、 ＪＴＡＧ差し込み試験カード。 13．前記バッファ回路は、７４ＡＢＴ８２４５型の８進バッファである、請求 項１２に記載のＪＴＡＧ差し込み試験カード。 14．差し込みバススロットとインターフェースする母板上のバス接続を試験す るのに用いるＪＴＡＧ差し込み試験カードであって、 前記差し込みバススロットと係合する第１コネクタ部と、 ＪＴＡＧデータ入力および出力線とＪＴＡＧ制御線とインターフェースする第 ２コネクタ部と、 集積回路であって、前記第１コネクタ部と電気的に連絡して前記バススロット にデータを送り、また前記バススロットからデータを受ける複数のバストランシ ーバを備え、前記第２コネクタ部から直列データおよび制御信号を受け、また前 記ＪＴＡＧデータ線と前記バストランシーバの間でデータを伝送することにより 前記集積回路は、前記バススロットを試験するＪＴＡＧ試験回路として動作させ るＪＴＡＧインターフェースをさらに含み、前記集積回路の主機能に従って動作 するのではなくＪＴＡＧ試験装置として動作する集積回路と、 を備えるＪＴＡＧ差し込み試験カード。