RU2182711C2 - Тестирование jtag трактов передачи дискретных данных при использовании сменных печатных плат с установленными на них логическими схемами jtag - Google Patents

Тестирование jtag трактов передачи дискретных данных при использовании сменных печатных плат с установленными на них логическими схемами jtag Download PDF

Info

Publication number
RU2182711C2
RU2182711C2 RU97116395/09A RU97116395A RU2182711C2 RU 2182711 C2 RU2182711 C2 RU 2182711C2 RU 97116395/09 A RU97116395/09 A RU 97116395/09A RU 97116395 A RU97116395 A RU 97116395A RU 2182711 C2 RU2182711 C2 RU 2182711C2
Authority
RU
Russia
Prior art keywords
specified
test
jtag
bus
circuit
Prior art date
Application number
RU97116395/09A
Other languages
English (en)
Other versions
RU97116395A (ru
Inventor
Рэндэлл Моут
Original Assignee
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд.
Publication of RU97116395A publication Critical patent/RU97116395A/ru
Application granted granted Critical
Publication of RU2182711C2 publication Critical patent/RU2182711C2/ru

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318572—Input/Output interfaces

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

Изобретение относится к области тестирования трактов передачи дискретных данных на печатной плате и может быть использовано для тестирования целостности двухточечных соединений на монтажной плате с использованием стандарта Международной объединенной группы по автоматизации тестирования (JTAG). Техническим результатом является возможность тестирования отдельно взятых цепей на печатной плате и соединений, сопряженных со сменными гнездами (слотами). Одна из систем содержит монтажную плату со схемой, подлежащей тестированию, шины, не менее одного периферийного слота или слота расширения, съемные платы тестирования, по стандарту JTAG. Другие варианты систем содержат также регистр поверхности раздела, соединительные участки, схему контроля процесса сканирования поверхности раздела, регистр команд, контроллер подключения (ТАР-контроллер). Съемная плата тестирования содержит соединительный участок, буферную схему, шины. Другой вариант съемной платы содержит два соединительных участка, интегральную схему с множеством приемопередатчиков шины. Способы описывают работу систем. 7 с. и 7 з.п. ф-лы, 8 ил.

Description

Предпосылки создания настоящего изобретения
Область техники, к которой относится настоящее изобретение
Настоящее изобретение относится к устройству и способу тестирования трактов передачи дискретных данных на печатной плате при использовании JTAG.
Описание родственной области техники
Хорошо известный способ тестирования схемотехники, например, на печатной плате, описан в стандарте сканирования поверхности раздела 1149.1 IEEE. разработанном JTAG (Международной рабочей группой по испытаниям соединений), включенном в эту заявку ссылкой. Осуществление этого стандарта предусматривает конструирование компонентов (например, интегральных схем для последовательного тестирования сканированием поверхности раздела посредством обеспечения элементов сдвигового регистра в виде цепи для образования тракта по периферии компонента интегральной схемы.
Общая концепция тестирования сканированием поверхности раздела, при использовании JTAG, заключается в смещении последовательных данных через ряд компонентов интегральной схемы для возбуждения схемотехники на печатной плате и для стробирования входных сигналов интегральной схемы из схемотехники печатной платы. Поскольку известны топология межсоединения и логические функции печатной платы (то есть между выходным сигналом JTAG и входом JTAG на печатной плате), задающая тестовая схема может сравнивать данные возврата с ожидаемым результатом (то есть с результатом, который является зависимым от функций известной схемотехники и межсоединения печатной платы). Другими словами, последовательные вводы данных в тестируемую схему генерируют известные выходные сигналы, если межсоединение печатной платы выполнено правильно и схемотехника между источником JTAG и точками стробирования функционирует должным образом. Последовательное тестирование является также тестированием входных и выходных штырьковых выводов и буферных каскадов интегральной схемы, которая содержит JTAG, поскольку они расположены между точками выхода JTAG и точками стробирования входа JTAG.
Если поток данных, возвращаемый в задающую схему тестирования, является не таким, которого ожидают, то соединительный тракт на печатной плате разомкнут или замкнут для другого сигнала, или существует нарушение нормальной работы какой-либо логической схемы вдоль анализируемого тракта от выхода JTAG к входу JTAG. Тщательный компьютерный анализ отклонений в потоке данных может локализовать любое нарушение нормальной работы в печатной плате.
В некоторых случаях желательно тестировать ветвь или часть тракта передачи дискретных данных на печатной плате. Например, при тестировании электрической схемы системы, очень часто представляет важность тестирование замкнутых цепей или разомкнутых цепей на печатной плате. Это важно, поскольку при высокой плотности монтажа штырьковых выводов между смежными штырьковыми выводами могут иметься припойные перемычки. В другом варианте, отсутствующее или неправильно образованное паяное соединение может привести к образованию разомкнутой цепи.
Однако иногда часть тракта передачи дискретных данных, которая должна быть протестирована, заканчивается, например, в гнезде запоминающего устройства, так что отсутствует замкнутая цепь, образуемая трактом. Таким образом, на некоторых частях подлежащего тестированию тракта отсутствует схемотехника JTAG, так что не представляется возможность тестирования JTAG тракта передачи дискретных данных. Например, такая проблема может существовать в тех случаях, где плата памяти не установлена в гнездо запоминающего устройства или где плата памяти, установленная в гнезде, не способна тестироваться JTAG. Например, стандартные модуль памяти с однорядным расположением штырьковых выводов или модуль памяти с двухрядным расположением штырьковых выводов не предусматривают возможности тестирования JTAG.
Одним решением этой проблемы является использование тестеров с матрицей подпружиненных игольчатых контактов, который разрабатывают и изготавливают по особому заказу для тестирования частей тракта (передачи дискретных данных) на печатной плате, которые заканчиваются в незанятых гнездах. Однако такие тестеры с матицей подпружиненных игольчатых контактов могут стоить тысячи долларов, так что во многих случаях применения такой тестер может быть дорогим. Кроме того, испытательная арматура, которая обеспечивает соответствие тестера с матрицей подпружиненных игольчатых контактов и конфигурации специальной печатной платы, требует времени для изготовления и может оказаться недоступной для применения на этапе изготовления прототипа конструкции печатной платы. По этой причине продолжает существовать потребность в недорогом устройстве и способе для тестирования трактов (передачи дискретных данных) в компьютерной или аналогичной системе.
КРАТКОЕ ИЗЛОЖЕНИЕ СУЩНОСТИ НАСТОЯЩЕГО ИЗОБРЕТЕНИЯ
Система для тестирования соединений от точки к точке на печатной плате при использовании JTAG содержит печатную плату, включающую в себя схемотехнику, которая должна быть протестирована при использовании JTAG. Тракт передачи дискретных данных на печатной плате содержит штырьковые выводы соединения, в то время как множество сменных периферийных или расширительных гнезд (слотов) электрически соединено штырьковыми выводами тракта передачи дискретных данных. Сменная тестовая плата JTAG дополнительно входит в контакт с одним из сменных гнезд для образования с ним электрического соединения. Тестовая плата содержит тестовую схемотехнику JTAG для возбуждения тестовых сигналов на штырьковых выводах тракта (передачи дискретных данных) через сменное гнездо, введенное в контакт с тестовой платой. Наконец, система содержит тестовую схему JTAG, имеющую связь с трактом (передачи дискретных данных) на печатной плате. Выходные тестовые сигналы, формируемые тестовой платой, принимаются тестовой схемой JTAG для тестирования целостности соединений от точки к точке на печатной плате. В предпочтительном варианте осуществления тестовая схема JTAG содержит вторую тестовую плату JTAG, введенную в контакт со вторым сменным гнездом. В другом предпочтительном варианте осуществления тестовая схема JTAG содержит кристалл интегральной схемы, имеющий способность тестирования JTAG на печатной плате.
В другом аспекте настоящее изобретение обеспечивает способ тестирования соединений тракта (передачи дискретных данных) на объединительной плате, которые сопряжены со сменным гнездом. Способ предусматривает обеспечение сменной тестовой платы, имеющей тестовые компоненты JTAG, содержащие регистр сканирования поверхности раздела. Тестовая плата предназначена для установки в сменное гнездо. Этот способ дополнительно предусматривает установку тестовой платы в сменное гнездо; смещение тестового вектора, содержащего биты данных, в регистр сканирования поверхности раздела; вывод битов данных тестового вектора из регистра сканирования поверхности раздела к соединениям тракта передачи дискретных данных через сменное гнездо; прием выходных битов данных тестового вектора через соединения тракта передачи дискретных данных; сбор битов данных тестового вектора через регистр JTAG сканирования поверхности раздела; смещение тестовых данных из регистра сканирования поверхности раздела в тестер JTAG; и сравнение принятых выходных битов данных тестового вектора с предварительно заданной конфигурацией выхода для идентификации нарушения нормальной работы в соединениях тракта передачи дискретных данных. В предпочтительном варианте осуществления способа операции обеспечения, установки, смещения, вывода, приема и сравнения повторяют для каждого набора соединений тракта передачи дискретных данных на объединительной плате.
В еще одном аспекте настоящее изобретение обеспечивает систему, которая тестирует соединения тракта (передачи дискретных данных), которые сопряжены со сменными гнездами на объединительной плате. Система содержит объединительную плату; тракт передачи дискретных данных, имеющий соединения, которые сопряжены со сменными гнездами на объединительной плате; и сменную тестовую плату. Сменная тестовая плата дополнительно содержит регистр сканирования поверхности раздела и часть соединителя, имеющую связь с регистром сканирования поверхности раздела. Часть соединителя предназначена для вхождения в контакт со сменным гнездом для установления связи между соединениями тракта передачи дискретных данных и регистром сканирования поверхности раздела. Сменная тестовая плата содержит также управляющую схемотехнику сканирования поверхности раздела, содержащую контроллер подключения (ТАР-контроллер) и регистр команд.
В дополнительном аспекте настоящее изобретение обеспечивает систему для тестирования множества соединений тракта (передачи дискретных данных), которые сопряжены по меньшей мере с одним сменным гнездом на объединительной плате. Множество соединений тракта передачи дискретных данных не имеет электрической связи с тестовой схемотехникой JTAG на объединительной плате. Система содержит объединительную плату, тракт передачи дискретных данных, имеющий соединения, которые сопряжены по меньшей мере с одним сменным гнездом на объединительной плате, и по меньшей мере одну сменную тестовую плату, которая входит в контакт по меньшей мере с одним сменным гнездом для установления электрической связи между тестовой схемотехникой JTAG на сменной тестовой плате и соединениями тракта передачи дискретных данных. В предпочтительном варианте осуществления схемотехника JTAG на сменной тестовой плате содержит регистр сканирования поверхности раздела, контроллер программы анализа транзисторных схем и регистр команд.
В другом аспекте настоящее изобретение обеспечивает сменную тестовую плату JTAG, предназначенную для применения при тестировании соединений тракта (передачи дискретных данных) на объединительной плате, которые сопряжены со сменными периферийными или расширительными гнездами. Сменная тестовая плата содержит часть соединителя, которая входит в контакт со сменными периферийными или расширительными гнездами, регистр сканирования поверхности раздела и входной тракт передачи дискретных данных, который обеспечивает входной канал, посредством которого сигналы из соединителя обеспечиваются как входы в регистр сканирования поверхности раздела. Сменная плата дополнительно содержит выходной тракт передачи дискретных данных, посредством которого выходные сигналы из соединителя поступают в соединитель и управляющую схемотехнику сканирования поверхности раздела. Управляющая схемотехника сканирования поверхности раздела содержит контроллер программы анализа транзисторных схем и регистр команд.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ
Фиг.1 - упрощенная принципиальная блок-схема компьютерной системы, содержащей тракт передачи дискретных данных, соединяющий сменную плату памяти и гнезда входа/выхода.
Фиг. 2 - принципиальная схема, на которой показана одна сторона сменной платы модуля памяти с двухрядным расположением штырьковых выводов, выполненная в соответствии с настоящим изобретением для включения только буферной схемотехники JTAG.
Фиг. 3 - принципиальная блок-схема, на которой показан один из тестовых буферных каскадов сканирования поверхности раздела, реализованный на сменной плате модуля памяти с двухрядным расположением штырьковых выводов, показанной на фиг.2.
Фиг. 4А и 4В - более подробная иллюстрация внутренних элементов регистра сканирования поверхности раздела, показанного на фиг.3.
Фиг. 5 - схематическая иллюстрация варианта воплощения сменной платы, в которой соединения JTAG образованы на тыльной стороне платы напротив соединений тракта передачи дискретных данных.
Фиг.6 - иллюстрация системы с несколькими сменными платами, соединенными в процессе тестирования объединительной платы.
Фиг.7 - иллюстрация тестовой системы в соответствии с настоящим изобретением.
ПОДРОБНОЕ ОПИСАНИЕ ПРЕДПОЧТИТЕЛЬНОГО ВАРИАНТА ОСУЩЕСТВЛЕНИЯ НАСТОЯЩЕГО ИЗОБРЕТЕНИЯ
На фиг. 1 показана упрощенная принципиальная блок-схема, иллюстрирующая компьютерную систему 100. Компьютерная система 100 содержит микропроцессор 110, который устанавливает связь с устройством сопряжения 120 тракта передачи дискретных данных и с контроллером 140 динамического запоминающего устройства с произвольной выборкой через тракт 130 передачи дискретных данных системы. В одном предпочтительном варианте осуществления, микропроцессор 110 содержит микропроцессор Р6, а устройство сопряжения 120 тракта передачи дискретных данных содержит устройство сопряжения микропроцессора Р6 с PCI (периферийным межсоединением компонента). Устройство сопряжения 120 микропроцессора Р6 с PCI устанавливает связь с дисководом 150 и сменным гнездом 160 входа/выхода через тракт 170 передачи дискретных данных PCI. Контроллер 140 динамического запоминающего устройства с произвольной выборкой соединен с первым сменным гнездом 180 модуля памяти с двухрядным расположением штырьковых выводов и вторым сменным гнездом 190 модуля памяти с двухрядным расположением штырьковых выводов через тракт 195 передачи дискретных данных памяти. При работе компьютерной системы 100, модули памяти с двухрядным расположением штырьковых выводов (эти модули на фиг.1 не показаны), имеющие, установленные на них, динамические запоминающие устройства с произвольной выборкой, вставлены в гнезда 180, 190, Хотя в варианте осуществления, показанном на фиг.1, использованы сменные платы модуля памяти с двухрядным расположением штырьковых выводов, в соответствии с настоящим изобретением могут быть также использованы модули памяти с однорядным расположением штырьковых выводов.
Желательно, чтобы на стадии производства была возможность протестировать каждый из компонентов интегральной схемы, а также каждое соединение от точки к точке кристаллов интегральных схем и вдоль всех трактов передачи дискретных данных при использовании тестирования JTAG сканирование поверхности раздела. Однако в некоторых случаях может оказаться трудным протестировать многие из соединений от точки к точке вдоль некоторых каналов связи, поскольку одно сменное гнездо или более сменных гнезд оказываются незанятыми или не содержат модуля с совместимостью JTAG.
В характерном случае, как показано на фиг.1, сменное гнездо 160 входа/выхода в сменные гнезда 180 и 190 модулей памяти с двухрядным расположением штырьковых выводов могут быть незанятыми, так что тракт 170 передачи дискретных данных PCI и тракт 195 передачи дискретных данных памяти закончатся у незамкнутого соединения. Следовательно, нет замкнутой цепи для тестирования шин тракта 170 передачи дискретных данных PCI или тракта 195 передачи дискретных данных памяти при использовании JTAG. Кроме того, в альтернативном варианте осуществления сменные гнезда 160, 180 и 190 могут содержать модули, которые несовместимы с JTAG, так что гнезда 160, 180 и 190, а также части трактов 170, 195 передачи дискретных данных не будут тестируемыми при использовании JTAG.
Таким образом, для обеспечения недорогих и эффективных системы и способа тестирования каждого из соединений на тракте 170 передачи дискретных данных PCI и тестирования гнезд 180, 190 модуля памяти с двухрядным расположением штырьковых выводов, специально разработанный сменный модуль 200 (смотри фиг. 2) вставляют в каждое из гнезд, которые для тестирования требуют совместимости с JTAG.
Как показано на фиг.2, сменная тестовая плата 200 JTAG содержит сменный соединитель 210, который обеспечивает, например, многоштырьковое соединение с трактом 195 передачи дискретных данных памяти (или в альтернативном варианте с трактом 170 передачи дискретных данных PCI. Соответствующая тестовая плата JTAG для каждого из гнезд 160, 180, 190 имеет соответствующий соединитель для каждого из гнезд 160, 180, 190. Сменная тестовая плата 200 JTAG дополнительно содержит тестовый интерфейс 220 JTAG для большого числа тестовых буферных каскадов 230 JTAG. Как показано на фиг.2, тестовые буферные каскады 230 JTAG используют для соединения с каждым сигнальным штырьком предназначенного для тестирования тракта передачи дискретных данных (например, тракта 195 передачи дискретных данных памяти или тракта 170 передачи дискретных данных PCI). В одном предпочтительном варианте осуществления тестовые буферные каскады 230 JTAG содержат логическую схему JTAG сканирования поверхности раздела, образованную в октальных приемопередатчиках тракта (передачи дискретных данных), выпускаемых на промышленной основе компанией Texas Instrument и продаваемых под индексом SN74ABT8245. Этот октальный приемопередатчик тракта передачи дискретных данных содержит две группы из восьми двунаправленных тестовых буферных каскадов JTAG, причем каждая группа совместно использует выходной разрешающий сигнал.
Необходимо отметить, что сменная плата 200 не содержит запоминающего устройства, хотя запоминающее устройство или другая схемотехника может быть выполнена на плате 200 в соответствии с требованиями в конкретных случаях применения. Сменную плату 200 предпочтительнее используют только для завершения тестовой схемы JTAG, так что плата 200 предназначена только для применения в тестовой схеме JTAG. Таким образом, путем вставления сменной платы 200 в одно или более вставных гнезд 160, 180 и 190, могут быть недорого протестированы тракты 175, 190 передачи дискретных данных. Кроме того, настоящее изобретение стоит значительно меньше тестеров (с матрицей подпружиненных игольчатых контактов), которые должны быть разработаны и изготовлены по специальному заказу за тысячи долларов.
В процессе тестирования одна или более сменных плат 200 могут быть вставлены в соответствующие сменные гнезда снова и снова и использованы в качестве тестовой схемы для трактов передачи дискретных данных на многокомпьютерных системах, подлежащих тестированию.
Если вставные платы 200 используют для тестирования соединений тракта передачи дискретных данных для трактов уже оборудованных для тестирования JTAG (например, тракт 170 передачи дискретных данных PCI, показанный на фиг. 1), уже предусмотрены соответствующие шины для смещения данных и команд JTAG в байпасный регистр, регистр контроля поверхности раздела и регистр команд (смотри фиг. 3 и 4) в тестовых схемах JTAG. Однако, если сменная тестовая плата 200 JTAG соединена для тестирования с трактом передачи дискретных данных, который нормально не оборудован для JTAG (например, тракт ISA передачи дискретных данных, обычный тракт передачи дискретных данных памяти или тракт передачи дискретных данных PCI без соответствующего интерфейса JTAG), то специальные шины JTAG должны быть соединены с платами 200 специальными соединителями, как показано на фиг.5 и 6, так, чтобы данные и команды могли быть смещены в сдвиговые регистры данных и команд JTAG.
На фиг.5 схематически иллюстрируется вариант осуществления сменной платы 200, в которой соединения JTAG образованы на краю платы напротив соединений тракта передачи дискретных данных. Четыре шины JTAG, включающие в себя шину 240 выбора режима тестирования (TMS), шину 242 передачи синхронизирующего сигнала тестирования (ТСК), шину 244 ввода данных тестирования (TDI) и необязательная шина 246 возврата в исходное состояние (TRST*), соединены с тестовыми буферными каскадами 230 JTAG. Шины 240, 242, 246 TMS, TCK, TRST* соединены параллельно каждому из буферных каскадов 230, в то время как шина 244 TDI соединена последовательно через тестовые буферные каскады 230, как хорошо известно из предшествующего уровня техники. Пятая шина 248 выхода данных тестирования (ТDО) JTAG возвращает выходные данные из последнего буферного каскада 230. Входные шины 240, 242, 244, 246 соединены с платой 200, показанной на фиг. 5, через входной соединитель 250 JTAG. Входные шины 240, 242, 246 TMS, TCK, TRST*, соответственно, также соединены с выходным соединителем 252 JTAG, причем с выходным соединителем 252 также соединена шина 248 TDO. Параллельный тракт 254 передачи дискретных данных обеспечивает межсоединения между соединителем 256 тракта передачи дискретных данных и штырьковыми выводами вход/выход тестовых буферных каскадов 230 JTAG.
На фиг. 6 иллюстрируется несколько сменных плат, соединенных в процессе тестирования объединительной платы 600. Как показано на фиг.6, тестовые шины JTAG соединяются на тыльной стороне плат 200, а не через соединение тракта передачи дискретных данных, поскольку в приведенном случае применения либо тракт передачи дискретных данных не содержит тестовых шин JTAG, либо тракт передачи дискретных данных содержит тестовые шины JTAG, которые последовательно не соединены с системой сканирования объединительной платы.
На фиг. 3 приведена функциональная блок-схема интегральной схемы SN74ABT8245. На фиг.3 показана внутренняя схемотехника интегральной схемы, выпускаемой на промышленной основе, которая может быть использована для обеспечения тестовых буферных каскадов 230 для обеспечения сканирования, иллюстрируемых на фиг.2. Как показано на фиг.3, буферные каскады 230 включают в себя регистр 300 сканирования поверхности раздела и восемь двунаправленных буферных каналов 310 (на фиг.3 показан только один буферный канал 310). Каждый двунаправленный буферный канал 310 ((прим.пер.) в оригинале текста описания на английском языке, вероятно, ошибочно написано "канальный буфер 310") обеспечивает межсоединение между одним отрезком А-тракта передачи дискретных данных (показанным на фиг.3, слева) и соответствующим отрезком В-тракта передачи дискретных данных (показанным на фиг.3, справа). На фиг.3 показан только двунаправленный буферный канал 310, предназначенный для образования межсоединения между первым отрезком (А1) А-тракта передачи дискретных данных и первым отрезком (В1) В-тракта передачи дискретных данных. Другие семь буферных каналов (не показаны) образуют межсоединения отрезков А2 и В2, отрезков A3 в В3, отрезков А4 и В4, отрезков А5 и В5, отрезков А6 и В6, отрезков А7 и В7, отрезков А8 и В8. Каждый буферный канал 310 содержит соответствующие входные буферы 312, 318 и соответствующие выходные буферы 314, 316. Выходные буферы 314, 316 являются буферами, имеющими три состояния, причем состояние высокого импеданса управляется выходным разрешающим сигналом А (ОЕА) и выходными разрешающими сигналами В (ОЕВ) логического элемента И 320 и логического элемента И 322, соответственно, в нормальном режиме, и контролируются выходными ячейками (OUT CELL) 324, 326 сканирования поверхности раздела JTAG, соответственно, в режиме тестирования JTAG.
Логический элемент И 320 принимает первый инвертирующий вход из шины 328 активного низкого выходного разрешающего сигнала через буфер 330. Входная ячейка (IN CELL) 332 сканирования поверхности раздела JTAG в регистре 300 сканирования поверхности раздела соединена с выходом буфера 330 для текущего контроля состояния шины 328 выходного разрешающего сигнала. Второй не инвертирующий вход к логическому элементу И 320 обеспечивается шиной 334 направления (DIR) через буфер 336. Входная ячейка 338 сканирования поверхности раздела JTAG в регистре 300 сканирования поверхности раздела соединена с выходом буфера 336 для разрешения текущего контроля состояния шины 334 направления. Логический элемент И 322 принимает инвертированный вход из шины 328 выходного разрешающего сигнала и принимает инвертированный вход из шины 334 направления через буферы 330, 336, соответственно. Таким образом, можно видеть, что для первоначально предназначенного применения буферного каскада 230 только один из сигналов ОЕА и ОЕВ из логических элементов И 320, 322 может быть одновременно возбужден в соответствии с состоянием сигнала DIR на шине 334. В предпочтительном варианте осуществления шины 328, 334 выходного разрешающего сигнала и направления, соответственно, связаны так, что, если тестовые буферные каскады 230 сканирования не находятся в режиме тестирования JTAG, шестнадцать штырьковых выводов вход/выход октального буферного каскада находятся в состоянии высокого импеданса и не оказывают воздействия на, подвергаемый тестированию, каскад передачи дискретных данных. В описываемом в этой заявке режиме тестирования JTAG, шина 328 выходного разрешающего сигнала, шина 334 направления и логические элементы И 320, 322 не используются, а буферы контролируются только выходными ячейками 324, 326 JTAG.
Каждый из восьми каналов дополнительно контролируются входной ячейкой 340 JTAG стороны А-тракта передачи дискретных данных, выходной ячейкой 342 JTAG стороны А-тракта передачи дискретных данных, входной ячейкой 346 JTAG стороны В-тракта передачи дискретных данных и выходной ячейкой 348 стороны В-тракта передачи дискретных данных в регистре 300 сканирования поверхности раздела, как более подробно описано ниже со ссылкой на фиг.4А и 4В.
Регистр 300 сканирования поверхности раздела принимает биты данных и команды, которые могут быть смещены в регистр 300 сканирования поверхности раздела под контролем стандартной тестовой схемотехники JTAG. Конкретно, тестовая схемотехника JTAG, которая управляет регистром 300 сканирования поверхности раздела содержит байпасный (параллельный) регистр 350, регистр 355 контроля поверхности раздела, регистр 360 команд и контроллер 365 программы анализа транзисторных схем. Регистры 350-360 принимают сигнал входа данных тестирования (TDI) на шине 370 через буфер 371. Контроллер 365 программы анализа транзисторных схем принимает сигнал выбора режима тестирования (TMS) на шине 372 через буфер 373 и принимает синхронизирующий сигнал тестирования (ТСК) на шине 374 через буфер 375. Контроллер 365 программы анализа транзисторных схем обеспечивает управление выходными сигналами в регистр 360 команд, регистр 355 контроля поверхности раздела и в байпасный (параллельный) регистр 350.
Выход регистра 300 сканирования поверхности раздела предусмотрен как первый вход в мультиплексор 380, имеющий три входа, в то время как выходы байпасного регистра 350 и регистра 355 контроля поверхности раздела служат вторым и третьим входами, соответственно, в мультиплексор 380. Выход мультиплексора 380 служит первым входом в мультиплексор 385, имеющий два входа и один выход, в то время как выход регистра 360 команд служит вторым входом в мультиплексор 385. Контроллер программы анализа транзисторных схем обеспечивает вход выбора (режима тестирования) в мультиплексор 385, а также обеспечивает вход в буфер 390 выхода данных тестирования, который соединен с выходом мультиплексора 385. Выход выходного буфера 390 представляет собой сигнал TDO на шине 392.
Способ осуществления тестирования JTAG при использовании схемы, иллюстрируемой на фиг.3, хорошо известен квалифицированным в этой области техники специалистам. Например, описание этого способа, используемого для смещения соответствующих тестовых векторов и так далее, смотри в указанной выше ссылке на стандарт JTAG IEEE 1149.1 JTAG, относящийся к сканированию поверхности раздела.
Фиг. 4А и 4В иллюстрируются более подробные функциональные блок-схемы входных ячеек и выходных ячеек регистра 300 сканирования поверхности раздела. В частности, на фиг.4А иллюстрируется входная ячейка 340, а на фиг.4В иллюстрируется выходная ячейка 348. Другие входные ячейки и выходные ячейки имеют аналогичные конфигурации.
Как показано на фиг.4А, приведенная в качестве примера, входная ячейка 340 содержит мультиплексор 400 2:1, который имеет первый вход (0) из цепи сканирования поверхности раздела. То есть первый вход соединен для приема выхода предшествующей входной ячейки или выходной ячейки в регистре 300 сканирования поверхности раздела или для приема входа TDI из буфера 371, показанного на фиг.3. Мультиплексор 400 имеет второй вход (1), который принимает выходной сигнал из входного буфера 312. Другие входные ячейки (не показаны) принимают соответствующие входные сигналы из цепи сканирования поверхности раздела и из соответствующих входных буферов.
Мультиплексор 400 имеет вход (S) выбора, который управляется сигналом CAPTURE_ DR, генерируемым контроллером 365 программы анализа транзисторных схем, показанным на фиг.3. Если сигнал CAPTURE_DR активен, мультиплексор 400 выбирает выход входного буфера 312. Если сигнал CAPTURE_DR неактивен, мультиплексор 400 выбирает вход из цепи сканирования поверхности раздела.
Выход мультиплексора 400 предусмотрен как вход (D) данных триггера 400, который синхронизируется сигналом (DR_CLK) синхронизатора регистра данных, генерируемым контроллером 365 программы анализа транзисторных схем (фиг.3). Выход (Q) триггера 402 обеспечен как выход сдвига входной ячейки 340, который обеспечен как вход сдвига в следующую ячейку в цепи сканирования поверхности раздела или, если конкретная входная ячейка является последней ячейкой в цепи сканирования поверхности раздела, как выход данных регистра 300 сканирования 300 в мультиплексор 380 на фиг.3. В процессе операций сдвига сканирования поверхности раздела, сигнал CAPTURE_DR к входу выбора мультиплексора 400 является неактивным, так что триггер 402 соединен как часть сдвигового регистра сканирования поверхности раздела, содержащего другие входные ячейки и выходные ячейки.
Как дополнительно иллюстрируется на фиг.4А, выход входного буфера 312 обеспечен как вход в выходную ячейку 348, описываемую ниже со ссылкой на фиг.4В.
Как иллюстрируется на фиг.4В, показанная в качестве примера, выходная ячейка 348 содержит входной мультиплексор 420, имеющий первый вход (0), второй вход (1), вход (S) выбора и выход. Первый вход соединен для приема выхода из предшествующей входной ячейки или выходной ячейки в регистре 300 сканирования поверхности раздела или для приема входа TDI из буфера 371 на фиг.3. Второй вход принимает выход входного буфера 312 (фиг.4А). Вход выбора управляется сигналом CAPTURE_DR, описанным выше.
Выход входного мультиплексора 420 обеспечен как вход (D) данных триггера 422, который также синхронизируется сигналом DR_CLK, описанным выше. Выход (Q) данных триггера 422 обеспечен как вход данных в триггер-защелку 424, который имеет управляющий вход отпирания триггера-защелки, который управляется сигналом UPDATE_ DR, генерируемым контроллером 365 программы анализа транзисторных схем, показанным на фиг.3. Сигнал UPDATE_DR возбуждается контроллером 365 программы анализа транзисторных схем в ответ на самые последние команды, получаемые через сигнальную шину 372 TMS (фиг.3).
Выход данных триггера 422 также обеспечен как сдвиговый выход выходной ячейки 348, который обеспечен как сдвиговый вход в следующую ячейку в цепи сканирования поверхности раздела или, если конкретная выходная ячейка является последней ячейкой в цепи сканирования поверхности раздела, как выход данных регистра 300 сканирования поверхности раздела к мультиплексору 380, показанному на фиг.3.
Выходная ячейка 348 дополнительно содержит выходной мультиплексор 426, который имеет первый вход (0), второй вход (1), вход (S) выбора и выход. Первый вход выходного мультиплексора 426 принимает выход входного буфера 312 (фиг. 4А). Второй вход выходного мультиплексора 426 принимает выход данных триггера-защелки 424. Вход выбора принимает сигнал TEST_MODE, которые генерируются контроллером 365 программы анализа транзисторных схем в ответ на прием команды режима тестирования по шине 372 TMS. Если сигнал TEST_MODE неактивен, то выход буфера 312 (фиг.4А) обеспечен как выход выходного мультиплексора 426, который обеспечен как вход в выходной буфер 316 (показанный так же на фиг.3 и 4В). Если сигнал TEST_MODE активен, то выход триггера-защелки 424 обеспечен как выход выходного мультиплексора 426 в выходной буфер 316.
Выходные буферы 314 и 316, показанные на фиг.3, отпираются сигналами из выходных ячеек 326 и 324, соответственно. Выходные ячейки 326, 324 аналогичны ячейкам, описанным на фиг.3 за исключением того, что выходы ячеек 324, 326 соединены с управляющим входом высокого импеданса их соответствующих выходных буферов 316, 314. Кроме того, входы ячеек 326, 324 приходят из ОЕА и ОЕВ (выходной разрешающий сигнал А и выходной разрешающий сигнал В), соответственно.
В буферном каскаде 230 интегральной схемы SN74ABT8245 (в предпочтительном варианте осуществления настоящего изобретения) входные ячейки 340 и выходные ячейки 348 соединены в сдвиговом регистре сканирования поверхности раздела так, как описано ниже. Сигнал 370 входа данных тестирования (TDI) обеспечен из входного буфера 371 к выходной ячейке 324 ОЕВ, затем к выходной ячейке 326 ОЕА, затем к входной ячейке 338 DIR, затем к входной ячейке 332 ОЕ (разрешающего сигнала), затем к входным ячейкам (В8, В7, В6, В5, В4, В3, В2, В1) стороны В-тракта передачи дискретных данных, затем к выходным ячейкам (В8, В7, В6, В5, В4, В3, В2, В1) стороны В-тракта передачи дискретных данных, затем к входным ячейкам (А8, А7, А6, А5, А4, A3, А2, А1) стороны А-тракта передачи дискретных данных, затем к выходным ячейкам (А8, А7, А6, А5, А4, A3, А2, А1) стороны А-тракта передачи дискретных данных и затем к сигналу выхода данных тестирования (ТDО) через мультиплексор 380, мультиплексор 385 и выходной буфер 390.
Необходимо отметить, что логическая схема тестирования JTAG в интегральной схеме SN74ABT8245 является более сложной, чем иллюстрируется на фиг.4А и 4В. Для простоты показаны только функции, требуемые для тестирования. Интегральная схема SN74ABT8245 содержит также логику для поддержания других функций JTAG, которые также могут быть использованы, но которые не требуются для осуществления настоящего изобретения, описываемого в этой заявке.
В операции тестирования, предусматриваемой в соответствии с настоящим изобретением, данные, смещаемые в регистр 300 сканирования поверхности раздела, фиксируются в триггерах-защелках 424 в каждой из выходных ячеек 342, 348, 326 и 324, соединенной с А-трактом передачи дискретных данных и с В-трактом передачи дискретных данных, выходных мультиплексорах 426, управляемых для выбора второго входа (1), и выходных буферах 314 и 316, соединенных с каждой выходной ячейкой 342, 348, и отпираются выходными ячейками 326, 324 так, чтобы тестируемый тракт передачи дискретных данных, соединенный со штырьковыми выводами буферных каскадов 230 возбуждался выбранными данными из буферных каскадов 230. Данные на тракте принимаются другой логической схемой, соединенной с тестируемым трактом, и сравниваются с ожидаемыми данными для определения, каждый ли штырьковый вывод на тестируемом тракте передачи дискретных данных возбужден должным образом.
Наоборот, тестируемый тракт передачи дискретных данных может возбуждаться другой логической схемой, если выходные буферы 314, 316 являются недееспособными. Затем данные на тестируемом тракте принимаются через входные буферы 312, 318 и собираются в соответствующих триггерах 402. После этого, принятые данные смещаются из регистра 300 сканирования поверхности раздела в шину ТDО. Последовательные выходные данные на TDO принимаются задающей схемой тестирования JTAG (смотри фиг.7) и сравниваются с ожидаемыми данными для определения должным ли образом функционирует тестируемый тракт передачи дискретных данных.
Таким образом, сменные платы 200, содержащие схемотехнику JTAG в регистре 300 сканирования поверхности раздела, обеспечивают недорогие и эффективные систему и способ тестирования частей тракта 170 передачи дискретных данных PCI и тракта 195 передачи дискретных данных памяти, которые иначе не были бы тестируемыми в условиях испытаний JTAG.
В процессе работы, как схематически показано на фиг.7, команды и данные JTAG смещаются в регистры команд и данных в схемотехнике JTAG (на фиг.7 не показана) на объединительной плате 600 и в схемотехнике JTAG (на фиг.7 также не показана) на первой и второй платах 200 модуля памяти с двухрядным расположением штырьковых выводов из задающей схемы 700 тестирования JTAG. Данные и команды смещаются в их соответствующие регистры через соединитель 705, кабель 710, соединитель 715, соединитель 740, соединитель 745 и кабель 750. Соединитель 715 входит в контакт с сопрягающимся соединителем 420 на краю объединительной платы 600, как показано на фиг.7, в то время как соединители 725, 730, 740 и 745 входят в контакт с соответствующими сопрягающимися соединителями на краях сменных плат 200. В одном предпочтительном варианте осуществления настоящего изобретения, соединители 725, 730, 740 и 745, соответственно через один, являются соединителями вилочного и розеточного типа (например, соединитель 725 кабеля 720 является вилочным соединителем, соединитель 730 кабеля 735 является розеточным соединителем и так далее), так что одна или более сменных плат 200 могут быть шунтированы (если, например, имеется незанятое гнездо). Таким образом, например, если гнезда 180, 190 не заняты оба, соединитель 725 кабеля 720 может входить в контакт непосредственно с соединителем 745 кабеля 750 так, чтобы задающая схема тестирования JTAG могла быть просто соединена для тестирования со схемами для тестирования JTAG.
Как только соответствующие данные смещены в регистры JTAG, эти данные поступают к точкам соединения и принимаются схемотехникой JTAG в другом месте, имеющем связь с точками соединения. Например, первая сменная плата 200 (входящая в контакт с гнездом 180) может выдавать данные в тракт 195 передачи дискретных данных (смотри фиг.1), которые принимаются, например, контроллером 140 динамического запоминающего устройства с произвольной выборкой. Схемотехника JTAG в контроллере 140 динамического запоминающего устройства с произвольной выборкой (не показана) считывает данные в тракте 195 передачи дискретных данных и передает их назад в задающую схему 700 тестирования JTAG через соединитель 715.
Хотя выше был подробно описан предпочтительный вариант осуществления настоящего изобретения, квалифицированному в этой области техники специалисту будет очевидно, что без отклонения от существа и объема изобретения могут быть сделаны некоторые модификации. Например, недорогие тестовые схемы другие, чем описанная в этой заявке интегральная схема SN74ABT8245, могут быть применены для выполнения сменной тестовой платы 200 JTAG. Пo этой причине, приведенное выше описание должно восприниматься как иллюстративное, а не как ограничительное. В соответствии с вышесказанным, объем настоящего изобретения должен интерпретироваться только в объеме приведенной ниже формулы изобретения.

Claims (14)

1. Система осуществления тестирования двухточечных соединений на монтажной плате с использованием стандарта Международной объединенной рабочей группы по автоматизации тестирования (JTAG), характеризуемая наличием указанной монтажной платы со схемой, подлежащей тестированию с использованием стандарта JTAG, шины на указанной монтажной плате, включающей соединительные выводы, не менее одного периферийного слота или слота расширения, имеющего электрическое соединение с выводами указанной шины, съемной платы тестирования по стандарту JTAG, имеющей контакт с одним из указанных слотов для установления электрического соединения с указанным слотом, причем указанная плата тестирования включает схему тестирования по стандарту JTAG для подачи тестирующих сигналов на выводы указанной шины через указанный слот, имеющий контакт с указанной платой тестирования, и схемы тестирования по стандарту JTAG, имеющей соединение с указанной шиной на указанной монтажной плате, причем тестирующие сигналы, генерируемые указанной платой тестирования, поступают на указанную схему тестирования по стандарту JTAG для осуществления тестирования целостности двухточечных соединений на указанной монтажной плате.
2. Система по п. 1, отличающаяся тем, что дополнительно указанная схема тестирования по стандарту JTAG содержит вторую плату тестирования по стандарту JTAG, соединенную со вторым слотом.
3. Система по п. 1, отличающаяся тем, что дополнительно указанная схема тестирования по стандарту JTAG содержит интегральную схему, пригодную для осуществления тестирования по стандарту JTAG на указанной монтажной плате.
4. Способ осуществления тестирования соединений шины на материнской плате, имеющей соединение со слотом, включающий создание съемной платы тестирования, имеющей компоненты, необходимые для осуществления тестирования по стандарту JTAG, включая регистр данных сканирования поверхности раздела, причем указанная плата тестирования выполнена с возможностью для вставления в указанный съемный слот, вставление указанной платы тестирования в указанный слот, посылка тестового вектора, содержащего биты данных, на указанный регистр данных сканирования поверхности раздела, вывод указанного вектора битов данных из указанного регистра данных сканирования поверхности раздела на соединения указанной шины через указанный слот, получение указанных выходных битов данных тестового вектора через соединения указанной шины и сравнение указанных полученных выходных битов данных тестового вектора с заранее определенным образцом выходных данных для выявления дефектов в соединениях указанной шины.
5. Способ по п. 4, отличающийся тем, что указанные операции создания платы, соединения платы, посылки данных, вывода данных, получения выходных данных и сравнения данных повторяют для каждого соединения шины на указанной материнской плате, имеющей соединение со слотом.
6. Система для осуществления соединений шины, имеющей соединение со слотом на материнской плате, характеризующаяся наличием указанной материнской платы, указанной шины с указанными соединениями, имеющими соединение с указанным слотом на указанной материнской плате, и съемной платы тестирования, включающей регистр данных сканирования поверхности раздела, соединительный участок, имеющий соединение с указанным регистром данных сканирования поверхности раздела, причем указанный соединительный участок выполнен с возможностью соединения с указанным слотом для осуществления электрического соединения между соединениями указанной шины и указанным регистром данных сканирования поверхности раздела, и схему контроля процесса сканирования поверхности раздела, включающую контроллер подключения (ТАР-контроллер) и регистр команд.
7. Система для осуществления тестирования многочисленных соединений шины, имеющих соединение с, по меньшей мере, двумя слотами материнской платы, отличающаяся тем, что указанные многочисленные соединения шины имеют электрическое соединение с интерфейсом материнской платы без схемы тестирования по стандарту JTAG на указанной материнской плате, причем указанная система включает указанную материнскую плату, указанную шину с указанными соединениями, имеющими соединение с, по меньшей мере, двумя слотами указанной материнской платы, и, по меньшей мере, две съемные платы тестирования, соединенные с, по меньшей мере, указанными двумя слотами для осуществления электрического соединения между схемой тестирования по стандарту JTAG на указанных съемных платах тестирования и указанных соединениях шины.
8. Система по п. 7, отличающаяся тем, что указанная схема тестирования по стандарту JTAG на указанных съемных платах тестирования включает регистр данных сканирования поверхности раздела, ТАР-контроллер и регистр команд.
9. Система для осуществления тестирования многочисленных соединений шины, имеющих соединение с, по меньшей мере, одним слотом материнской платы, отличающаяся тем, что указанная материнская плата содержит схему тестирования по стандарту JTAG, установленную на указанной материнской плате, а указанные многочисленные соединения шины не имеют электрического соединения с указанной схемой тестирования по стандарту JTAG на указанной материнской плате, причем указанная система включает указанную материнскую плату, указанную шину с указанными соединениями, имеющими соединение с, по меньшей мере, одним слотом указанной материнской платы, и, по меньшей мере, одну съемную плату тестирования, соединенную с, по меньшей мере, указанным слотом для осуществления электрического соединения между схемой тестирования по стандарту JTAG на указанных съемных платах тестирования и указанных соединениях шины, причем указанная съемная плата имеет дополнительные контакты, соединенные с указанной схемой тестирования по стандарту JTAG на указанной материнской плате.
10. Система по п. 9, отличающаяся тем, что указанная схема тестирования по стандарту JTAG на указанной съемной плате тестирования дополнительно включает регистр данных сканирования поверхности раздела, ТАР-контроллер и регистр команд.
11. Система по п. 9, отличающаяся тем, что указанные дополнительные контакты выполнены на краю указанной съемной платы тестирования и расположены отдельно от соединений указанной шины, а указанная схема тестирования по стандарту JTAG на указанной материнской плате соединена с указанными дополнительными контактами посредством интерфейсного кабеля для тестирования по стандарту JTAG, соединяющего указанные дополнительные контакты и указанную материнскую плату.
12. Съемная плата тестирования по стандарту JTAG для использования при тестировании соединений шины на материнской плате, соединенных с периферийными слотами или слотами расширения, включающая соединительный участок, соединенный с указанными периферийными слотами или слотами расширения, буферную схему, включающую регистр данных сканирования поверхности раздела, ТАР-контроллер и регистр команд, шину ввода данных, обеспечивающую ввод данных, посредством которой сигналы с указанного соединительного участка поступают в качестве входных данных на указанный регистр данных сканирования поверхности раздела, шину вывода данных, посредством которой выходные сигналы с указанного регистра данных сканирования поверхности раздела поступают на указанный соединительный участок и в которой указанная буферная схема используется как устройство для осуществления тестирования по стандарту JTAG.
13. Съемная плата тестирования по стандарту JTAG по п. 12, отличающаяся тем, что указанная буферная схема включает восьмеричный буфер 74АВТ8245.
14. Съемная плата тестирования по стандарту JTAG для использования при тестировании соединений шины на материнской плате, соединенных со слотом шины, включающая первый соединительный участок, соединенный с указанным слотом шины, второй соединительный участок, обеспечивающий связь с каналами ввода и вывода данных сканирования по стандарту JTAG, а также каналами управления сканированием по стандарту JTAG, интегральную схему, оснащенную множеством приемопередатчиков шины, имеющих электрическое соединение с указанным первым соединительным участком для передачи данных и получения данных от указанного слота шины, причем указанная интегральная схема дополнительно включает интерфейс по стандарту JTAG, который получает последовательные данные и управляющие сигналы от указанного второго соединительного участка и осуществляет передачу данных между указанными каналами данных сканирования по стандарту JTAG, и таким образом указанные приемопередатчики шины обеспечивают работу указанной интегральной схемы в качестве схемы тестирования по стандарту JTAG, которая осуществляет тестирования указанного слота шины, причем указанная интегральная схема используется в качестве устройства тестирования по стандарту JTAG.
RU97116395/09A 1995-12-08 1996-11-13 Тестирование jtag трактов передачи дискретных данных при использовании сменных печатных плат с установленными на них логическими схемами jtag RU2182711C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/569,751 US5852617A (en) 1995-12-08 1995-12-08 Jtag testing of buses using plug-in cards with Jtag logic mounted thereon
US08/569,751 1995-12-08

Publications (2)

Publication Number Publication Date
RU97116395A RU97116395A (ru) 1999-07-10
RU2182711C2 true RU2182711C2 (ru) 2002-05-20

Family

ID=24276706

Family Applications (1)

Application Number Title Priority Date Filing Date
RU97116395/09A RU2182711C2 (ru) 1995-12-08 1996-11-13 Тестирование jtag трактов передачи дискретных данных при использовании сменных печатных плат с установленными на них логическими схемами jtag

Country Status (11)

Country Link
US (1) US5852617A (ru)
EP (1) EP0808461B1 (ru)
JP (1) JP3699127B2 (ru)
KR (1) KR100232116B1 (ru)
CN (1) CN1089440C (ru)
AU (1) AU7731596A (ru)
DE (1) DE69628143T2 (ru)
IL (1) IL121362A (ru)
RU (1) RU2182711C2 (ru)
TW (1) TW311176B (ru)
WO (1) WO1997022013A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2703493C1 (ru) * 2018-12-28 2019-10-17 федеральное государственное автономное образовательное учреждение высшего образования "Самарский национальный исследовательский университет имени академика С.П. Королёва" Способ локализации дефектов короткого замыкания выводов микросхем JTAG интерфейсом и устройство для его осуществления

Families Citing this family (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100512162B1 (ko) * 1998-03-31 2005-11-11 삼성전자주식회사 마이크로프로세서의에뮬레이션모드를위한바운더리스캔스탠다드인터페이스회로
US6351827B1 (en) * 1998-04-08 2002-02-26 Kingston Technology Co. Voltage and clock margin testing of memory-modules using an adapter board mounted to a PC motherboard
US6178526B1 (en) * 1998-04-08 2001-01-23 Kingston Technology Company Testing memory modules with a PC motherboard attached to a memory-module handler by a solder-side adaptor board
US6357023B1 (en) * 1998-04-08 2002-03-12 Kingston Technology Co. Connector assembly for testing memory modules from the solder-side of a PC motherboard with forced hot air
US6415397B1 (en) 1998-04-08 2002-07-02 Kingston Technology Company Automated multi-PC-motherboard memory-module test system with robotic handler and in-transit visual inspection
US6289480B1 (en) * 1998-04-24 2001-09-11 National Semiconductor Corporation Circuitry for handling high impedance busses in a scan implementation
JPH11328972A (ja) * 1998-05-18 1999-11-30 Mitsubishi Electric Corp 半導体装置、その設計方法およびその検査方法
US6347387B1 (en) * 1998-10-09 2002-02-12 Agere Systems Guardian Corp. Test circuits for testing inter-device FPGA links including a shift register configured from FPGA elements to form a shift block through said inter-device FPGA links
US6324663B1 (en) * 1998-10-22 2001-11-27 Vlsi Technology, Inc. System and method to test internal PCI agents
US6901457B1 (en) 1998-11-04 2005-05-31 Sandisk Corporation Multiple mode communications system
US6279114B1 (en) 1998-11-04 2001-08-21 Sandisk Corporation Voltage negotiation in a single host multiple cards system
US6246971B1 (en) * 1999-01-05 2001-06-12 Lucent Technologies Inc. Testing asynchronous circuits
US6266793B1 (en) 1999-02-26 2001-07-24 Intel Corporation JTAG boundary scan cell with enhanced testability feature
FI19991735A (fi) * 1999-08-16 2001-02-17 Nokia Networks Oy Menetelmä ja laite tietokonejärjestelmän toimintavarmuuden parantamiseksi
US6598193B1 (en) 2000-01-24 2003-07-22 Dell Products L.P. System and method for testing component IC chips
US6772261B1 (en) 2000-04-27 2004-08-03 International Business Machines Corporation Interface that allows testing and using memory modules in computer systems not designed for the modules
US6634005B1 (en) * 2000-05-01 2003-10-14 Hewlett-Packard Development Company, L.P. System and method for testing an interface between two digital integrated circuits
US6731128B2 (en) * 2000-07-13 2004-05-04 International Business Machines Corporation TFI probe I/O wrap test method
US6742144B2 (en) 2000-09-13 2004-05-25 Kingston Technology Co. Local heating of memory modules tested on a multi-motherboard tester
FI110724B (fi) * 2000-09-14 2003-03-14 Patria New Technologies Oy JTAG-testausjärjestely
US6865693B1 (en) * 2000-10-19 2005-03-08 Dell Products, L.P. System and method for debugging multiprocessor systems
US6667873B2 (en) * 2001-03-27 2003-12-23 The United States Of America As Represented By The Secretary Of The Air Force Adaptive manifold
CN100378701C (zh) * 2001-10-17 2008-04-02 Nxp股份有限公司 利用可附着子模块的电子设备的快速配置
CN100416284C (zh) * 2002-08-16 2008-09-03 中兴通讯股份有限公司 一种电缆测试装置及方法
US7069477B2 (en) * 2002-10-30 2006-06-27 International Business Machines Corporation Methods and arrangements to enhance a bus
WO2004044601A1 (en) * 2002-11-14 2004-05-27 Logicvision, Inc. Boundary scan with strobed pad driver enable
CN1308830C (zh) * 2002-12-27 2007-04-04 联想(北京)有限公司 计算机控制的易扩展的智能主板环境测试系统
EP1473633B1 (en) * 2003-05-02 2013-02-20 Infineon Technologies AG Programmable unit with debug resources
US6933628B2 (en) * 2003-07-24 2005-08-23 Agilent Technologies, Inc. High speed channel selector switch
CN100427964C (zh) * 2003-08-04 2008-10-22 华为技术有限公司 一种电路板的边界扫描测试方法
KR100564033B1 (ko) * 2003-12-05 2006-03-23 삼성전자주식회사 단일 버퍼 선택 입력 단자를 가지는 반도체 메모리 및반도체 메모리 테스트 방법
US7219258B2 (en) * 2003-12-10 2007-05-15 International Business Machines Corporation Method, system, and product for utilizing a power subsystem to diagnose and recover from errors
CN100349130C (zh) * 2004-02-25 2007-11-14 华为技术有限公司 一种并行加载数据回读校验方法
US7321997B2 (en) * 2004-03-30 2008-01-22 Intel Corporation Memory channel self test
US7362089B2 (en) * 2004-05-21 2008-04-22 Advantest Corporation Carrier module for adapting non-standard instrument cards to test systems
US7296129B2 (en) * 2004-07-30 2007-11-13 International Business Machines Corporation System, method and storage medium for providing a serialized memory interface with a bus repeater
US7539800B2 (en) 2004-07-30 2009-05-26 International Business Machines Corporation System, method and storage medium for providing segment level sparing
US7389375B2 (en) 2004-07-30 2008-06-17 International Business Machines Corporation System, method and storage medium for a multi-mode memory buffer device
CN100365423C (zh) * 2004-10-20 2008-01-30 华为技术有限公司 一种jtag链自动连接系统及其实现方法
US7305574B2 (en) 2004-10-29 2007-12-04 International Business Machines Corporation System, method and storage medium for bus calibration in a memory subsystem
US7512762B2 (en) 2004-10-29 2009-03-31 International Business Machines Corporation System, method and storage medium for a memory subsystem with positional read data latency
US7331010B2 (en) 2004-10-29 2008-02-12 International Business Machines Corporation System, method and storage medium for providing fault detection and correction in a memory subsystem
US7441060B2 (en) 2004-10-29 2008-10-21 International Business Machines Corporation System, method and storage medium for providing a service interface to a memory system
US7299313B2 (en) 2004-10-29 2007-11-20 International Business Machines Corporation System, method and storage medium for a memory subsystem command interface
US7395476B2 (en) 2004-10-29 2008-07-01 International Business Machines Corporation System, method and storage medium for providing a high speed test interface to a memory subsystem
US7356737B2 (en) * 2004-10-29 2008-04-08 International Business Machines Corporation System, method and storage medium for testing a memory module
US7277988B2 (en) 2004-10-29 2007-10-02 International Business Machines Corporation System, method and storage medium for providing data caching and data compression in a memory subsystem
US20060156098A1 (en) * 2004-11-30 2006-07-13 Bawany Mahuammad A Method and apparatus for testing an electronic device
CN100346331C (zh) * 2004-11-30 2007-10-31 英业达股份有限公司 多芯片插座型电路板的芯片跨接装置
US7386772B1 (en) * 2004-12-20 2008-06-10 Emc Corporation Test module for testing of electronic systems
US7406642B1 (en) * 2005-10-03 2008-07-29 Altera Corporation Techniques for capturing signals at output pins in a programmable logic integrated circuit
US20070094554A1 (en) * 2005-10-20 2007-04-26 Martin Versen Chip specific test mode execution on a memory module
US7478259B2 (en) * 2005-10-31 2009-01-13 International Business Machines Corporation System, method and storage medium for deriving clocks in a memory system
US7685392B2 (en) 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
US7511525B2 (en) * 2006-01-26 2009-03-31 Honeywell International Inc. Boundary-scan system architecture for remote environmental testing
CN100442242C (zh) * 2006-02-28 2008-12-10 环达电脑(上海)有限公司 用于测试主板插槽的设备、系统及方法
US7636813B2 (en) * 2006-05-22 2009-12-22 International Business Machines Corporation Systems and methods for providing remote pre-fetch buffers
US7640386B2 (en) 2006-05-24 2009-12-29 International Business Machines Corporation Systems and methods for providing memory modules with multiple hub devices
US7594055B2 (en) 2006-05-24 2009-09-22 International Business Machines Corporation Systems and methods for providing distributed technology independent memory controllers
US7584336B2 (en) 2006-06-08 2009-09-01 International Business Machines Corporation Systems and methods for providing data modification operations in memory subsystems
US7493439B2 (en) 2006-08-01 2009-02-17 International Business Machines Corporation Systems and methods for providing performance monitoring in a memory system
US7669086B2 (en) 2006-08-02 2010-02-23 International Business Machines Corporation Systems and methods for providing collision detection in a memory system
US7581073B2 (en) * 2006-08-09 2009-08-25 International Business Machines Corporation Systems and methods for providing distributed autonomous power management in a memory system
US7587559B2 (en) 2006-08-10 2009-09-08 International Business Machines Corporation Systems and methods for memory module power management
US7539842B2 (en) 2006-08-15 2009-05-26 International Business Machines Corporation Computer memory system for selecting memory buses according to physical memory organization information stored in virtual address translation tables
US7490217B2 (en) 2006-08-15 2009-02-10 International Business Machines Corporation Design structure for selecting memory busses according to physical memory organization information stored in virtual address translation tables
US7870459B2 (en) * 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
US7477522B2 (en) 2006-10-23 2009-01-13 International Business Machines Corporation High density high reliability memory module with a fault tolerant address and command bus
US7721140B2 (en) 2007-01-02 2010-05-18 International Business Machines Corporation Systems and methods for improving serviceability of a memory system
US7606988B2 (en) 2007-01-29 2009-10-20 International Business Machines Corporation Systems and methods for providing a dynamic memory bank page policy
US7603526B2 (en) 2007-01-29 2009-10-13 International Business Machines Corporation Systems and methods for providing dynamic memory pre-fetch
US7970971B2 (en) * 2007-01-30 2011-06-28 Finisar Corporation Tapping systems and methods
DE102007007776B3 (de) 2007-02-12 2008-09-04 Göpel electronic GmbH Testsystem und Verfahren zum Prüfen einer Baugruppe
CN101193326B (zh) * 2007-04-24 2010-12-08 中兴通讯股份有限公司 用于多jtag链的自动测试装置及方法
US8037355B2 (en) * 2007-06-07 2011-10-11 Texas Instruments Incorporated Powering up adapter and scan test logic TAP controllers
US7725783B2 (en) * 2007-07-20 2010-05-25 International Business Machines Corporation Method and apparatus for repeatable drive strength assessments of high speed memory DIMMs
JP2009296119A (ja) * 2008-06-03 2009-12-17 Toshiba Corp 双方向バッファ回路及び信号レベル変換回路
US8395393B2 (en) * 2010-02-02 2013-03-12 Raytheon Company Cable test method
CN101840368B (zh) * 2010-03-26 2013-01-16 中国科学院计算技术研究所 多核处理器的jtag实时片上调试方法及其系统
CN103000229A (zh) * 2011-09-09 2013-03-27 鸿富锦精密工业（深圳）有限公司 测试卡
US20150082109A1 (en) * 2012-07-30 2015-03-19 Pritl Jayantl Patel Detecting defects in a processor socket
CN104237723A (zh) * 2014-08-28 2014-12-24 上海微小卫星工程中心 一种基于边界扫描的低频电缆网测试系统及测试方法
CN104899123B (zh) * 2015-04-24 2017-06-06 英业达科技有限公司 一种主板上dimm插槽的地址设置信号的连接测试装置与方法
CN105067991A (zh) * 2015-08-10 2015-11-18 宁波华远电子科技有限公司 一种电路板的检测装置及其检测方法
TWI561838B (en) * 2015-09-08 2016-12-11 Inventec Corp Testing device of address configuration signal of dimm slot and testing method thereof
US10010007B2 (en) 2015-12-09 2018-06-26 Mellanox Technologies, Ltd. Multi-slot plug-in card
CN106918724A (zh) * 2015-12-24 2017-07-04 英业达科技有限公司 适用于快捷外设互联标准插槽的测试电路板
CN106918726A (zh) * 2015-12-24 2017-07-04 英业达科技有限公司 适用于串行ata连接器的测试电路板
CN106918771A (zh) * 2015-12-24 2017-07-04 英业达科技有限公司 适用于通用串行总线连接器的测试电路板
CN106918750A (zh) * 2015-12-24 2017-07-04 英业达科技有限公司 适用于内存插槽的测试电路板
CN106918725A (zh) * 2015-12-25 2017-07-04 英业达科技有限公司 具联合测试工作群组信号串接电路设计的测试电路板
TWI550295B (zh) * 2015-12-28 2016-09-21 英業達股份有限公司 適用於快捷外設互聯標準插槽的測試電路板
TWI563274B (en) * 2015-12-28 2016-12-21 Inventec Corp Test circuit board for sata connector testing
TWI550294B (zh) * 2015-12-28 2016-09-21 英業達股份有限公司 適用於記憶體插槽的測試電路板
TWI563272B (en) * 2015-12-28 2016-12-21 Inventec Corp Test circuit board design with jtag signal series circuit
TWI564580B (zh) * 2015-12-28 2017-01-01 英業達股份有限公司 適用於通用序列匯流排連接器的測試電路板
US9772376B1 (en) * 2016-04-29 2017-09-26 Texas Instruments Incorporated Increase data transfer throughput by enabling dynamic JTAG test mode entry and sharing of all JTAG pins
CN108226740B (zh) * 2016-12-09 2020-06-02 英业达科技有限公司 提供扩充联合测试工作组接口的扩充电路板
WO2018148497A1 (en) 2017-02-10 2018-08-16 Checksum, Llc Functional tester for printed circuit boards, and associated systems and methods
CN109901045A (zh) * 2017-12-08 2019-06-18 英业达科技有限公司 电路板的连接器插槽引脚导通检测系统及其方法
TWI736721B (zh) * 2017-12-13 2021-08-21 英業達股份有限公司 連接器的腳位連接測試系統及其方法
CN111370054A (zh) * 2018-12-26 2020-07-03 华为技术有限公司 一种存储卡的测试系统
RU189608U1 (ru) * 2019-04-09 2019-05-29 Акционерное общество "МЦСТ" Адаптер тестирования канала оперативной памяти третьего поколения
CN110297282B (zh) * 2019-08-06 2021-11-12 深圳面元智能科技有限公司 地震勘探设备测试仪
CN112462246A (zh) * 2019-09-09 2021-03-09 英业达科技有限公司 边界扫描测试系统及其方法
RU194790U1 (ru) * 2019-10-17 2019-12-23 Акционерное общество "МЦСТ" Адаптер тестирования канала оперативной памяти четвертого поколения
CN110824386A (zh) * 2019-10-21 2020-02-21 中车太原机车车辆有限公司 一种用于电力机车电子插件箱的绕接线测试装置
JP7204697B2 (ja) * 2020-03-10 2023-01-16 株式会社東芝 半導体集積回路
CN111487479B (zh) * 2020-04-28 2022-06-03 中科龙人高新技术有限公司 一种工业机器人驱动板检测卡
TWI828439B (zh) * 2022-11-24 2024-01-01 英業達股份有限公司 無jtag串接測試電路板的dimm插槽測試系統及其方法
TWI822502B (zh) * 2022-12-01 2023-11-11 英業達股份有限公司 Jtag集線器的jtag連接介面致能與禁能控制系統及其方法
US11927632B1 (en) * 2022-12-09 2024-03-12 Inventec (Pudong) Technology Corporation DIMM slot test system without series connection of test board through JTAG and method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5198759A (en) * 1990-11-27 1993-03-30 Alcatel N.V. Test apparatus and method for testing digital system
JP3372052B2 (ja) * 1991-06-06 2003-01-27 テキサス インスツルメンツ インコーポレイテツド 境界走査集積回路
US5428800A (en) * 1991-10-30 1995-06-27 I-Cube, Inc. Input/output (I/O) bidirectional buffer for interfacing I/O ports of a field programmable interconnection device with array ports of a cross-point switch
TW253097B (ru) * 1992-03-02 1995-08-01 At & T Corp
US5285152A (en) * 1992-03-23 1994-02-08 Ministar Peripherals International Limited Apparatus and methods for testing circuit board interconnect integrity
DE69333479T2 (de) * 1992-06-17 2005-03-24 Texas Instruments Inc., Dallas Hierarchisches Verbindungsverfahren und -gerät
US5544309A (en) * 1993-04-22 1996-08-06 International Business Machines Corporation Data processing system with modified planar for boundary scan diagnostics
US5526365A (en) * 1993-07-30 1996-06-11 Texas Instruments Incorporated Method and apparatus for streamlined testing of electrical circuits
US5497378A (en) * 1993-11-02 1996-03-05 International Business Machines Corporation System and method for testing a circuit network having elements testable by different boundary scan standards

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2703493C1 (ru) * 2018-12-28 2019-10-17 федеральное государственное автономное образовательное учреждение высшего образования "Самарский национальный исследовательский университет имени академика С.П. Королёва" Способ локализации дефектов короткого замыкания выводов микросхем JTAG интерфейсом и устройство для его осуществления

Also Published As

Publication number Publication date
KR19980702054A (ko) 1998-07-15
CN1089440C (zh) 2002-08-21
US5852617A (en) 1998-12-22
EP0808461B1 (en) 2003-05-14
CN1180412A (zh) 1998-04-29
JPH11500831A (ja) 1999-01-19
WO1997022013A1 (en) 1997-06-19
IL121362A0 (en) 1998-01-04
KR100232116B1 (ko) 1999-12-01
TW311176B (ru) 1997-07-21
IL121362A (en) 2000-07-26
DE69628143D1 (de) 2003-06-18
EP0808461A4 (en) 1999-04-07
DE69628143T2 (de) 2004-04-01
AU7731596A (en) 1997-07-03
EP0808461A1 (en) 1997-11-26
JP3699127B2 (ja) 2005-09-28

Similar Documents

Publication Publication Date Title
RU2182711C2 (ru) Тестирование jtag трактов передачи дискретных данных при использовании сменных печатных плат с установленными на них логическими схемами jtag
EP0560500B1 (en) Method and apparatus for testing edge connector I/O connections for circuit boards using boundary scan
US5617430A (en) Testing system interconnections using dynamic configuration and test generation
EP1266236B1 (en) System and method for testing signal interconnections using built-in self test
US6430718B1 (en) Architecture, circuitry and method for testing one or more integrated circuits and/or receiving test information therefrom
EP0367710B1 (en) Diagnostics of a board containing a plurality of hybrid electronic components
US5172377A (en) Method for testing mixed scan and non-scan circuitry
RU97116395A (ru) Тестирование jtag трактов передачи дискретных данных при использовании сменных печатных плат с установленными на них логическими схемами jtag
US7269770B1 (en) AC coupled line testing using boundary scan test methodology
US5487074A (en) Boundary scan testing using clocked signal
US20070174748A1 (en) Method and system for backplane testing using generic boundary-scan units
US20050015213A1 (en) Method and apparatus for testing an electronic device
US5909452A (en) Method for avoiding contention during boundary scan testing
US5828827A (en) Data processing system for performing a test function and method therefor
CN111290891B (zh) 计算机系统及测试计算机系统的方法
Ke Backplane interconnect test in a boundary-scan environment
CN217718469U (zh) Jtag通信电路及板卡、电子设备
JP3640671B2 (ja) 固定論理値を出力する手段の出力と回路の入力との間の接続を検査する装置及び方法
GB2405945A (en) Printed circuit board test apparatus
KR100422129B1 (ko) 회로시스템에서 오동작여부 진단을 위한 경로를안정화하는 백플레인 장치
JPH11304879A (ja) プリント配線基板テスト装置
JP2001051019A (ja) バウンダリスキャンセル回路
Hughes System level boundary scan in a highly integrated switch
Chiang et al. in Backplane Interconnect
Filliter Comparison of system test alternatives using industry boundary scan standards

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20121114