KR100232116B1 - 제이탁 로직이 탑재된 플러그-인 카드들을 사용하는 버스들의 제이탁 테스트 - Google Patents

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Abstract

플러그-인 JTAG 테스트 카드(200)는 JTAG 테스트 데이터를 주변장치의 슬롯들(160,180,190)에 연결되는 버스들(170,195)의 부분상으로 구동하는데 사용되는 JTAG 경계 주사 회로 요소(230)를 포함한다. 하나 또는 그 이상의 JTAG 플러그-인 테스트 카드들(200)은 주변장치의 플러그-인 슬롯들에서 단절되는 버스들(170,195) 상의 점대점 연결들의 각각의 완전성을 식별하기 위하여 사용될 수 있다. 바람직한 실시예에서는, 플러그-인 테스트 카드들(200)은 저렴한 플러그-인 카드가 다수개의 어미기판들(600)에 대한 생산 레벨에서의 JTAG 테스트를 위하여 사용될 수 있도록, 주사 테스트 버퍼 회로 요소(230)를 포함하지만 실제 메모리 칩을 포함하지 않는 이중 인라인 메모리 모듈(DIMM) 이나 단일 인라인 메모리 모듈(SIMM)을 자극한다. 특별히 바람직한 실시예에서, 예를 들어, SN74ABT825의 JTAG 경계 주사 테스트 버퍼 회로들(230)은 그 자신들 본래 의도인 접속 회로들로서 사용되기 보다는 테스트 회로들로서 사용된다.

Description

제이탁 로직이 탑재된 플러그-인 카드들을 사용하는 버스들의 제이탁 테스트
예를 들어, PC 카드상의 회로와 같은 것을 테스트하는 주지의 방법은 IEEE 1149.1의 "국제 결합 테스트 활동 그룹(Joint Test Action Group)(이하, JTAG라 함)에 의해 유래된 경계 주사 표준(boundary-scan standard) "에 발표되었으며, 본 명세서에 참고자료로서 통합된다. 이 표준의 한 실행은 집적 회로(integrated circuit, 이하, IC라 함) 요소의 주변부를 중심으로 돌아가는 경로를 형성하도록 데이지-체인된(daisy-chained) 쉬프트 레지스터 요소들을 제공함으로써, 일련의 경계 주사 테스트용 설계 요소들(예를 들면, 집적 회로)을 관련시킨다.
JTAG를 이용한 경계 주사 테스트에 대한 일반적인 개념은 PC 카드상의 회로요소를 자극하기 위하여 다수의 집적 회로의 요소 속으로 일련의 데이터를 이동시키고, PC 카드상의 회로 요소로부터 IC 입력 신호를 견본으로 조사하는 것이다. PC 카드의 상호 연결 형상과 논리 기능들은 알려져 있으므로(즉, PC 카드상의 어떠한 곳에서 JTAG 출력 신호와 JTAG 입력사이), 마스터 테스팅 회로는 회송된 데이터를 기대된 결과(알려진 회로 요소의 기능과 PC 카드의 상호 연결에 따르는 결과) 비교할 수 있다. 다시 말하면, 데스트되는 회로에 공급되는 일련의 데이터 입력은 PC 카드의 상호 연결이 올바르고 JTAG 소스와 견본으로 선택된 점들 사이의 회로 요소가 적절히 기능하는 경우에는 알려진 출력을 발생한다. 이러한 일련의 테스팅은 또한 입출력 핀과 JTAG를 통합하는 집적 회로의 버퍼들을 테스트하는 것인데, 이것은 이들이 JTAG의 출력과 JTAG 입력 견본 점들 사이에 위치하기 때문이다.
만약 마스터 테스팅 회로로 회송된 데이터 흐름이 예상한 바와 같지 않다면, PC 카드상의 상호 연결 경로가 단절되거나 다른 신호에 단락되거나, 분석되어 지는 JTAG 출력으로부터 JTAG 입력 사이의 경로를 따라 존재하는 어떠한 로직에서 오동작이 존재하는 것이다. 데이터 흐름의 편차에 대한 소프트웨어 제어하에서 주의 깊은 분석은 PC 카드 내의 어떤 오동작도 차단할 수 있다.
어떤 경우에는 PC카드 상의 버스의 가지(branch)나 부분을 테스트하는 것이 바람직하다. 예를 들면, 시스템 설계를 테스트할 때에는, 기판상의 단락 회로나 단절 회로를 테스트하는 것이 종종 중요하다. 이것은 아주 좁은 간격의 핀들은 인접된 핀들 사이에 땜납 브리지(bridge)를 가질 수 있기 때문이다. 아니면, 빠뜨려졌거나 부적절하게 형성된 땜납 연결은 단절 회로를 초래하게 된다.
그러나, 때때로 테스트될 버스의 부분이, 예를 들어, 버스에 의하여 형성되는 폐회로가 없도록, 메모리 슬롯(slot)에서 끝나기도 한다. 그래서, 버스의 JTAG 테스트가 불가능하도록, 테스트될 버스의 어떠한 부분에는 JTAG 회로 요소가 없다. 이러한 문제점은 예를 들어, 메모리 카드가 메모리 슬롯에 끼워져 있지 않거나 슬롯 속에 끼워져 있는 메모리 카드가 JTAG 테스트 성능을 가지지 않는 경우에, 발생한다. 예를 들어, 표준의 단일 인라인 메모리 모듈(single in-line memory module, 이하 SIMM라 함)이나 이중 인라인 메모리 모듈(dual in-line memory module, 이하 DIMM라 함)에는 JTAG 테스트 성능을 포함하지 않는다.
이러한 문제점에 대한 하나의 해결책이 빈 슬롯속에서 단절되는 PC 카드상의 버스 부분을 테스트하도록 주문 설계되고 제작되는 "바늘 방석(bed df nails)" 테스터를 이용하는 것이다. 그러나, 이러한 바늘 방석 테스터는 많은 경우 고비용이 들어 수천 달러가 소요된다. 게다가, 특정한 PC 카드에 맞는 바늘 방석 테스터를 주문하여 만드는 테스트 설비는 제작하는데 시간이 요구되고, PC 카드 설계의 시제품 단계의 사용에는 이용되지 못할 것이다. 그러므로 컴퓨터 시스템이나 이와 같은 것에 있어서 버스를 저비용으로 테스트하는 기구와 방법에 대한 필요성은 계속 존재한다.
발명의 개요
JTAG를 이용하여 회로 기판상의 점대점 연결들을 테스트하는 시스템은 JTAG를 사용하여 테스트될 회로 요소를 포함하는 상기 회로 기판을 구비한다. 회로 기판 상의 버스는 결합 핀들을 포함하고, 반면에 복수개의 플러그-인(plug-in) 주변장치나 확장 슬롯들은 전기적으로 버스 핀들과 결합된다. 플러그-인 JTAG 테스트 카드는 그 자신에 전기적으로 연결을 확립하기 위하여 플러그-인 슬롯들 중의 하나와 더 맞물려 끼워진다. 테스트 카드는 테스트 카드가 끼워진 플러그-인 슬롯을 통하여 버스 핀들 상으로 테스트 신호를 구동하는 JTAG 테스트 회로 구성 요소를 포함한다. 결국, 시스템은 회로 기판 상의 버스와 상호 작용을 하는 JTAG 테스트 회로를 포함한다. 테스트 카드에 의하여 출력되는 테스트 신호들은 회로 기판 상의 점대점 연결들의 완전성을 테스트하기 위하여 JTAG 테스트 회로에 의해 수신된다. 바람직한 실시예에서, JTAG 테스트 회로는 제2 플러그-인 카드에 끼워져 있는 제2 JTAG 테스트 카드를 구비한다. 다른 바람직한 실시예에서, JTAG 테스트 회로는 회로 기판 상에 JTAG 테스트 성능을 가지는 집적 회로 칩을 구비한다.
다른 측면에서, 본 발명은 플러그-인 슬롯과 인터페이스로 접속되어 있는 어미기판(motherboard)상의 버스 연결을 테스트하는 방법에 관한 것이다. 이 방법은 경계 주사 레지스터를 포함하는 JTAG 테스트 요소들을 가지는 플러그-인 테스트 카드를 제공하는 제공 단계를 구비한다. 테스트 카드는 플러그-인 슬롯에 끼워지도록 형성된다. 이 방법은 플러그-인 슬롯으로 테스트 카드를 끼우는 끼움 단계; 경계 주사 레지스터로 데이터 비트를 구비하는 테스트 벡터를 이동하는 이동 단계; 플러그-인 슬롯을 통하여 경계 주사 레지스터로부터 버스 연결부들 상으로 테스트 벡터 데이터 비트들을 출력하는 출력 단계; 버스 연결부들을 통하여 출력 테스트 벡터 데이터 비트들을 수신하는 수신 단계; JTAG 경계 주사 레지스터를 통하여 테스트 벡터 데이터 비트를 수취하는 수취 단계; 경계 주사 레지스터로부터의 테스트 데이터를 JTAG 테스터로 이동하는 쉬프팅 단계; 및 버스 연결부들에서 오동작들을 식별하기 위하여 수신된 출력 테스트 벡터 데이터 비트들을 소정의 출력 패턴과 비교하는 비교 단계를 구비한다. 이 방법의 바람직한 실시예에서 생산, 끼움, 이동, 출력, 수신 및 비교 단계들은 어미기판상의 각 버스 슬롯 연결부들에 대하여 반복된다.
또 다른 측면에서, 본 발명은 어미기판상의 플러그-인 슬롯들에 인터페이스 접속되는 버스 연결부들을 테스트하는 시스템에 관한 것이다. 시스템은 어미기판, 어미기판 상의 플러그-인 슬롯들에 인터페이스 접속되는 연결부들을 가지는 버스; 및 플러그-인 테스트 카드를 구비한다. 플러그-인 테스트 카드는 경계 주사 레지스터와 경계 주사 레지스터와 상호 교류하는 연결부를 더 구비한다. 연결부는 버스 연결부들과 경계 주사 레지스터 사이의 상호 교류를 확립하기 위하여 플러그-인 슬롯에 끼워지도록 형성된다. 플러그-인 테스트 카드는 또한 TAP 제어기와 명령 레지스터를 구비하는 경계 주사 제어 회로 요소를 포함한다.
또 다른 측면에서, 본 발명은 어미기판상의 적어도 하나의 플러그-인 슬롯들에 인터페이스 접속되는 다수개의 버스 연결부들을 테스트하는 시스템에 관한 것이다. 다수개의 버스 연결부들이 어미기판 상의 JTAG 테스트 요소와 전기적으로 상호 교류를 하지 않는다. 시스템은 어미기판, 어미기판상의 적어도 하나의 플러그-인 슬롯들에 인터페이스 접속되는 연결부들을 가지는 버스, 플러그-인 테스트 카드상의 JTAG 테스트 회로 요소와 버스 연결부들 사이의 전기적 상호 교류를 확립하기 위하여 플러그-인 슬롯과 끼워지는 적어도 하나의 플러그-인 테스트 카드들을 구비한다. 바람직한 실시예에서, 플러그-인 테스트 카드 상의 JTAG 테스트 회로 요소는 경계 주사 레지스터, TAP 제어기, 및 명령 레지스터를 구비한다.
다른 측면에서, 본 발명은 플러그-인 주변장치나 확장 슬롯들에 접속되는 어미기판상의 버스 연결부들을 테스트하는 데 사용하는 JTAG 플러그-인 테스트 카드에 관한 것이다. 테스트 카드는 플러그-인 주변장치나 확장 슬롯들에 끼워지는 연결기부, 경계 주사 레지스터 및 연결기로부터의 신호들이 경계 주사 레지스터에 입력들로서 제공되도록 통과하는 입력 경로를 제공하는 입력 버스를 구비한다. 플러그-인 카드는 게다가 연결기로부터의 출력 신호들이 연결기와 경계 주사 제어 회로 요소에 제공되는 출력 버스를 구비한다. 경계 주사 제어 회로 요소는 TAP 제어기와 명령 레지스터를 구비한다.
본 발명은 제이탁(JTAG)을 사용한 인쇄 회로(printed circuit, 이하, PC라 함) 기판상의 버스(bus)들을 테스트하는 시스템 및 방법에 관한 것이다.
도 1은 플러그-인 메모리와 입출력 슬롯들을 연결하는 버스를 포함하는 컴퓨터 시스템의 단순화된 개략적 블락 다이어그램이다.
도 2는 JTAG 버퍼 회로 요소만을 포함하도록 본 발명에 따라서 제작된 이중 인라인 메모리 모듈(DIMM) 플러그-인 카드의 한 면을 나타내는 개략적 도면이다.
도 3은 도 2의 DIMM 플러그-인 카드상에 구현되는 경계 주사 테스트 버퍼들 중의 하나를 나타내는 개략적인 블락 다이어 그램이다.
도 4a와 도 4b는 도 3의 경계 주사 레지스터의 내부 구성 요소들을 더욱 자세히 나타낸다.
도 5는 버스 접속부의 반대편의 카드의 뒷면에 형성되는 JTAG 연결부를 그속에 가지는 플러그-인 카드의 실시예를 개략적으로 나타낸다.
도 6은 어미기판을 테스트하는 동안 연결된 다수의 플러그-인 카드를 나타낸다.
도 7은 본 발명에 따른 테스트 시스템을 나타낸다.
도 1은 컴퓨터 시스템(100)을 나타내는 단순화된 개략적 블락 다이어그램이다. 컴퓨터 시스템(100)은 시스템 버스(130)를 통하여 버스 브리지(120) 및 동적 랜덤 억세스 메모리(dynamic random-access memory, 이하 "DRAM"이라 함) 제어기(140)와 상호 교류를 하는 마이크로프로세서(110)를 포함한다. 하나의 유리한 실시예에서, 마이크로프로세서(110)는 P6 마이크로프로세서를 구비하고, 버스 브리지(120)는 P6:PCI 브리지(120)를 구비한다. P6:PCI 브리지(120)는 주변 소자 상호 연결 버스(이하, "PCI 버스"라 함)(170)를 통하여 디스크 드라이버(150) 및 플러그-인 입출력 슬롯(160)과 상호 교류를 한다. DRAM 제어기(140)는 메모리 버스(195)를 통하여 제1 플러그-인 이중 인라인 메모리 모듈(DIMM) 슬롯(180) 및 제2 플러그-인 DIMM 슬롯(190)과 상호 교류를 한다. 컴퓨터 시스템(100)이 동작할 때, 그위에 DRAM을 탑재한 DIMM들(도 1에 미도시)이 슬롯들(180,190)에 끼워진다. 도 1의 실시예는 DIMM 플러그-인 카드를 도시하지만, 본 발명의 기술적 사상에 따라 단일 인라인 모듈(SIMM, 미도시)도 물론 사용될 수 있다.
양산 단계에서는 회로 칩들 사이의 점대점 연결과 JTAG 경계 주사 테스트를 사용하는 버스들 모두 뿐만 아니라, 집적 회로 구성 요소들 각각을 테스트할 수 있도록 하는 것이 바람직하다. 그러나 어떤 경우에는 하나 이상의 플러그-인 슬롯이 비어 있거나 JTAG 호환성을 가지는 모듈을 포함하지 않기 때문에, 상호 교류 버스들의 일부를 따라 많은 수의 점대점 연결을 테스트하는 것이 어려울 수도 있다.
구체적으로, 도 1에 나타난 바와 같이, PCI 버스(170)와 메모리 버스(195)가 개방 접속에서 끝나도록, 플러그-인 입출력 슬롯(160)과 플러그-인 DIMM 슬롯들(180,190)이 비어 있을 수 있다. 그 결과, JTAG를 이용하여 PCI 버스(170)나 메모리 버스(195) 라인들을 테스트하는 폐회로는 없다. 더군다나, PCI 버스들(170,195)의 부분들뿐만 아니라, 슬롯들(160,180,190)이 JTAG를 이용하여 테스트될 수 없도록, 플러그-인 슬롯들(160,180,190)이 번갈아서 JTAG 호환성이 없는 모듈을 포함한다.
그래서 JTAG를 사용하여 PCI 버스(170)와 메모리 버스(195)의 연결부 각각을 테스트하고 DIMM 슬롯들(180,190)을 테스트하는 저렴하고 효율적인 시스템과 방법을 제공하기 위하여, 특별히 제작된 플러그-인 모듈(200)(도 2를 참조)이 테스트를 위하여 JTAG 호환성을 요구하는 슬롯 각각에 삽입된다.
도 2에 나타난 바와 같이, 플러그-인 JTAG 테스트 카드(200)는 예를 들어, 메모리 버스(195)(혹은, 대신에 PCI 버스(170))에 다수-핀 연결을 제공하는 플러그-인 연결기(210)를 포함한다. 슬롯들(160,180,190) 각각에 대한 각자의 JTAG 테스트 카드는 슬롯들(160,180,190) 각각에 대한 적절한 연결기를 가진다. 플러그-인 JTAG 테스트 카드(200)는 복수개의 JTAG 테스트 버퍼들(230)로의 JTAG 테스트 인터페이스(220)를 더 포함한다. 도 2에 나타난 바와 같이, JTAG 테스트 버퍼들(230)은 테스트될 의도된 버스(예를 들면, 메모리 버스(195) 나 PCI 버스(170))의 각 신호 핀에 연결되도록 사용된다. 바람직한 실시예에서, JTAG 테스트 버퍼들(230)은 텍사스 인스트루먼트사(Texas Instruments)로부터 입수가능하고 N74ABT8245라는 모델 넘버로 판매되는 8진법의 버스 트랜스시버 내에 있는 JTAG 경계 주사 로직을 구비한다. 이 8진법의 버스 트랜스시버는 8개의 JTAG 양방향성 테스트 버퍼들 2 그룹을 포함하며, 각 그룹은 하나의 출력 인에이블을 공유한다.
비록 특정한 응용에 의해서 요구되는 것과 같이 메모리나 기타 회로 요소가 카드(200)상에 구현될지 모르지만, 플러그-인 카드(200)는 메모리를 포함하지 않는다는 것에 주목해야 한다. 오히려, 플러그-인 카드(200)는 JTAG 테스트 회로를 제외한 다른 기능은 가지지 않도록, 단지 JTAG 테스트 회로를 완성하기 위해서만 사용된다. 그러므로 JTAG 테스트 회로(200)를 플러그-인 슬롯들(160,180,190) 중의 하나 이상에 삽입함으로써, 버스들(175,190)은 저렴하게 테스트될 수 있다. 더구나, "바늘 침대" 테스터보다는 훨씬 저렴한데, 바늘 침대 테스터는 주문 설계되어 수천 달러의 비용이 소요된다.
테스트하는 동안에, 하나 이상의 플러그-인 카드(200)는 수신용 플러그-인 슬롯으로 반복하여 삽입될 수 있으며, 테스트될 다수의 컴퓨터 시스템상의 버스들에 대한 테스트 회로로서 사용된다.
플러그-인 카드(200)가 JTAG 테스트용(도 1의 PCI 버스(170)와 같은 것)으로 이미 형성된 버스에 대한 버스 연결을 테스트하기 위하여 사용될 때, JTAG 데이터와 명령들을 JTAG 테스트 회로내의 데이터나 명령 경계 레지스터로 이동시키는 적절한 라인들은 이미 제공되어 있다. 그러나, 플러그-인 JTAG 테스트 카드(200)가 정상적으로는 JTAG용으로 구성되어 있지 않은 버스(ISA 버스, 통상의 메모리 버스나 유용한 JTAG 인터페이스를 갖추지 않은 PCI 버스와 같은 것)와 테스트를 위하여 연결된다면, 도 5와 도 6에 나타난 바와 같이, 데이터와 명령들이 JTAG 데이터와 명령 이동 레지스터들로 이동되도록, 특별한 JTAG 라인들이 특별한 연결기를 통하여 카드(200)에 연결된다.
도 5는 그 내부에 JTAG 연결이 버스 연결로부터 반대편 카드의 단부에 형성되는 플러그-인 카드(200)의 실시예를 개략적으로 나타낸다. 모드 선택(TMS) 라인(240), 클럭(TCK) 라인(242), 데이터 입력(TDI) 라인(244) 및 선택 리셋(TRST*) 라인(246)을 포함하는 4개의 JTAG 라인들이 JTAG 테스트 버퍼(230)에 연결된다. TMS, TCK 및 TRST* 라인들(240, 242, 246)은 버퍼들(230) 각각과 병렬로 연결되고, 반면에 TDI 라인(244)은 테스트 버퍼들(230)을 통하여 직렬로(즉, 데이지 체인의 형태) 연결되는데, 이는 당기술 분야에서 널리 알려져 있다. 제 5의 JTAG 데이터 출력(TDO) 라인(248)은 마지막의 버퍼(230)에서 나오는 출력 데이터를 회송한다. 입력 라인들(240,242,244,246)은 JTAG 입력 연결기(250)를 통하여 도 5의 카드(200)에 연결된다. TMS, TCK 및 TRST* 입력 라인들(240,242,246)도 JTAG 출력 연결기(252)에 연결되고, TDO 라인(248)도 JTAG 출력 연결기(252)에 연결된다. 병렬 버스(254)는 버스 연결기(256)와 JTAG 테스트 버퍼들(230)의 입출력 핀들 사이의 상호 연결부들을 제공한다.
도 6은 어미기판(600)을 테스트하는 동안에 연결되는 다수의 플러그-인 카드를 나타낸다. 도 6에 나타난 바와 같이, JTAG 테스트 라인들은 버스 연결기를 통해서라기 보다는 카드(200)의 뒷면에서 연결되는데, 이는 도시된 응용에서 버스가 JTAG 테스트 라인들을 포함하지 않거나 버스가 어미기판의 주사 체인과 데이지 체인되어 있지 않은 JTAG 테스트 라인들을 포함하고 있기 때문이다.
도 3은 SN74ABT8245의 기능적인 블락 다이어그램이다. 도 3은 도 2의 주사 테스트 버퍼(230)를 제공하는데 사용될 수 있으며, 상업적으로 이용가능한 IC의 내부 회로 요소를 나타낸다. 도 3에 나타난 바와 같이, 버퍼들(230)은 경계 주사 레지스터(300)와 8개의 양방향성 버퍼 채널들(310)을 포함한다(도 3에는 하나의 버퍼 채널(310)만 도시되어 있다.). 각 양방향성 채널 버퍼(310)는 A-버스(도 3의 왼편에 도시) 중의 하나의 비트와 B-버스(도 3의 오른편에 도시) 중의 대응하는 비트 사이의 상호 연결을 제공한다. A-버스의 제1 비트 A1과 B-버스의 제1 비트 B1사이의 상호 연결을 위한 양방향성 채널 버퍼(310)만이 도 3에 나타난다. 다른 7개의 버퍼 채널들(미도시)은 비트 A2와 B2, 비트 A3과 B3, 비트 A4와 B4, 비트 A5와 B5, 비트 A6과 B6, 비트 A7과 B7, 비트 A8과 B8을 상호 연결한다. 각 버퍼 채널(310)은 각자의 입력 버퍼들(312, 318)과 각자의 출력 버퍼들(314, 316)을 구비한다. 출력 버퍼들(314, 316)은 노말 모드에서는 각각 AND 게이트(320)와 AND 게이트(322)의 출력신호들인 출력 인에이블 A인 OEA와 출력 인에이블 B인 OEB에 의해서 제어받고, JTAG 테스트 모드에서는 JTAG 경계 주사 출력 셀들(324, 326)에 의해서 제어받는 고-임피던스 상태를 가지는 트라이 스테이트(tri-state) 버퍼들이다.
AND 게이트(320)는 버퍼(330)를 통하여 "로우" 액티브되는 출력 인에이블 OE 라인(328)으로 부터 제1 반전 입력을 수신한다. 경계 주사 입력 레지스터(300)내의 JTAG 경계 주사 입력 셀(332)은 출력 인에이블 라인(328)의 상태를 모니터하기 위하여 버퍼(330)의 출력과 연결된다. AND 게이트(320)에 대한 제2 비반전 입력은 버퍼(336)를 거친 지시(DIR) 라인(334)에 의해서 공급된다. 경계 주사 레지스터(300) 내의 JTAG 경계 주사 입력 셀(338)은 명령 라인(334)의 상태가 모니터 되게 버퍼(336)의 출력에 연결된다. AND 게이트(322)는 각각 버퍼들(330, 336)을 통하여 출력 인에이블 라인(328)으로 부터의 반전 입력을 수신하고 지시 라인(334)의 반전 입력을 수신한다. 그래서 버퍼(230)를 원래의 의도대로 사용할 때에는, AND 게이트들(320, 322)로 부터 출력되는 OEA나 OEB 신호 중 하나의 신호만이 라인(334) 상의 DIR 신호의 상태에 따라서 한 순간 액티브됨을 알 수 있다. 바람직한 실시예에서는, 출력 인에이블과 명령 라인들(328,334)은 주사 테스트 버퍼들(230)이 JTAG 테스트 모드가 아닐 때, 8진법 버퍼의 16개의 입출력 핀들은 고-임피던스 모드가 되어 테스트될 버스에 영향을 미치지 않도록 "하이"로 속박된다. 여기서 설명하는 JTAG모드에서는, 출력 인에이블 라인(328), 명령 라인(334) 및 AND 게이트들(320,332)은 사용되지 않고, 버퍼들은 단지 JTAG 출력 셀들(324,326)에 의해서 제어된다.
8개의 채널들 각각은 도 4a 및 도 4b와 관련하여 다음에서 더욱 충분히 설명하는 바와 같이, 경계 주사 레지스터(300) 내의 A-버스 측 JTAG 입력 셀(340), A-버스 측 JTAG 출력 셀(342), B-버스 측 JTAG 입력 셀(346) 및 B-버스 측 JTAG 출력 셀(348)에 의해서 더 제어된다.
경계 주사 레지스터(300)는 통상의 JTAG 테스트 회로 요소의 제어에 의하여 경계 주사 레지스터(300)로 이동될 수도 있는 데이터와 명령 비트들을 수신한다. 특정적으로, 경계 주사 레지스터(300)를 제어하는 JTAG 테스트 회로 요소는 바이패스 레지스터(350), 경계 제어 레지스터(355), 명령 레지스터(360) 및 TAP 제어기(365)를 포함한다. 레지스터들(350-360)은 버퍼(371)를 거쳐 라인(370) 상의 테스트 데이터 입력 TDI 신호를 수신한다. TAP 제어기(365)는 버퍼(373)를 거쳐서 라인(372)상의 테스트 모드 선택 신호 TMS를 수신하고, 버퍼(375)를 거쳐서 라인(374)상의 테스트 클럭 신호 TCK를 수신한다. TAP 제어기(365)는 명령 레지스터(360), 경계 제어 레지스터(355) 및 바이패스 레지스터(350)에 제어 출력들을 공급한다.
경계 주사 레지스터(300)의 출력은 3입력(three-input) 멀티플렉서(380)에 제1 입력으로 공급되고, 반면에 바이패스 레지스터(350)와 경계 제어 레지스터(355)의 출력들은 멀티 플렉서(380)에 제2 및 제3 입력으로 제공된다. 명령 레지스터(360)는 멀티플렉서(380)에 선택 출력으로 제공된다. 멀티플렉서(380)의 출력은 2:1 멀티플렉서(385)의 제1 출력으로 제공되고, 반면에 명령 레지스터(360)의 출력은 멀티플렉서(385)의 제2 입력으로 제공된다. TAP 제어기는 멀티플렉서(385)에 선택 입력을 제공하고, 또한 멀티플렉서(385)의 출력과 연결되는 테스트 데이터 출력 버퍼(390)에 트라이 스테이트(tri-state) 입력을 제공한다. 출력 버퍼(390)의 출력은 라인(392)상의 TDO 신호이다.
도 3의 회로를 사용하여 JTAG 테스트를 수행하는 방법은 당업계에서 통상의 지식을 가진 자에게는 잘 알려져 있다. 예를 들면, 앞에서 말한 IEEE 1149.1 "JTAG boundary-scan standard for a description of the method used to shift in the appropriate test vectors, etc."를 참조하라.
도 4a와 도 4b는 경계 주사 레지스터(300)의 입력 셀과 출력 셀의 좀 더 자세한 기능적 블락 다이어그램을 나타낸다. 특히, 입력 셀(340)은 도 4a에 도시되고, 출력 셀(348)은 도 4b에 도시된다. 다른 입력 셀들과 출력 셀들도 비슷한 구성들을 가진다.
도 4a에 나타난 바와 같이, 견본이 되는 입력 셀(340)은 경계 주사 체인으로부터 제1 입력 "0"을 수신하는 2:1 멀티플렉서(400)를 구비한다. 즉, 제1 입력은 경계 주사 레지스터(300) 내의 이전의 입력 셀이나 출력 셀의 출력 신호를 수신하거나, 도 3의 버퍼(370)로 부터의 TDI 입력을 수신하도록 연결된다. 멀티플렉서(400)는 입력 버퍼(312)의 출력을 수신하는 제2 입력 "1"을 가진다. 다른 입력 셀들(미도시)은 경계 주사 체인으로부터와 각자의 입력 버퍼들로부터 대응하는 입력들을 수신한다.
멀티플렉서(400)는 도 3의 TAP 제어기(365)에 의하여 발생되는 CAPTURE_DR 신호에 의하여 제어되는 선택 입력 S를 가진다. CAPTURE_DR 신호가 활성화할 때, 멀티플렉서(400)는 입력 버퍼(312)의 출력을 선택한다. CAPTURE_DR 신호가 비활성화할 때, 멀티플렉서(400)는 경계 주사 체인으로부터의 입력을 선택한다.
멀티플렉서(400)의 출력은 TAP 제어기(365)(도 3에 도시)에 의하여 발생되는 데이터 레지스터 클럭 신호 DR_CLK에 의하여 클럭되는 플립-플럽(402)의 데이터 입력 "D"로 제공된다. 플립-플럽(402)의 출력 Q는 경계 주사 체인 내의 다음 셀에 이동 입력으로 제공되는 입력 셀(340)의 이동 출력으로 제공되거나, 특정한 입력 셀이 경계 주사 체인의 마지막 셀인 경우에는 도 3에서와 같이 멀티플렉서(380)에 대한 경계 주사 레지스터(300) 데이터 출력으로 제공된다. 경계 주사 이동 동작 동안에, 플립-플럽(402)이 다른 입력 셀과 출력 셀을 구비하는 경계 주사 이동 레지스터의 부분으로서 연결되도록, 멀티플렉서(400)의 선택 입력으로 들어가는 CAPTURE_DR 신호는 비활성화된다.
도 4a에 더 나타난 바와 같이, 입력 버퍼(312)의 출력은 도 4b와 연관하여 다음에서 설명하는 출력 셀(348)에 입력으로서 제공된다.
도 4b에 나타난 바와 같이, 견본이 되는 출력 셀(348)은 제1 입력 "0", 제2 입력 "1", 선택 입력 S 및 출력을 가지는 입력 멀티플렉서(420)를 구비한다. 제1 입력은 경계 주사 레지스터(300)내의 이전의 입력 셀이나 출력 셀의 출력을 수신하거나, 도 3의 버퍼로 부터 TDI 입력(370)을 수신하도록 연결된다. 제2 입력은 입력버퍼(312)의 출력을 수신한다(도 4a 참조). 선택 입력은 앞에서 설명한 CAPTURE_DR 신호에 의하여 제어된다.
입력 멀티플렉서(420)의 출력은 앞에서 설명한 DR_CLK 신호에 의하여 또한 클럭되는 플립-플럽(422)의 데이터 입력 D로 제공된다. 플립-플럽(422)의 데이터 출력 Q는 도 3의 TAP 제어기(365)에 의하여 발생하는 UPDATE_DR 신호에 의하여 제어되는 래치 인에이블 제어 입력을 가지는 래치(424)에 데이터 입력으로 제공된다. UPDATE_DR 신호는 TMS 신호 라인(372)(도 3 참조)을 거쳐 수신되는 새로운 지시에 응답하여 TAP 제어기(365)에 의하여 활성화된다.
플립-플럽(422)의 데이터 출력은 또한 경계 주사 체인 내의 다음 셀에 이동 입력으로 제공되는 출력 셀(348)의 이동 출력으로 제공되거나, 특정한 출력 셀이 경계 주사 체인의 마지막 셀인 경우에는 도 3의 멀티플렉서(380)에 대한 경계 주사 레지스터(300) 데이터 출력으로 제공된다.
출력 셀(348)은 제1 입력 "0", 제2 입력 "1", 선택 입력 S 및 출력을 가지는 출력 멀티플렉서(426)를 더 포함한다. 출력 멀티플렉서(426)의 제1 입력은 입력버퍼(312)의 출력을 수신한다(도 4a 참조). 출력 멀티플렉서(426)의 제2 입력은 래치(424)의 데이터 출력을 수신한다. 선택 입력은 TMS 신호 라인(372) 상의 테스트 모드 명령의 수취에 응답하여 TAP 제어기(365)에 의하여 발생되는 TEST_MODE 신호를 수신한다. TEST_MODE 신호가 비활성화되어 있을 때, 버퍼(312)(도 4a 참조)의 출력은 출력 버퍼(316)(도 3 및 도 4a에 도시)에 입력으로 제공되는 출력 멀티플렉서(426)의 출력으로 제공된다. TEST_MODE 신호가 활성화되어 있을 때, 래치(424)의 출력은 출력 버퍼(316)에 출력 멀티플렉서(426)의 출력으로 제공된다.
도 3의 출력 버퍼들(314,316)은 각각의 출력 셀(326,324)로 부터 출력되는 신호에 의하여 인에이블 된다. 출력 셀(326,324)은 도 4에서 설명한 것과 비슷한데, 셀들(324,326)의 출력들은 각자의 출력 버퍼(316,314)의 높은 임피던스 제어 입력에 연결되는 점에서는 다르다. 그 밖에 셀들(326,324)의 입력들은 각각 OEA 및 OEB(output enable A 및 output enable B)로 부터 나온다.
본 발명의 바람직한 실시예의 SN74ABT8245 버퍼(230)에서는, 입력 셀들(340)과 출력 셀들(348)은 다음과 같은 경계 주사 이동 레지스터 내에 연결된다. 테스트 데이터 입력(TDI) 신호(370)는 입력 버퍼(371)로 부터 OEB 출력 셀(324)로 제공되며, 그다음 OEA 출력 셀(326)로, 그다음 DIR 입력 셀(338)로, 그다음 OE 입력 셀(332)로, 그다음 B-측 입력 셀들(B8,B7,B6,B5,B4,B3,B2,B1)로, 그다음 B-측 출력 셀들(B8,B7,B6,B5,B4,B3,B2,B1)로, 그다음 A-측 입력 셀들(A8,A7,A6,A5,A4,A3,A2,A1)로, 그다음 A-측 출력 셀들(A8,A7,A6,A5,A4,A3,A2,A1)로 제공되며, 그리고 멀티플렉서(380), 멀티플렉서(385) 및 출력 버퍼(390)를 거쳐 테스트 데이트 출력(TDO) 신호에 제공된다.
SN74ABT8245 집적 회로 내의 JTAG 테스트 로직은 도 4a 및 도 4b에 나타난 것보다 더 복잡하는 사실에 주목해야 한다. 단순화를 위하여, 경계 주사 테스트에 요구되는 기능들만이 도시됐다. SN74ABT8245 집적 회로는 역시 사용될 수 있는 다른 JTAG 기능을 지지하는 로직을 또한 포함하지만, 여기서 설명된 본 발명의 구현을 위하여 필요한 것은 아니다.
본 발명에 의해 제공되는 테스트 동작에서, 경계 주사 레지스터(300)로 이동된 데이터는, 버퍼들(230)의 핀들에 연결된 테스트중의 버스가 버퍼들(230)로 부터 선택된 데이터에 의하여 구동되도록, A-버스와 B-버스, 제2 입력 "1"을 선택하도록 제어되는 출력 멀티플렉서(426) 및 각 출력 셀(342,348)과 연결되고 출력 셀(326,324)에 의하여 인에이블되는 출력 버퍼들(314,316)에 연결되는 출력 셀들(342,348,326,324)의 각 셀내의 래치들(424) 안으로 래치된다. 버스 상의 데이터는 테스트될 버스에 연결된 다른 로직에 의하여 수신되고, 테스트되고 있는 버스 상의 각 핀들이 적절히 구동되는지 여부를 판단하기 위하여 예상 데이터와 비교된다.
반대로 말하면, 출력 버퍼들(314,316)이 디스에이블될 때 테스트되고 있는 버스는 다른 로직에 의하여 구동될 수 있다. 테스트되고 있는 버스 상의 데이터는 입력 버퍼들(312,318)을 거쳐 수신되고, 각각의 플립-플럽들(402)에 포획된다. 이어서 수신된 데이터는 경계 주사 레지스터(300)로 부터 TDO 라인으로 이동된다. TDO 상의 일련의 출력 데이터는 JTAG 테스트 마스터(도 7 참조)에 의하여 수신되며, 테스트중인 버스가 적절히 기능하고 있는지 여부를 판단하기 위하여 예상 데이터와 비교된다.
이러한 방법으로, 경계 주사 레지스터 내의 JTAG 회로 요소를 포함하는 플러그-인 카드들(200)은 이러한 플러그-인 카드가 제공되지 않는다면, JTAG 환경하에서는 테스트될 수 없는 PCI 버스(170)와 메모리 버스(195)의 부분을 테스트하기 위한 저렴하고 효율적인 시스템과 방법을 제공한다.
도 7에 개략적으로 나타난 바와 같이, 동작시에는 JTAG 명령들과 데이터는 JTAG 마스터 테스트 회로(700)로 부터, 어미기판(600) 상의 JTAG 회로 요소(도 7에 미도시)와 제1 및 제2 DIMM 카드들(200) 상의 JTAG 회로(도 7에 미도시)내의 명령 및 데이터 레지스터들로 이동된다. 데이터와 명령들은 연결기(705), 케이블(710), 연결기(715), 연결기(420), 케이블(720), 연결기(725), 연결기(730), 케이블(735), 연결기(740), 연결기(745) 및 케이블(750)을 거쳐 그들 각자의 레지스터로 이동된다. 연결기(715)는 도 7에 도시한 바와 같이 어미기판(600)의 가장자리 상의 짝연결기(420)에 끼워지고, 반면에 연결기들(725,730,740,745)은 플러그-인 카드들(200)의 가장자리 상의 각자의 짝연결기들에 끼워진다. 하나의 유리한 실시예에서는, 하나 이상의 플러그-인 카드들(200)이 우회하여 지나갈 수 있도록(만약, 예컨데, 비어 있는 슬롯이 있으면,), 연결기들(725,730,740,750)은 번갈아 가면서 수컷형 및 암컷형의 연결기들이다(예:케이블(720)의 연결기(725)는 수컷형 연결기이고, 케이블(735)의 연결기(730)는 암컷형 연결기이며 이하도 그런 식이다.). 그래서, 예를 들어, 슬롯들(180,190)이 모두 비어 있으면, JTAG 마스터 테스트 회로가 JTAG 테스트를 지지할 만큼 가능한 많은 회로들에 테스트하기 위하여 손쉽게 연결될 수 있도록, 케이블(720)의 연결기(725)는 직접적으로 케이블(750)의 연결기(745)에 끼울 수 있다.
일단 적절한 데이터가 JTAG 레지스터들로 이동되면, 그 데이터는 연결점들로 공급되고 이 연결점들과 상호 교류를 하는 다른 지점의 JTAG 회로 요소에 의하여 수신된다. 예를 들면, 제1 플러그-인 테스트 카드(200)(슬롯(180)에 끼워져 있는)는, 예를 들어, DRAM 제어기(140)에 의하여 수신되는 버스(195)(도 1 참조)상으로 데이터를 출력할 수 있다. DRAM 컨트롤러 내의 JTAG 회로(140)(미도시)는 버스(195)상의 데이터를 읽고, 식별을 위하여 연결기(715)를 통하여 이 데이터를 JTAG 마스터 테스트 회로(700)로 되돌려 보낸다.
본 발명에서 바람직한 실시예를 이상에서 상세히 설명하였지만, 본 발명의 사상이나 본질적인 특성으로부터 벗어남이 없이, 어떤 명백한 변형이 본 발명에 가해질 수 있다는 사실은 당업계에서 통상의 지식을 가진 자에게는 자명할 것이다. 예를 들어, 여기에서 설명한 SN74ABT8245의 회로 이외의 저렴한 테스트 회로들이 JTAG 플러그-인 테스트 카드(200)를 구현하기 위하여 사용될 수 있다. 그러므로, 이상의 설명은 제한적인 것이 아니라 예시적인 것으로서 받아들여져야 한다. 따라서, 본 발명의 범위는 단지 다음에 첨부된 청구의 범위의 관점에서 해석되어야 한다.

Claims (4)

  1. 어미기판상의 플러그-인 슬롯들과 인터페이스 접속하는 다수개의 버스 연결부들을 테스트하는 시스템에 있어서,
    상기 어미기판;
    상기 어미기판 상의 플러그-인 슬롯들과 인터페이스 접속하는 상기 다수개의 버스 연결부들을 가지는 상기 버스; 및
    플러그-인 테스트 카드를 구비하되,
    상기 플러그-인 테스트 카드는
    경계 주사 레지스터;
    상기 경계 주사 레지스터와 상호 교류를 하고, 상기 다수개의 버스 연결부들과 상기 경계 주사 레지스터 사이의 상호 교류를 확립하기 위하여 상기 플러그-인 슬롯에 끼워지도록 형성된 제1 연결기부;
    적어도 하나의 주사 제어 신호를 수신하는 제2 연결기부;
    상기 적어도 하나의 주사 제어 신호에 커플드(coupled)되고, 출력으로 상기 적어도 하나의 주사 제어 신호를 제공하는 제3 연결기부; 및
    상기 적어도 하나의 주사 제어 신호에 커플드되는 TAP 제어기와 명령 레지스터를 포함하는 경계 주사 제어 회로 요소를 구비하는 것을 특징으로 하는 시스템.
  2. 플러그-인 주변장치나 확장 슬롯들과 인터페이스 접속하는 어미기판상의 다수개의 버스 연결부들을 테스트하는데 사용하는 JTAG 플러그-인 테스트 카드에 있어서,
    상기 버스 연결들에 전기적 상호 교류를 제공하도록 상기 플러그-인 주변장치나 확장 슬롯들에 끼워지는 제1 연결기부;
    JTAG 제어 및 데이터 신호들을 입력하는 제2 연결기부;
    적어도 하나의 상기 JTAG 제어 신호들에 커플드되며, 출력으로 적어도 하나의 상기 JTAG 제어 신호를 제공하는 제3 연결기부;
    경계 주사 레지스터, TAP 제어기 및 명령 레지스터를 포함하며, 상기 JTAG 제어 및 데이터 신호들에 커플드되는 버퍼 회로 요소;
    상기 연결기로부터의 신호들이 상기 경계 주사 레지스터에 입력들로서 제공되기 위하여 통과하는 입력 경로를 제공하는 입력 버스;
    상기 경계 주사 레지스터로부터의 출력 신호들이 상기 연결기로 제공되기 위하여 통과하고, 그 자신속에 상기 버퍼 회로 요소가 버퍼로서가 아니고 JTAG 테스트 소자로서만 사용되는 출력 버스를 구비하는 것을 특징으로 하는 JTAG 플러그-인 테스트 카드.
  3. 제2 항에 있어서, 상기 버퍼 회로 요소는 74ACT8245 8진법의 버퍼를 구비하는 것을 특징으로 하는 JTAG 플러그-인 테스트 카드.
  4. 플러그-인 버스 슬롯과 인터페이스 접속하는 어미기판 상의 버스 연결부들을 테스트하는데 사용하는 JTAG 플러그-인 테스트 카드에 있어서,
    상기 플러그-인 버스 슬롯에 끼워지는 제1 연결기부;
    JTAG 데이터 입출력 라인들과 JTAG 제어 라인들에 인터페이스를 제공하는 제2 연결기부;
    상기 JTAG 제어 라인들에 적어도 하나의 커플드되어, 출력으로서 상기 적어도 하나의 JTAG 제어 라인을 제공하는 제3 연결기부; 및
    상기 버스 슬롯으로 데이터를 발송하고 또한 그로부터 데이터를 수신하도록 상기 제1 연결기부와 전기적으로 상호 교류하는 다수개의 버스 트랜시버를 구비하는 집적회로로서, 상기 제2 연결기부로부터 일련의 데이터와 제어 신호들을 수신하고 상기 JTAG 데이터 라인들과 상기 버스 트랜시버들 사이에 데이터를 이동시킴으로써 상기 집적회로를 상기 버스 슬롯을 테스트하는 JTAG 테스트 회로로서 동작하게 하는 JTAG 인터페이스를 더 구비하고, 그자신의 기본적인 기능이 아니라 JTAG 테스트 소자로서 동작하는 상기 집적 회로를 구비하는 것을 특징으로 하는 JTAG 플러그-인 테스트 카드.
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Families Citing this family (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100512162B1 (ko) * 1998-03-31 2005-11-11 삼성전자주식회사 마이크로프로세서의에뮬레이션모드를위한바운더리스캔스탠다드인터페이스회로
US6178526B1 (en) * 1998-04-08 2001-01-23 Kingston Technology Company Testing memory modules with a PC motherboard attached to a memory-module handler by a solder-side adaptor board
US6357023B1 (en) * 1998-04-08 2002-03-12 Kingston Technology Co. Connector assembly for testing memory modules from the solder-side of a PC motherboard with forced hot air
US6415397B1 (en) 1998-04-08 2002-07-02 Kingston Technology Company Automated multi-PC-motherboard memory-module test system with robotic handler and in-transit visual inspection
US6351827B1 (en) * 1998-04-08 2002-02-26 Kingston Technology Co. Voltage and clock margin testing of memory-modules using an adapter board mounted to a PC motherboard
US6289480B1 (en) * 1998-04-24 2001-09-11 National Semiconductor Corporation Circuitry for handling high impedance busses in a scan implementation
JPH11328972A (ja) * 1998-05-18 1999-11-30 Mitsubishi Electric Corp 半導体装置、その設計方法およびその検査方法
US6347387B1 (en) * 1998-10-09 2002-02-12 Agere Systems Guardian Corp. Test circuits for testing inter-device FPGA links including a shift register configured from FPGA elements to form a shift block through said inter-device FPGA links
US6324663B1 (en) * 1998-10-22 2001-11-27 Vlsi Technology, Inc. System and method to test internal PCI agents
US6901457B1 (en) * 1998-11-04 2005-05-31 Sandisk Corporation Multiple mode communications system
US6279114B1 (en) * 1998-11-04 2001-08-21 Sandisk Corporation Voltage negotiation in a single host multiple cards system
US6246971B1 (en) * 1999-01-05 2001-06-12 Lucent Technologies Inc. Testing asynchronous circuits
US6266793B1 (en) 1999-02-26 2001-07-24 Intel Corporation JTAG boundary scan cell with enhanced testability feature
FI19991735A (fi) * 1999-08-16 2001-02-17 Nokia Networks Oy Menetelmä ja laite tietokonejärjestelmän toimintavarmuuden parantamiseksi
US6598193B1 (en) 2000-01-24 2003-07-22 Dell Products L.P. System and method for testing component IC chips
US6772261B1 (en) 2000-04-27 2004-08-03 International Business Machines Corporation Interface that allows testing and using memory modules in computer systems not designed for the modules
US6634005B1 (en) * 2000-05-01 2003-10-14 Hewlett-Packard Development Company, L.P. System and method for testing an interface between two digital integrated circuits
US6731128B2 (en) 2000-07-13 2004-05-04 International Business Machines Corporation TFI probe I/O wrap test method
US6742144B2 (en) 2000-09-13 2004-05-25 Kingston Technology Co. Local heating of memory modules tested on a multi-motherboard tester
FI110724B (fi) * 2000-09-14 2003-03-14 Patria New Technologies Oy JTAG-testausjärjestely
US6865693B1 (en) * 2000-10-19 2005-03-08 Dell Products, L.P. System and method for debugging multiprocessor systems
US6667873B2 (en) * 2001-03-27 2003-12-23 The United States Of America As Represented By The Secretary Of The Air Force Adaptive manifold
KR100941563B1 (ko) * 2001-10-17 2010-02-10 엔엑스피 비 브이 전자 장치 및 전자 장치의 자동 설정 방법
CN100416284C (zh) * 2002-08-16 2008-09-03 中兴通讯股份有限公司 一种电缆测试装置及方法
US7069477B2 (en) * 2002-10-30 2006-06-27 International Business Machines Corporation Methods and arrangements to enhance a bus
WO2004044601A1 (en) * 2002-11-14 2004-05-27 Logicvision, Inc. Boundary scan with strobed pad driver enable
CN1308830C (zh) * 2002-12-27 2007-04-04 联想(北京)有限公司 计算机控制的易扩展的智能主板环境测试系统
EP1473633B1 (en) * 2003-05-02 2013-02-20 Infineon Technologies AG Programmable unit with debug resources
US6933628B2 (en) * 2003-07-24 2005-08-23 Agilent Technologies, Inc. High speed channel selector switch
CN100427964C (zh) * 2003-08-04 2008-10-22 华为技术有限公司 一种电路板的边界扫描测试方法
KR100564033B1 (ko) * 2003-12-05 2006-03-23 삼성전자주식회사 단일 버퍼 선택 입력 단자를 가지는 반도체 메모리 및반도체 메모리 테스트 방법
US7219258B2 (en) * 2003-12-10 2007-05-15 International Business Machines Corporation Method, system, and product for utilizing a power subsystem to diagnose and recover from errors
CN100349130C (zh) * 2004-02-25 2007-11-14 华为技术有限公司 一种并行加载数据回读校验方法
US7321997B2 (en) * 2004-03-30 2008-01-22 Intel Corporation Memory channel self test
US7362089B2 (en) * 2004-05-21 2008-04-22 Advantest Corporation Carrier module for adapting non-standard instrument cards to test systems
US7389375B2 (en) 2004-07-30 2008-06-17 International Business Machines Corporation System, method and storage medium for a multi-mode memory buffer device
US7296129B2 (en) * 2004-07-30 2007-11-13 International Business Machines Corporation System, method and storage medium for providing a serialized memory interface with a bus repeater
US7539800B2 (en) 2004-07-30 2009-05-26 International Business Machines Corporation System, method and storage medium for providing segment level sparing
CN100365423C (zh) * 2004-10-20 2008-01-30 华为技术有限公司 一种jtag链自动连接系统及其实现方法
US7441060B2 (en) 2004-10-29 2008-10-21 International Business Machines Corporation System, method and storage medium for providing a service interface to a memory system
US7331010B2 (en) 2004-10-29 2008-02-12 International Business Machines Corporation System, method and storage medium for providing fault detection and correction in a memory subsystem
US7395476B2 (en) * 2004-10-29 2008-07-01 International Business Machines Corporation System, method and storage medium for providing a high speed test interface to a memory subsystem
US7512762B2 (en) 2004-10-29 2009-03-31 International Business Machines Corporation System, method and storage medium for a memory subsystem with positional read data latency
US7299313B2 (en) 2004-10-29 2007-11-20 International Business Machines Corporation System, method and storage medium for a memory subsystem command interface
US7305574B2 (en) 2004-10-29 2007-12-04 International Business Machines Corporation System, method and storage medium for bus calibration in a memory subsystem
US7356737B2 (en) * 2004-10-29 2008-04-08 International Business Machines Corporation System, method and storage medium for testing a memory module
US7277988B2 (en) 2004-10-29 2007-10-02 International Business Machines Corporation System, method and storage medium for providing data caching and data compression in a memory subsystem
CN100346331C (zh) * 2004-11-30 2007-10-31 英业达股份有限公司 多芯片插座型电路板的芯片跨接装置
US20060156098A1 (en) * 2004-11-30 2006-07-13 Bawany Mahuammad A Method and apparatus for testing an electronic device
US7386772B1 (en) * 2004-12-20 2008-06-10 Emc Corporation Test module for testing of electronic systems
US7406642B1 (en) * 2005-10-03 2008-07-29 Altera Corporation Techniques for capturing signals at output pins in a programmable logic integrated circuit
US20070094554A1 (en) * 2005-10-20 2007-04-26 Martin Versen Chip specific test mode execution on a memory module
US7478259B2 (en) * 2005-10-31 2009-01-13 International Business Machines Corporation System, method and storage medium for deriving clocks in a memory system
US7685392B2 (en) 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
US7511525B2 (en) * 2006-01-26 2009-03-31 Honeywell International Inc. Boundary-scan system architecture for remote environmental testing
CN100442242C (zh) * 2006-02-28 2008-12-10 环达电脑(上海)有限公司 用于测试主板插槽的设备、系统及方法
US7636813B2 (en) * 2006-05-22 2009-12-22 International Business Machines Corporation Systems and methods for providing remote pre-fetch buffers
US7640386B2 (en) 2006-05-24 2009-12-29 International Business Machines Corporation Systems and methods for providing memory modules with multiple hub devices
US7594055B2 (en) 2006-05-24 2009-09-22 International Business Machines Corporation Systems and methods for providing distributed technology independent memory controllers
US7584336B2 (en) 2006-06-08 2009-09-01 International Business Machines Corporation Systems and methods for providing data modification operations in memory subsystems
US7493439B2 (en) 2006-08-01 2009-02-17 International Business Machines Corporation Systems and methods for providing performance monitoring in a memory system
US7669086B2 (en) 2006-08-02 2010-02-23 International Business Machines Corporation Systems and methods for providing collision detection in a memory system
US7581073B2 (en) * 2006-08-09 2009-08-25 International Business Machines Corporation Systems and methods for providing distributed autonomous power management in a memory system
US7587559B2 (en) 2006-08-10 2009-09-08 International Business Machines Corporation Systems and methods for memory module power management
US7490217B2 (en) 2006-08-15 2009-02-10 International Business Machines Corporation Design structure for selecting memory busses according to physical memory organization information stored in virtual address translation tables
US7539842B2 (en) 2006-08-15 2009-05-26 International Business Machines Corporation Computer memory system for selecting memory buses according to physical memory organization information stored in virtual address translation tables
US7477522B2 (en) 2006-10-23 2009-01-13 International Business Machines Corporation High density high reliability memory module with a fault tolerant address and command bus
US7870459B2 (en) * 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
US7721140B2 (en) 2007-01-02 2010-05-18 International Business Machines Corporation Systems and methods for improving serviceability of a memory system
US7606988B2 (en) 2007-01-29 2009-10-20 International Business Machines Corporation Systems and methods for providing a dynamic memory bank page policy
US7603526B2 (en) 2007-01-29 2009-10-13 International Business Machines Corporation Systems and methods for providing dynamic memory pre-fetch
US7970971B2 (en) * 2007-01-30 2011-06-28 Finisar Corporation Tapping systems and methods
DE102007007776B3 (de) 2007-02-12 2008-09-04 Göpel electronic GmbH Testsystem und Verfahren zum Prüfen einer Baugruppe
CN101193326B (zh) * 2007-04-24 2010-12-08 中兴通讯股份有限公司 用于多jtag链的自动测试装置及方法
US8037355B2 (en) * 2007-06-07 2011-10-11 Texas Instruments Incorporated Powering up adapter and scan test logic TAP controllers
US7725783B2 (en) * 2007-07-20 2010-05-25 International Business Machines Corporation Method and apparatus for repeatable drive strength assessments of high speed memory DIMMs
JP2009296119A (ja) * 2008-06-03 2009-12-17 Toshiba Corp 双方向バッファ回路及び信号レベル変換回路
US8395393B2 (en) 2010-02-02 2013-03-12 Raytheon Company Cable test method
CN101840368B (zh) * 2010-03-26 2013-01-16 中国科学院计算技术研究所 多核处理器的jtag实时片上调试方法及其系统
CN103000229A (zh) * 2011-09-09 2013-03-27 鸿富锦精密工业（深圳）有限公司 测试卡
CN104272264A (zh) * 2012-07-30 2015-01-07 惠普发展公司，有限责任合伙企业 检测处理器插槽中的缺陷
CN104237723A (zh) * 2014-08-28 2014-12-24 上海微小卫星工程中心 一种基于边界扫描的低频电缆网测试系统及测试方法
CN104899123B (zh) * 2015-04-24 2017-06-06 英业达科技有限公司 一种主板上dimm插槽的地址设置信号的连接测试装置与方法
CN105067991A (zh) * 2015-08-10 2015-11-18 宁波华远电子科技有限公司 一种电路板的检测装置及其检测方法
TWI561838B (en) * 2015-09-08 2016-12-11 Inventec Corp Testing device of address configuration signal of dimm slot and testing method thereof
US10010007B2 (en) 2015-12-09 2018-06-26 Mellanox Technologies, Ltd. Multi-slot plug-in card
CN106918724A (zh) * 2015-12-24 2017-07-04 英业达科技有限公司 适用于快捷外设互联标准插槽的测试电路板
CN106918726A (zh) * 2015-12-24 2017-07-04 英业达科技有限公司 适用于串行ata连接器的测试电路板
CN106918771A (zh) * 2015-12-24 2017-07-04 英业达科技有限公司 适用于通用串行总线连接器的测试电路板
CN106918750A (zh) * 2015-12-24 2017-07-04 英业达科技有限公司 适用于内存插槽的测试电路板
CN106918725A (zh) * 2015-12-25 2017-07-04 英业达科技有限公司 具联合测试工作群组信号串接电路设计的测试电路板
TWI550294B (zh) * 2015-12-28 2016-09-21 英業達股份有限公司 適用於記憶體插槽的測試電路板
TWI550295B (zh) * 2015-12-28 2016-09-21 英業達股份有限公司 適用於快捷外設互聯標準插槽的測試電路板
TWI563272B (en) * 2015-12-28 2016-12-21 Inventec Corp Test circuit board design with jtag signal series circuit
TWI564580B (zh) * 2015-12-28 2017-01-01 英業達股份有限公司 適用於通用序列匯流排連接器的測試電路板
TWI563274B (en) * 2015-12-28 2016-12-21 Inventec Corp Test circuit board for sata connector testing
US9772376B1 (en) * 2016-04-29 2017-09-26 Texas Instruments Incorporated Increase data transfer throughput by enabling dynamic JTAG test mode entry and sharing of all JTAG pins
CN108226740B (zh) * 2016-12-09 2020-06-02 英业达科技有限公司 提供扩充联合测试工作组接口的扩充电路板
MX2019008904A (es) 2017-02-10 2020-01-15 Checksum Llc Probador funcional para tarjetas de circuito impreso y metodos y sistemas asociados.
CN109901045A (zh) * 2017-12-08 2019-06-18 英业达科技有限公司 电路板的连接器插槽引脚导通检测系统及其方法
TWI736721B (zh) * 2017-12-13 2021-08-21 英業達股份有限公司 連接器的腳位連接測試系統及其方法
CN111370054A (zh) * 2018-12-26 2020-07-03 华为技术有限公司 一种存储卡的测试系统
RU2703493C1 (ru) * 2018-12-28 2019-10-17 федеральное государственное автономное образовательное учреждение высшего образования "Самарский национальный исследовательский университет имени академика С.П. Королёва" Способ локализации дефектов короткого замыкания выводов микросхем JTAG интерфейсом и устройство для его осуществления
RU189608U1 (ru) * 2019-04-09 2019-05-29 Акционерное общество "МЦСТ" Адаптер тестирования канала оперативной памяти третьего поколения
CN110297282B (zh) * 2019-08-06 2021-11-12 深圳面元智能科技有限公司 地震勘探设备测试仪
CN112462246A (zh) * 2019-09-09 2021-03-09 英业达科技有限公司 边界扫描测试系统及其方法
RU194790U1 (ru) * 2019-10-17 2019-12-23 Акционерное общество "МЦСТ" Адаптер тестирования канала оперативной памяти четвертого поколения
CN110824386A (zh) * 2019-10-21 2020-02-21 中车太原机车车辆有限公司 一种用于电力机车电子插件箱的绕接线测试装置
JP7204697B2 (ja) * 2020-03-10 2023-01-16 株式会社東芝 半導体集積回路
CN111487479B (zh) * 2020-04-28 2022-06-03 中科龙人高新技术有限公司 一种工业机器人驱动板检测卡
TWI828439B (zh) * 2022-11-24 2024-01-01 英業達股份有限公司 無jtag串接測試電路板的dimm插槽測試系統及其方法
TWI822502B (zh) * 2022-12-01 2023-11-11 英業達股份有限公司 Jtag集線器的jtag連接介面致能與禁能控制系統及其方法
US11927632B1 (en) * 2022-12-09 2024-03-12 Inventec (Pudong) Technology Corporation DIMM slot test system without series connection of test board through JTAG and method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5198759A (en) * 1990-11-27 1993-03-30 Alcatel N.V. Test apparatus and method for testing digital system
JP3372052B2 (ja) * 1991-06-06 2003-01-27 テキサス インスツルメンツ インコーポレイテツド 境界走査集積回路
US5428800A (en) * 1991-10-30 1995-06-27 I-Cube, Inc. Input/output (I/O) bidirectional buffer for interfacing I/O ports of a field programmable interconnection device with array ports of a cross-point switch
TW253097B (ko) * 1992-03-02 1995-08-01 At & T Corp
US5285152A (en) * 1992-03-23 1994-02-08 Ministar Peripherals International Limited Apparatus and methods for testing circuit board interconnect integrity
DE69321663T2 (de) * 1992-06-17 1999-05-06 Texas Instruments Inc Hierarchisches Verbindungsverfahren, -gerät und -protokoll
US5544309A (en) * 1993-04-22 1996-08-06 International Business Machines Corporation Data processing system with modified planar for boundary scan diagnostics
US5526365A (en) * 1993-07-30 1996-06-11 Texas Instruments Incorporated Method and apparatus for streamlined testing of electrical circuits
US5497378A (en) * 1993-11-02 1996-03-05 International Business Machines Corporation System and method for testing a circuit network having elements testable by different boundary scan standards

Also Published As

Publication number Publication date
CN1089440C (zh) 2002-08-21
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EP0808461A4 (en) 1999-04-07
EP0808461A1 (en) 1997-11-26
DE69628143D1 (de) 2003-06-18
IL121362A (en) 2000-07-26
CN1180412A (zh) 1998-04-29
TW311176B (ko) 1997-07-21
IL121362A0 (en) 1998-01-04
WO1997022013A1 (en) 1997-06-19

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