TWI828439B - 無jtag串接測試電路板的dimm插槽測試系統及其方法 - Google Patents
無jtag串接測試電路板的dimm插槽測試系統及其方法 Download PDFInfo
- Publication number
- TWI828439B TWI828439B TW111144992A TW111144992A TWI828439B TW I828439 B TWI828439 B TW I828439B TW 111144992 A TW111144992 A TW 111144992A TW 111144992 A TW111144992 A TW 111144992A TW I828439 B TWI828439 B TW I828439B
- Authority
- TW
- Taiwan
- Prior art keywords
- test
- cpu
- pins
- cpld chip
- designated
- Prior art date
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 346
- 238000000034 method Methods 0.000 title abstract description 9
- 230000005540 biological transmission Effects 0.000 claims abstract description 30
- 238000001514 detection method Methods 0.000 claims abstract description 30
- 230000009977 dual effect Effects 0.000 claims description 6
- 238000012545 processing Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
一種無JTAG串接測試電路板的DIMM插槽測試系統及其方法，測試電路板的DIMM插接介面插接於待測試電路板的DIMM插槽，CPU依據JTAG訊號格式的測試訊號生成測試數據或是測試訊號，CPU透過差分腳位或是輸入輸出腳位傳輸測試數據至指定的CPLD晶片，指定的CPLD晶片記錄接收到的數據為測試結果，CPU透過控制腳位傳輸測試訊號至指定的CPLD晶片，指定的CPLD晶片測試電源腳位或是接地腳位以讀取與記錄電源腳位或是接地腳位的數值為測試結果，CPU生成測試結果讀取訊號，透過控制腳位傳輸測試結果讀取訊號至指定的CPLD晶片以由數據傳輸腳位取得測試結果並反饋至檢測裝置，藉此可以達成測試電路板各自獨立對待測試電路板的DIMM插槽進行腳位測試的技術功效。
Description
一種插槽測試系統及其方法，尤其是指一種插接於DIMM插槽的測試電路板無須透過JTAG串接可獨立測試DIMM插槽的插槽測試系統及其方法。
現有進行裝置中DIMM插槽的邊界掃描測試，是需要於DIMM插槽上插接DIMM測試電路板，依據邊界掃描測試技術的規範，DIMM測試電路板需要設置兩個JTAG連接介面(即JTAG IN連接介面以及JTAG OUT連接介面)，確保JTAG訊號可以傳入與傳出DIMM測試電路板以實現對DIMM插槽的邊界掃描測試。
在實際進行DIMM插槽的邊界掃描測試時，由於每一個DIMM測試電路板皆需要透過JTAG IN連接介面以及JTAG OUT連接介面彼此之間形成串接，會因為串接的線路過長，而影響到線路連接的穩定性，並且JTAG訊號的驅動能力和穩定性必須達到一定的要求，線路連接的穩定性不足將會導致DIMM插槽的邊界掃描測試失敗。
綜上所述，可知先前技術中長期以來一直存在現有DIMM插槽邊界掃描測試透過JTAG IN連接介面以及JTAG OUT連接介面此之間形成串接產生線路連接穩定性不足導致邊界掃描測試失敗的問題，因此有必要提出改進的技術手段，來解決此一問題。
有鑒於先前技術存在現有DIMM插槽邊界掃描測試透過JTAG IN連接介面以及JTAG OUT連接介面此之間形成串接產生線路連接穩定性不足導致邊界掃描測試失敗的問題，本發明遂揭露一種無JTAG串接測試電路板的DIMM插槽測試系統及其方法，其中：本發明所揭露的無JTAG串接測試電路板的DIMM插槽測試系統，其包含：待測試電路板、至少一測試電路板、測試存取埠(Test Access Port，TAP)控制器以及檢測裝置。
待測試電路板具有聯合測試工作群組(Joint Test Action Group，JTAG)連接介面、中央處理器(Central Processing Unit，CPU)以及至少一雙列直插式記憶體模組(Dual In-line Memory Module，DIMM)插槽，每一個DIMM插槽包含有多個電源腳位、多個接地腳位、多個差分腳位以及多個輸入輸出腳位，輸入輸出腳位中選擇部分的腳位作為控制腳位，輸入輸出腳位中選擇部分的腳位作為數據傳輸腳位，差分腳位以及輸入輸出腳位與CPU形成電性連接。
每一個測試電路板具有DIMM插接介面以及與所述DIMM插接介面形成電性連接的至少一複雜可程式邏輯裝置(Complex Programmable
Logic Device，CPLD)晶片，DIMM插接介面插接於至少一DIMM插槽其中之一。
TAP控制器透過JTAG連接介面與待測試電路板形成電性連接；及檢測裝置與TAP控制器形成電性連接。
其中，檢測裝置生成測試訊號並提供至TAP控制器，TAP控制器將測試訊號轉換為JTAG訊號格式的測試訊號並提供至CPU，CPU依據生成測試數據或是測試訊號，CPU透過差分腳位或是輸入輸出腳位傳輸測試數據至指定的CPLD晶片，指定的CPLD晶片記錄接收到的數據為測試結果，CPU透過控制腳位傳輸測試訊號至指定的CPLD晶片，指定的CPLD晶片測試電源腳位或是接地腳位以讀取與記錄電源腳位或是接地腳位的數值為測試結果，CPU生成測試結果讀取訊號，透過控制腳位傳輸測試結果讀取訊號至指定的CPLD晶片以由數據傳輸腳位取得測試結果並反饋至檢測裝置。
本發明所揭露的無JTAG串接測試電路板的DIMM插槽測試方法，其包含下列步驟：首先，待測試電路板具有聯合測試工作群組連接介面、CPU以及至少一DIMM插槽，JTAG連接介面與CPU形成電性連接，每一個DIMM插槽包含有多個電源腳位、多個接地腳位、多個差分腳位以及多個輸入輸出腳位，輸入輸出腳位中選擇部分的腳位作為控制腳位，輸入輸出腳位中選擇部分的腳位作為數據傳輸腳位，差分腳位以及部分的輸入輸出腳位與CPU形成電性連接；接著，至少一測試電路板分別具有DIMM插接介面以及與DIMM插接介面形成電性連接的至少一CPLD晶片，DIMM插接介面插接於至少一DIMM插槽其中之一；接著，TAP控制器透過JTAG連接介面與待測試電路板形成電性連接；接
著，檢測裝置與TAP控制器形成電性連接；接著，檢測裝置生成測試訊號並提供至TAP控制器；接著，TAP控制器將測試訊號轉換為JTAG訊號格式的測試訊號並提供至CPU；接著，CPU依據JTAG訊號格式的測試訊號生成測試數據或是測試訊號；接著，CPU透過差分腳位或是輸入輸出腳位傳輸測試數據至指定的CPLD晶片，指定的CPLD晶片記錄接收到的數據為測試結果；接著，CPU透過控制腳位傳輸測試訊號至指定的CPLD晶片，指定的CPLD晶片測試電源腳位或是接地腳位以讀取與記錄電源腳位或是接地腳位的數值為測試結果；最後，CPU生成測試結果讀取訊號，透過控制腳位傳輸測試結果讀取訊號至指定的CPLD晶片以由數據傳輸腳位取得測試結果並反饋至檢測裝置。
本發明所揭露的系統及方法如上，與先前技術之間的差異在於測試電路板的DIMM插接介面插接於待測試電路板的DIMM插槽，CPU依據JTAG訊號格式的測試訊號生成測試數據或是測試訊號，CPU透過差分腳位或是輸入輸出腳位傳輸測試數據至指定的CPLD晶片，指定的CPLD晶片記錄接收到的數據為測試結果，CPU透過控制腳位傳輸測試訊號至指定的CPLD晶片，指定的CPLD晶片測試電源腳位或是接地腳位以讀取與記錄電源腳位或是接地腳位的數值為測試結果，CPU生成測試結果讀取訊號，透過控制腳位傳輸測試結果讀取訊號至指定的CPLD晶片以由數據傳輸腳位取得測試結果並反饋至檢測裝置。
透過上述的技術手段，本發明可以達成測試電路板各自獨立對待測試電路板的DIMM插槽進行腳位測試的技術功效。
10:待測試電路板
11:JTAG連接介面
12:CPU
13:DIMM插槽
131:電源腳位
132:接地腳位
133:差分腳位
134:輸入輸出腳位
135:控制腳位
136:數據傳輸腳位
20:測試電路板
21:DIMM插接介面
23:類比數位轉換器
22:CPLD晶片
30:TAP控制器
40:檢測裝置
步驟501:待測試電路板具有聯合測試工作群組連接介面、CPU以及至少一DIMM插槽，JTAG連接介面與CPU形成電性連接，每一個DIMM插槽包含有多個電源腳位、多個接地腳位、多個差分腳位以及多個輸入輸出腳位，輸入輸出腳位中選擇部分的腳位作為數據傳輸腳位，輸入輸出腳位中選擇部分的腳位作為控制腳位，差分腳位以及部份的輸入輸出腳位與CPU形成電性連接
步驟502:至少一測試電路板分別具有DIMM插接介面以及與DIMM插接介面形成電性連接的至少一CPLD晶片，DIMM插接介面插接於至少一DIMM插槽其中之一
步驟503:TAP控制器透過JTAG連接介面與待測試電路板形成電性連接
步驟504:檢測裝置與TAP控制器形成電性連接
步驟505:檢測裝置生成測試訊號並提供至TAP控制器
步驟506:TAP控制器將測試訊號轉換為JTAG訊號格式的測試訊號並提供至CPU
步驟507:CPU依據JTAG訊號格式的測試訊號生成測試數據或是測試訊號
步驟508:CPU透過差分腳位或是輸入輸出腳位傳輸測試數據至指定的CPLD晶片，指定的CPLD晶片記錄接收到的數據為測試結果
步驟509:CPU透過控制腳位傳輸測試訊號至指定的CPLD晶片，指定的CPLD晶片測試電源腳位或是接地腳位以讀取與記錄電源腳位或是接地腳位的數值為測試結果
步驟510:CPU生成測試結果讀取訊號，透過控制腳位傳輸測試結果讀取訊號至指定的CPLD晶片以由數據傳輸腳位取得測試結果並反饋至檢測裝置
第1圖繪示為本發明無JTAG串接測試電路板的DIMM插槽測試系統的系統方塊圖。
第2A圖繪示為本發明第一實施態樣測試電路板與DIMM插槽的方塊示意圖。
第2B圖繪示為本發明第二實施態樣測試電路板與DIMM插槽的方塊示意圖。
第3A圖繪示為本發明基於第2A圖實施態樣的實施態樣變化的測試電路板方塊示意圖。
第3B圖繪示為本發明基於第2B圖實施態樣的實施態樣變化的測試電路板方塊示意圖。
第4A圖以及第4B圖繪示為本發明無JTAG串接測試電路板的DIMM插槽測試方法的方法流程圖。
以下將配合圖式及實施例來詳細說明本發明的實施方式，藉此對本發明如何應用技術手段來解決技術問題並達成技術功效的實現過程能充分理解並據以實施。
以下首先要說明本發明所揭露的無JTAG串接測試電路板的DIMM插槽測試系統，並請參考「第1圖」所示，「第1圖」繪示為本發明無JTAG串接測試電路板的DIMM插槽測試系統的系統方塊圖。
本發明所揭露的無JTAG串接測試電路板的DIMM插槽測試系統，其包含：待測試電路板10、至少一測試電路板20、TAP控制器30以及檢測裝置40。
待測試電路板10具有JTAG連接介面11、CPU12以及至少一DIMM插槽13，JTAG連接介面11與CPU12形成電性連接，每一個DIMM插槽13(請參考「第2A圖」所示)包含有多個電源腳位131、多個接地腳位132、多個差分腳位133以及多個輸入輸出腳位134，輸入輸出腳位134中選擇部分的腳位作為控制腳位135，輸入輸出腳位134中選擇部分的腳位作為數據傳輸腳位136，差分腳位133以及輸入輸出腳位134與CPU12形成電性連接。
每一個測試電路板20具有DIMM插接介面21以及CPLD晶片22，測試電路板20的數量與待測試電路板10的DIMM插槽13的數量相同，DIMM插接介面21插接於至少一DIMM插槽13其中之一。
請參考「第2A圖」所示，「第2A圖」繪示為本發明第一實施態樣測試電路板與DIMM插槽的方塊示意圖，在「第2A圖」中只有單個CPLD晶片22，故CPLD晶片22與DIMM插接介面21形成電性連接，DIMM插槽13的電源腳位131、接地腳位132、差分腳位133、輸入輸出腳位134、控制腳位135以及數據傳輸腳位136皆與單個CPLD晶片22形成電性連接，在此僅為示意說明，並不以此侷限本發明的應用範疇。
請參考「第2B圖」所示，「第2B圖」繪示為本發明第二實施態樣測試電路板與DIMM插槽的方塊示意圖，在「第2B圖」中具有二個CPLD晶片22，每一個CPLD晶片22會與DIMM插接介面21形成電性連接，值得注意的是，DIMM插槽13的電源腳位131、接地腳位132、控制腳位135以及數據傳輸
腳位136與一個CPLD晶片22形成電性連接，DIMM插槽13的差分腳位133、輸入輸出腳位134、控制腳位135以及數據傳輸腳位136與另一個CPLD晶片22形成電性連接，在此僅為示意說明，並不以此侷限本發明的應用範疇。
TAP控制器30透過JTAG連接介面11與待測試電路板10形成電性連接，檢測裝置40與TAP控制器30形成電性連接，藉此以建構出本發明無JTAG串接測試電路板的DIMM插槽測試的整體測試架構。
前述有提到輸入輸出腳位中選擇部分的腳位作為數據傳輸腳位，數據傳輸腳位是作為CPU12與CPLD晶片22之間的數據傳輸，輸入輸出腳位可以被選擇為數據傳輸腳位需要滿足下列條件：該輸入輸出腳位尚未被選為控制腳位、該輸入輸出腳位與CPU12形成電性連接以及該輸入輸出腳位與CPU12彼此進行讀取與寫入的功能。
具體而言，以DDR5 DIMM規範定義的DIMM插槽13中最多可以有104個輸入輸出腳位可以被選擇為數據傳輸腳位，即DDR5 DIMM規範定義的DIMM插槽13中最多有104個輸入輸出腳位與CPU12形成電性連接且該輸入輸出腳位尚未被選為控制腳位，而輸入輸出腳位與CPU12可以具備讀取與寫入的功能。
DDR5 DIMM規範定義的DIMM插槽13中輸入輸出腳位未與CPU12形成電性連接，或是DDR5 DIMM規範定義的DIMM插槽13中輸入輸出腳位雖然與CPU12形成電性連接，但該輸入輸出腳位的數據傳輸方向為單向(即該輸入輸出腳位僅能進行數據讀取或是僅能進行數據寫入)，故而無法被選擇為數據傳輸腳位，DDR5 DIMM規範定義的DIMM插槽13中電源腳位以及接地腳位也未與CPU12形成電性連接，故而無法被選擇為數據傳輸腳位。
DDR5 DIMM規範定義的DIMM插槽13中差分腳位雖然與CPU12形成電性連接，但由於CPU12中的邊界掃描單元(Boundary Scan Cell，BSC)是固定方向，無法具備讀取與寫入的功能，故而無法被選擇為數據傳輸腳位。
前述有提到輸入輸出腳位中選擇部分的腳位作為控制腳位，以下將以DDR5 DIMM的規範定義說明控制腳位選擇的實施例說明。
在DDR5 DIMM的規範定義中DDR5 DIMM插槽中的第四腳位(即DDR5 DIMM規範定義的pin 4)是改進的內部集成電路(Improved Inter Integrated Circuit，I3C)匯流排的串列時鐘線(serial clock，SCL)腳位，DDR5 DIMM插槽中的第五腳位(即DDR5 DIMM規範定義的pin 5)是I3C匯流排的串列時鐘線(serial clock，SCL)腳位串列資料線(serial data，SDA)腳位，由於DDR5 DIMM插槽中的第四腳位以及第五腳位在待測試電路板10的電路設計通常為8個DIMM插槽13連接在一起再連接到CPU12，為了降低晶片選擇(chip select)控制時DIMM插槽13的數量，即可以選擇DDR5 DIMM插槽中的第四腳位作為WE_n控制腳位(即寫入致能)，以及選擇DDR5 DIMM插槽中的第五腳位作為OE_n控制腳位(即讀取致能)。
在DDR5 DIMM的規範定義中DDR5 DIMM插槽中的第六十四腳位(即DDR5 DIMM規範定義的pin 64)即是DIMM插槽13的晶片選擇腳位之一，故而選擇DDR5 DIMM插槽中的第六十四腳位作為CE_n控制腳位(即晶片選擇致能)。
透過選擇DDR5 DIMM插槽中的第四腳位、第五腳位以及第六十四腳位即可以完成待測試電路板10的CPU12與測試電路板20中CPLD晶片22之間的通訊控制，在此僅為舉例說明之，並不以此侷限本發明的應用範疇。
除此之外，在DDR5 DIMM的規範定義中DDR5 DIMM插槽中的第二百零九腳位(即DDR5 DIMM規範定義的pin 209)即是DIMM插槽13的晶片選擇腳位之一，進一步選擇DDR5 DIMM插槽中的第二百零九腳位作為PTN_IDX控制腳位(即測試模式指示)，PTN_IDX控制腳位即可作為測試模式(test pattern)的指示，具體而言，假設測試邏輯裡有兩組測試模式，在PTN_IDX控制腳位為0時，代表當前使用第一組測試模式進行測試；在PTN_IDX控制腳位為1時，代表當前使用第二組測試模式進行測試，在此僅為舉例說明之，並不以此侷限本發明的應用範疇。
檢測裝置40例如是：一般電腦、筆記型電腦、平板電腦…等，在此僅為舉例說明之，並不以此侷限本發明的應用範疇，檢測人員透過檢測裝置40生成測試訊號並提供至TAP控制器30，TAP控制器30將測試訊號轉換為JTAG訊號格式的測試訊號再透過JTAG連接介面11提供至CPU12，CPU12依據JTAG訊號格式的測試訊號生成測試數據或是測試訊號，CPU12透過差分腳位133或是輸入輸出腳位134傳輸測試數據至指定的CPLD晶片22，指定的CPLD晶片22記錄接收到的數據為測試結果，CPU12透過控制腳位135傳輸測試訊號至指定的CPLD晶片22，指定的CPLD晶片22測試電源腳位131或是接地腳位132以讀取與記錄電源腳位131或是接地腳位132的數值為測試結果，CPU12生成測試結果讀取訊號，透過控制腳位135傳輸測試結果讀取訊號至指定的CPLD晶片22以由數據傳輸腳位136取得測試結果並反饋至檢測裝置40。
值得注意的是，CPU12同時對所有的DIMM插槽13發送測試數據或是測試訊號，使所有測試電路板20同時對DIMM插槽13進行測試與測試結果紀錄，在一般的設計中，兩個DIMM插槽13會在相同的通道(Channel)中，故
而CPU12生成測試結果讀取訊號時，需要在每一個Channel中先選擇一個DIMM插槽13以取得每一個Channel中先被選取DIMM插槽13的測試結果，再在每一個Channel中選擇另一個DIMM插槽13以取得每一個Channel中再被選取DIMM插槽13的測試結果，藉以取得所有DIMM插槽13的測試結果。
值得注意的是，CPU12依據JTAG訊號格式的測試訊號生成的測試訊號為電源測試訊號或是接地測試訊號，CPU12透過控制腳位135傳輸電源測試訊號至指定的CPLD晶片22，指定的CPLD晶片22測試電源腳位131以讀取與記錄電源腳位131的數值為電源測試結果，或是CPU12透過控制腳位135傳輸接地測試訊號至指定的CPLD晶片22，指定的CPLD晶片22測試接地腳位132以讀取與記錄接地腳位132的數值為接地測試結果。
CPLD晶片22與電源腳位更透過類比數位轉換器(Analog-to-digital converter，ADC)23或是單晶片形成電性連接，CPU12依據JTAG訊號格式的測試訊號生成的測試訊號為電源測試訊號，CPU12透過控制腳位135傳輸電源測試訊號至指定的CPLD晶片22，指定的CPLD晶片22透過ADC23或是單晶片測試DIMM插槽13的電源腳位131，使DIMM插槽13的電源腳位131的數值被ADC23或是單晶片讀取，測試電路板20請參考「第3A圖」以及「第3B圖」所示，「第3A圖」繪示為本發明基於第2A圖實施態樣的實施態樣變化的測試電路板方塊示意圖，「第3B圖」繪示為本發明基於第2B圖實施態樣的實施態樣變化的測試電路板方塊示意圖，在「第3A圖」以及「第3B圖」僅以ADC23作為示意，在此並不侷限本發明的應用範疇。
CPU12依據JTAG訊號格式的測試訊號生成測試數據為差分測試數據，CPU12透過差分腳位133傳輸差分測試數據至指定的CPLD晶片22，指定的CPLD晶片22記錄接收到的數據為差分測試結果。
CPU12依據JTAG訊號格式的測試訊號生成測試數據為輸入輸出測試數據，CPU12透過輸入輸出腳位134傳輸輸入輸出測試數據至指定的CPLD晶片22，指定的CPLD晶片22記錄接收到的數據為輸入輸出測試結果。
接著，以下將以第一個實施例來說明本發明第一實施態樣的運作系統與方法，並請同時參考「第4A圖」以及「第4B圖」所示，「第4A圖」以及「第4B圖」繪示為本發明無JTAG串接測試電路板的DIMM插槽測試方法的方法流程圖。
本發明所揭露的無JTAG串接測試電路板的DIMM插槽測試方法，其包含下列步驟：首先，待測試電路板具有聯合測試工作群組連接介面、CPU以及至少一DIMM插槽，JTAG連接介面與CPU形成電性連接，每一個DIMM插槽包含有多個電源腳位、多個接地腳位、多個差分腳位以及多個輸入輸出腳位，輸入輸出腳位中選擇部分的腳位作為數據傳輸腳位，輸入輸出腳位中選擇部分的腳位作為控制腳位，差分腳位以及輸入輸出腳位與CPU形成電性連接(步驟501)；接著，至少一測試電路板分別具有DIMM插接介面以及與DIMM插接介面形成電性連接的至少一CPLD晶片，DIMM插接介面插接於至少一DIMM插槽其中之一(步驟502)；接著，TAP控制器透過JTAG連接介面與待測試電路板形成電性連接(步驟503)；接著，檢測裝置與TAP控制器形成電性連接(步驟504)；接著，檢測裝置生成測試訊號並提供至TAP控制器(步驟505)；接
著，TAP控制器將測試訊號轉換為JTAG訊號格式的測試訊號並提供至CPU(步驟506)；接著，CPU依據JTAG訊號格式的測試訊號生成測試數據或是測試訊號(步驟507)；接著，CPU透過差分腳位或是輸入輸出腳位傳輸測試數據至指定的CPLD晶片，指定的CPLD晶片記錄接收到的數據為測試結果(步驟508)；接著，CPU透過控制腳位傳輸測試訊號至指定的CPLD晶片，指定的CPLD晶片測試電源腳位或是接地腳位以讀取與記錄電源腳位或是接地腳位的數值為測試結果(步驟509)；最後，CPU生成測試結果讀取訊號，透過控制腳位傳輸測試結果讀取訊號至指定的CPLD晶片以由數據傳輸腳位取得測試結果並反饋至檢測裝置(步驟510)。
綜上所述，可知本發明與先前技術之間的差異在於測試電路板的DIMM插接介面插接於待測試電路板的DIMM插槽，CPU依據JTAG訊號格式的測試訊號生成測試數據或是測試訊號，CPU透過差分腳位或是輸入輸出腳位傳輸測試數據至指定的CPLD晶片，指定的CPLD晶片記錄接收到的數據為測試結果，CPU透過控制腳位傳輸測試訊號至指定的CPLD晶片，指定的CPLD晶片測試電源腳位或是接地腳位以讀取與記錄電源腳位或是接地腳位的數值為測試結果，CPU生成測試結果讀取訊號，透過控制腳位傳輸測試結果讀取訊號至指定的CPLD晶片以由數據傳輸腳位取得測試結果並反饋至檢測裝置。
藉由此一技術手段可以來解決先前技術所存在現有DIMM插槽邊界掃描測試透過JTAG IN連接介面以及JTAG OUT連接介面此之間形成串接產生線路連接穩定性不足導致邊界掃描測試失敗的問題，進而達成測試電路板各自獨立對待測試電路板的DIMM插槽進行腳位測試的技術功效。
雖然本發明所揭露的實施方式如上，惟所述的內容並非用以直接限定本發明的專利保護範圍。任何本發明所屬技術領域中具有通常知識者，在不脫離本發明所揭露的精神和範圍的前提下，可以在實施的形式上及細節上作些許的更動。本發明的專利保護範圍，仍須以所附的申請專利範圍所界定者為準。
10:待測試電路板
11:JTAG連接介面
12:CPU
13:DIMM插槽
20:測試電路板
21:DIMM插接介面
22:CPLD晶片
30:TAP控制器
40:檢測裝置
Claims (10)
- 一種無JTAG串接測試電路板的DIMM插槽測試系統，其包含： 一待測試電路板，具有一聯合測試工作群組（Joint Test Action Group，JTAG）連接介面、一中央處理器（Central Processing Unit，CPU）以及至少一雙列直插式記憶體模組（Dual In-line Memory Module，DIMM）插槽，每一個DIMM插槽包含有多個電源腳位、多個接地腳位、多個差分腳位以及多個輸入輸出腳位，所述輸入輸出腳位中選擇部分的腳位作為數據傳輸腳位，所述輸入輸出腳位中選擇部分的腳位作為控制腳位，所述差分腳位以及部分的所述輸入輸出腳位與所述CPU形成電性連接； 至少一測試電路板，所述測試電路板更包含： 一DIMM插接介面，插接於所述至少一DIMM插槽其中之一；及 至少一複雜可程式邏輯裝置（Complex Programmable Logic Device，CPLD）晶片，與所述DIMM插接介面形成電性連接； 一測試存取埠（Test Access Port，TAP）控制器，透過所述JTAG連接介面與所述待測試電路板形成電性連接；及 一檢測裝置，與所述TAP控制器形成電性連接； 其中，所述檢測裝置生成一測試訊號並提供至所述TAP控制器，所述TAP控制器將所述測試訊號轉換為JTAG訊號格式的測試訊號並提供至所述CPU，所述CPU依據JTAG訊號格式的測試訊號生成測試數據或是測試訊號，所述CPU透過所述差分腳位或是所述輸入輸出腳位傳輸測試數據至指定的所述CPLD晶片，指定的所述CPLD晶片記錄接收到的數據為測試結果，所述CPU透過所述控制腳位傳輸測試訊號至指定的所述CPLD晶片，指定的所述CPLD晶片測試所述電源腳位或是所述接地腳位以讀取與記錄所述電源腳位或是所述接地腳位的數值為測試結果，所述CPU生成一測試結果讀取訊號，透過所述控制腳位傳輸測試結果讀取訊號至指定的所述CPLD晶片以由所述數據傳輸腳位取得測試結果並反饋至所述檢測裝置。
- 如請求項1所述的無JTAG串接測試電路板的DIMM插槽測試系統，其中所述CPU依據JTAG訊號格式的測試訊號生成的測試訊號為電源測試訊號或是接地測試訊號，所述CPU透過所述控制腳位傳輸所述電源測試訊號至指定的所述CPLD晶片，指定的所述CPLD晶片測試所述電源腳位以讀取與記錄所述電源腳位的數值為電源測試結果，或是所述CPU透過所述控制腳位傳輸所述接地測試訊號至指定的所述CPLD晶片，指定的所述CPLD晶片測試所述接地腳位以讀取與記錄所述接地腳位的數值為接地測試結果。
- 如請求項1所述的無JTAG串接測試電路板的DIMM插槽測試系統，其中所述測試電路板更包含一類比數位轉換器（Analog-to-digital converter，ADC），所述ADC分別與指定的所述CPLD晶片以及所述DIMM插接介面形成電性連接，所述CPU依據JTAG訊號格式的測試訊號生成的測試訊號為電源測試訊號，所述CPU透過所述控制腳位傳輸所述電源測試訊號至指定的所述CPLD晶片，指定的所述CPLD晶片透過所述ADC測試所述電源腳位，使所述電源腳位的數值被所述ADC讀取，所述CPLD晶片再自所述ADC讀取與記錄所述電源腳位的數值為所述電源測試結果。
- 如請求項1所述的無JTAG串接測試電路板的DIMM插槽測試系統，其中所述CPU依據JTAG訊號格式的測試訊號生成測試數據為差分測試數據，所述CPU透過所述差分腳位傳輸所述差分測試數據至指定的所述CPLD晶片，指定的所述CPLD晶片記錄接收到的數據為差分測試結果。
- 如請求項1所述的無JTAG串接測試電路板的DIMM插槽測試系統，其中所述CPU依據JTAG訊號格式的測試訊號生成測試數據為輸入輸出測試數據，所述CPU透過所述輸入輸出腳位傳輸所述輸入輸出測試數據至指定的所述CPLD晶片，指定的所述CPLD晶片記錄接收到的數據為輸入輸出測試結果。
- 一種無JTAG串接測試電路板的DIMM插槽測試方法，其包含下列步驟： 一待測試電路板具有一聯合測試工作群組（Joint Test Action Group，JTAG）連接介面、一中央處理器（Central Processing Unit，CPU）以及至少一雙列直插式記憶體模組（Dual In-line Memory Module，DIMM）插槽，每一個DIMM插槽包含有多個電源腳位、多個接地腳位、多個差分腳位以及多個輸入輸出腳位，所述輸入輸出腳位中選擇部分的腳位作為數據傳輸腳位，所述輸入輸出腳位中選擇部分的腳位作為控制腳位，所述差分腳位以及部分的所述輸入輸出腳位與所述CPU形成電性連接； 至少一測試電路板分別具有一DIMM插接介面以及與所述DIMM插接介面形成電性連接的至少一複雜可程式邏輯裝置（Complex Programmable Logic Device，CPLD）晶片，所述DIMM插接介面插接於所述至少一DIMM插槽其中之一； 一測試存取埠（Test Access Port，TAP）控制器透過所述JTAG連接介面與所述待測試電路板形成電性連接； 一檢測裝置與所述TAP控制器形成電性連接； 所述檢測裝置生成一測試訊號並提供至所述TAP控制器； 所述TAP控制器將所述測試訊號轉換為JTAG訊號格式的測試訊號並提供至所述CPU； 所述CPU依據JTAG訊號格式的測試訊號生成測試數據或是測試訊號； 所述CPU透過所述差分腳位或是所述輸入輸出腳位傳輸測試數據至指定的所述CPLD晶片，指定的所述CPLD晶片記錄接收到的數據為測試結果； 所述CPU透過所述控制腳位傳輸測試訊號至指定的所述CPLD晶片，指定的所述CPLD晶片測試所述電源腳位或是所述接地腳位以讀取與記錄所述電源腳位或是所述接地腳位的數值為測試結果；及 所述CPU生成一測試結果讀取訊號，透過所述控制腳位傳輸測試結果讀取訊號至指定的所述CPLD晶片以由所述數據傳輸腳位取得測試結果並反饋至所述檢測裝置。
- 如請求項6所述的無JTAG串接測試電路板的DIMM插槽測試方法，其中所述CPU透過所述差分腳位或是所述輸入輸出腳位傳輸測試數據至指定的所述CPLD晶片，指定的所述CPLD晶片記錄接收到的數據為測試結果的步驟是所述CPU依據JTAG訊號格式的測試訊號生成的測試訊號為電源測試訊號或是接地測試訊號，所述CPU透過所述控制腳位傳輸所述電源測試訊號至指定的所述CPLD晶片，指定的所述CPLD晶片測試所述電源腳位以讀取與記錄所述電源腳位的數值為電源測試結果，或是所述CPU透過所述控制腳位傳輸所述接地測試訊號至指定的所述CPLD晶片，指定的所述CPLD晶片測試所述接地腳位以讀取與記錄所述接地腳位的數值為接地測試結果。
- 如請求項6所述的無JTAG串接測試電路板的DIMM插槽測試方法，其中所述無JTAG串接測試電路板的DIMM插槽測試方法更包含下列步驟： 所述測試電路板更包含一類比數位轉換器（Analog-to-digital converter，ADC），所述ADC分別與指定的所述CPLD晶片以及所述DIMM插接介面形成電性連接；及 所述CPU依據JTAG訊號格式的測試訊號生成的測試訊號為電源測試訊號，所述CPU透過所述控制腳位傳輸所述電源測試訊號至指定的所述CPLD晶片，指定的所述CPLD晶片透過所述ADC測試所述電源腳位，使所述電源腳位的數值被所述ADC讀取，所述CPLD晶片再自所述ADC讀取與記錄所述電源腳位的數值為所述電源測試結果。
- 如請求項6所述的無JTAG串接測試電路板的DIMM插槽測試方法，其中所述CPU透過所述差分腳位或是所述輸入輸出腳位傳輸測試數據至指定的所述CPLD晶片，指定的所述CPLD晶片記錄接收到的數據為測試結果的步驟是所述CPU依據JTAG訊號格式的測試訊號生成測試數據為差分測試數據，所述CPU透過所述差分腳位傳輸所述差分測試數據至指定的所述CPLD晶片，指定的所述CPLD晶片記錄接收到的數據為差分測試結果。
- 如請求項6所述的無JTAG串接測試電路板的DIMM插槽測試方法，其中所述CPU透過所述差分腳位或是所述輸入輸出腳位傳輸測試數據至指定的所述CPLD晶片，指定的所述CPLD晶片記錄接收到的數據為測試結果的步驟是所述CPU依據JTAG訊號格式的測試訊號生成測試數據為輸入輸出測試數據，所述CPU透過所述輸入輸出腳位傳輸所述輸入輸出測試數據至指定的所述CPLD晶片，指定的所述CPLD晶片記錄接收到的數據為輸入輸出測試結果。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111144992A TWI828439B (zh) | 2022-11-24 | 2022-11-24 | 無jtag串接測試電路板的dimm插槽測試系統及其方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111144992A TWI828439B (zh) | 2022-11-24 | 2022-11-24 | 無jtag串接測試電路板的dimm插槽測試系統及其方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI828439B true TWI828439B (zh) | 2024-01-01 |
| TW202422091A TW202422091A (zh) | 2024-06-01 |
Family
ID=90458953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111144992A TWI828439B (zh) | 2022-11-24 | 2022-11-24 | 無jtag串接測試電路板的dimm插槽測試系統及其方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI828439B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1089440C (zh) * | 1995-12-08 | 2002-08-21 | 三星电子株式会社 | 利用在卡上装有联合测试执行组逻辑的插入卡对总线进行联合测试执行组测试 |
| CN109901002A (zh) * | 2017-12-08 | 2019-06-18 | 英业达科技有限公司 | 连接器的引脚连接测试系统及其方法 |
| TW201928381A (zh) * | 2017-12-13 | 2019-07-16 | 英業達股份有限公司 | 連接器的腳位連接測試系統及其方法 |
| US20220003817A1 (en) * | 2020-07-01 | 2022-01-06 | Dell Products, L.P. | Detecting and remediating unauthorized debug sessions |
-
2022
- 2022-11-24 TW TW111144992A patent/TWI828439B/zh active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1089440C (zh) * | 1995-12-08 | 2002-08-21 | 三星电子株式会社 | 利用在卡上装有联合测试执行组逻辑的插入卡对总线进行联合测试执行组测试 |
| CN109901002A (zh) * | 2017-12-08 | 2019-06-18 | 英业达科技有限公司 | 连接器的引脚连接测试系统及其方法 |
| US10585141B2 (en) * | 2017-12-08 | 2020-03-10 | Inventec (Pudong) Technology Corporation | Pin connection testing system for connector, and method thereof |
| TW201928381A (zh) * | 2017-12-13 | 2019-07-16 | 英業達股份有限公司 | 連接器的腳位連接測試系統及其方法 |
| US20220003817A1 (en) * | 2020-07-01 | 2022-01-06 | Dell Products, L.P. | Detecting and remediating unauthorized debug sessions |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2021189322A1 (zh) | 一种芯片测试装置及测试方法 | |
| EP1266236B1 (en) | System and method for testing signal interconnections using built-in self test | |
| KR101933723B1 (ko) | 프로그램가능 프로토콜 발생기 | |
| US20050105350A1 (en) | Memory channel test fixture and method | |
| US20050138302A1 (en) | Method and apparatus for logic analyzer observability of buffered memory module links | |
| US9998350B2 (en) | Testing device and testing method | |
| TWM577498U (zh) | 電子裝置 | |
| CN207764782U (zh) | 快捷外设互联标准插槽的检测系统 | |
| CN108255652B (zh) | 一种信号测试装置 | |
| TWI749124B (zh) | 快捷外設互聯標準插槽的檢測系統及其方法 | |
| TWI828439B (zh) | 無jtag串接測試電路板的dimm插槽測試系統及其方法 | |
| CN111290891B (zh) | 计算机系统及测试计算机系统的方法 | |
| CN111949464A (zh) | 一种cpu网络接口适配性测试板卡、测试系统及测试方法 | |
| CN216388068U (zh) | 一种pcie接口验证板及测试系统 | |
| CN100511172C (zh) | 一种板间透传总线的测试装置及方法 | |
| CN114077564B (zh) | C型通用串行总线转接板 | |
| CN114265731A (zh) | 一种pcie接口验证板、测试系统及测试方法 | |
| CN118050613A (zh) | 无jtag串接测试电路板的dimm插槽测试系统及其方法 | |
| US11927632B1 (en) | DIMM slot test system without series connection of test board through JTAG and method thereof | |
| CN219811002U (zh) | 一种用于u.2双端口电子盘测试工装 | |
| TWI781849B (zh) | 電路板中PCIe CEM連接介面的檢測系統及其方法 | |
| CN207650792U (zh) | 一种bmc卡和主板 | |
| TWI785923B (zh) | Jtag轉接電路板 | |
| US11953549B1 (en) | Detection system for SlimSAS slot and method thereof | |
| CN215526036U (zh) | 测试电路和测试设备 |