TWI749124B - 快捷外設互聯標準插槽的檢測系統及其方法 - Google Patents
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Abstract
一種快捷外設互聯標準插槽的檢測系統及其方法，透過於檢測電路板中多路選通晶片選擇將PCI-E插槽的檢測訊號透過第一訊號輸出腳位或是第二訊號輸出腳位提供至JTAG晶片或是ADC，JTAG晶片或是ADC依據檢測訊號的數值以檢測提供檢測訊號的PCI-E插槽的第一輸入輸出訊號腳位的連接狀態，藉此可以達成提高檢測PCI-E插槽的檢測電路板檢測覆蓋率的技術功效。
Description
一種檢測系統及其方法，尤其是指一種適用於PCI-E插槽的檢測系統及其方法。
在筆記型電腦、伺服器生產線上，邊界掃描技術由於無可替代的優越性，已經得到了廣泛接受，基本所有的筆記型電腦、伺服器生廠商都在嘗試使用並推廣這種技術。
從實用性角度考慮，在主機板線路測試中使用邊界掃描技術，最大的應用場景就是測試主機板雙列直插式記憶體模組或雙線記憶體模組(Dual In-lineMemory Module，DIMM)插槽以及快捷外設互聯標準(Peripheral Component Interconnect Express，PCI-E)插槽。
因為這兩種插槽在主機板上都至少會設置二個以上，且每一個插槽所具有的腳位數量眾多，除邊界掃描技術外，基本沒有能同時保證高覆蓋率、低耗時、低成本的測試方法。
使用邊界掃描技術測試主機板的DIMM以及PCI-E插槽，需要設計專用的測試電路板。現有設計的PCI-E插槽測試電路板對於測試覆蓋率都有限，特別是PCI-E插槽插槽上的檢測訊號，由於在不同主機板上PCI-E插槽的電性連接方式種類繁多，這會造成PCI-E插槽插槽測試電路板測試覆蓋率的困難。
PCI-E插槽的輸入輸出腳位在主機板上常見的電性連接情況例如是：電性連接上拉電阻、電性連接下拉電阻、電性連接電源訊號、電性連接接地訊號、電性連接到主機板的系統可程式化陣列邏輯晶片、PCI-E插槽的輸入輸出腳位彼此之間有電性連接或是懸空。
對於現有常用於測試電路板的JTAG晶片中輸入輸出腳位於邊界掃描模式下，僅於JTAG晶片的封裝內且與JTAG晶片的各輸入輸出腳位對應預設具有上拉電阻，並且上拉電阻式無法被去除的，針對PCI-E插槽的輸入輸出訊號測試，由於在不同主機板上所電性連接的方式皆不同，將無法簡單的對測試電路板進行設計。
綜上所述，可知先前技術中長期以來一直存在提供檢測PCI-E插槽檢測電路板設計仍存在缺失導致檢測覆蓋率不佳的問題，因此有必要提出改進的技術手段，來解決此一問題。
有鑒於先前技術存在提供檢測PCI-E插槽檢測電路板設計仍存在缺失導致檢測覆蓋率不佳的問題，本發明遂揭露一種快捷外設互聯標準插槽的檢測系統及其方法，其中：
本發明所揭露的快捷外設互聯標準插槽的檢測系統，其包含：主機板以及至少一測試電路板，主機板更包含：多個快捷外設互聯標準(Peripheral Component Interconnect Express，PCI-E)插槽；測試電路板分別插設於PCI-E插槽其中之一進行檢測，測試電路板更包含：多路選通晶片、聯合測試工作群組(Joint Test Action Group，JTAG)晶片及類比數位轉換器(Analog to digital converter，ADC)。
主機板的每一個PCI-E插槽具有多個輸入輸出訊號腳位。
測試電路板的多路選通晶片的至少一訊號輸入腳位自插設的PCI-E插槽的至少一第一輸入輸出訊號腳位接收檢測訊號。
測試電路板的多路選通晶片的控制訊號接收腳位接收控制訊號，多路選通晶片依據控制訊號控制多路選通晶片的訊號輸入腳位選擇提供檢測訊號至多路選通晶片的第一訊號輸出腳位或是第二訊號輸出腳位提供檢測訊號。
測試電路板的JTAG晶片的JTAG訊號接收腳位接收控制訊號以及控制訊號序列，以依據控制訊號序列設定JTAG晶片為邊界掃描(Boundary Scan)模式。
測試電路板的JTAG晶片的第一輸入輸出腳位與多路選通晶片的第一訊號輸出腳位電性連接以接收檢測訊號，透過檢測訊號的數值以檢測提供檢測訊號的PCI-E插槽的第一輸入輸出訊號腳位的連接狀態。
測試電路板的JTAG晶片透過與多路選通晶片的控制訊號接收腳位電性連接的JTAG晶片的第二輸入輸出腳位提供控制訊號至多路選通晶片。
測試電路板的JTAG晶片依據持續不斷的控制訊號序列生成積體電路匯流排(Inter-Integrated Circuit，IIC)模擬訊號並透過第三輸入輸出腳位以及第四輸入輸出腳位提供IIC模擬訊號。
測試電路板的ADC的訊號接收腳位透過電阻分壓電路與多路選通晶片的第二訊號輸出腳位電性連接以接收檢測訊號並轉換為數位的檢測訊號，透過讀取數位的檢測訊號的數值以檢測提供檢測訊號的PCI-E插槽的第一輸入輸出訊號腳位的連接狀態。
測試電路板的ADC的第三訊號接收腳位以及第四訊號接收腳位分別與JTAG晶片的第三輸入輸出腳位以及第四輸入輸出腳位電性連接以接收IIC模擬訊號。
本發明所揭露的快捷外設互聯標準插槽的檢測方法，其包含下列步驟：
首先，提供具有多個快捷外設互聯標準(Peripheral Component Interconnect Express，PCI-E)插槽的主機板，每一個PCI-E插槽具有多個輸入輸出訊號腳位；接著，提供具有多路選通晶片、聯合測試工作群組(Joint Test Action Group，JTAG)晶片以及類比數位轉換器(Analog to digital converter，ADC)的至少測試電路板，測試電路板分別插設於PCI-E插槽其中之一進行檢測；接著，多路選通晶片的至少一訊號輸入腳位自插設的PCI-E插槽的至少一第一輸入輸出訊號腳位接收檢測訊號；接著，多路選通晶片的控制訊號接收腳位接收控制訊號，多路選通晶片依據控制訊號控制多路選通晶片的訊號輸入腳位選擇提供檢測訊號至多路選通晶片的第一訊號輸出腳位或是第二訊號輸出腳位提供檢測訊號；接著，JTAG晶片的JTAG訊號接收腳位接收控制訊號以及
控制訊號序列，以依據控制訊號序列設定JTAG晶片為邊界掃描(Boundary Scan)模式；接著，JTAG晶片透過與多路選通晶片的控制訊號接收腳位電性連接的JTAG晶片的第二輸入輸出腳位提供控制訊號至多路選通晶片；接著，JTAG晶片的第一輸入輸出腳位與多路選通晶片的第一訊號輸出腳位電性連接以接收檢測訊號，透過檢測訊號的數值以檢測提供檢測訊號的PCI-E插槽的第一輸入輸出訊號腳位的連接狀態；接著，JTAG晶片依據持續不斷的控制訊號序列生成積體電路匯流排(Inter-Integrated Circuit，IIC)模擬訊號並透過第三輸入輸出腳位以及第四輸入輸出腳位提供IIC模擬訊號；接著，ADC的第三訊號接收腳位以及第四訊號接收腳位分別與JTAG晶片的第三輸入輸出腳位以及第四輸入輸出腳位電性連接以接收IIC模擬訊號；最後，ADC的訊號接收腳位透過電阻分壓電路與多路選通晶片的第二訊號輸出腳位電性連接以接收檢測訊號並轉換為數位的檢測訊號，透過讀取數位的檢測訊號的數值以檢測提供檢測訊號的PCI-E插槽的第一輸入輸出訊號腳位的連接狀態。
本發明所揭露的系統及方法如上，與先前技術之間的差異在於透過於檢測電路板中多路選通晶片選擇將PCI-E插槽的檢測訊號透過第一訊號輸出腳位或是第二訊號輸出腳位提供至JTAG晶片或是ADC，JTAG晶片或是ADC依據檢測訊號的數值以檢測提供檢測訊號的PCI-E插槽的第一輸入輸出訊號腳位的連接狀態。
透過上述的技術手段，本發明可以達成提高檢測PCI-E插槽檢測電路板檢測覆蓋率的技術功效。
10:主機板
11:PCI-E插槽
111:第一輸入輸出訊號腳位
12:系統可程式化陣列邏輯晶片
13:PCH
14:CPU
20:測試電路板
21:多路選通晶片
211:訊號輸入腳位
212:控制訊號接收腳位
213:第一訊號輸出腳位
214:第二訊號輸出腳位
22:JTAG晶片
221:JTAG訊號接收腳位
222:第一輸入輸出腳位
223:第二輸入輸出腳位
224:第三輸入輸出腳位
225:第四輸入輸出腳位
23:ADC
231:訊號接收腳位
232:第三訊號接收腳位
233:第四訊號接收腳位
31:檢測訊號
32:控制訊號序列
33:IIC模擬訊號
34:控制訊號
步驟101:提供具有多個PCI-E插槽的主機板，每一個PCI-E插槽具有多個輸入輸出訊號腳位
步驟102:提供具有多路選通晶片、JTAG晶片以及ADC的至少測試電路板，測試電路板分別插設於PCI-E插槽其中之一進行檢測
步驟103:多路選通晶片的至少一訊號輸入腳位自插設的PCI-E插槽的至少一第一輸入輸出訊號腳位接收檢測訊號
步驟104:多路選通晶片的控制訊號接收腳位接收控制訊號，多路選通晶片依據控制訊號控制多路選通晶片的訊號輸入腳位選擇提供檢測訊號至多路選通晶片的第一訊號輸出腳位或是第二訊號輸出腳位提供檢測訊號
步驟105:JTAG晶片的JTAG訊號接收腳位接收控制訊號以及控制訊號序列，以依據控制訊號序列設定JTAG晶片為邊界掃描模式
步驟106:JTAG晶片透過與多路選通晶片的控制訊號接收腳位電性連接的JTAG晶片的第二輸入輸出腳位提供控制訊號至多路選通晶片
步驟107:JTAG晶片的第一輸入輸出腳位與多路選通晶片的第一訊號輸出腳位電性連接以接收檢測訊號，透過檢測訊號的數值以檢測提供檢測訊號的PCI-E插槽的第一輸入輸出訊號腳位的連接狀態
步驟108:JTAG晶片依據持續不斷的控制訊號序列生成IIC模擬訊號並透過第三輸入輸出腳位以及第四輸入輸出腳位提供IIC模擬訊號
步驟109:ADC的第三訊號接收腳位以及第四訊號接收腳位分別與JTAG晶片的第三輸入輸出腳位以及第四輸入輸出腳位電性連接以接收IIC模擬訊號
步驟110:ADC的訊號接收腳位透過電阻分壓電路與多路選通晶片的第二訊號輸出腳位電性連接以接收檢測訊號並轉換為數位的檢測訊號，透過讀取數位的檢測訊號的數值以檢測提供檢測訊號的PCI-E插槽的第一輸入輸出訊號腳位的連接狀態
第1圖繪示為本發明PCI-E插槽的檢測系統的系統架構示意圖。
第2圖繪示為本發明PCI-E插槽的檢測系統的測試電路板元件示意圖。
第3A圖以及第3B圖繪示為本發明PCI-E插槽的檢測方法的方法流程圖。
以下將配合圖式及實施例來詳細說明本發明的實施方式，藉此對本發明如何應用技術手段來解決技術問題並達成技術功效的實現過程能充分理解並據以實施。
以下將以一個實施例來說明本發明實施態樣的運作系統與方法，並請同時參考「第1圖」、「第2圖」、「第3A圖」以及「第3B圖」所示，「第1圖」繪示為本發明PCI-E插槽的檢測系統的系統架構示意圖；「第2圖」繪示為本發明PCI-E插槽的檢測系統的測試電路板元件示意圖；「第3A圖」以及「第3B圖」繪示為本發明PCI-E插槽的檢測方法的方法流程圖。
本發明所揭露的快捷外設互聯標準插槽的檢測系統，其包含：主機板10以及至少一測試電路板20，主機板10更包含：多個快捷外設互聯標準(Peripheral Component Interconnect Express，PCI-E)插槽11(步驟101)、系統可程式化陣列邏輯(System Programmable Array Logic，SYSPAL)晶片12、平台路徑控制器(Platform Controller Hub，PCH)13以及中央處理器(Central Processing Unit，CPU)14；測試電路板20分別插設於PCI-E插槽11其中之一進行檢測，測試電路板20更包含：多路選通晶片21、聯合測試工作群組
(Joint Test Action Group，JTAG)晶片22及類比數位轉換器(Analog to digital converter，ADC)23(步驟102)。
主機板10的每一個PCI-E插槽11具有多個輸入輸出訊號腳位(步驟101)，輸入輸出訊號腳位例如是：PCI-E插槽中編號A5、A6、A7、A8以及B9的JTAG腳位、PCI-E插槽中編號B5以及B6的系統管理匯流排(System Management Bus，SMBUS)腳位、PCI-E插槽中編號B12、A19、B30、A32、A33、A50以及B82的保留(Reserved)腳位、PCI-E插槽中編號A1、A11、B11、B17、B31、B48以及B81的控制纇輸入輸出腳位，PCI-E插槽11的輸入輸出訊號腳位用以接收以及傳送訊號使用，上述的輸入輸出訊號腳位即可以是第一輸入輸出訊號腳位111，PCI-E插槽11上的輸入輸出訊號腳位111在主機板10上可能與上拉電阻(Pull-up resistor)或是直接與電源訊號電性連接，PCI-E插槽11上的輸入輸出訊號腳位111在主機板10上也可能與下拉電阻(Pull-down resistor)或是直接與接地訊號電性連接，PCI-E插槽11上的輸入輸出訊號腳位111在主機板10上亦可與系統可程式化陣列邏輯晶片12、PCH13或是CPU14電性連接，在此僅為舉例說明之，並不以此侷限本發明的應用範疇。
多路選通晶片21的至少一訊號輸入腳位211自插設的PCI-E插槽11的至少一第一輸入輸出訊號腳位111接收檢測訊號31(步驟103)，上述多路選通晶片21例如是使用74CBTLV3257型號的晶片，在此僅為舉例說明之，並不以此侷限本發明的應用範疇。
多路選通晶片21的控制訊號接收腳位212自JTAG晶片22的第二輸入輸出腳位223持續不斷的接收控制訊號34，多路選通晶片21即可依據控制訊號34控制多路選通晶片21的訊號輸入腳位211選擇提供檢測訊號31至多路選
通晶片21的第一訊號輸出腳位213或是第二訊號輸出腳位214提供檢測訊號31(步驟104)。
JTAG晶片22的JTAG訊號接收腳位221自外部控制裝置(圖式中未繪示)持續不斷的接收控制訊號序列32，上述的JTAG晶片22例如是Lattice或是Altera的複雜可程式邏輯裝置(Complex Programmable Logic Device，CPLD)晶片，在實施例中JTAG晶片22是採用LCMXO640C型號的晶片，在此僅為舉例說明之，並不以此侷限本發明的應用範疇，JTAG晶片22即可依據控制訊號序列32設定JTAG晶片22為邊界掃描(Boundary Scan)模式(步驟105)，在JTAG晶片22的各輸入輸出腳位於JTAG晶片22設定於邊界掃描模式時，在JTAG晶片22封裝內且與JTAG晶片22的各輸入輸出腳位對應預設具有上拉電阻。
JTAG晶片22的第一輸入輸出腳位222與多路選通晶片21的第一訊號輸出腳位213電性連接以接收檢測訊號31(步驟106)，透過讀取JTAG晶片22的第一輸入輸出腳位222的檢測訊號31數值以檢測提供檢測訊號31的PCI-E插槽11的第一輸入輸出訊號腳位111的連接狀態(步驟107)。
JTAG晶片22藉由持續不斷的控制訊號序列32所對應的邊界掃描單元的推送值以生成積體電路匯流排(Inter-Integrated Circuit，IIC)模擬訊號33並透過第三輸入輸出腳位224以及第四輸入輸出腳位225提供IIC模擬訊號33至ADC23(步驟108)，藉以使ADC23可正常工作。
ADC23的訊號接收腳位231透過電阻分壓電路與多路選通晶片21的第二訊號輸出腳位214電性連接以接收檢測訊號31並轉換為數位的檢測訊號31，透過讀取數位的檢測訊號31數值以檢測提供檢測訊號31的PCI-E插槽11的
第一輸入輸出訊號腳位111的連接狀態，上述的ADC23例如是使用MAX1039型號的晶片，上述的電阻分壓電路例如是使用6K電阻值以及2K電阻值的電阻，在此僅為舉例說明之，並不以此侷限本發明的應用範疇，透過使用電阻分壓電路是使檢測訊號31的訊號值可以被ADC23讀取，即檢測訊號31透過電阻分壓電路可使得檢測訊號31的訊號值符合ADC23的讀取範圍。
ADC23的第三訊號接收腳位232以及第四訊號接收腳位233分別與JTAG晶片22的第三輸入輸出腳位224以及第四輸入輸出腳位225電性連接以接收IIC模擬訊號33(步驟109)，藉以驅動ADC23。
在實際檢測上，PCI-E插槽11的第一輸入輸出訊號腳位111在主機板10與上拉電阻或是直接與電源訊號電性連接的情況，多路選通晶片21即會依據控制訊號34控制多路選通晶片21的訊號輸入腳位211透過多路選通晶片21的第二訊號輸出腳位214提供檢測訊號31至ADC23，當ADC23的訊號接收腳位231所讀取到檢測訊號31的訊號值為0(實際狀況當檢測訊號31的訊號值介於0至100mV時，皆會被判斷為檢測訊號31的訊號值為0)時，即表示PCI-E插槽11的第一輸入輸出訊號腳位111產生斷路(open)故障(步驟110)，反之當ADC23的訊號接收腳位231所讀取到檢測訊號31的訊號值符合預期值時，即表示PCI-E插槽11的第一輸入輸出訊號腳位111未產生斷路故障(步驟110)。
在實際檢測上，PCI-E插槽11的第一輸入輸出訊號腳位111在主機板10與下拉電阻或是直接與接地訊號電性連接的情況，多路選通晶片21即會依據控制訊號34控制多路選通晶片21的訊號輸入腳位211透過多路選通晶片21的第一訊號輸出腳位213提供檢測訊號31至JTAG晶片22，當JTAG晶片22的第一輸入輸出腳位222所讀取到檢測訊號31的訊號值為0時，即表示PCI-E插槽11的
第一輸入輸出訊號腳位111未產生斷路故障(步驟110)，反之當JTAG晶片22的第一輸入輸出腳位222所讀取到檢測訊號31的訊號值為1時，即表示PCI-E插槽11的第一輸入輸出訊號腳位111產生斷路故障(步驟110)。
在實際檢測上，多路選通晶片21依據控制訊號34控制多路選通晶片21的每一個訊號輸入腳位211透過多路選通晶片21的第一訊號輸出腳位213提供檢測訊號31至JTAG晶片22，JTAG晶片22即可對每一個檢測訊號31透過邊界掃描互連測試法以檢測出PCI-E插槽11的第一輸入輸出訊號腳位111彼此之間是否具有相互連接的短路故障或是開路故障情況，即不論PCI-E插槽11的第一輸入輸出訊號腳位111在主機板10與系統可程式化陣列邏輯晶片12、PCH13或是CPU14電性連接、與上拉電阻或是直接與電源訊號電性連接或是與下拉電阻或是直接與接地訊號電性連接皆可以進行短路故障或是開路故障的檢測。
綜上所述，可知本發明與先前技術之間的差異在於透過於檢測電路板中多路選通晶片選擇將PCI-E插槽的檢測訊號透過第一訊號輸出腳位或是第二訊號輸出腳位提供至JTAG晶片或是ADC，JTAG晶片或是ADC依據檢測訊號的數值以檢測提供檢測訊號的PCI-E插槽的第一輸入輸出訊號腳位的連接狀態。
藉由此一技術手段可以來解決先前技術所存在提供檢測PCI-E插槽檢測電路板設計仍存在缺失導致檢測覆蓋率不佳的問題，進而達成提高檢測PCI-E插槽檢測電路板檢測覆蓋率的技術功效。
雖然本發明所揭露的實施方式如上，惟所述的內容並非用以直接限定本發明的專利保護範圍。任何本發明所屬技術領域中具有通常知識者，在不脫離本發明所揭露的精神和範圍的前提下，可以在實施的形式上及細節上作
些許的更動。本發明的專利保護範圍，仍須以所附的申請專利範圍所界定者為準。
111‧‧‧第一輸入輸出訊號腳位
20‧‧‧測試電路板
21‧‧‧多路選通晶片
211‧‧‧訊號輸入腳位
212‧‧‧控制訊號接收腳位
213‧‧‧第一訊號輸出腳位
214‧‧‧第二訊號輸出腳位
22‧‧‧JTAG晶片
221‧‧‧JTAG訊號接收腳位
222‧‧‧第一輸入輸出腳位
223‧‧‧第二輸入輸出腳位
224‧‧‧第三輸入輸出腳位
225‧‧‧第四輸入輸出腳位
23‧‧‧ADC
231‧‧‧訊號接收腳位
232‧‧‧第三訊號接收腳位
233‧‧‧第四訊號接收腳位
31‧‧‧檢測訊號
32‧‧‧控制訊號序列
33‧‧‧IIC模擬訊號
34‧‧‧控制訊號
Claims (8)
- 一種快捷外設互聯標準插槽的檢測系統，其包含：一主機板，所述主機板更包含：多個快捷外設互聯標準(Peripheral Component Interconnect Express，PCI-E)插槽，每一個PCI-E插槽具有多個輸入輸出訊號腳位；及至少一測試電路板，所述測試電路板分別插設於所述PCI-E插槽其中之一進行檢測，所述測試電路板更包含：一多路選通晶片，所述多路選通晶片的至少一訊號輸入腳位自插設的所述PCI-E插槽的至少一第一輸入輸出訊號腳位接收一檢測訊號；所述多路選通晶片的一控制訊號接收腳位接收一控制訊號，所述多路選通晶片依據所述控制訊號控制所述多路選通晶片的所述訊號輸入腳位選擇提供所述檢測訊號至所述多路選通晶片的一第一訊號輸出腳位或是一第二訊號輸出腳位提供所述檢測訊號；一聯合測試工作群組(Joint Test Action Group，JTAG)晶片，所述JTAG晶片的一JTAG訊號接收腳位接收所述控制訊號以及一控制訊號序列，以依據所述控制訊號序列設定所述JTAG晶片為邊界掃描(Boundary Scan)模式；所述JTAG晶片的一第一輸入輸出腳位與所述多路選通晶片的所述第一訊號輸出腳位電性連接以接收所述檢測訊號，透過所述檢測訊號的數值以檢測提供所述檢測訊號的所述PCI-E插槽的 所述第一輸入輸出訊號腳位的連接狀態；所述JTAG晶片透過與所述多路選通晶片的所述控制訊號接收腳位電性連接的所述JTAG晶片的一第二輸入輸出腳位提供所述控制訊號至所述多路選通晶片；所述JTAG晶片依據持續不斷的所述控制訊號序列生成一積體電路匯流排(Inter-Integrated Circuit，IIC)模擬訊號並透過一第三輸入輸出腳位以及一第四輸入輸出腳位提供所述IIC模擬訊號；及一類比數位轉換器(Analog to digital converter，ADC)，所述ADC的一訊號接收腳位透過電阻分壓電路與所述多路選通晶片的所述第二訊號輸出腳位電性連接以接收所述檢測訊號並轉換為數位的所述檢測訊號，透過讀取數位的所述檢測訊號的數值以檢測提供所述檢測訊號的所述PCI-E插槽的所述第一輸入輸出訊號腳位的連接狀態；所述ADC的一第三訊號接收腳位以及一第四訊號接收腳位分別與所述JTAG晶片的所述第三輸入輸出腳位以及所述第四輸入輸出腳位電性連接以接收所述IIC模擬訊號。
- 如申請專利範圍第1項所述的快捷外設互聯標準插槽的檢測系統，其中所述PCI-E插槽的所述第一輸入輸出訊號腳位傳輸所述檢測訊號至所述多路選通晶片的所述訊號輸入腳位。
- 如申請專利範圍第1項所述的快捷外設互聯標準插槽的檢測系統，其中所述主機板更包含一系統可程式化陣列邏輯(System Programmable Array Logic，SYSPAL)晶片、平台路徑控制器(Platform Controller Hub，PCH) 以及中央處理器(Central Processing Unit，CPU)、上拉電阻(Pull-up resistor)、下拉電阻(Pull-down resistor)、電源訊號以及接地訊號，所述PCI-E插槽的所述輸入輸出訊號腳位與上拉電阻或是電源訊號電性連接、所述PCI-E插槽的所述輸入輸出訊號腳位與下拉電阻或是接地訊號電性連接或是所述PCI-E插槽的所述輸入輸出訊號腳位與所述系統可程式化陣列邏輯晶片、PCH13或是CPU14電性連接。
- 如申請專利範圍第1項所述的快捷外設互聯標準插槽的檢測系統，其中所述JTAG晶片的各輸入輸出腳位於所述JTAG晶片設定於邊界掃描模式時在所述JTAG晶片封裝內預設具有上拉電阻。
- 一種快捷外設互聯標準插槽的檢測方法，其包含：提供具有多個快捷外設互聯標準(Peripheral Component Interconnect Express，PCI-E)插槽的一主機板，每一個PCI-E插槽具有多個輸入輸出訊號腳位；提供具有一多路選通晶片、一聯合測試工作群組(Joint Test Action Group，JTAG)晶片以及一類比數位轉換器(Analog to digital converter，ADC)的至少一測試電路板，所述測試電路板分別插設於所述PCI-E插槽其中之一進行檢測；所述多路選通晶片的至少一訊號輸入腳位自插設的所述PCI-E插槽的至少一第一輸入輸出訊號腳位接收一檢測訊號；所述多路選通晶片的一控制訊號接收腳位接收一控制訊號，所述多路選通晶片依據所述控制訊號控制所述多路選通晶片的所述訊號輸入腳位選擇提供所述檢測訊號至所述多路選通晶 片的一第一訊號輸出腳位或是一第二訊號輸出腳位提供所述檢測訊號；所述JTAG晶片的一JTAG訊號接收腳位接收所述控制訊號以及一控制訊號序列，以依據所述控制訊號序列設定所述JTAG晶片為邊界掃描(Boundary Scan)模式；所述JTAG晶片透過與所述多路選通晶片的所述控制訊號接收腳位電性連接的所述JTAG晶片的一第二輸入輸出腳位提供所述控制訊號至所述多路選通晶片；所述JTAG晶片的一第一輸入輸出腳位與所述多路選通晶片的所述第一訊號輸出腳位電性連接以接收所述檢測訊號，透過所述檢測訊號的數值以檢測提供所述檢測訊號的所述PCI-E插槽的所述第一輸入輸出訊號腳位的連接狀態；所述JTAG晶片依據持續不斷的所述控制訊號序列生成一積體電路匯流排(Inter-Integrated Circuit，IIC)模擬訊號並透過一第三輸入輸出腳位以及一第四輸入輸出腳位提供所述IIC模擬訊號；所述ADC的一第三訊號接收腳位以及一第四訊號接收腳位分別與所述JTAG晶片的所述第三輸入輸出腳位以及所述第四輸入輸出腳位電性連接以接收所述IIC模擬訊號；及所述ADC的一訊號接收腳位透過電阻分壓電路與所述多路選通晶片的所述第二訊號輸出腳位電性連接以接收所述檢測訊號並轉換為數位的所述檢測訊號，透過讀取數位的所述檢測訊號 的數值以檢測提供所述檢測訊號的所述PCI-E插槽的所述第一輸入輸出訊號腳位的連接狀態。
- 如申請專利範圍第5項所述的快捷外設互聯標準插槽的檢測方法，其中所述PCI-E插槽的所述第一輸入輸出訊號腳位傳輸所述檢測訊號至所述多路選通晶片的所述訊號輸入腳位。
- 如申請專利範圍第5項所述的快捷外設互聯標準插槽的檢測方法，其中所述主機板更包含一系統可程式化陣列邏輯(System Programmable Array Logic，SYSPAL)晶片、平台路徑控制器(Platform Controller Hub，PCH)以及中央處理器(Central Processing Unit，CPU)、上拉電阻(Pull-up resistor)、下拉電阻(Pull-down resistor)、電源訊號以及接地訊號，所述PCI-E插槽的所述輸入輸出訊號腳位與上拉電阻或是電源訊號電性連接、所述PCI-E插槽的所述輸入輸出訊號腳位與下拉電阻或是接地訊號電性連接或是所述PCI-E插槽的所述輸入輸出訊號腳位與，所述系統可程式化陣列邏輯晶片、PCH13或是CPU14電性連接。
- 如申請專利範圍第5項所述的快捷外設互聯標準插槽的檢測方法，其中所述JTAG晶片的各輸入輸出腳位於所述JTAG晶片設定於邊界掃描模式時在所述JTAG晶片封裝內預設具有上拉電阻。
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