TWI461715B - 測試裝置以及電子裝置的測試方法 - Google Patents

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Description

測試裝置以及電子裝置的測試方法
本發明是有關於一種測試裝置及電子裝置的測試方法，且特別是有關於一種測試電子裝置之間的匯流排是否有斷路形成的測試裝置及電子裝置的測試方法。
由於中央處理器(Central Processing Unit，CPU)的效能隨著技術與製程的演進而日漸提升，使得CPU可支援的電子裝置種類亦變得越來越複雜。為了確保CPU與不同類型的電子裝置之間的匯流排得以正常的傳輸資料，因此一般都會利用測試裝置來測試CPU和其他電子裝置之間的信號傳輸。
在利用傳統的測試裝置進行測試時，操作者必需將待測電子裝置的匯流排中之每一腳位分別以線路接出至測試治具，並且透過測試程式控制測試治具輸出測試信號的方式來測試匯流排中各個傳輸通道是否有斷路的情形發生。然而，在待測的匯流排腳位數量較多時，測試的進行將會變得複雜並且易於發生錯誤。舉例來說，以測試一般CPU之間的四元週邊介面(Quad Peripheral Interface，QPI)匯流排為例，其雙向的傳輸腳位即多達84根，操作者必需依序將84根傳輸腳位依序接出至測試治具，此一過程即非常容易發生錯誤。
此外，在傳統的測試裝置中，測試治具通常係利用燈 號顯示對應的傳輸通道是否導通，因此操作者必須透過查閱對應的資料才能夠正確地判讀匯流排的測試結果，因此亦可能會有人為的疏忽產生，而使得測試結果有所誤差。
本發明提供一種測試裝置及電子裝置的測試方法，其可透過由兩條信號線所組成之串列信號線對提供串列信號來對電子裝置進行測試。
本發明提出一種測試裝置，其適於測試電路板上至少二個電子裝置間之匯流排，其中電路板包括至少二個插槽，且所述至少二電子裝置適於分別電性連接至電路板上之對應的插槽。所述測試裝置包括至少二個裝置轉板以及測試電路。裝置轉板分別電性連接於對應的電子裝置以及對應電子裝置的插槽。測試電路透過至少二組串列信號線對分別電性連接裝置轉板，其中測試電路依據電子裝置的類型而經由對應的串列信號線對提供串列信號給裝置轉板其中之一，並透過對應的串列信號線對回傳裝置轉板其中之另一的反應，藉以測試所述其中之一裝置轉板與所述其中之另一裝置轉板所對應的電子裝置間之匯流排是否有斷路。
在本發明一實施例中，電子裝置包括至少二第一電子裝置，所述至少二第一電子裝置間藉由對應的第一匯流排相互傳遞信號，並且第一匯流排具有多個傳輸通道，其中測試電路提供串列信號至裝置轉板其中之一，以使裝置轉 板其中之另一反應於對應的第一匯流排的信號傳遞狀態而經由對應的串列信號線對輸出測試結果信號至測試電路，測試電路依據測試結果信號判斷對應的第一匯流排中的每一傳輸通道是否有斷路。
在本發明一實施例中，測試電路更依據測試結果信號判斷對應的第一匯流排中之相鄰傳輸通道是否有短路。
在本發明一實施例中，所述電子裝置包括第一電子裝置以及至少一個第二電子裝置，第一電子裝置與第二電子裝置藉由對應的第二匯流排相互傳遞信號，並且第二匯流排具有多個傳輸通道，其中測試電路提供串列信號至對應於第一電子裝置的裝置轉板，以使對應於第二電子裝置的裝置轉板反應於對應的第二匯流排間的信號傳遞狀態而分別經由對應的串列信號線對輸出測試結果信號至測試電路，測試電路依據測試結果信號判斷對應的第二匯流排中的每一傳輸通道是否有斷路。
在本發明一實施例中，電子裝置包括第一電子裝置以及至少一個第三電子裝置，第一電子裝置與第三電子裝置藉由對應的第三匯流排相互傳遞信號，並且第三匯流排具有多個傳輸通道，其中測試電路提供串列信號至對應於第一電子裝置的裝置轉板，以使對應於第三電子裝置的裝置轉板反應於對應的第三匯流排間的信號傳遞狀態而分別經由對應的串列信號線對輸出測試結果信號至測試電路，測試電路依據測試結果信號判斷對應的第三匯流排中的每一傳輸通道是否有斷路。
在本發明一實施例中，測試電路包括多個第一串列連接器、處理單元以及顯示模組。處理單元電性連接所述多個第一串列連接器，用以依據電子裝置的類型而產生串列信號，據以控制所述裝置轉板的信號傳遞與接收。顯示模組電性連接處理單元，用以顯示電子裝置的測試結果。
在本發明一實施例中，各個裝置轉板具有識別碼，處理單元讀取所述多個識別碼以判斷待測的電子裝置的類型與測試順序，並且據以提供對應的串列信號與決定測試順序。
在本發明一實施例中，各個裝置轉板包括第二串列連接器、第一控制模組、傳送模組以及接收模組。所述裝置轉板的第二串列連接器分別經由對應的串列信號線對電性連接至對應的第一串列連接器。第一控制模組電性連接第二串列連接器以接收串列信號。傳送模組電性連接第一控制模組，受控於第一控制模組而提供測試信號，以使對應的電子裝置藉由對應的匯流排傳遞測試信號。接收模組電性連接第一控制模組，接收對應的匯流排所傳遞的測試信號，並且回傳至第一控制模組，以使第一控制模組據以產生測試結果信號。
在本發明一實施例中，測試信號為脈波信號，並且第一控制模組依據串列信號而設定測試信號的頻率與脈波數量。
在本發明一實施例中，接收模組計數所接收到的測試信號的脈波數量，並且將計數的結果回傳至第一控制模 組，第一控制模組比對對應的裝置轉板所提供的測試信號的脈波數量與計數的結果，並據以產生測試結果信號。
在本發明一實施例中，測試電路更包括協定分析模組。協定分析模組電性連接所述多個第一串列連接器與處理單元，用以分析對應的匯流排所輸出及接收的信號，並且將分析結果回傳至處理單元。
在本發明一實施例中，各個裝置轉板更包括第二控制模組。第二控制模組電性連接傳送模組、接收模組以及第二串列連接器，用以擷取對應的匯流排所輸出及接收的信號，並且經由第二串列連接器傳遞至協定分析模組。
本發明提出一種電子裝置的測試方法，其適於測試電路板上至少二個電子裝置間之匯流排，其中電路板包括至少二個插槽，所述至少二電子裝置適於分別電性連接至電路板上之對應的插槽，所述測試方法包括：將至少二個裝置轉板分別電性連接於對應的電子裝置以及對應電子裝置的插槽；將裝置轉板分別與與至少二組串列信號線對相互電性連接；以及依據所述至少二電子裝置的類型，經由對應的串列信號線對提供串列信號給裝置轉板其中之一，並透過對應的串列信號線對回傳裝置轉板其中之另一的反應，藉以測試所述其中之一與所述其中之另一裝置轉板所對應的電子裝置間之匯流排是否有斷路。
在本發明一實施例中，電子裝置包括至少二個第一電子裝置，所述至少二個第一電子裝置藉由對應的第一匯流排相互傳遞信號，並且第一匯流排具有多個傳輸通道，其 中測試所述其中之一與所述其中之另一裝置轉板所對應的電子裝置間之匯流排是否有斷路的步驟包括：提供串列信號至所述其中之一裝置轉板；經由對應的串列信號線對從所述其中之另一裝置轉板接收測試結果信號，其中測試結果信號關聯於對應的第一匯流排的信號傳遞狀態；以及依據測試結果信號判斷對應的第一匯流排中的每一傳輸通道是否有斷路。
在本發明一實施例中，測試所述其中之一與所述其中之另一裝置轉板所對應的電子裝置間之匯流排是否有斷路的步驟更包括：依據測試結果信號判斷對應的第一匯流排中之相鄰傳輸通道是否有短路。
在本發明一實施例中，電子裝置包括第一電子裝置以及至少一個第二電子裝置，第一電子裝置與第二電子裝置藉由對應的第二匯流排相互傳遞信號，並且第二匯流排具有多個傳輸通道，其中測試所述其中之一與所述其中之另一裝置轉板所對應的電子裝置間之匯流排是否有斷路的步驟包括：提供串列信號至對應於第一電子裝置的裝置轉板；經由對應的串列信號線對從對應於第二電子裝置的裝置轉板接收測試結果信號，其中測試結果信號關聯於對應的第二匯流排的信號傳遞狀態；以及依據測試結果信號判斷對應的第二匯流排中的每一傳輸通道是否有斷路。
在本發明一實施例中，電子裝置包括第一電子裝置以及至少一個第三電子裝置，第一電子裝置與第三電子裝置分別藉由對應的第三匯流排相互傳遞信號，並且第三匯流 排具有多個傳輸通道，其中測試所述其中之一與所述其中之另一裝置轉板所對應的電子裝置間之匯流排是否有斷路的步驟包括：提供串列信號至對應於第一電子裝置的裝置轉板；經由對應的串列信號線對從對應於第三電子裝置的裝置轉板接收測試結果信號，其中測試結果信號關聯於對應的第三匯流排的信號傳遞狀態；以及依據測試結果信號判斷對應的第三匯流排中的每一傳輸通道是否有斷路。
在本發明一實施例中，電子裝置的測試方法更包括：在各該些裝置轉板上設定一識別碼。
在本發明一實施例中，在提供串列信號的步驟之前，測試方法更包括：讀取所述多個識別碼以判斷待測的電子裝置的類型與測試順序。
在本發明一實施例中，測試所述其中之一與所述其中之另一裝置轉板所對應的電子裝置間之匯流排是否有斷路的步驟包括：依據串列信號提供測試信號，其中測試信號在所述其中之一與所述其中之另一裝置轉板所對應的電子裝置間之匯流排傳遞；以及依據測試信號在匯流排的信號傳遞狀態產生測試結果信號。
在本發明一實施例中，測試信號為脈波信號，依據測試信號在匯流排間的信號傳遞狀態產生測試結果信號的步驟包括：計數所接收到的測試信號的脈波數量；以及比對對應的裝置轉板所提供的測試信號的脈波數量與計數的結果，並據以產生測試結果信號。
在本發明一實施例中，電子裝置的測試方法更包括： 擷取對應的匯流排所輸出及接收的信號；分析所擷取的信號；以及回傳分析的結果。
基於上述，本發明實施例提出一種測試裝置及電子裝置的測試方法，所述之測試裝置可透過串列信號線對提供串列信號來測試待測的電子裝置之間的匯流排是否有斷路形成。由於不需要分別將對應的線路連接至匯流排中每一傳輸通道，因此簡化了整體測試的架構，進而使得測試的正確率得以有效地提升。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本發明實施例提出一種測試裝置及電子裝置的測試方法，所述之測試裝置可透過由兩條信號線所組成之串列信號線對提供串列信號來測試待測的電子裝置之間的匯流排是否有斷路形成，而不需要分別將對應的線路連接至匯流排中每一傳輸通道來分別進行測試，進而使得測試的正確率得以有效地提升。為了使本發明之內容更容易明瞭，以下特舉實施例作為本發明確實能夠據以實施的範例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。
圖1為本發明一實施例之測試裝置的示意圖。測試裝置100可用以測試電子裝置之間的匯流排是否有斷路形成，並且將有問題之匯流排的資料顯示於螢幕上或者輸出 至外部的計算機裝置，藉以使測試人員可根據所偵測到的資料進行除錯及分析。請參照圖1，測試裝置100包括裝置轉板110_1~110_n以及測試電路120。各電子裝置10_1~10_n透過專屬的裝置轉板110_1~110_n分別插設至電路板CB的插槽SKT1~SKTn上，而使電子裝置10_1~10_n可藉由對應的匯流排(如BUS)而相互電性連接並據以傳遞資料，其中n為正整數，且可依據設計需求而改變。測試電路120透過多組串列信號線對WP_1~WP_n分別電性連接裝置轉板110_1~110_n。其中，測試電路120可依據電子裝置10_1~10_n的類型與待測順序而經由串列信號線對WP_1~WP_n提供串列信號(如串列信號S_SE)，藉以測試特定電子裝置10_1~10_n之間的匯流排(如匯流排BUS)傳輸通道是否有斷路狀況。在本實施例中，不同類型的電子裝置10_1~10_n例如為中央處理器(CPU)、記憶體模組(Dual Inline Memory Module，DIMM)、雙倍資料率(Double Data Rate，DDR)記憶體裝置、串列先進技術連接(Serial Advanced Technology Attachment，SATA)儲存裝置、周邊元件內連接(Peripheral Component Interconnect，PCI)裝置、快捷週邊元件內連接(PCI Express，PCI-E)裝置以及串列小型電腦系統介面(Serial Attached SCSI，SAS)裝置等等。
舉例而言，無論待測的電子裝置10_1與10_2間的匯流排BUS具有多少傳輸通道，操作者僅需將測試電路120透過兩組串列信號線對WP_1與WP_2連接至裝置轉板 110_1與110_2，即可測試電子裝置10_1與10_2間匯流排BUS中的每一個傳輸通道。總而言之，每一組串列信號線對WP_1~WP_n僅包括兩條信號線，相較於傳統的測試裝置必須將對應於各個傳輸通道的腳位依序接出的方式而言，本實施例之測試裝置100大幅地降低了測試的複雜度。
此外，在本實施例中，各個裝置轉板110_1~110_n之間可根據待測電子裝置10_1~10_n間的匯流排傳輸架構而具有不同的電性連接組態，藉以提供匯流排外部的信號傳輸路徑。
圖2為本發明一實施例之電子裝置的測試方法的步驟流程圖。請同時參照圖1與圖2，在進行測試時，首先操作者可將裝置轉板110_1~110_n分別電性連接於對應的電子裝置10_1~10_n以及對應電子裝置10_1~10_n的插槽SKT1~SKTn(步驟S200)，亦即將裝置轉板110_1~110_n插設在待測電路板CB的對應插槽SKT1~SKTn上，再將待測電子裝置10_1~10_n插設在對應的裝置轉板110_1~110_n。接著，將裝置轉板110_1~110_n分別電性連接於多組串列信號線對WP_1~WP_n(步驟S210)，藉以使各個裝置轉板110_1~110_n電性連接至測試電路120，其中裝置轉板110_1~110_n分別電性連接對應的待測電子裝置10_1~10_n。接著，測試電路120會依據電子裝置10_1~10_n的類型與待測順序，經由對應的串列信號線對(如WP_1)提供串列信號S_SE給裝置轉板其中之一(如110_1)，並透過對應的串列信號線對(如WP_2)回 傳裝置轉板其中之另一(如110_2)的反應，藉以測試所述其中之一裝置轉板與所述其中之另一裝置轉板所對應的電子裝置(如10_1與10_2)間之匯流排(如匯流排BUS)傳輸通道是否有斷路狀況(步驟S220)。根據上述步驟，操作者可以依序地測試各個電子裝置10_1~10_n之間的匯流排是否有斷路的狀況。
以測試電子裝置10_1與10_2之間的匯流排BUS為例，測試電路120會先偵測待測電子裝置10_1與10_2的類型與待測順序以產生對應的串列信號S_SE。測試電路120經由串列信號線對WP_1將串列信號S_SE傳遞至裝置轉板110_1，以使裝置轉板110_1上的電子裝置10_1反應於串列信號S_SE而在匯流排BUS中的每一傳輸通道傳遞測試的信號至電子裝置10_2。裝置轉板10_2會依據電子裝置10_2所接收到的信號而回傳測試結果信號S_SR至測試電路120，因此測試電路120可依據測試結果信號S_SR而判斷匯流排BUS中的每一傳輸通道是否有斷路形成。其中，測試電路120可進一步地將測試結果透過內建或外接的顯示模組(未繪示)顯示，或是將測試結果的資料匯出至外部的計算機裝置以進行分析。
為了更進一步地說明本發明實施例之測試裝置的架構，圖3為本發明另一實施例之測試裝置的示意圖。請參照圖3，測試裝置300包括裝置轉板310_1~310_n以及測試電路320。其中，各待測電子裝置10_1~10_n透過專屬的裝置轉板310_1~310_n分別插設至待測電路板CB的對 應插槽SKT1~SKTn上，而使電子裝置10_1~10_n可藉由對應的匯流排而相互電性連接並據以傳遞資料，並且裝置轉板310_1~310_n分別包括第二串列連接器312_1~312_n、第一控制模組、第二控制模組、傳送模組以及接收模組。由於各個裝置轉板310_1~310_n的結構大致相同，為便於說明，在此以裝置轉板310_1為例，其中裝置轉板310_1包括第二串列連接器312_1、第一控制模組314、第二控制模組314’、傳送模組316以及接收模組318。
在裝置轉板310_1中，第一控制模組314電性連接第二串列連接器312_1。傳送模組316與接收模組318電性連接第一控制模組314與對應的電子裝置10_1。第二控制模組314’電性連接第二串列連接器312_1、傳送模組316以及接收模組318。其中，第一控制模組314經由第二串列連接器312_1接收來自測試電路320的串列信號S_SE，並且據以控制傳送模組316與接收模組318的運作。傳送模組316受控於第一控制模組314而提供測試信號S_T，以使電子裝置10_1藉由特定的匯流排(如匯流排BUS)傳遞測試信號S_T給其它對應的待測電子裝置(如電子裝置10_2~10_n)。接收模組318接收其它對應的待測電子裝置(如電子裝置10_2~10_n)透過特定的匯流排(如匯流排BUS)所傳遞的測試信號S_T’，並且回傳至第一控制模組314，以使第一控制模組314據以產生測試結果信號。
在測試電路320中，處理單元324電性連接第一串列 連接器322_1~322_n。顯示模組326與協定分析模組328分別電性連接處理單元324。其中，各個第一串列連接器322_1~322_n分別經由對應的串列信號線對WP_1~WP_n電性連接裝置轉板310_1~310_n的第二串列連接器312_1~312_n。其中，處理單元324用以依據電子裝置10_1~10_n的類型與待測順序而產生串列信號S_SE，據以控制裝置轉板310_1~310_n的信號傳遞與接收。顯示模組326受控於處理單元324，用以顯示電子裝置10_1~10_n的測試結果。此外，處理單元324亦可將測試結果的相關資料匯出至外部的計算機裝置PC，以便於操作者可分析對應的匯流排傳輸狀態。
詳細而言，操作者可預先在各個裝置轉板310_1~310_n上設定對應的識別碼，其中所設定的識別碼會分別對應於各個裝置轉板310_1~310_n上的電子裝置10_1~10_n的類型。在進行測試時，處理單元324會讀取各個裝置轉板310_1~310_n上的識別碼以判斷待測的電子裝置的類型與待測順序，並據以提供對應的串列信號S_SE。其中，第一控制模組314會根據串列信號S_SE而得知處理單元324所偵測到的電子裝置10_1的類型、測試信號S_SE的種類(如直流信號或脈波信號)、測試信號S_SE的設定值(如頻率或脈波數量)以及測試順序，因此第一控制模組314可適時控制傳送模組316提供相應的測試信號S_T至電子裝置10_1。換言之，傳送模組316所提供的測試信號S_T可為直流信號或脈波信號，並且第一控 制模組314可依據串列信號S_SE而設定測試信號S_T的頻率與脈波數量。
此外，根據待測的電子裝置的類型不同，處理單元324可設定各個裝置轉板310_1~310_n產生相應的測試結果信號S_SR的方式。例如比對對應的傳送模組與接收模組所輸出與接收的測試信號以產生測試結果信號，或者比對對應的傳送模組與接收模組所輸出與接收的測試信號在一定期間內的脈波數量以產生測試結果信號(此部分於後述實施例中會進一步說明)。
在應用上，處理單元324可利用微控制器(Micro Controller Unit，MCU)與複雜可程式邏輯裝置(Complex Programmable Logic Device，CPLD)來實現。其中，微控制器MCU可進行較高階的信號處理程序，而複雜可程式邏輯裝置CPLD可進行較低階的邏輯運算並且提供多個傳輸埠與各個第一串列連接器322_1~322_n相互連接，但本發明不僅限於此。
另一方面，由於測試電路320可利用較少的線路與裝置轉板310_1~310_n進行連接，使得測試電路320可保有較大的設計空間彈性。因此，測試裝置300可進一步地分別在裝置轉板310_1~310_n與測試電路320中加入第二控制模組(如第二控制模組314’)與協定分析模組328，藉以對特定電子裝置的匯流排協定進行分析與除錯。
具體而言，第二控制模組314’可用以擷取匯流排BUS所輸出及接收的信號，並且經由第二串列連接器312_1回 傳至協定分析模組328。協定分析模組328在分析第二控制模組314’所擷取之匯流排BUS所輸出及接收的信號後，將分析結果回傳至處理單元324。因此，處理單元324可將相關的分析結果資料輸出至外部的計算機裝置PC以令操作者能夠進一步地進行驗證及偵錯。
值得注意的是，分析電子裝置的匯流排協定之功能係為設計選擇，設計者可依據需求而決定是否加入。換言之，在其他實施例中，裝置轉板310_1~310_n可不包括第二控制模組，而測試電路320可不包括協定分析模組328。無論裝置轉板310_1~310_n與測試電路320是否分別包括第二控制模組與協定分析模組328，皆不會影響測試裝置有關於測試對應的匯流排是否有斷路狀況的功能。
為了更清楚地說明本發明實施例，以下分別就CPU與CPU、CPU與DIMM以及CPU與PCIE裝置之間的匯流排傳輸測試為例來說明測試裝置的測試架構及電子裝置的測試方法，但本發明不僅以此為限。此外，在下述實施例中，為了使圖式清晰，各個裝置轉板中僅繪示出對應的第二串列連接器與電子裝置，然而下述任一實施例所述之裝置轉板的架構實質上皆可參照圖3實施例所述。
圖4為本發明一實施例之測試CPU之間的匯流排傳輸的步驟流程圖。在本實施例中，CPU之間可藉由例如四元週邊介面(QPI)匯流排來相互傳遞信號。
請參照圖4，首先，在測試進行前，操作者可先在裝置轉板上設定對應的識別碼(步驟S400)。在開始進行測 試時，首先將裝置轉板(如110_1~110_n)分別電性連接於對應的電子裝置(如10_1~10_n)以及對應電子裝置的插槽(如SKT1~SKTn)(步驟S401)，亦即將裝置轉板插設在待測電路板(如CB)的對應插槽並且將電子裝置分別插設在對應的裝置轉板上。接著，將裝置轉板電性連接於多組串列信號線對(如WP_1~WP_n)(步驟S402)，藉以使各個裝置轉板電性連接至測試電路，使得測試電路的處理單元分別讀取各個裝置轉板上的識別碼以判斷待測的電子裝置的類型與待測順序(步驟S404)。
在本實施例中，處理單元會依據所讀取的識別碼而判斷待測的電子裝置為所對應的匯流排為CPU與CPU之間的匯流排，因此依照待測順序提供對應的串列信號至所述其中之一裝置轉板(在此以傳送端稱之)(步驟S406)。其中，對應接收到串列信號的裝置轉板會依據串列信號而提供測試信號(步驟S408)，其中該測試信號會在傳送端的CPU與所述其中之另一裝置轉板上的CPU之間的匯流排傳遞。
接收到測試信號的CPU所對應的裝置轉板(在此以接收端稱之)會依據測試信號在對應的匯流排的信號傳遞狀態產生測試結果信號(步驟S410)，其中所述之信號傳遞狀態即為測試信號在匯流排中之每一傳輸通道的傳遞狀態。
在接收端產生對應的測試結果信號後，處理單元會經由對應於接收端的串列信號線對接收測試結果信號(步驟 S412)，並且據以判斷對應的匯流排中的每一傳輸通道是否有斷路狀況(步驟S414)。
換言之，在測試電路提供串列信號至所述其中之一裝置轉板後，所述其中之另一裝置轉板會反應於對應的匯流排的信號傳遞狀態而經由對應的串列信號線對輸出測試結果信號至測試電路。測試電路此時會依據測試結果信號判斷對應的匯流排中的每一傳輸通道是否有斷路。
另外，處理單元亦可根據測試結果信號來判斷對應的匯流排中相鄰的傳輸通道是否有短路(步驟S416)。其中，步驟S414與S416可依據設計為同時進行或依序進行，或者單獨進行步驟S414或步驟S416，本實施例所示之方法流程僅為一示例，本發明不以此為限。
接著，處理單元可依序地將串列信號提供至每一裝置載板以作為傳送端，並且令其餘的裝置載板做為對應的接收端以依序地測試多個CPU之間的匯流排。換言之，在步驟S416之後，測試方法可重新回到步驟S408以選取另一裝置轉板作為傳送端，直到處理單元判斷各個CPU之間的匯流排傳輸皆測試完成。
為了更具體地說明CPU之間的匯流排的測試方法，圖5A~5C為本發明不同實施例之測試CPU之間的匯流排傳輸的示意圖。其中，圖5A表示測試裝置500測試2個CPU間的匯流排的測試架構，圖5B與5C則是分別表示測試裝置500測試不同CPU規格之4個CPU間的匯流排的測試架構。
請參照圖5A，測試裝置500包括裝置轉板510_1與510_2以及測試電路520。裝置轉板510_1與510_2分別包括對應的第二串列轉接器512_1與512_2，測試電路520包括第一串列轉接器522_1~522_4、處理單元524以及顯示模組526，其中CPU1與CPU2之間係藉由匯流排C_BUS1與C_BUS2互相傳遞信號。此外，裝置轉板510_1與510_2和測試電路520中的各個構件的功能請參照上述實施例，於此不再贅述。
在本實施例中，裝置轉板510_1與510_2分別電性連接於待測的CPU1與CPU2，並且裝置轉板510_1與510_2分別插設在電路板CB之對應的插槽SKT1與SKT2上，以使待測的CPU1與CPU2經由對應的匯流排C_BUS1與C_BUS2以及電路板CB上之對應的路由線路而相互電性連接。
根據上述步驟，在裝置轉板510_1與510_2分別透過對應的串列信號線對WP_1與WP_2電性連接至測試電路520後，測試電路520的處理單元524會先讀取裝置轉板510_1與510_2上的識別碼以判斷待測的電子裝置為CPU1與CPU2，且測試順序先為CPU1至CPU2，再為CPU2至CPU1。接著，處理單元524會先將串列信號S_SE提供至裝置轉板510_1以作為傳送端，使得裝置轉板510_2反應於在匯流排C_BUS1傳遞的測試信號而產生並輸出測試結果信號S_SR至處理單元524。處理單元524即可依據此測試結果信號S_SR判斷CPU1至CPU2的匯流排C_BUS1 間是否有斷路或短路形成。
在CPU1至CPU2的測試完成後，處理單元524會改以將串列信號S_SE提供至裝置轉板510_2以作為傳送端，使得裝置轉板510_1反應於匯流排C_BUS2的信號傳遞而輸出對應的測試結果信號S_SR至處理單元524。處理單元524依據測試結果信號S_SR判斷CPU2至CPU1的匯流排C_BUS2是否有斷路或短路狀況。
請參照圖5B，在4個CPU(CPU1、CPU2、CPU3及CPU4)的架構下，裝置轉板510_1~510_4分別電性連接待測的CPU1~CPU4，並且裝置轉板510_1~510_4分別插設在電路板CB的插槽SKT1~SKT4上。在本實施例中，電路板CB可在各個插槽SKT1~SKT4之間配設有對應的路由線路，使得待測的CPU1~CPU4經由對應的匯流排以及電路板CB上之對應的路由線路而兩兩相互電性連接，例如CPU1電性連接CPU2與CPU3，CPU2電性連接CPU4，CPU3電性連接CPU4。
在本實施例之4 CPU的架構下，測試電路520仍可藉由前述之測試方式，依序測試兩相鄰CPU之間的匯流排C_BUS1~C_BUS8，故與前述相同或相似的部分於此不再贅述。
請參照圖5C，本實施例與前述圖5B實施例不同之處在於CPU的規格不同而使CPU在主機板上的匯流排連接方式不相同。因此，在本實施例中，電路板CB可在各個插槽SKT1~SKT4之間配設有對應的路由線路，使得待測 的CPU1~CPU4經由對應的匯流排C_BUS1~C_BUS8以及電路板CB上對應的路由線路而分別電性連接至其餘3個CPU，例如CPU1電性連接CPU2~CPU4，CPU2電性連接CPU1、CPU3、CPU4，CPU3電性連接CPU1、CPU2、CPU4，CPU4電性連接CPU1~CPU3。根據圖5B與圖5C的實施例，測試裝置500可有效地測試任一規格之4 CPU架構在電子裝置中實際的傳輸運作。
在本實施例之4 CPU的架構下，其測試方式相較於前述圖5B實施例，僅係增加了測試CPU1與CPU4之間的匯流排C_BUS9與C_BUS10，以及CPU2與CPU3之間的匯流排C_BUS11與C_BUS12，其餘的測試方式集架構皆與前述實施例大致相同，故於此不再贅述。
圖6A為本發明一實施例之測試CPU與DIMM之間的匯流排傳輸的步驟流程圖。圖7為本發明一實施例之測試CPU與DIMM之間的匯流排傳輸的示意圖。
請先參照圖7，測試裝置700包括裝置轉板710_0~710_n以及測試電路720。裝置轉板710_0~710_n分別包括對應的第二串列轉接器712_0~712_n，測試電路720包括第一串列轉接器722_0~722_n、處理單元724、顯示模組726以及協定分析模組728，其中CPU與DIMM1~DIMMn之間係分別藉由對應的匯流排D_BUS1~D_BUSn互相傳遞信號。此外，裝置轉板710_0~710_n和測試電路720中的各個構件的功能請參照上述實施例，於此不再贅述。
在本實施例中，裝置轉板710_0~710_n分別電性連接於待測的CPU與DIMM1~DIMMn，並且裝置轉板710_0分別插設在電路板CB之對應的插槽SKT1與SKT1’~SKTn’上，以使待測的CPU與DIMM1~DIMMn經由對應的匯流排D_BUS1~D_BUSn以及電路板CB上之對應的路由線路而相互電性連接。
請同時參照圖6A與圖7，在圖6A中，其步驟S400至S404皆於前述圖4實施例相同，故於此不再贅述。在處理單元724進行步驟S404之後，處理單元724會依據所讀取的識別碼而判斷待測的電子裝置所對應的匯流排為CPU與DIMM之間的匯流排D_BUS1~D_BUSn，因此提供對應的串列信號S_SE至對應於CPU的裝置轉板710_0(步驟S606)。接著，裝置轉板710_0會依據串列信號S_SE而提供測試信號S_T(步驟S608)，其中測試信號會在CPU與DIMM1~DIMMn之間的匯流排D_BUS1~D_BUSn傳遞。
接收到測試信號S_T的DIMM1~DIMMn所對應的裝置轉板710_1~710_n會依據測試信號S_T在對應的匯流排D_BUS1~D_BUSn的信號傳遞狀態，而分別產生對應的測試結果信號S_SR1~S_SRn(步驟S610)，其中所述之信號傳遞狀態即為測試信號S_T在匯流排D_BUS1~D_BUSn中之每一傳輸通道的傳遞狀態。
在各個裝置轉板710_1~710_n分別產生對應的測試結果信號S_SR1~S_SRn後，處理單元724會經由對應的串 列信號線WP_1~WP_n依序從裝置轉板710_1~710n接收測試結果信號S_SR1~S_SRn(步驟S612)，並且據以判斷對應的匯流排D_BUS1~D_BUSn中的每一傳輸通道是否有斷路狀況(步驟S614)。
換言之，在測試電路720提供串列信號S_SE至對應於CPU的裝置轉板710_0後，DIMM1~DIMMn的裝置轉板710_1~710_n會依序反應於對應的匯流排D_BUS1~D_BUSn間的信號傳遞狀態而分別經由對應的串列信號線對WP_1~WP_n輸出測試結果信號S_SR1~S_SRn至測試電路720。測試電路720依據測試結果信號S_SR1~S_SRn判斷匯流排D_BUS1~D_BUSn中的每一傳輸通道是否有斷路狀況。
圖6B為本發明一實施例之分析分析DIMM的DRAM匯流排協定的步驟流程圖。在本實施例中，測試裝置700可進一步地藉由協定分析模組728來分析DIMM1~DIMMn中的多個DRAM(未繪示)的匯流排協定。
請同時參照圖6B與圖7，首先，裝置轉板710_1~710_n會擷取對應於待測DRAM的匯流排D_BUS1~D_BUSn輸出及接收的信號(步驟S600)，此時匯流排D_BUS1~D_BUSn所傳輸的信號為符合DRAM匯流排協定的信號。接著，裝置轉板710_1~710_n會將所擷取的信號經由對應的串列信號線對WP_1~WP_n而輸出至測試電路720的協定分析模組728，以令協定分析模組728分析裝置轉板710_1~710_n所擷取的信號(步驟S602)。在分 析完成後，協定分析模組728可將分析的結果回傳至處理單元724的微控制器MCU(步驟S604)。微控制器MCU可進一步地將相關的分析結果資料匯出至外部的計算機裝置PC，以便於操作者進行驗證及偵錯。
圖8為本發明一實施例之測試CPU與PCI-E裝置之間的匯流排傳輸的步驟流程圖。圖9為本發明一實施例之測試CPU與PCI-E裝置之間的匯流排傳輸的示意圖。
請先參照圖9，測試裝置900包括裝置轉板910_0~910_n以及測試電路920。裝置轉板910_0~910_n分別包括對應的第二串列轉接器912_0~912_n，測試電路920包括第一串列轉接器922_0~922_n、處理單元924以及顯示模組926，其中CPU與PCI-E裝置(後述各個PCI-E裝置以PCI-E1~PCI-En表示之)之間係藉由對應的匯流排P_BUS1~P_BUSn互相傳遞信號。此外，裝置轉板910_0~910_n和測試電路920中的各個構件的功能請參照上述實施例，於此不再贅述。
在本實施例中，裝置轉板910_0~910_n分別電性連接於待測的CPU與PCI-E1~PCI-En，並且裝置轉板910_0分別插設在電路板CB之對應的插槽SKT1與SKT1”~SKTn”上，以使待測的CPU與PCI-E1~PCI-En經由對應的匯流排P_BUS1~P_BUSn以及電路板CB上之對應的路由線路而相互電性連接。
請同時參照圖8與圖9，在圖8中，其步驟S400至S404皆於前述圖4實施例相同，故於此不再贅述。在處理 單元924進行步驟S404之後，處理單元924會依據所讀取的識別碼而判斷待測的電子裝置所對應的匯流排為CPU與PCI-E裝置之間的匯流排P_BUS1~P_BUSn(即PCI-E匯流排)。
在本實施例中，由於PCI-E的匯流排規格中，其傳輸路徑上具有電容，使得直流的測試信號無法正確的在PCI-E匯流排傳遞。因此，當處理單元924偵測到所測試的匯流排為PCI-E匯流排時，其會提供對應的串列信號S_SE至對應於CPU的裝置轉板910_0(步驟S806)，以使裝置轉板910_0依據串列信號S_SE而提供為脈波信號的測試信號S_T(步驟S808)，其中測試信號會在CPU與PCI-E1~PCI-En之間的匯流排P_BUS1~P_BUSn傳遞。
接收到測試信號S_T的PCI-E1~PCI-En所對應的裝置轉板910_1~910_n會依據測試信號S_T在對應的匯流排P_BUS1~P_BUSn的信號傳遞狀態，而分別產生對應的測試結果信號S_SR1~S_SRn(步驟S610)。
更進一步地說，在步驟S610中，各個裝置轉板910_1~910_n會計數所接收到的測試信號S_T的脈波數量(步驟S810)，並且比對裝置轉板910_0所提供的測試信號S_T的脈波數量與對應的裝置轉板910_1~910_n的計數結果，據以產生測試結果信號S_SR1~S_SRn(步驟S812)。藉由此一比對匯流排間傳送及接收信號的脈波數量的方式，裝置轉板910_1~910_n所產生的測試結果信號S_SR1~S_SRn即不會受到傳輸路徑上的電容所影響。
在各個裝置轉板910_1~910_n分別產生對應的測試結果信號S_SR1~S_SRn後，處理單元924會經由對應的串列信號線WP_1~WP_n依序從裝置轉板910_1~910_n接收測試結果信號S_SR1~S_SRn(步驟S814)，並且據以判斷對應的匯流排P_BUS1~P_BUSn中的每一傳輸通道是否有斷路狀況(步驟S816)。
換言之，在此所提及之CPU和PCI-E裝置間的匯流排傳輸測試與前述之CPU和DIMM間的匯流排傳輸測試大致相同。兩者間的差異僅在於CPU和PCI-E裝置間之匯流排的測試結果信號係藉由計數脈波形式的測試信號在傳送端與接收端的脈波數量，並加以比對方式而產生。
然而，此一脈波形式的測試信號以及步驟S810與S812所提及之產生測試結果信號的方法亦可適用於CPU與CPU間以及CPU與DIMM間的匯流排測試，本發明不以此為限。
此外，當測試信號設定為脈波信號時，操作者可依據測試的考量，藉由設定處理單元而調整測試信號的頻率與脈波數量。舉例來說，操作者可藉由調整測試信號的頻率與一定期間內的脈波數量而控制對應的匯流排測試的次數(一個脈波的測試信號對應產生一次測試結果信號)。因此，所述之測試裝置可更進一步地提升了測試的操作彈性以及測試的效率。
上述所述之各個實施例不僅限於單獨實施，在另一實施例中，操作者可同時將對應於多個CPU、多個DIMM以 及多個PCI-E裝置的裝置轉板透過對應的串列信號線對全部或部分的電性連接至測試電路來進行測試，本發明不以此為限。
綜上所述，本發明實施例提出一種測試裝置及電子裝置的測試方法，所述之測試裝置可透過串列信號線對提供串列信號來測試待測的電子裝置之間的匯流排是否有斷路形成。由於不需要分別將對應的線路連接至匯流排中每一傳輸通道，因此簡化了整體測試的架構，進而使得測試的正確率得以有效地提升。此外，根據所述之測試裝置，操作者可透過可調頻率與可調脈波數量的測試信號來對電子裝置間的匯流排進行測試，因此可有效地提升測試裝置的操作彈性以及測試效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10_1~10_n、CPU、CPU1~CPU4、DIMM1~DIMMn、PCI-E1~PCI-En‧‧‧電子裝置
100、300、500、700、900‧‧‧測試裝置
110_1~110_n、310_1~310_n、510_1~510_4、710_0~710_n、910_0~910_n‧‧‧裝置轉板
120、320、520、720、920‧‧‧測試電路
312_1~312_n、512_1~512_4、712_0~712_n、912_0~912_n‧‧‧第二串列連接器
314‧‧‧第一控制模組
314’‧‧‧第二控制模組
316‧‧‧傳送模組
318‧‧‧接收模組
322_1~322_n、522_1~522_4、722_0~722_n、922_0~922_n‧‧‧第一串列連接器
324、524、724、924‧‧‧處理單元
326、526、726、926‧‧‧顯示模組
328、728‧‧‧協定分析模組
BUS、C_BUS1~C_BUS12、D_BUS1~D_BUSn、P_BUS1~P_BUSn‧‧‧匯流排
CB‧‧‧電路板
PC‧‧‧計算機裝置
S_SE‧‧‧串列信號
S_SR、S_SR1~S_SRn‧‧‧測試結果信號
S_T‧‧‧測試信號
SKT1~SKTn、SKT1’~SKTn’、SKT1”~SKTn”‧‧‧插槽
WP_1~WP_n‧‧‧串列信號線對
S200~S210、S400~S416、S600~S604、S606~S614、S806~S816‧‧‧步驟
圖1為本發明一實施例之測試裝置的示意圖。
圖2為本發明一實施例之電子裝置的測試方法的步驟流程圖。
圖3為本發明另一實施例之測試裝置的示意圖。
圖4為本發明一實施例之測試CPU之間的匯流排傳輸的步驟流程圖。
圖5A~5C為本發明不同實施例之測試CPU之間的匯流排傳輸的示意圖。
圖6A為本發明一實施例之測試CPU與DIMM之間的匯流排傳輸的步驟流程圖。
圖6B為本發明一實施例之分析DIMM的DRAM匯流排協定的步驟流程圖。
圖7為本發明一實施例之測試CPU與DIMM之間的匯流排傳輸的示意圖。
圖8為本發明一實施例之測試CPU與PCI-E裝置之間的匯流排傳輸的步驟流程圖。
圖9為本發明一實施例之測試CPU與PCI-E裝置之間的匯流排傳輸的示意圖。
10_1~10_n‧‧‧電子裝置
100‧‧‧測試裝置
110_1~110_n‧‧‧裝置轉板
120‧‧‧測試電路
BUS‧‧‧匯流排
CB‧‧‧電路板
S_SE‧‧‧串列信號
S_SR‧‧‧測試結果信號
SKT1~SKTn‧‧‧插槽
WP_1~WP_n‧‧‧串列信號線對

Claims (22)

  1. 一種測試裝置，適於測試一電路板上至少二電子裝置間之一匯流排，其中該電路板包括至少二插槽，該些電子裝置適於分別電性連接至該電路板上之對應的插槽，該測試裝置包括：至少二裝置轉板，分別電性連接於對應的該些電子裝置以及對應該些電子裝置的插槽；以及一測試電路，透過至少二組串列信號線對分別電性連接該些裝置轉板，其中該測試電路依據該些電子裝置的類型而經由對應的串列信號線對提供一串列信號給該些裝置轉板其中之一，並透過對應的串列信號線對回傳該些裝置轉板其中之另一的反應，藉以測試該其中之一與該其中之另一裝置轉板所對應的電子裝置間之該匯流排是否有斷路。
  2. 如申請專利範圍第1項所述之測試裝置，其中該些電子裝置包括至少二個第一電子裝置，該些第一電子裝置間藉由一對應的第一匯流排相互傳遞信號，並且該第一匯流排具有多個傳輸通道，其中該測試電路提供該串列信號至該其中之一裝置轉板，以使該其中之另一裝置轉板反應於對應的該第一匯流排的信號傳遞狀態而經由對應的串列信號線對輸出一測試結果信號至該測試電路，該測試電路依據該測試結果信號判斷對應的該第一匯流排中的每一該些傳輸通道是否有斷路。
  3. 如申請專利範圍第2項所述之測試裝置，其中該測 試電路更依據該測試結果信號判斷對應的該第一匯流排中之相鄰該些傳輸通道是否有短路。
  4. 如申請專利範圍第1項所述之測試裝置，其中該些電子裝置包括一第一電子裝置以及至少一第二電子裝置，該第一電子裝置與該第二電子裝置藉由一對應的第二匯流排相互傳遞信號，並且該第二匯流排具有多個傳輸通道，其中該測試電路提供該串列信號至對應於該第一電子裝置的裝置轉板，以使對應於該第二電子裝置的裝置轉板反應於對應的該第二匯流排間的信號傳遞狀態而經由對應的串列信號線對輸出一測試結果信號至該測試電路，該測試電路依據該測試結果信號判斷對應的該第二匯流排中的每一該些傳輸通道是否有斷路。
  5. 如申請專利範圍第4項所述之測試裝置，其中該些電子裝置包括一第一電子裝置以及至少一第三電子裝置，該第一電子裝置與該第三電子裝置藉由一對應的第三匯流排相互傳遞信號，並且該第三匯流排具有多個傳輸通道，其中該測試電路提供該串列信號至對應於該第一電子裝置的裝置轉板，以使對應於該第三電子裝置的裝置轉板反應於對應的該第三匯流排間的信號傳遞狀態而經由對應的串列信號線對輸出一測試結果信號至該測試電路，該測試電路依據該測試結果信號判斷對應的該第三匯流排中的每一該些傳輸通道是否有斷路。
  6. 如申請專利範圍第1項所述之測試裝置，其中該測試電路包括： 至少二個第一串列連接器；一處理單元，電性連接該些第一串列連接器，用以依據該些電子裝置的類型而產生該串列信號，據以控制該些裝置轉板的信號傳遞與接收；以及一顯示模組，電性連接該處理單元，用以顯示該些電子裝置的測試結果。
  7. 如申請專利範圍第6項所述之測試裝置，其中各該些裝置轉板具有一識別碼，該處理單元讀取該些識別碼以判斷待測的該些電子裝置的類型與測試順序，並且據以提供對應的該串列信號與決定測試順序。
  8. 如申請專利範圍第6項所述之測試裝置，其中各該些裝置轉板包括：一第二串列連接器，其中該些裝置轉板的第二串列連接器分別經由對應的串列信號線對電性連接至對應的第一串列連接器；一第一控制模組，電性連接該第二串列連接器以接收該串列信號；一傳送模組，電性連接該第一控制模組，受控於該第一控制模組而提供一測試信號，以使對應的電子裝置藉由對應的匯流排傳遞該測試信號；以及一接收模組，電性連接該第一控制模組，接收對應的匯流排所傳遞的該測試信號，並且回傳至該第一控制模組，以使該第一控制模組據以產生一測試結果信號。
  9. 如申請專利範圍第8項所述之測試裝置，其中該測 試信號為脈波信號，並且該第一控制模組依據該串列信號而設定該測試信號的頻率與脈波數量。
  10. 如申請專利範圍第9項所述之測試裝置，其中該接收模組計數所接收到的該測試信號的脈波數量，並且將計數的結果回傳至該第一控制模組，該第一控制模組比對對應的裝置轉板所提供的該測試信號的脈波數量與計數的結果，並據以產生該測試結果信號。
  11. 如申請專利範圍第8項所述之測試裝置，其中該測試電路更包括：一協定分析模組，電性連接該些第一串列連接器與該處理單元，用以分析對應的匯流排所輸出及接收的信號，並且將分析結果回傳至該處理單元。
  12. 如申請專利範圍第11項所述之測試裝置，其中各該些裝置轉板更包括：一第二控制模組，電性連接該傳送模組、該接收模組以及該第二串列連接器，用以擷取對應的匯流排所輸出及接收的信號，並且經由該第二串列連接器傳遞至該協定分析模組。
  13. 一種電子裝置的測試方法，適於測試一電路板上至少二電子裝置間之一匯流排，其中該電路板包括至少二插槽，該些電子裝置適於分別電性連接至該電路板上之對應的插槽，該測試方法包括：將至少二個裝置轉板分別電性連接於對應的該些電子裝置以及對應該些電子裝置的插槽； 將該些裝置轉板電性連接於至少二串列信號線對；以及依據該些電子裝置的類型，經由對應的串列信號線對提供一串列信號給該些裝置轉板其中之一，並透過對應的串列信號線對回傳該些裝置轉板其中之另一的反應，藉以測試該其中之一與該其中之另一裝置轉板所對應的電子裝置間之該匯流排是否有斷路。
  14. 如申請專利範圍第13項所述之電子裝置的測試方法，其中該些電子裝置包括至少二個第一電子裝置，該些第一電子裝置藉由一對應的第一匯流排相互傳遞信號，並且該第一匯流排具有多個傳輸通道，其中測試該其中之一與該其中之另一裝置轉板所對應的電子裝置間之該匯流排是否有斷路的步驟包括：提供該串列信號至該其中之一裝置轉板；經由對應的串列信號線對從該其中之另一裝置轉板接收一測試結果信號，其中該測試結果信號關聯於對應的該第一匯流排的信號傳遞狀態；以及依據該測試結果信號判斷對應的該第一匯流排中的每一該些傳輸通道是否有斷路。
  15. 如申請專利範圍第14項所述之電子裝置的測試方法，其中測試該其中之一與該其中之另一裝置轉板所對應的電子裝置間之該匯流排是否有斷路的步驟更包括：依據該測試結果信號判斷對應的該第一匯流排中之相鄰該些傳輸通道是否有短路。
  16. 如申請專利範圍第13項所述之電子裝置的測試方法，其中該些電子裝置包括一第一電子裝置以及至少一第二電子裝置，該第一電子裝置與該第二電子裝置藉由一對應的第二匯流排相互傳遞信號，並且該第二匯流排具有多個傳輸通道，其中測試該其中之一與該其中之另一裝置轉板所對應的電子裝置間之該匯流排是否有斷路的步驟包括：提供該串列信號至對應於該第一電子裝置的裝置轉板；經由對應的串列信號線對從對應於該第二電子裝置的裝置轉板接收一測試結果信號，其中該測試結果信號關聯於對應的該第二匯流排的信號傳遞狀態；以及依據該測試結果信號判斷對應的該第二匯流排中的每一該些傳輸通道是否有斷路。
  17. 如申請專利範圍第16項所述之電子裝置的測試方法，其中該些電子裝置包括一第一電子裝置以及至少一第三電子裝置，該第一電子裝置與該第三電子裝置藉由一對應的第三匯流排相互傳遞信號，並且該第三匯流排具有多個傳輸通道，其中提供該串列信號，並據以測試該些電子裝置所對應的匯流排是否有斷路的步驟包括：提供該串列信號至對應於該第一電子裝置的裝置轉板；經由對應的串列信號線對從對應於該第三電子裝置的裝置轉板接收一測試結果信號，其中該測試結果信號關 聯於對應的該第三匯流排的信號傳遞狀態；以及依據該測試結果信號判斷對應的該第三匯流排中的每一該些傳輸通道是否有斷路。
  18. 如申請專利範圍第13項所述之電子裝置的測試方法，更包括：在各該些裝置轉板上設定一識別碼。
  19. 如申請專利範圍的18項所述之電子裝置的測試方法，其中在提供該串列信號的步驟之前，該測試方法更包括：讀取該些識別碼以判斷待測的該些電子裝置的類型與測試順序。
  20. 如申請專利範圍第13項所述之電子裝置的測試方法，其中測試該其中之一與該其中之另一裝置轉板所對應的電子裝置間之該匯流排是否有斷路的步驟包括：依據該串列信號提供一測試信號，其中該測試信號在該其中之一與該其中之另一裝置轉板所對應的電子裝置間之該匯流排傳遞；以及依據該測試信號在該匯流排的信號傳遞狀態產生一測試結果信號。
  21. 如申請專利範圍第20項所述之電子裝置的測試方法，其中該測試信號為脈波信號，依據該測試信號在該匯流排間的信號傳遞狀態產生該測試結果信號的步驟包括：計數所接收到的該測試信號的脈波數量；以及 比對對應的裝置轉板所提供的該測試信號的脈波數量與計數的結果，並據以產生該測試結果信號。
  22. 如申請專利範圍第13項所述之電子裝置的測試方法，更包括：擷取對應的匯流排所輸出及接收的信號；分析所擷取的信號；以及回傳分析的結果。
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