CN219392545U - 一种时钟板及时钟兼容验证系统 - Google Patents

Abstract

本申请提供一种时钟板及时钟兼容验证系统，应用于计算技术领域，该时钟板包括时钟模块、同步模块以及至少一个第一连接器，每个第一连接器分别与时钟模块以及同步模块相连，时钟模块以及同步模块通过第一连接器与相应的验证主板中的片上系统可拆卸连接，时钟模块生成各片上系统所需的时钟信号，同时，同步模块传输各验证主板之间的同步信号以实现时钟同步，确保各验证主板的片上系统同源运行，进而可以进行兼容性验证，本实用新型提供独立的时钟板，其上的时钟模块通过连接器与验证主板可拆卸连接，进而实现时钟板与验证主板之间的灵活更换，有效缩短验证周期，提高验证效率，同时降低验证成本。

Description

一种时钟板及时钟兼容验证系统

技术领域

本申请涉及计算机技术领域，具体涉及一种时钟板及时钟兼容验证系统。

背景技术

时钟信号是确保计算机系统正常工作的关键，计算机系统中处理器的运行速度、执行周期以及最基本的时钟功能等都是基于时钟信号实现的。而随着片上系统(System onChip，SoC)的不断发展，对片外时钟也提出越来越高的要求，只有通过兼容性验证的片外时钟才能应用于SoC。

现有应用中，在对时钟板进行兼容性验证时，通常直接将时钟板电路设计在SoC验证板，并在SoC验证板上进行兼容性测试。由于SoC验证板的制作费用通常比较昂贵，制作周期长，一旦未能通过兼容性测试，就需要重新制备SoC验证板，显然，这种验证方式不仅验证周期长、验证效率低下，而且成本过高。

实用新型内容

有鉴于此，本申请致力于提供一种时钟板及时钟兼容验证系统，时钟板设置连接器，通过连接器与验证主板可拆卸连接，进而实现时钟板与验证主板之间的灵活更换，有效缩短验证周期，提高验证效率，同时降低验证成本。

第一方面，本申请提供一种时钟板，包括：时钟模块、同步模块以及至少一个第一连接器，其中，

每个所述第一连接器分别与所述时钟模块以及所述同步模块相连；

所述时钟模块以及所述同步模块通过所述第一连接器与相应的验证主板中的片上系统可拆卸连接；

所述时钟模块用于生成各所述片上系统所需的时钟信号；

所述同步模块用于传输各所述验证主板之间的同步信号，以实现时钟同步。

在一种可能的实施方式中，本申请第一方面提供的时钟板，还包括：至少一个连接器总成，其中，

所述连接器总成包括与所述第一连接器适配的第二连接器和连接线缆；

所述第二连接器包括连接座和连接头；

所述连接线缆的一端与所述第二连接器的连接座相连，所述连接线缆的另一端与所述第二连接器的连接头相连。

在一种可能的实施方式中，所述同步模块与所述时钟模块相连，基于所述时钟模块的时钟信号运行。

在一种可能的实施方式中，所述同步模块包括时钟源和信号传输模块，其中，

所述时钟源与所述信号传输模块相连，为所述信号传输模块提供时钟信号；

所述信号传输模块分别与各所述第一连接器相连，所述信号传输模块用于传输各所述验证主板之间的同步信号，以实现时钟同步。

在一种可能的实施方式中，所述时钟模块包括：时钟生成器和时钟缓冲器，其中，

所述时钟生成器用于生成基准时钟信号；

所述时钟缓冲器用于基于所述基准时钟信号输出多路不同频率的时钟信号。

在一种可能的实施方式中，所述第一连接器包括连接座和连接头，所述验证主板中的片上系统与所述第一连接器的连接座或所述第一连接器的连接头相连。

在一种可能的实施方式中，本申请第一方面任一项提供的时钟板，还包括电源模块，所述电源模块分别与所述时钟模块以及所述同步模块电连接。

在一种可能的实施方式中，所述同步模块基于复杂可编程逻辑器件CPLD实现。

第二方面、本申请提供一种时钟兼容验证系统，包括：至少一块验证主板和本实用新型第一方面任一项提供的时钟板，其中，

所述验证主板设置有片上系统；

所述片上系统与所述时钟板可拆卸连接。

在一种可能的实施方式，在包括多块所述验证主板的情况下，各所述验证主板之间通过快速互连传输接口相连。

基于上述内容，本申请提供的时钟板包括时钟模块、同步模块以及至少一个第一连接器，每个第一连接器分别与时钟模块以及同步模块相连，时钟模块以及同步模块通过第一连接器与相应的验证主板中的片上系统可拆卸连接，基于此连接，时钟模块生成各片上系统所需的时钟信号，同时，同步模块传输各验证主板之间的同步信号以实现时钟同步，确保各验证主板的片上系统同源运行，进而可以进行兼容性验证，与现有技术将时钟模块设计在验证主板上的方式相比，本实用新型提供独立的时钟板，其上的时钟模块通过连接器与验证主板可拆卸连接，进而实现时钟板与验证主板之间的灵活更换，有效缩短验证周期，提高验证效率，同时降低验证成本。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型实施例提供的一种时钟板的结构框图。

图2是本实用新型实施例提供的一种时钟板的应用场景示意图。

图3是本实用新型实施例提供的时钟板中同步模块的结构示意图。

图4是本实用新型实施例提供的一种时钟兼容验证系统的结构框图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

如前所述，现有技术在对时钟板进行兼容性验证时，通常直接将时钟板电路设计在SoC验证板，并在SoC验证板上进行兼容性测试，也就是说，时钟板是作为SoC验证板的一部分，与验证板设置在一起的。由于SoC验证板的制作费用通常比较昂贵，而且制作周期长，一旦当前连接的时钟板未能通过兼容性测试，就需要重新制备SoC验证板，当前的SoC验证板便会作废失效，显然，这种验证方式不仅会因为重新制作验证板导致验证周期长、验证效率低下，而且成本过高。

为解决这一技术问题，本实用新型提供一种时钟板，与现有技术将时钟模块设计在验证主板上的方式相比，本实用新型提供独立的时钟板，时钟板上的时钟模块通过连接器与验证主板可拆卸连接，进而实现时钟板与验证主板之间的灵活更换，有效缩短验证周期，提高验证效率，同时降低验证成本。

基于上述内容，参见图1，图1是本实用新型实施例提供的一种时钟板的结构框图，本实施例提供的时钟板，包括：时钟模块10、同步模块20以及至少一个第一连接器30(图中以2个第一连接器示出)，其中，

如图1所示，对于时钟板上的任意一个第一连接器30而言，第一连接器30分别与时钟模块10以及同步模块20相连，时钟模块10以及同步模块20传输的任何信号均可通过第一连接器30完成传递。

在实际应用中，时钟模块10用于生成作为各验证主板中的SoC运行基础的时钟信号。作为一种可选的实施方式，本实施例中提供的时钟模块10包括时钟生成器和时钟缓冲器，其中，时钟生成器是一种可编程的逻辑器件，可以根据运行需求灵活地配置自身输出的基准时钟信号的时钟频率，可以满足实际应用中验证主板对不同时钟频率的需求。时钟缓冲器可以与时钟生成器相连，根据时钟生成器输出的基准时钟信号扩展出多路不同时钟频率的时钟信号，此种情况下，时钟生成器和时钟缓冲器之间即实现时钟同源。当然，时钟缓冲器也可以选择其他来源的基准时钟信号，比如可以单独为时钟缓冲器设置晶振等，在本实施例中，时钟缓冲器的时钟信号优先来自于时钟生成器。至于时钟生成器以及时钟缓冲器的具体实现方式，均可以参照相关技术，本实用新型对此不做限定。

进一步的，本实施例提供的时钟板中还设置有同步模块20，同步模块20用于传输各验证主板之间的同步信号，以实现时钟同步。对于同步模块20的构成方式，在后续内容中将结合具体的应用场景予以展开介绍，此处暂不详述。

验证主板设置有SoC，该SoC中具体包括主控制器、多个双列直插式存储模块(DualInline Memory Modules，DIMM)、为验证主板加载启动固件的接口及存储器、用于实现双路或多路验证主板互连的快速互连传输(Fast Interconnect Transport，FIT)接口，同时，还集成1个X1，1个X16 PCIe控制器、串行高级技术附件(Serial Advanced TechnologyAttachment，SATA)控制器和PCIe插槽等。当然，还可以设置有保证前述各构成部分正常运行的电源模块。通常，SoC中包括1个50MHz单端时钟，1对78.125M的FIT差分时钟，主要为FIT接口提供参考时钟的FIT时钟，同时，还有4对PCIe差分时钟，这些时钟信号都需要通过第一连接器传输，满足对时钟兼容性验证要求。

时钟模块10以及同步模块20通过第一连接器与相应的验证主板(图1中未示出)中的片上系统可拆卸连接。在一种可能的实施方式中，第一连接器包括连接座和连接头两部分，连接头与连接座插接连接。在实际应用中，第一连接器的连接头或连接座设置于时钟板之上，与前述时钟模块10以及同步模块20相连，第一连接器的另外一部分则可以设置于验证主板，与验证主板上的片上系统相连。具体的，如果第一连接器的连接头设置于时钟板，那么验证主板上即设置对应的连接座；相反的，如果第一连接器的连接座设置于时钟板，那么验证主板上即应对应的设置有连接头。当需要建立验证主板与时钟板之间的连接时，将第一连接器的连接头与连接座对应插接即可。

至于第一连接器的具体选型，优选包括多根连接针脚的连接器，通过多根连接针脚的配合使用，不仅可以实现多路时钟信号的传输，同时，可以将同步模块20传输的同步信号等类型的低速信号的传输。

当然，第一连接器还可以选择其他能够实现可拆卸连接的实现方式，此处不再一一列举，在未超出本实用新型核心思想范围的前提下，同样属于本实用新型保护的范围内。

基于上述内容可知，本申请提供的时钟板包括时钟模块、同步模块以及至少一个第一连接器，每个第一连接器分别与时钟模块以及同步模块相连，时钟模块以及同步模块通过第一连接器与相应的验证主板中的片上系统可拆卸连接，基于此连接，时钟模块生成各片上系统所需的时钟信号，同时，同步模块传输各验证主板之间的同步信号以实现时钟同步，确保各验证主板的片上系统同源运行，进而可以进行兼容性验证，与现有技术将时钟模块设计在验证主板上的方式相比，本实用新型提供独立的时钟板，其上的时钟模块通过连接器与验证主板可拆卸连接，进而实现时钟板与验证主板之间的灵活更换，有效缩短验证周期，提高验证效率，同时降低验证成本。

需要说明的是，在仅设置一个第一连接器的情况下，时钟板仅与一个验证主板可拆卸连接，此时，时钟板即可作为该验证主板中SoC的时钟源使用。

在高性能服务器的应用场景下，通常需要验证多个验证主板之间的信息处理能力，此时，就需要时钟板同时连接有多个验证主板，为互连场景下的多个SoC提供全部的系统时钟，并借此验证时钟板能否满足各SoC的运行需求，即满足兼容性要求。

在实际应用中，高性能服务器应用场景下，通常涉及2个、4个、8个甚至更多个验证主板之间的互连，本实施例仅以2个验证主板之间的互连违例，说明本申请提供的时钟板的工作原理。

结合图2所示，验证主板1和验证主板2分别设置有SoC，各SoC的构成均可参照前述内容实现，此处不再复述。在跨板互连时，各验证主板之间通过FIT接口连接，在此基础上，各验证主板还分别与时钟板相连，基于时钟板提供的时钟信号运行。

为了便于验证主板与时钟板之间的连接，以及能够更为快速的搭建验证环境，本实施例提供的时钟板还包括至少一个连接器总成40，在实际应用中，连接器总成40的数量与验证主板的数量是一致的，即每一个验证主板需要分别通过一个连接器总成40与时钟板相连。比如，在图2所示应用场景下，时钟板即包括两个连接器总成。

具体的，连接器总成40包括一段连接线缆和第二连接器。其中，连接线缆的长度必须是在满足时钟信号传输需求的前提下确定的，并且，对于任一连接器总成40而言，其整体阻抗值也是已知的，在连接线缆选取之初即根据信号传输需求确定，从而确保在进行兼容性验证时，连接器总成40的阻抗值不会对兼容性验证结果带来明显影响。

进一步的，第二连接器与第一连接器适配，在第二连接器同样包括连接头和连接座的情况下，第二连接器的连接头应能够与第一连接器的连接座插接，第二连接器的连接座同样应能够与第一连接器的连接头插接。在实际应用中，第二连接器同样与第一连接器选择相同型号的连接器，以保证可与第一连接器互连。

前述连接线缆的一端与第二连接器的连接座相连，另一端与所述第二连接器的连接头相连，得到连接器总成40。在实际应用中，可以根据需求通过连接器总成40实现任一验证主板与时钟板之间的可拆卸连接。

综上所述，通过本实施例提供的时钟板，可以搭建多验证主板互连的兼容性验证系统，各验证主板分别通过连接器总成连接于时钟板，同时，各验证主板之间还通过FIT接口互连，为共时钟系统的时钟兼容性验证提供基础。

进一步的，连接器总成的设置不仅可以实现时钟板与验证主板之间的灵活连接，并且，由于连接器总成的阻抗可以根据需求调整，在设计阶段即对时钟信号传输路径的阻抗和损耗进行控制，从而可以解决现有技术中使用飞线连接时钟板与验证主板所带来的可靠性低的问题。

在进行多验证主板的板间互连时，同步模块具有至关重要的作用，如前所述，同步模块主要用来实现各个验证主板之间的信号同步。结合图3所示，本实施例提供一种同步模块的可选实现方式，同时，结合图3，对同步模块实现验证主板板间互连的原理予以介绍。

本实施例提供的同步模块包括时钟源(图3中以25MHz晶振示出)和信号传输模块(图中以复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)示出)，时钟源与信号传输模块相连，为信号传输模块提供正常运行所需的时钟信号，同时，信号传输模块分别与各第一连接器相连(图3中仅示出通过第一连接器传递的具体信号，信号传输模块与第一连接器的连接，可参见图1或图2所示)，传输各验证主板之间的同步信号，以实现各验证主板之间的时钟同步。当然，同步模块中的信号传输模块还可以直接和前述时钟模块相连，基于时钟模块提供的时钟信号运行，这同样是可行的。

在图3所示场景中，各同步信号的功能可参见表1所示：

表1各同步信号的功能表

引脚	输入/输出	功能
			GPIO_PORTC_0	输出	Training就绪信号输出
GPIO_PORTC_1	输入	Training开始信号输入
			GPIO_PORTC_2	输出	时钟同步信号输出
TIMER_FORCE_START	输出	控制时钟计数器的开启
			CPU_RST_OK	输出	延时计数器开启的标志

结合表1，信号传输模块用于实现2个验证主板组合互连时FIT接口之间的通用输入输出端口(General Purpose Input/output，GPIO)同步，SoC中的处理器通过TIMER_FORCE_START信号同时启动时钟计数器，达到多个时钟同步的目的。进一步的，使用GPIO_PORTC_0、GPIO_PORTC_1、GPIO_PORTC_2来完成SoC中FIT接口Training同步。需要说明的是，处理器之间的TIMER_FORCE_START延时需控制在ns级，所以TIMER_FORCE_START信号做等长设计。当CPU_RST_OK标志延时时间约为10s后，将CPU1_GPIO_PORTC_2拉高给TIME_FORCE_START，即可实现两个验证主板之间的时钟同步。需要说明的是，对于上述内容中并未阐明的其他时钟同步过程，均可参照相关技术实现，本实用新型对于不同验证主板之间的具体同步过程不做限定。

进一步的，可以理解的是，在现有应用中，要想实现两块验证主板之间的板间互连，且需要提供同源的时钟信号，需要设计两种不同的验证主板，第一块验证主板设置有时钟源，第二块验证主板则不需要设置时钟源，由第一块验证主板为第二块验证主板提供同源时钟，按照这一理念，要想采用两块完全相同的验证主板，就要求两块验证主板同时设置时钟模块，同时，还要能为对方提供同源时钟，即还要预留用于输入外部时钟信号的接口，造成设计冗余。而通过采用本申请提供的独立的时钟板，采用两块完全相同的验证主板时，验证主板不再需要设置时钟模块以及时钟输入接口，从而简化验证主板的设计，特别是可以减少验证主板之间的设计耦合度。

作为一种可选的实施方式，在前述任一实施例提供的时钟板中，还包括有电源模块，该电源模块分别与前述时钟模块以及同步模块电连接，为二者提供正常运行所需的电能。

下面结合图2所示应用场景，对时钟板的兼容性验证过程予以介绍：

S1：时钟板通过连接器总成分别与验证主板1和验证主板2连接，并基于前述操作实现两个验证主板之间的时钟同步。

S2：测试系统启动，评估验证主板在一定的压力下是否能正常运行，可以作为评估时钟兼容性的一项指标。通过分析稳定性测试的日志可以评估验证主板中的处理器在一定压力下是否正常，从而评估时钟是否具有兼容性。

沿用前例，验证主板中的时钟类型大致有三种：分别为50MHz参考时钟、78.125MHzFIT接口时钟和100MHz PCIe时钟。50MHz单端时钟为验证主板中处理器的参考时钟，该时钟与主频、内存频率等相关，对判断50MHz参考时钟是否稳定具有一定参考。78.125MHz主要为FIT接口提供参考时钟，该时钟主要用于FIT接口Training相关、FIT链路传输。通过FITTraining过程、故障诊断日志是否指向FIT接口，判断FIT时钟是否稳定。100MHz的PCIe时钟为验证主板中处理器的PCIe参考时钟和PCIe外设的时钟，若在测试过程中日志出现如PCIe初始化卡住、PCIe设备扫描不到等问题，再结合故障诊断日志综合分析是否与PCIe时钟相关。

若验证主板在一定的压力下正常运行，则继续S3；若验证主板在一定的压力下未能正常运行，分析现场和log日志是否指向时钟办，直至通过压力测试。

S3：在通过前述测试步骤之后，通过示波器测量时钟信号的波形，然后将波形导入测试分析工具，将关键的参数指标导出对比相应的验证标准，确定是否满足要求，若满足，则说明时钟的兼容性认证通过。

进一步的，参见图4所示，本实用新型还提供一种时钟兼容验证系统，包括：至少一块验证主板200和前述任一项实施例提供的时钟板100，其中，

所述验证主板200设置有片上系统；

所述片上系统与所述时钟板100可拆卸连接。

可选的，在包括多块所述验证主板200的情况下，各所述验证主板200之间通过快速互连传输接口相连(图中未示出)。

本领域技术人员能够理解，本公开所披露的内容可以出现多种变型和改进。例如，以上所描述的各种设备或组件可以通过硬件实现，也可以通过软件、固件、或者三者中的一些或全部的组合实现。

此外，虽然本公开对根据本公开的实施例的系统中的某些单元做出了各种引用，然而，任何数量的不同单元可以被使用并运行在客户端和/或服务器上。单元仅是说明性的，并且系统和方法的不同方面可以使用不同单元。

除非另有定义，这里使用的所有术语具有与本公开所属领域的普通技术人员共同理解的相同含义。还应当理解，诸如在通常字典里定义的那些术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。

以上是对本公开的说明，而不应被认为是对其的限制。尽管描述了本公开的若干示例性实施例，但本领域技术人员将容易地理解，在不背离本公开的新颖教学和优点的前提下可以对示例性实施例进行许多修改。因此，所有这些修改都意图包含在权利要求书所限定的本公开范围内。应当理解，上面是对本公开的说明，而不应被认为是限于所公开的特定实施例，并且对所公开的实施例以及其他实施例的修改意图包含在所附权利要求书的范围内。本公开由权利要求书及其等效物限定。

Claims (10)

1.一种时钟板，其特征在于，包括：时钟模块、同步模块以及至少一个第一连接器，其中，

每个所述第一连接器分别与所述时钟模块以及所述同步模块相连；

所述时钟模块以及所述同步模块通过所述第一连接器与相应的验证主板中的片上系统可拆卸连接；

所述时钟模块用于生成各所述片上系统所需的时钟信号；

所述同步模块用于传输各所述验证主板之间的同步信号，以实现时钟同步。

2.根据权利要求1所述的时钟板，其特征在于，还包括：至少一个连接器总成，其中，

所述连接器总成包括与所述第一连接器适配的第二连接器和连接线缆；

所述第二连接器包括连接座和连接头；

所述连接线缆的一端与所述第二连接器的连接座相连，所述连接线缆的另一端与所述第二连接器的连接头相连。

3.根据权利要求1所述的时钟板，其特征在于，所述同步模块与所述时钟模块相连，基于所述时钟模块的时钟信号运行。

4.根据权利要求1所述的时钟板，其特征在于，所述同步模块包括时钟源和信号传输模块，其中，

所述时钟源与所述信号传输模块相连，为所述信号传输模块提供时钟信号；

所述信号传输模块分别与各所述第一连接器相连，所述信号传输模块用于传输各所述验证主板之间的同步信号，以实现时钟同步。

5.根据权利要求1所述的时钟板，其特征在于，所述时钟模块包括：时钟生成器和时钟缓冲器，其中，

所述时钟生成器用于生成基准时钟信号；

所述时钟缓冲器用于基于所述基准时钟信号输出多路不同频率的时钟信号。

6.根据权利要求1所述的时钟板，其特征在于，所述第一连接器包括连接座和连接头，所述验证主板中的片上系统与所述第一连接器的连接座或所述第一连接器的连接头相连。

7.根据权利要求1至6任一项所述的时钟板，其特征在于，还包括电源模块，所述电源模块分别与所述时钟模块以及所述同步模块电连接。

8.根据权利要求1至6任一项所述的时钟板，其特征在于，所述同步模块基于复杂可编程逻辑器件CPLD实现。

9.一种时钟兼容验证系统，其特征在于，包括：至少一块验证主板和权利要求1至8任一项所述的时钟板，其中，

所述验证主板设置有片上系统；

所述片上系统与所述时钟板可拆卸连接。

10.根据权利要求9所述的时钟兼容验证系统，其特征在于，在包括多块所述验证主板的情况下，各所述验证主板之间通过快速互连传输接口相连。