JP6803373B2 - 立ち上がり及び立ち下がりエッジのデスキュー - Google Patents

Description

本明細書は一般的には立ち上がり及び立ち下がりエッジをデスキューすることに関し、具体的には立ち上がり及び立ち下がりエッジをデスキューするように構成された比較器に関する。

信号の立ち上がり及び立ち下がりエッジは回路の内外で異なる遅延誤差を発生する。これらの誤差はスキューと呼ばれ、これらの誤差を低減又は削除する技術はデスキューと呼ばれる。これまで、デスキューを行うために回路構成がデータパス内に組み込まれた。しかし、このタイプの回路構成は、いくつかのケースでは性能劣化に至る可能性がある較正、電力消費、及びサイズに関する様々な欠点を有する。

立ち上がり及び立ち下がりエッジをデスキューする例示的回路構成は、第１のクロック信号に基づき動作し、データを受信し、上記データをサンプリングするように構成された第１のサンプリング回路であって、第１のクロック信号は上記データの立ち上がりエッジにおける第１の時間誤差を補償するように較正される、第１のサンプリング回路と；第２のクロック信号に基づき動作し、上記データを受信し、上記データをサンプリングするように構成された第２のサンプリング回路であって、第２の第１のクロック信号は上記データの立ち下がりエッジにおける第２の時間誤差を補償するように較正される、第２のサンプリング回路と；上記データと第３のクロック信号とを受信し、第３のクロック信号に基づき上記データをサンプリングしてサンプルデータを生成し、回路構成の出力を第１のサンプリング回路の出力又は第２のサンプリング回路の出力のいずれかとなるようにサンプルデータに基づき制御する第３のサンプリング回路とを含み得る。上記例示的回路構成は、以下の特徴のうちの１つ又は複数を単独又は組み合わせのいずれかで含み得る。

上記例示的回路構成は、第３のクロック信号を受信し、第３のクロック信号を第１の量だけ遅延して第１のクロック信号を生成する第１の遅延素子と；第３のクロック信号を受信し、第３のクロック信号を第２の量だけ遅延して第２のクロック信号を生成する第２の遅延素子とを含み得る。第１の量は第２の量とは無関係でありかつ異なり得る。第１の量は第１の時間誤差に基づき得、第２の量は第２の時間誤差に基づき得る。

上記例示的回路構成は、第３のサンプリング回路の出力を受信し、第３のサンプリング回路の出力を使用して第１のサンプリング回路の出力又は第２のサンプリング回路の出力のいずれかを選択するように構成された選択回路を含み得る。上記選択は、第３のサンプリング回路の出力により制御されるマルチプレクサを含み得る。

第３のサンプリング回路は、第１のサンプリング回路又は第２のサンプリング回路の少なくとも１つにより行われるサンプリング前にデータをサンプリングするように構成され得る。第３のサンプリング回路は、第１のサンプリング回路又は第２のサンプリング回路の少なくとも１つにより行われるサンプリング後にデータをサンプリングするように構成され得る。第３のサンプリング回路は、第１のサンプリング回路又は第２のサンプリング回路の少なくとも１つにより行われるサンプリング前又は後にデータをサンプリングするように構成され得る。

上記例示的回路構成は、回路構成の出力と第４のクロック信号とを受信する第４のサンプリング回路と、第３のクロック信号に基づき第４のクロック信号を生成する１つ又は複数の遅延素子と、を含み得る。１つ又は複数の遅延素子は、第４のクロック信号を生成するために第３のクロック信号内に遅延を導入し得る。遅延は、出力が有効な信号レベルを有するときに出力をサンプリングするように第４のクロック信号が第４のサンプリング回路を制御するということを保証するためのものである。１つ又は複数の遅延素子の遅延は固定であってもよいしプログラム可能であってもよい。

本明細書で述べる回路構成の例示的動作では、データが低状態である場合、第３のサンプリング回路は回路構成の出力が第１のサンプリング回路の出力となるように制御するように構成され、データが高状態である場合、第３のサンプリング回路は回路構成の出力が第２のサンプリング回路の出力となるように制御するように構成される。

第１のサンプリング回路はフリップフロップを、第２のサンプリング回路はフリップフロップを、第３のサンプリング回路はフリップフロップを含み得る。第１の時間誤差はデータの立ち上がりエッジに関連付けられたスキューを含み、第２の時間誤差はデータの立ち下がりエッジに関連付けられたスキューを含む。

閾値を横切るデータを検出する例示的回路は、第１の周波数でデータを提供するように構成された入力回路と；第２の周波数でデータクロック信号を提供するように構成されたクロック回路であって、第２の周波数は第１の周波数と異なる、クロック回路と；サンプルデータを生成するためにデータクロック信号に基づきデータをサンプリングするように構成されたサンプリング回路構成と；サンプルデータが閾値を横切ったということを検出し、それに応じて出力データを提供するように構成された検出器とを含み得る。サンプリング回路構成は、第１のクロック信号に基づき動作し、データを受信し、上記データをサンプリングするように構成された第１のサンプリング回路であって、第１のクロック信号はデータの立ち上がりエッジにおける第１の時間誤差を補償するように較正され、第１のクロック信号はデータクロック信号に基づく、第１のサンプリング回路と；第２のクロック信号に基づき動作し、上記データを受信し、上記データをサンプリングするように構成された第２のサンプリング回路であって、第２の第１のクロック信号はデータの立ち下がりエッジにおける第２の時間誤差を補償するように較正され、第２のクロック信号はデータクロック信号に基づく、第２のサンプリング回路と；上記データとデータクロック信号とを受信し、データクロック信号に基づき上記データをサンプリングしてサンプルデータを生成し、サンプリング回路構成の出力を第１のサンプリング回路の出力又は第２のサンプリング回路の出力のいずれかとなるようにサンプルデータに基づき制御する第３のサンプリング回路とを含み得る。閾値を横切るデータを検出する例示的回路は、以下の特徴のうちの１つ又は複数を単独又は組み合わせのいずれかで含み得る。

閾値は零交差閾値であり得る。データは差動信号の一部であり得、閾値は互いに交差する差動信号を含む信号を含み得る。

サンプリング回路構成は、データクロック信号を受信し、このデータクロック信号を第１の量だけ遅延して第１のクロック信号を生成する第１の遅延素子と、データクロック信号を受信し、このデータクロック信号を第２の量だけ遅延して第２のクロック信号を生成する第２の遅延素子とを含み得る。第１の量は第２の量とは無関係でありかつ異なり得る。第１の量は第１の時間誤差に基づき得、第２の量は第２の時間誤差に基づき得る。

サンプリング回路構成は、第３のサンプリング回路の出力を受信し、第３のサンプリング回路の出力を使用して第１のサンプリング回路の出力又は第２のサンプリング回路の出力のいずれかを選択するように構成された選択回路を含み得る。

本明細書において具体的に述べられない実施形態を形成するために、この概要章内を含む本明細書で述べる特徴のうちの任意の２つ以上が組み合わせられ得る。

本明細書で述べる試験システム及び技術又はその一部は、１つ又は複数の非一時的機械可読記憶媒体上に格納される命令であって本明細書で述べる動作を制御（例えば、調整）するために１つ又は複数の処理装置上で実行可能である命令を含むコンピュータプログラム製品として実現され得る、又は上記コンピュータプログラム製品により制御され得る。本明細書で述べる試験システム及び技術又はその一部は、１つ又は複数の処理装置と、様々な動作を実施するための実行可能命令を格納するメモリとを含み得る装置、方法又は電子システムとして実現され得る。

一つ又は複数の実施態様の詳細について、添附図面と以下の明細書において述べる。他の機能及び利点は本明細書と添付図面と特許請求の範囲から明白になる。

例示的比較器回路のブロック図である。 図１の比較器回路の動作を示す表である。 図２の表内に表される状態を示すグラフを含む。 別の例示的比較器回路のブロック図である。 信号内に余りにも早く又は余りにも遅く発生するサンプリングから生じる誤差の例を示すグラフである。 信号内に余りにも早く又は余りにも遅く発生するサンプリングから生じる誤差の例を示すグラフである。 例示的零交差検出回路のブロック図である。 自動試験装置を示すブロック図である。 図１又は図４の比較器を含む、図８の自動試験装置内に含まれる回路構成を示すブロック図である。

異なる図面内の同様な参照符号は同様な要素を示す。

本明細書で述べるのは、信号の立ち上がり及び立ち下がりエッジをデスキューするために使用される回路の例である。しかし、本明細書で述べる概念は、提供される例に限定されなく、任意の適切な情況で使用され得る。

図１は、立ち上がり及び立ち下がりエッジのデスキューを独立に実現する比較器回路１０の例を示す。立ち上がりエッジは低状態（例えば０）から高状態（例えば１）への信号遷移を含み、立ち下がりエッジは高状態（例えば１）から低状態（例えば０）への信号遷移を含む。図１の例では、比較器回路は信号入力回路１１、クロック回路１２、及び３つのサンプリング回路１３を含む。３つのサンプリング回路はすべて、同じデータ（例えば並列接続からの）をサンプリングするが、各サンプリング回路は異なるクロック（又は「ストローブ」）を受信する。この例では、各サンプリング回路はエッジトリガ型Ｄフリップフロップ（ＤＦＦ）である、又はそれを含む。しかし、他の実施形態では、他のタイプのサンプリング回路が使用され得る。

本明細書で述べる独立サンプリング回路デスキュー手法は、両エッジに作用するより伝統的な入力データパスデスキュー回路の使用に対する代替である。伝統的直列デスキュー回路（デスキュー回路構成がデータパスに組み込まれた）は、サンプリング回路までのデータパスの高速性能に影響を与えるという意味で欠点を有し、いくつかのケースでは、独立サンプリング回路手法よりかなり多くの回路構成を追加し得、ひいては、いくつかのケースでは高電力消費及び大チップ面積を生じ得る。直列デスキュー回路は通常、電力及び面積を低減するために複数の比較器ブロックを扱うことができない。これは、各比較器ブロックが独立にスキューに寄与するためである。

図１の例では、ｒ（ｒｉｓｉｎｇ（立ち上がり）の）で標記された第１のサンプリング回路１５は、それへのストローブ入力へ遅延を追加することにより立ち上がり信号エッジの精確なサンプリングに対して較正される。ｆ（ｆａｌｌｉｎｇ（立ち下がり）の）で標記された第２のサンプリング回路１６は、それへのストローブ入力へ遅延を追加することにより立ち下がり信号エッジの精確なサンプリングに対して較正される。「ｅ」（ｅａｒｌｙ（早期）の）で標記された第３のサンプリング回路１７は、遷移前の状態（高い又は低い）を判断するためにｒ１５及びｆ１６により行われるサンプリング前に入力信号をサンプリングする。ｅ１７の出力は、考察中の遷移が立ち上がりエッジであるか立ち下がりエッジであるかを判断し、比較器回路の出力として、エッジが上昇中であればｒ１５（Ｒ１５ａ）の出力を選択し、エッジが下降中であればｆ１６（Ｆ１６ａ）の出力を選択するように使用される。

具体的には、サンプリング回路ｒ１５、ｆ１６及びｅ１７のそれぞれは入力回路１１からの同じ信号（Ｉｎ）をそのＤ入力において受信する。サンプリング回路ｒ１５、ｆ１６及びｅ１７のそれぞれはまた、そのそれぞれのクロック入力において異なるストローブ１７を受信する。この例では、ストローブは、ｅ１７へ直接又はバッファー１４を介し印加され得る。ストローブは、それぞれの遅延素子ｒ遅延１９及びｆ遅延２０を介しｒ１５及びｆ１６へ印加される。これらの遅延素子は、ｒ１５が立ち上がりエッジサンプリング精度を提供するが必ずしも立ち下がりエッジサンプリング精度を提供しないようにかつｆ１６が立ち下がりエッジサンプリング精度を提供するが必ずしも立ち上がりエッジサンプリング精度を提供しないように較正される（例えば、タイミング遅延でもってプログラムされる）。ｒ遅延１９及びｆ遅延２０内にプログラムされた時間遅延は、独立であり、それぞれのサンプリング回路内の異なる時間誤差に対処する。したがって、遅延素子は、チップ内又はチップ外の回路構成から生じる立ち上がり及び立ち下がりエッジにおけるスキューを低減することができる。サンプリング回路ｒ１５及びｆ１６自身はストローブ遅延ｒ１９及びｆ２０の調整前にスキューに寄与し得る。いくつかの実施形態では、サンプリング回路ｅ１７は，サンプリング回路ｒ１５又はｆ１６のいずれかより時間的に先に信号Ｉｎをサンプリングする。本明細書で述べるように、入力信号をより早くサンプリングすることにより、遷移前に入力信号の状態を判断することが可能であり、したがって、どのサンプリング回路出力がより良好なスキュー低減を提供するかを判断することが可能である。

動作中、ｒ１５は、そのＤ入力において信号（Ｉｎ）をそしてそのクロック入力２１においてストローブを受信し、信号が高ければ１（「１」）の値を信号が低ければ零（「０」）の値をそのＱ出力（Ｒ１５ａ）において出力する。信号が高いとみなされるか低いと見なされるかは信号が設定閾値を越えるかどうかに依存する。同様に、ｆ１６は、そのＤ入力において信号（Ｉｎ）をそのクロック入力２２においてストローブを受信し、信号が高ければ１（「１」）の値を、信号が低ければ零（「０」）の値をそのＱ出力（Ｆ１６ａ）において出力する。同様に、ｅ１７は、そのＤ入力において信号（Ｉｎ）をそのクロック入力２３においてストローブを受信し、信号が高ければ１（「１」）の値を、信号が低ければ零（「０」）の値をそのＱ出力（Ｅ１７ａ）において出力する。Ｅ１７ａにおける値は、サンプリングされた出力Ｒ１５ａ又はＦ１６ａのうちどれを比較器回路１０の出力として使用すべきかを選択するために使用される。

この点に関し、ｅ１７はｒ１５及びｆ１６前にサンプリングするので、信号Ｉｎの状態（例えば、それが遷移前に低いか又は高いか）はｒ１５及びｆ１６により行われるサンプリング前に知られる。したがって、Ｒ１５ａ又はＦ１６ａの値が高くかつＥ１７ａの値が低ければ、これは、信号Ｉｎが以前は低く今や高いということを意味し、信号が上昇した（遷移は立ち上がりエッジであった）ということを意味する。したがって、ｒ遅延１９を設定することにより立ち上がりエッジの精確なサンプリングに対して較正されたサンプリング回路（ｒ１５）からのＲ１５ａにおける信号が比較器回路の出力として選択される。対照的に、Ｒ１５ａ又はＦ１６ａの値が低くかつＥ１７ａの値が高ければ、信号Ｉｎが以前は高く今や低いということを意味し、信号が下降した（遷移は立ち下がりエッジだった）ということを意味する。したがって、ｆ遅延２０を設定することにより立ち下がりエッジの精確なサンプリングに対して較正されたサンプリング回路（ｆ１６）からのＦ１６ａにおける信号が比較器回路の出力として選択される。比較器回路１０のこの動作は以下の図２と図３に関してさらに詳細に述べられる。

したがって要約すると、２つのサンプリング回路ｒ１５及びｆ１６は、ｒ１５がｆ１６より立ち上がりエッジに関しより精確となるようにかつｆ１６が立ち下がりエッジ及びｒ１５に関しより精確となるように、独立に較正される。この較正は、それぞれのストローブ遅延すなわちｒ１５及びｆ１６のｒ遅延１９及びｆ遅延２０を調整することにより行われる。ミッション（ｍｉｓｓｉｏｎ）モードでは、クロック入力上のクロックとそれぞれのＤ入力上の入力回路からの時変データとを仮定すると、ｒ１５及びｆ１６は０と１の２つのストリームを出力する（端子Ｒ１５ａとＦ１６ａのそれぞれの上に）。これらのデータストリームから、それらのうちのどれがより正しい（例えば、スキューが少ない）かを言うことは可能ではない。Ｒ１５ａとＦ１６ａが異なる場合、それぞれのサンプリング回路ｒ１５又はｆ１６が立ち上がり入力信号遷移近くでサンプリングしていたか又は立ち下がり入力信号遷移近くでサンプリングしていたかはサンプリング回路ｅ１７の出力から判断される。これは、サンプリング回路ｒは遷移が上昇していれば遷移の近くでより精確であり、サンプリング回路ｆは遷移が下降していれば遷移の近くでより精確であるからである。立ち上がり遷移の場合、Ｒ１５ａ出力データが精確であると見なされ、比較器の出力として使用され、一方、立ち下がり遷移の場合、Ｆ１６ａ出力データが精確であると見なされ、比較器の出力として使用される。

図２は異なる状況下の図１の回路構成の動作を示し、図３はそれらの状況をグラフィック的に示す。具体的には、Ｅ、Ｒ、Ｆで標記された列は図１のＥ１７ａ、Ｒ１５ａ、Ｆ１６ａにおける出力に対応する。Ｄで標記された列は、どの出力（ｒ１５（すなわちＲ１５ａ）又はｆ１６（すなわちＦ１６ａ）の出力）が比較器回路の出力となるかを示す。「＃」で標記された列はケース番号を示し、図３のグラフ内のケースを指す。

図２では、１ ２４のケースの場合、Ｅ１７ａは入力信号（Ｉｎ）の低値を示す零であり、Ｒ１５ａは零であり、Ｆ１６ａは零である。この場合、両サンプリング回路出力（Ｒ１５ａ、Ｆ１６ａ）は低値（零）を示し、Ｅ１７ａは信号が低いということを示す。したがって、いかなる遷移も検出されなく、信号エッジは上昇も下降もしていない。その場合、立ち上がり又は立ち下がりにより引き起こされるいかなる追加スキューも無い。したがって、比較器回路の出力（Ｄ）は出力Ｒ１５ａ又はＦ１６ａのいずれかであり得る。

２ ２５のケースの場合（図２）、Ｅ１７ａは入力信号（Ｉｎ）の低値を示す零であり、Ｒ１５ａは零であり、Ｆ１６ａは１である。この場合、サンプリング回路出力Ｆ１６ａは高値（１）を示し、Ｅ１７ａは信号が遷移前に低いということを示す。したがって、立ち上がりエッジが識別され、この場合、立ち上がりエッジ（ｒ１５）に対して較正されたサンプリング回路の出力がＤ出力（「立ち上がりエッジ、Ｒを使用する」；Ｄ＝Ｒ）として選択される。３ ２６のケースの場合、Ｅ１７ａは入力信号（Ｉｎ）の低値を示す零であり、Ｒ１５ａは１であり、Ｆ１６ａは０である。この場合、１つのサンプリング回路出力Ｒ１５ａが高値（１）を示し、Ｅ１７ａは信号が遷移前に低いということを示す。したがって、立ち上がりエッジが識別され、この場合、立ち上がりエッジ（ｒ１５）に対して較正されたサンプリング回路の出力がＤ出力（「立ち上がりエッジ、Ｒを使用する」；Ｄ＝Ｒ）として選択される。４ ２７のケースの場合、Ｅ１７ａは入力信号（Ｉｎ）の低値を示す零であり、Ｒ１５ａは１であり、Ｆ１６ａは１である。この場合、両サンプリング回路出力Ｒ１５ａ、Ｆ１６ａが高値（１）を示し、Ｅ１７ａは信号が遷移前に低いということを示す。したがって、立ち上がりエッジが識別され、この場合、立ち上がりエッジ（ｒ１５）に対して較正されたサンプリング回路の出力がＤ出力（「立ち上がりエッジ、Ｒを使用する」；Ｄ＝Ｒ）として選択される。この場合、立ち下がりエッジ（ｆ１６）に対して較正されたサンプリング回路の出力を選択することも許容可能である。これは、結果がその場合同様に高値（１）であるからである。すなわち、図２には２つの立ち上がりエッジケース（すなわち２４と２７）が存在し、ここでは、両サンプリング回路が同じ出力（両方「０」又は両方「１」）を提供し、したがってこれらの出力のいずれかが正しい出力として信頼され得る。しかし、実施形態を単純化するために、４つのケース２４、２５、２６、２７すべてに対して立ち上がりエッジが精確なサンプリング回路出力を選択することが有利かもしれない。

５ ２８のケースの場合、Ｅ１７ａは入力信号（Ｉｎ）の高値を示す１であり、Ｒ１５ａは零であり、Ｆ１６ａは零である。この場合、両サンプリング回路はＲ１５ａを出力し、Ｆ１６ａは低値（零）を示し、Ｅ１７ａは信号が遷移前に高いということを示す。したがって、立ち下がりエッジが識別され、この場合、立ち下がりエッジ（ｆ１６）に対して較正されたサンプリング回路の出力がＤ出力（「立ち上がりエッジ、Ｆを使用する」；Ｄ＝Ｆ）として選択される。この場合、立ち上がりエッジ（ｆ１５）に対して較正されたサンプリング回路の出力を選択することも許容可能である。これは、結果がその場合同様に低い値（０）であるからである。すなわち、図２には２つの立ち下がりエッジケース（すなわち２８と３１）が存在し、ここでは、両サンプリング回路は同じ出力（両方「０」又は両方「１」）を提供し、したがってこれらの出力のいずれかが正しい出力として信頼され得る。しかし、実施形態を単純化するために、４つのケース２８、２９、３０、３１すべてに対して立ち下がりエッジが精確なサンプリング回路出力を選択することが有利かもしれない。

６ ２９のケースの場合、Ｅ１７ａは入力信号（Ｉｎ）の高値を示す１であり、Ｒ１５ａは零でありＦ１６ａは１である。この場合、１つのサンプリング回路出力Ｒ１５ａが低値（零）を示し、Ｅ１７ａは信号が遷移前に高いということを示す。したがって、立ち下がりエッジが識別され、この場合、立ち下がりエッジ（ｆ１６）に対して較正されたサンプリング回路の出力がＤ出力（「立ち下がりエッジ、Ｆを使用する」；Ｄ＝Ｆ）として選択される。７ ３０のケースの場合、Ｅ１７ａは入力信号（Ｉｎ）の高値を示し、Ｒ１５ａは１であり、Ｆ１６ａは零である。この場合、１つのサンプリング回路出力Ｆ１６ａが低値（零）を示し、Ｅ１７ａは信号が遷移前に高いということを示す。したがって、立ち下がりエッジが識別され、この場合、立ち下がりエッジ（ｆ１６）に対して較正されたサンプリング回路の出力がＤ出力（「立ち下がりエッジ、Ｆを使用する」；Ｄ＝Ｆ）として選択される。

８ ３１のケースの場合、Ｅ１７ａは入力信号（Ｉｎ）の高値を示し、Ｒ１５ａは１であり、Ｆ１６ａは１である。この場合、両サンプリング回路出力Ｒ１５ａ、Ｆ１６ａが高値（１）を示し、Ｅ１７ａは信号が高いということを示す。したがって、いかなる遷移も検出されなく、信号エッジは上昇も下降もしていない。この場合、立ち上がり又は立ち下がりにより引き起こされるいかなる追加スキューも存在しない。したがって、比較器回路の出力（Ｄ）は出力Ｒ１５ａ又はＦ１６ａのいずれかであり得る。

したがって、図２と図３は、出力Ｅがそれぞれ０又は１である場合に、本明細書で述べる回路構成がどのようにしてＲ又はＦの選択によりデスキュー出力を生成するかを示す。選択回路構成は例えばマルチプレクサ（ＭＵＸ）を使用して実現され得る。このようなマルチプレクサ３６を組み込む比較器回路３５の実施形態を図４に示す。図４の実施形態では、３つのサンプリング回路３８、３９、４９とｒ遅延３７とｆ遅延４３とが存在する。これらの回路素子は、図１に関して上に述べたそれらの相当物と構造的及び機能的に同一である。マルチプレクサ３６は、ｒ３８、ｆ３９及びｅ４０の出力を受信する。ｅ４０の出力は、マルチプレクサ３６の選択線へ印加され、したがって出力としてｒ３８の出力又はｆ３９の出力のいずれかを選択するために使用される。出力選択は図３の状況下の図２の表に従って実施される。

マルチプレクサの使用は実施有利性を有し得るが、ｒ１５及びｆ１６出力の単独出力への選択に影響を与えるための他の回路構成が使用され得る。図２における８列のうちの任意のものに対し、図２内のＲ及びＦ列内のブロック１Ｒ、１Ｆ、２Ｒ、３Ｒ、４Ｒ、４Ｆ、５Ｒ、５Ｆ、６Ｆ、７Ｆ、８Ｒ、８Ｒ内のｒ１５及びｆ１６からの出力だけを選択するいかなる適切な回路構成も機能的に適切である。ここで、数はケース（番号）を指し、文字は、表の立ち上がり（Ｒ）列からのものであるか表の立ち下がり（Ｆ）列からのものであるかを指す。例えば、回路は、「Ｄ」（真）出力となる「Ｒ」列出力を常に選ぶ。但し、ケース２９及び３０を除く、ここでは回路は「Ｆ」列出力を選び機能的な精確性要件を満たす。

図４はまた、それらの最小遅延設定においてですらストローブの位置をｒ及びｆ遅延より早くするためにストローブ４０内に組み込まれた遅延４１、４２（基本遅延を有する）を示す。この例では、遅延４１、４２はそれぞれの遅延ＡとＢに固定される。一例では、遅延Ａ及びＢは、正しい動作を保証する値に固定される、又は、回路のタイミングマージンを改善するように調整可能である。したがって、遅延４１、４２の一方又は両方は任意の適正値に固定されてもよいしプログラム可能であってもよい。

いくつかの実施形態では、立ち上がり及び立ち下がりエッジ遅延値は全く異なってもよい（いくつかの例では、ストローブ、Ｓｉｎ、時間分離の１０％程も）。したがって、遅延４１、４２は、入力ストローブ信号Ｓｉｎに対する出力データの適切な再クロッキングを可能にするように選択され得る。具体的には、図４において、サンプリング回路出力データエッジ（フリップフロップ出力Ｑにおける）がローカルクロック（又はストローブ）領域（Ｓｉｎグローバルストローブ領域とは異なる）に対して定義されるので、データを入力クロックＳｉｎとの固定関係（例えば立ち上がり及び立ち下がり遅延設定と無関係な）にするために再クロックが使用され得る。この実施形態では、再クロッキングを行うために再クロックフリップフロップ４４が使用されるが、他のタイプの回路構成が使用され得る。再クロックフリップフロップ４４は、そのＤ入力においてマルチプレクサ３６の出力を受信し、Ｓｉｎの遅延バージョン（Ｓｑ）によりクロッキングされ（ｃｌｏｃｋｅｄ）これによりデータＤｑ（グローバルストローブ領域Ｓｉｎに従ってクロッキングされる）を出力する。

図５は、立ち上がり及び立ち下がりサンプリングストローブ（Ｒ、Ｆ）に対する早期（ｅａｒｌｙ）サンプリングストローブ（Ｅ）の時間的配置を示す。早期サンプリングストローブが余りに大きく遅延されれば、早期サンプリング回路（例えばｅ１７、ｅ４０）は立ち上がり及び立ち下がりサンプリング回路に対して先ではなく後にサンプリングする。その結果、Ｅ出力は零よりむしろ１となり、出力Ｄに対して誤った判断に繋がるであろう。早期サンプリングストローブが余りに小さく遅延されれば、大きな立ち上がり及び立ち下がり遅延設定（図６に示すよう）に対して、全入力データアップ−ダウン（又はダウン−アップ）遷移対３６は、早期サンプリング回路のサンプリング時間と立ち上がり及び立ち下がりサンプリング回路サンプリング時間との間に嵌り得る。その結果、不適切な出力（Ｄ）が再び選択される。一般的に、図５と図６に示す状況の両方が回避又はそうでなければ軽減され得るように十分なマージンが早期サンプリングストローブを配置するために残されるべきである。

いくつかの実施形態では、立ち上がり及び立ち下がりエッジを検出するために早期サンプリングを行う代わりに、後期（ｌａｔｅ）サンプリング（又は「ｌ」サンプリング）が使用され得る。すなわち、立ち上がり又は立ち下がりエッジ前にサンプリングするのではなく、サンプリングは立ち上がり又は立ち下がりエッジ後に行われ得る。当該サンプリングの結果は、前のエッジが立ち上がり又は立ち下がりエッジであったかどうかを判断するために使用され得、立ち上がりエッジの精確なサンプリングに対して較正された第１のサンプリング回路の出力又は立ち下がりエッジの精確なサンプリングに対して較正された第２のサンプリング回路の出力を比較器回路の出力として使用すべきかどうかを選択するために使用され得る。例えば、信号が高いということを第１又は第２サンプリング回路が示し、かつ信号が遷移に続いて低いということを後期サンプリング回路が示せば、信号エッジは下降中であると判断され、この場合、第２のサンプリング回路出力が比較器回路出力としての使用のために選択される。別の例では、信号が低いということを第１又は第２サンプリング回路が示し、かつ信号が遷移に続いて高いということを後期サンプリング回路が示せば、信号エッジは上昇中であると判断され、この場合、第１のサンプリング回路出力が比較器回路出力としての使用のために選択される。このタイプの実施形態は、サンプリングがｒ３８及びｆ３９により行われるサンプリング後に発生するように追加遅延がｅ４０のストローブ内にプログラムされ得ることを除いて図４と同じ回路構成を使用し得る。また、マルチプレクサ３６のセンスが切り替えられ得る。

いくつかの実施形態では、図１と図４の回路構成は４つのサンプリング回路（後期サンプリング回路と早期サンプリング回路の両方）を含み得る。後期及び早期サンプリング回路の出力は、立ち上がり又は立ち下がり信号エッジを識別するために、したがって比較器回路の出力として出力Ｒ１５ａを選択すべきか又はＦ１６ａを選択すべきかを判断するために論理的に組み合わせられ得る又はそうでなければ処理され得る。

本明細書で述べる比較器回路は任意の適切な回路構成内で使用され得る。例えば、比較器回路は零交差検出に使用され得る。零交差検出は、信号が既知閾値を横切るかどうかを、又は差動信号の場合は信号がいつその補数を横切るかを判断することを含む。図７を参照すると、本明細書で述べる比較器回路（例えば比較器回路４５）は、入力信号４６をオーバーサンプルし得、これによりその出力信号として入力信号４６の再構築バージョン４７を提供する。１つ又は複数の比較器を含み得る検出回路４８は、零交差を識別するために出力信号と適切な閾値とを比較し得る。

本明細書で述べる比較器回路は、試験回路構成内（例えば受信された試験データをサンプリングするピンエレクトロニクス（ＰＥ）内）で使用され得る。この点に関し、製造者は装置を製造の様々な段階において試験し得る。例示的製造工程では、集積回路が単一シリコンウェーハ上で大量に製作される。ウエハはダイと呼ばれる個々の集積回路へ切断される。各ダイはフレーム内に装填され、フレームから延びるリードへダイを接続するためにボンディングワイアが取り付けられる。次に、装填されたフレームは、完成品を製造するためにプラスチック又は別のパッケージ材料内に封入される。

製造者は、故障部品を製造プロセス内でできるだけ早く検出し廃棄する経済的インセンティブを有する。したがって、多くの製造者は、ウエハがダイに切断される前にウェーハレベルで集積回路を試験する。欠陥のある回路はマーキングされ、通常はパッケージング前に廃棄され、したがって欠陥のあるダイをパッケージ化する費用を節約する。最終検査として、多くの製造者は、出荷される前に各完成品を試験する。このような工程は、ベアダイを越える追加費用が加わったパッケージ内の部品を試験する。したがって、精確な試験結果を有することで、貴重な部品を廃棄する必要性を減らす。

大量の部品を試験するために、製造者は通常、自動試験装置（ＡＴＥ：ａｕｔｏｍａｔｉｃ ｔｅｓｔ ｅｑｕｉｐｍｅｎｔ）（「テスター」とも呼ばれる）を使用する。試験プログラムセット（ＴＰＳ：ｔｅｓｔ ｐｒｏｇｒａｍ ｓｅｔ）内の命令に応じて、ＡＴＥは、被試験装置（ＤＵＴ：ｄｅｖｉｃｅ ｕｎｄｅｒ ｔｅｓｔ）へ印加される入力信号を自動的に生成し、その出力信号を監視する。ＡＴＥは、ＤＵＴに欠陥があるかどうかを判断するために出力信号と予想応答とを比較する。ＡＴＥは通常、コンピュータシステムと、試験機器又は当該機能を有する単一装置とを含む。いくつかのケースでは、試験機器はＤＵＴへ電力を供給する。

図８を参照すると、半導体装置などのＤＵＴ５８を試験するための例示的ＡＴＥシステム５０はテスター（又は「試験機器」）５２を含む。テスター５２は、それぞれが図１と図２の回路構成を含み得る多くのチャネル又はその変形形態を含み得る。テスター５２を制御するために、システム５０は、ハードワイヤ接続５６上でテスター５２とインターフェースするコンピュータシステム５４を含む。例示的動作では、コンピュータシステム５４は、ＤＵＴ５８を試験するためのルーチンの実行及び機能を開始するためにテスター５２へ命令を送信する。このような実行試験ルーチンは、ＤＵＴ５８に対する試験信号の生成及び送信を開始し、ＤＵＴから応答を収集し得る。様々な種類のＤＵＴがシステム５０により試験され得る。例えば、ＤＵＴは、集積回路（ＩＣ）チップ（例えばメモリチップ、マイクロプロセッサ、アナログディジタル変換器、Ｄ−Ａ変換器など）又は他の装置などの半導体装置であり得る。

試験信号を提供しＤＵＴから応答を収集するために、テスター５２はＤＵＴ５８の内部回路へのインターフェースへ接続される。例えば、ＤＵＴは、ＤＵＴとテスターとの電気的接続へのンターフェースを含み得るテスター内のソケット内に挿入され得る。導体６０（例えば１つ又は複数の導電性経路）がインターフェースへ接続され、試験信号（例えば、スイッチング又はＤＣテスト信号など）をＤＵＴ５８の内部回路へ配送するために使用される。導体６０はまた、テスター５２により提供される試験信号に応答して信号を感知する。例えば、電圧信号又は電流信号が、試験信号に応答してピン６２において感知され、解析のために導体６０上でテスター５２へ送信され得る。このような単一ポート試験はまた、ＤＵＴ５８内に含まれる他のピンに対して行われ得る。例えば、テスター５２は、試験信号を他のピンへ提供し、（提供信号を配送する）導体上で後方へ反射された関連信号を収集し得る。反射信号を収集することにより、ピンの入力インピーダンスが他の信号ポート試験量と共に特徴付けられ得る。他の試験シナリオでは、ディジタル値をＤＵＴ５８上に格納するためにディジタル信号が導体６０上でピン６２へ送信され得る。格納されると、ＤＵＴ５８は、格納されたディジタル値を導体６０上で取り出しテスター５２へ送信するためにアクセスされ得る。次に、取り出されたディジタル値は、適正値がＤＵＴ５８上に格納されていたかどうかを判断するために識別され得る。

単一ポート測定を行うと共に、２ポート又はマルチポート試験がまたテスター５２により行われ得る。例えば、試験信号が導体６０上でピン６２内に注入され得、応答信号がＤＵＴ５８の１つ又は複数の他のピンから収集され得る。この応答信号は、利得応答、位相特性及び他のスループット測定量などの量を判断するためにテスター５２へ提供され得る。

また図９を参照すると、ＤＵＴ（又は複数のＤＵＴ）の複数のコネクタピンから試験信号を送信し収集するために、テスター５２は無数のピンと通信することができるインターフェースカード６４を含む。例えば、インターフェースカード６４は試験信号を例えば３２、６４、又は５２８ピンへ送信し対応応答を収集し得る。ピンへの各通信リンクは図２に示すようなチャネルに対応する。試験信号を多くのチャネルへ提供することにより、試験時間は、複数の試験が同時に行われ得るので低減される。インターフェースカード上に多くのチャネルを有すると共に、複数のインターフェースカードをテスター５２内に含むことにより、チャネルの全体数は増加し、これにより試験時間をさらに低減する。この例では、複数のインターフェースカードがテスター５２を占め得るということを実証するために２つの追加インターフェースカード６６、６８が示される。

各インターフェースカードは、特定試験機能を行うための１つ又は複数の専用集積回路（ＩＣ）チップ（例えば特定用途向け集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ））を含む。例えば、インターフェースカード６４はピンエレクトロニクス（ＰＥ）試験を行うためのＩＣチップ７０を含む。具体的には、ＩＣチップ７０は、ＰＥ試験を行うための回路構成を含むＰＥステージ７４を有する。加えて、インターフェースカード６６、６８はそれぞれ、ＰＥ回路構成を含むＩＣチップ７６、７８を含む。通常、ＰＥ試験は、スイッチング試験信号（又はディジタル波形）をＤＵＴ（例えばＤＵＴ５８）へ送信する工程とＤＵＴの性能をさらに特徴付けるために応答を収集する工程とを含む。本明細書で述べるタイプの１つ又は複数の比較器は本明細書に記載のように、応答を表す信号をサンプリングするために使用され得る。例えば、ＩＣチップ７０は、ＤＵＴ上の格納のために２進値のベクターを表すスイッチング試験信号を送信し得る（ＤＵＴへ）。これらの２進値が格納されると、ＤＵＴは信号をＰＥへ送信し得、ＰＥは正しい２進値が格納されたかどうかを判断するためにこれらの信号を使用し得る。ディジタル信号は通常、突然の電圧遷移を含むので、ＩＣチップ７０上のＰＥステージ７４内の回路構成は、他の試験回路構成（例えばパラメトリック測定ユニット（ＰＭＵ：ｐａｒａｍｅｔｒｉｃ ｍｅａｓｕｒｅｍｅｎｔ ｕｎｉｔ）回路構成（図示しない））と比較して比較的高速度で動作する。ＰＥ試験はまた、ジッタを試験信号へ加へる工程と、ジッタの存在下でＤＵＴ動作を観測する工程とを含み得る。

この例示的実施形態では、インターフェースカード６４からＤＵＴ５８へ試験信号を通すために、１つ又は複数の導電トレース８０が、信号のインターフェースボード６４への授受を可能にするインターフェースボードコネクタ８２へＩＣチップ７０を接続する。インターフェースボードコネクタ８２はまた、信号のテスター５２に対する授受を可能にするインターフェイスコネクタ８６へ接続される１つ又は複数の導体８４へ接続される。この例では、導体６０は、テスター５２とＤＵＴ５８のピン間の双方向信号通路用インターフェイスコネクタ８６へ接続される。いくつかの実施形態では、インターフェース装置が、１つ又は複数の導体をテスター５２からＤＵＴへ接続するために使用され得る。例えば、ＤＵＴ（例えばＤＵＴ５８）は各ＤＵＴピンへのアクセスを提供するデバイスインターフェースボード（ＤＩＢ）上に搭載され得る。このような配置では、導体６０は、試験信号をＤＵＴの適切なピン（例えばピン６２）上に配置するためのＤＩＢへ接続され得る。

いくつかの実施形態では、導電トレース８０と導体８４はそれぞれ、ＩＣチップ７０と信号を配送及び収集するためのインターフェースボード６４とを接続する。ＩＣチップ７０（ＩＣチップ７６、７８と共に）は、それぞれが（例えばＤＩＢを介し）信号をＤＵＴへ提供しＤＵＴから収集するための複数（例えば８、１６など）の導電トレース及び対応導体と接続される複数のピンを有し得る。加えて、いくつかの実施形態では、テスター５２は、インターフェースカード６４、６６、６８により提供されるチャネルを１つ又は複数の被試験装置へインターフェースするための２つ以上のＤＩＢへ接続し得る。

インターフェースカード６４、６６、６８とテスター５２とにより行われる試験を開始及び制御するために、ＰＥ制御回路構成９０が、試験信号を生成しＤＵＴ応答を解析するための試験パラメータ（例えば試験信号電圧レベル、試験信号電流レベル、ディジタル値など）を提供する。ＰＥ制御回路構成は１つ又は複数の処理装置を使用して実現され得る。処理装置の例としては限定するものではないが、マイクロプロセッサ、マイクロコントローラ、プログラマブルロジック（例えばフィールドプログラマブルゲートアレイ）、及び／又はこれらの組み合わせが挙げられる。テスター５２はまた、テスター５２により実行される操作をコンピュータシステム５４が制御できるようにし、またデータ（例えば試験パラメータ、ＤＵＴ応答など）がテスター５２とコンピュータシステム５４間を通れるようにするコンピュータインターフェース９２を含む。

本明細書は「試験」と「試験システム」に関係する実施例について述べたが、本明細書で述べた装置と方法は任意の適切なシステムにおいて使用され得、本明細書で述べた試験システム又は例示的試験システムに限定されない。

本明細書で述べるように行われる試験は、ハードウェアを使用することにより又はハードウェアとソフトウェアの組み合わせを使用することにより実施され得る。例えば、本明細書で述べるような試験システムは、様々な点に位置する様々なコントローラ及び／又は処理装置を含み得る。中央コンピュータが、様々なコントローラ又は処理装置間の動作を調整し得る。中央コンピュータ、コントローラ、処理装置は、試験と較正の制御及び調整を行うために様々なソフトウェアルーチンを実行し得る。

試験は、１つ又は複数のコンピュータプログラム製品（例えば、実行のために又は１つ又は複数のデータ処理装置（例えば、プログラム可能プロセッサ、コンピュータ、複数のコンピュータ及び／又はプログラマブルロジック部品）の動作を制御するために、１つ又は複数の非一時的機械可読媒体など１つ又は複数の情報キャリア内に明確に具現化された１つ又は複数のコンピュータプログラム）を使用することにより少なくとも部分的に制御され得る。

コンピュータプログラムは、コンパイル型又はインタープリタ型言語を含み任意の様式のプログラミング言語で書かれ得、任意の様式（スタンドアロンプログラムとして又はモジュールとして、コンポーネント、サブルーチン、又はコンピュータ環境の使用に好適な他のユニットを含む）で配備され得る。コンピュータプログラムは、１つのサイトにおいて１つのコンピュータ又は複数のコンピュータ上で実行されるように配備され得る、又は複数のサイトにわたって分散されネットワークにより相互接続さるように配備され得る。

試験及び較正のすべて又は一部を実施することに伴う行為は、本明細書で述べる機能を行うために１つ又は複数のコンピュータプログラムを実行する１つ又は複数のプログラム可能プロセッサにより行われ得る。試験及び較正のすべて又は一部は、専用論理回路、例えばＦＰＧＡ（フィールドプログラマブルゲートアレイ：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）及び／又はＡＳＩＣ（特定用途向け集積回路：ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）を使用することにより実施され得る。

コンピュータプログラムの実行に好適なプロセッサは、一例として、汎用及び専用マイクロプロセッサと、任意のタイプのデジタルコンピュータからなる一つ又は複数のプロセッサとの両方を含む。通常、プロセッサは、読み取り専用記憶領域又はランダムアクセス記憶領域から又はその両方から命令とデータを受信する。コンピュータ（サーバを含む）の要素としては、命令を実行するための１つ又は複数のプロセッサと、命令とデータを格納するための一つ又は複数の記憶領域装置とが挙げられる。通常、コンピュータはまた、データを格納するためのＰＣＢ群など１つ又は複数の機械可読記憶媒体（例えば、磁気、光磁気ディスク、又は光ディスクなど）を含むことになる、又はそれらからデータを受信する又はそれらへデータを送信する又はその両方を行うように作動可能に結合されることになる。コンピュータプログラム命令とデータを具現化するのに好適な機械可読記憶媒体は、一例として半導体記憶領域装置、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュ記憶領域；磁気ディスク、例えば内蔵ハードディスク又は取り外し可能ディスク；光磁気ディスク；ＣＤ−ＲＯＭ及びＤＶＤ−ＲＯＭディスクを含むすべての様式の不揮発性記憶領域を含む。

本明細書で使用されるような任意の「電気的接続」は、直接的物理的接続又は介在部品を含む接続であるが、それにもかかわらず電気信号が接続部品間で流れるようにする接続を意味し得る。本明細書で述べる電気回路に関わる任意の「接続」は、別途記載のないかぎり、電気的接続であるが、用語「電気的」が「接続」を修正するために使用されるかどうかにかかわらず必ずしも直接的物理的接続ではない。

本明細書で述べる異なる実施形態の要素は、上に具体的に記載されない他の実施形態を形成するために組み合わせられ得る。要素は、それらの動作に悪影響を与えることなく、本明細書で述べた構造から省かれ得る。さらに、様々な要素は、本明細書で述べた機能を行うために１つ又は複数の個々の要素に組み合わせられ得る。

Claims (21)

1. 回路構成であって、
   回路構成入力部と、
   回路構成出力部と、
   前記回路構成入力部と前記回路構成出力部との間に接続された第１サンプリング回路と、
   前記回路構成入力部と前記回路構成出力部との間に接続された第２サンプリング回路と、
   前記回路構成入力部と前記回路構成出力部との間に接続された第３サンプリング回路と
   を含み、
   前記第１サンプリング回路は、第１フリップフロップを含み、
   前記第１フリップフロップは、第１クロック入力部、第１データ入力部、及び第１出力部を含み、
   前記第１サンプリング回路は、前記第１クロック入力部で受信した第１クロック信号に基づき動作し、前記第１データ入力部で前記回路構成入力部からのデータを受信し、前記データをサンプリングして前記第１出力部で第１サンプルデータを生成するように構成され、
   前記第１クロック信号は、前記データの立ち上がりエッジにおける第１時間誤差を補償するように較正され、
   前記第１クロック信号は、第３クロック信号が第１の量だけ遅延されることに基づき、
   前記第２サンプリング回路は、第２フリップフロップを含み、
   前記第２フリップフロップは、第２クロック入力部、第２データ入力部、及び第２出力部を含み、
   前記第２サンプリング回路は、前記第２クロック入力部で受信した第２クロック信号に基づき動作し、前記第２データ入力部で前記回路構成入力部からのデータを受信し、前記データをサンプリングして前記第２出力部で第２サンプルデータを生成するように構成され、
   前記第２クロック信号は、前記データの立ち下がりエッジにおける第２時間誤差を補償するように較正され、
   前記第２クロック信号は、前記第３クロック信号が第２の量だけ遅延されることに基づき、
   前記第３サンプリング回路は、第３フリップフロップを含み、
   前記第３フリップフロップは、第３クロック入力部、第３データ入力部、及び第３出力部を含み、
   前記第３サンプリング回路は、前記第３データ入力部で前記回路構成入力部から受信したデータを受信し、前記第３クロック入力部で前記第３クロック信号を受信し、前記第３クロック信号に基づき前記データをサンプリングして前記第３出力部で第３サンプルデータを生成し、前記第３サンプルデータに基づいて前記回路構成の出力を前記第１サンプルデータ又は前記第２サンプルデータのいずれかとなるように制御する、回路構成。
2. 前記第３クロック信号を受信し、前記第３クロック信号を前記第１の量だけ遅延して前記第１クロック信号を生成する第１遅延素子と、
   前記第３クロック信号を受信し、前記第３クロック信号を前記第２の量だけ遅延して前記第２クロック信号を生成する第２遅延素子と
   をさらに含む、請求項１の回路構成。
3. 前記第１の量は前記第２の量とは無関係でありかつ異なる、請求項２の回路構成。
4. 前記第１の量は前記第１時間誤差に基づき、前記第２の量は前記第２時間誤差に基づく、請求項２の回路構成。
5. 選択回路をさらに含み、
   前記選択回路は、前記第３サンプルデータを受信して前記第１サンプルデータ又は前記第２サンプルデータのいずれかを選択するように構成される、請求項１の回路構成。
6. 前記選択回路は、前記第３サンプルデータにより制御されるマルチプレクサを含む、請求項５の回路構成。
7. 前記第３サンプリング回路は、前記第１サンプリング回路又は前記第２サンプリング回路の少なくとも一方により行われるサンプリングの前に前記データをサンプリングするように構成される、請求項１の回路構成。
8. 前記第３サンプリング回路は、前記第１サンプリング回路又は前記第２サンプリング回路の少なくとも一方により行われるサンプリングの後に前記データをサンプリングするように構成される、請求項１の回路構成。
9. 前記第３サンプリング回路は、前記第１サンプリング回路又は前記第２サンプリング回路の少なくとも一方により行われるサンプリングの前及び後に前記データをサンプリングするように構成される、請求項１の回路構成。
10. 前記回路構成の出力及び第４クロック信号を受信する第４サンプリング回路と、
    前記第３クロック信号に基づき前記第４クロック信号を生成する１つ又は複数の遅延素子と
    をさらに含み、
    前記１つ又は複数の遅延素子は、前記第４クロック信号を生成するべく前記第３クロック信号に遅延を導入し、
    前記遅延は、前記出力が有効な信号レベルを有するときに前記出力をサンプリングするように前記第４クロック信号が前記第４サンプリング回路を制御することを保証するためのものである、請求項１の回路構成。
11. 前記１つ又は複数の遅延素子の遅延は固定である、請求項１０の回路構成。
12. 前記１つ又は複数の遅延素子の遅延はプログラム可能である、請求項１０の回路構成。
13. 前記データが低状態である場合、前記第３サンプリング回路は、前記回路構成の出力が前記第１サンプルデータとなるように制御するべく構成され、
    前記データが高状態である場合、前記第３サンプリング回路は、前記回路構成の出力が前記第２サンプルデータとなるように制御するべく構成される、請求項１の回路構成。
14. 前記第１時間誤差は前記データの立ち上がりエッジに関連付けられたスキューを含み、
    前記第２時間誤差は前記データの立ち下がりエッジに関連付けられたスキューを含む、請求項１の回路構成。
15. 閾値を横切るデータを検出する回路であって、
    第１周波数でデータを提供するように構成された入力回路と、
    第２周波数でデータクロック信号を提供するように構成されたクロック回路であって、前記第２周波数は前記第１周波数と異なる、クロック回路と、
    サンプリング回路構成であって、前記サンプリング回路構成においてサンプルデータを生成するために前記データクロック信号に基づき前記データをサンプリングするように構成されたサンプリング回路構成と、
    前記サンプルデータが前記閾値を横切ったことを検出し、それに応じて、出力データを提供するように構成された検出回路と
    を含み、
    前記サンプリング回路構成は、前記入力回路と前記検出回路との間に接続されて第１サンプリング回路、第２サンプリング回路、及び第３サンプリング回路を含み、
    前記第１サンプリング回路は、第１フリップフロップを含み、
    前記第１フリップフロップは、第１クロック入力部、第１データ入力部、及び第１出力部を含み、
    前記第１サンプリング回路は、前記第１クロック入力部で受信した第１クロック信号に基づき動作し、前記第１データ入力部で前記入力回路からのデータを受信し、前記データをサンプリングして前記第１出力部で第１サンプルデータを生成するように構成され、
    前記第１クロック信号は前記データの立ち上がりエッジにおける第１時間誤差を補償するように較正され、
    前記第１クロック信号は、前記データクロック信号が第１の量だけ遅延されることに基づき、
    前記第２サンプリング回路は、第２フリップフロップを含み、
    前記第２フリップフロップは、第２クロック入力部、第２データ入力部、及び第２出力部を含み、
    前記第２サンプリング回路は、前記第２クロック入力部で受信した第２クロック信号に基づき動作し、前記第２データ入力部で前記入力回路からのデータを受信し、前記データをサンプリングして前記第２出力部で第２サンプルデータを生成するように構成され、
    前記第２クロック信号は前記データの立ち下がりエッジにおける第２時間誤差を補償するように較正され、
    前記第２クロック信号は、前記データクロック信号が第２の量だけ遅延されることに基づき、
    前記第３サンプリング回路は、第３フリップフロップを含み、
    前記第３フリップフロップは、第３クロック入力部、第３データ入力部、及び第３出力部を含み、
    前記第３サンプリング回路は、前記第３データ入力部で前記入力回路からのデータを受信し、前記第３クロック入力部で前記データクロック信号を受信し、前記データクロック信号に基づき前記データをサンプリングして前記第３出力部で第３サンプルデータを生成し、前記第３サンプルデータに基づいて前記サンプリング回路構成の出力を前記第１サンプルデータ又は前記第２サンプルデータのいずれかとなるように制御する、回路。
16. 前記閾値は零交差閾値を含む、請求項１５の回路。
17. 前記データは差動信号の一部であり、
    前記閾値は互いに交差する前記差動信号を含む信号を含む、請求項１５の回路。
18. 前記サンプリング回路構成は、
    前記データクロック信号を受信し、前記データクロック信号を前記第１の量だけ遅延して前記第１クロック信号を生成する第１遅延素子と、
    前記データクロック信号を受信し、前記データクロック信号を前記第２の量だけ遅延して前記第２クロック信号を生成する第２遅延素子と
    を含む、請求項１５の回路。
19. 前記第１の量は前記第２の量とは無関係でありかつ異なる、請求項１８の回路。
20. 前記第１の量は前記第１時間誤差に基づき、
    前記第２の量は前記第２時間誤差に基づく、請求項１８の回路。
21. 前記サンプリング回路構成は、
    前記第３サンプルデータを受信して前記第１サンプルデータ又は前記第２サンプルデータを使用するように構成される選択回路を含む、請求項１５の回路。

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