KR102632401B1 - 신호 타이밍 조정 - Google Patents

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Abstract

신호에서 상승 하강 스큐를 조정하는 예시적인 회로는: 제1 래치 입력, 제2 래치 입력 및 래치 출력을 구비하는 래치로서, 상기 제1 래치 입력 및 상기 제2 래치 입력의 각각은 신호의 상승 에지 버전에 응답하여 상기 래치 출력에서 미리 정의된 논리 레벨을 제공하는 상기 래치; 제1 지연을 구성하도록 제어될 수 있고, 상기 제1 래치 입력에 전기적으로 연결되고 상기 신호의 제1 버전에서 스큐의 상승 부분을 조정하기 위한 제1 지연 회로; 및 제2 지연을 구성하도록 제어될 수 있고, 상기 제2 래치 입력에 전기적으로 연결되고 상기 신호의 제2 버전에서 상기 스큐의 하강 부분을 조정하기 위한 제2 지연 회로;를 포함한다.

Description

신호 타이밍 조정
본 명세서는 일반적으로, 예를 들어 신호의 스큐(skew)를 감소시키기 위해 신호 타이밍을 조정하는데 사용 가능한 회로에 관한 것이다.
일부 문맥에서, 스큐는 신호의 예상 타이밍과 신호의 실제 타이밍 사이의 차이를 지칭한다. 상승 에지 스큐는 신호의 상승 에지 지연으로 인한 신호 펄스의 왜곡이고; 하강 에지 스큐는 신호의 하강 에지 지연으로 인한 신호 펄스의 왜곡이며; RFS(상승/하강 스큐)는 신호의 상승 에지와 신호의 하강 에지 모두에서 지연으로 인한 신호 펄스의 왜곡이다.
본 발명에 따르면, 신호의 타이밍을 조정하기위한 회로의 예가 설명된다.
신호에서 상승 하강 스큐를 조정하는 예시적인 회로는 제1 래치 입력, 제2 래치 입력 및 래치 출력을 구비하는 래치로서, 상기 제1 래치 입력 및 상기 제2 래치 입력의 각각은 상기 래치 출력에서 미리 정의된 논리 레벨을 제공하기 위해 신호의 상승 에지 버전에 응답하는 상기 래치; 제1 지연을 구성하도록 제어 가능하고, 상기 제1 래치 입력에 전기적으로 연결되고 상기 신호의 제1 버전에서 스큐의 상승 부분을 조정하는 상기 제1 지연 회로; 및 제2 지연을 구성하도록 제어 가능하고, 상기 제2 래치 입력에 전기적으로 연결되고 상기 신호의 제2 버전에서 상기 스큐의 하강 부분을 조정하는 제2 지연회로;를 포함한다. 상기 예시적인 회로는 다음 중 하나 이상을 단독으로 또는 조합하여 포함할 수 있다.
상기 래치는 SR(세트-리셋(set-reset)) 래치를 포함할 수 있다. 상기 래치는 SR 래치를 포함할 수 있으며, 여기서 상기 래치의 출력은 상기 래치에 대한 최신의 어썰트된 입력을 따른다. 상기 제1 래치 입력은 세트 입력일 수 있고, 상기 제2 래치 입력은 리셋 입력이다. 상기 래치의 출력은 상기 세트 입력과 상기 리셋 입력이 오버랩될 경우 상기 래치에 대한 최신의 어썰트된 입력을 따를 수 있다. 상기 제1 지연 및 상기 제2 지연은 독립적으로 구성 가능할 수 있다. 상기 신호의 상기 제1 버전은 상기 신호의 비 반전 버전일 수 있고, 상기 신호의 상기 제2 버전은 상기 신호의 반전 버전일 수 있다.
상기 예시적인 회로는: 상기 제1 지연 회로를 구비하는 제1 회로 경로; 및 상기 제2 지연 회로를 구비하는 제2 회로 경로;를 포함하고, 상기 제1 회로 경로 및 상기 제2 회로 경로는 공통 노드에 연결되고, 상기 공통 노드는 상기 신호를 수신하도록 구성된다. 상기 제1 지연 회로는 제1 회로 입력을 포함할 수 있고 상기 제2 지연 회로는 제2 회로 입력을 포함할 수 있고, 상기 제2 회로 경로는 상기 공통 노드와 상기 제2 회로 입력 사이에 전기적으로 연결된 인버터 회로를 포함한다. 상기 신호의 제1 버전은 상기 신호의 비 반전 버전일 수 있고, 상기 신호의 제2 버전은 입력 신호의 반전 버전일 수 있으며, 상기 신호의 반전 버전은 상기 인버터 회로를 통한 상기 신호의 통과에 의해 생성된다. 상기 제1 지연 회로는 제1 회로 입력을 포함할 수 있고 상기 제2 지연 회로는 제2 회로 입력을 포함할 수 있고, 상기 제1 회로 입력 및 상기 제2 회로 입력은 상기 공통 노드에 전기적으로 연결되고 상기 신호의 제1 버전이 상기 신호의 비 반전 버전을 포함하고, 상기 신호의 제2 버전은 상기 신호의 반전 버전을 포함하도록 구성된다. 상기 제1 회로 입력 및 상기 제2 회로 입력은 각각 상기 신호에 기초한 차동 신호를 수신하도록 구성될 수 있다.
상기 제1 지연은 상기 제2 지연과 상이할 수 있으며, 상기 제1 지연은 상기 신호의 상기 제1 버전의 신호 펄스의 제1 에지의 타이밍을 조정하고, 상기 제2 지연은 상기 신호의 상기 제2 버전의 신호 펄스의 제2 에지의 타이밍을 조정한다. 상기 제1 에지의 상기 타이밍을 조정하는 것은 상기 제1 에지에 상기 제1 지연을 추가하는 단계를 포함할 수 있고, 상기 제2 에지의 상기 타이밍을 조정하는 것은 상기 제2 에지에 상기 제2 지연을 추가하는 것을 포함할 수 있다. 상기 래치는 래치 출력에서 미리 정의된 논리 레벨이 상기 제1 래치 입력 또는 제2 래치 입력에 대한 최신의 어썰트된 입력을 따르도록 구성될 수 있다. 상기 최신의 어썰트된 입력은 상기 신호의 상기 상승 에지를 포함할 수 있다.
신호에서 상승 하강 스큐를 조정하는 예시적인 방법은, 제1 지연 신호를 생성하기 위해 제1 스큐에 기초하여 신호의 제1 버전의 제1 지연을 제어하는 단계; 제2 지연 신호를 생성하기 위해 제2 스큐에 기초하여 상기 신호의 제2 버전의 제2 지연을 제어하는 단계; 및 시간적으로 조정되는 하나 이상의 특징을 갖는 출력 신호를 생성하기 위해 상기 제1 지연 신호 및 상기 제2 지연 신호를 이용하는 단계;를 포함한다. 예시적인 방법은 다음 중 하나 이상을 단독으로 또는 조합하여 포함할 수 있다.
상기 하나 이상의 특징은 상기 신호에서 펄스의 상승 에지 및 상기 펄스의 하강 에지를 포함할 수 있다. 상기 출력 신호에서, 상기 상승 에지는 상기 제1 지연만큼 앞으로 이동될 수 있고 상기 하강 에지는 상기 제2 지연만큼 앞으로 이동될 수 있다. 상기 제1 스큐는 상기 신호의 상승 에지와 관련될 수 있고 상기 제2 스큐는 상기 신호의 하강 에지와 연관될 수 있으며, 상기 제1 스큐 및 상기 제2 스큐는 상기 신호가 기초하는 원래 신호의 펄스 폭에 대한 상기 신호의 펄스 폭에 영향을 미친다. 상기 출력 신호의 하나 이상의 특징은 상기 출력 신호의 상승 에지 및 상기 출력 신호의 하강 에지가 상기 원래 신호의 상기 펄스 폭에 대응하는 펄스 폭을 생성하도록 시간적으로 조정될 수 있다. 상기 출력 신호의 상기 상승 에지 및 상기 출력 신호의 상기 하강 에지는 상기 원래 신호의 상기 펄스 폭과 동일한 펄스 폭을 생성할 수 있다. 상기 출력 신호의 상기 상승 에지 및 상기 출력 신호의 상기 하강 에지는 상기 원래 신호의 상기 펄스 폭으로부터 미리 결정된 크기보다 적은 만큼 벗어나는 펄스 폭을 생성할 수 있다.
예시적인 방법은 상기 신호의 경로상의 회로를 사용하여 수행될 수 있고, 상기 회로는 상기 상승 하강 스큐를 조정하도록 구성된다. 상기 제1 스큐는 상기 회로 전후에 위치한 2개의 기준점 사이의 상기 신호 경로에서 발생하는 상승 에지 스큐를 고려할 수 있고, 상기 제2 스큐는 상기 회로 전후에 위치한 상기 2개의 기준점 사이의 상기 신호 경로에서 발생하는 하강 에지 스큐를 고려할 수 있다. 상기 출력 신호의 상기 하나 이상의 특징은 상기 출력 신호의 상승 에지 및 상기 출력 신호의 하강 에지가 상기 상승 에지 스큐 및 상기 하강 에지 스큐에 대한 보정을 위해 조정되는 펄스 폭을 생성하도록 시간적으로 조정될 수 있다.
예시적인 방법은 상기 신호의 경로상의 회로를 사용하여 수행될 수 있고, 상기 회로는 상기 상승 하강 스큐를 조정하도록 구성된다. 상기 제1 스큐는 상기 회로 전후에 위치한 2개의 기준점 사이의 상기 신호 경로에서 발생하는 상승 에지 스큐를 고려할 수 있고, 상기 제2 스큐는 상기 회로 전후에 위치한 상기 2개의 기준점 사이의 상기 신호 경로에서 발생하는 하강 에지 스큐를 고려할 수 있다. 상기 출력 신호의 하나 이상의 특징은 상기 출력 신호의 상승 에지 및 상기 출력 신호의 하강 에지가 상기 상승 에지 스큐 및 상기 하강 에지 스큐에 대한 조정에 기초하여 미리 정해진 크기의 스큐를 갖는 펄스 폭을 생성하도록 시간적으로 조정될 수 있다.
상기 신호의 상기 제1 버전은 상기 신호의 비 반전 버전일 수 있고, 상기 신호의 상기 제2 버전은 상기 신호의 반전 버전일 수 있다.
상기 제1 지연을 제어하는 단계는 상기 신호의 상기 제1 버전이 통과하는 제1 지연 회로를 구성하는 단계를 포함할 수 있다. 상기 제2 지연을 제어하는 단계는 상기 신호의 상기 제2 버전이 통과하는 제2 지연 회로를 구성하는 단계를 포함할 수 있다. 상기 출력 신호를 생성하기 위해 상기 제1 지연 신호 및 상기 제2 지연 신호를 이용하는 단계는 상기 제1 지연 신호를 래치의 제1 래치 입력에 적용하는 단계, 및 상기 제2 지연 신호를 상기 래치의 제2 래치 입력에 적용하는 단계를 포함하고, 상기 제1 래치 입력 및 제2 래치 입력의 각각은 상기 래치의 래치 출력에서 미리 정의된 논리 레벨을 제공하기 위해 신호의 상승 에지에 응답한다.
상기 래치는 상기 래치 출력에서 미리 정의된 논리 레벨이 상기 제1 래치 입력 또는 제2 래치 입력에 대한 최신의 어썰트된 입력을 따르도록 구성될 수 있다. 상기 제1 스큐는 상기 제2 스큐와 다르기 때문에 상기 제1 지연은 상기 제2 지연과 상이할 수 있다. 시간적으로 조정되는 하나 이상의 특징은 신호 에지일 수 있다. 상기 신호 에지는 피코 초 단위로 측정된 정밀 레벨로 조정될 수 있다.
본 써머리 부분을 포함하는 본 명세서에서 기술된 특징들 중 2개 이상은 본원에 구체적으로 기술되지 않은 구현들을 형성하기 위해 결합될 수 있다.
본원에 기술된 시스템 및 기술들 또는 그의 일부는 하나 이상의 비일시적 기계 판독가능 저장 매체에 저장되고, 본원에 기술된 동작들을 제어하는(예를 들면, 조정하는) 하나 이상의 처리 장치들 상에서 실행가능한 명령어를 포함하는 컴퓨터 프로그램 제품으로서 구현되고 그에 의해 제어될 수 있다. 본원에 기술된 시스템 및 기술 또는 그의 일부는 다양한 동작을 구현하기 위해 실행가능한 명령어를 저장하는 메모리 및 하나 이상의 처리 장치를 포함할 수 있는 장치, 방법 또는 전자 시스템으로서 구현될 수 있다.
하나 이상의 구현의 상세는 첨부도면 및 하기의 설명에서 기술된다. 다른 특징, 목적 및 이점은 상기 설명과 도면, 및 청구범위로부터 명확해질 것이다.
도 1은 예를 들어 스큐를 감소시키기 위해 신호의 타이밍을 조정하도록 구성될 수 있는 예시적인 회로의 일부의 블록도이다.
도 2는 도 1의 회로에 대한 입력 예 및 도 1의 회로의 출력 예를 나타내는 타이밍도를 포함한다.
도 3은 신호 타이밍을 조정하기 위해 도 1의 회로에 의해 구현될 수 있는 예시적인 프로세스의 흐름도이다.
도 4는 스큐를 감소시키도록 제어 가능한 회로 경로를 포함할 수 있는 예시적인 자동 테스트 장비(ATE)의 일부의 블록도이다.
상이한 도면에서의 유사한 참조번호는 유사한 엘리먼트를 나타낸다.
신호의 타이밍을 조정하기위한 회로의 예가 여기에 설명된다. 예를 들어, 회로는 신호에서 RFS(상승 하강 스큐(rise-fall skew))를 정정할 수 있다. 제시된 예들이 RFS에 대한 정정을 논의하지만, 예시적인 회로는 또한 상승 에지 스큐만 또는 하강 에지 스큐만을 정정하거나, 다른 적절한 유형의 타이밍 에러에 대해 정정하기 위해 신호 타이밍을 조정하는데 사용될 수 있다. 언급한 바와 같이, RFS는 신호의 상승 에지 및 신호의 하강 에지 모두에서 지연으로 인한 신호 펄스의 왜곡이다. 회로의 예는 도 1과 관련하여 설명된 세트 리셋(SR) 래치(5)와 같은 래치를 포함한다. 이 예의 래치는 제1 래치 입력, 제2 래치 입력 및 래치 출력을 포함한다. 제1 래치 입력 및 제2 래치 입력은 각각 래치 출력에서 논리 하이(또는 "1") 또는 논리 로우(또는 "0")와 같은 미리 정의된 논리 레벨을 제공하도록 신호의 상승 에지에 응답한다. 이 예에서, 래치(5)는 신호의 하강 에지와 같은 신호의 다른 특징에 응답하지 않으며; 그러나, 일부 구현들에서, 상이한 신호 특징들에 응답하는 상이한 유형의 래치들이 사용될 수 있다.
예시적인 회로는 또한 신호를 래치 입력에 제공하기 위해 제어 가능한 지연 회로(일부 구현에서 각각의 래치 입력에 연결된 하나의 지연 회로)를 포함한다. 예를 들어, 후술되는 바와 같이, 지연 회로는 공통 입력 노드에 전기적으로 연결될 수 있고, 그들의 출력에서 자신들의 각각의 래치 입력에 연결될 수 있다. 일부 구현들에서, 지연 회로들은 제1 지연을 구성하도록 제어 가능한 제1 지연 회로 및 제2 지연을 구성하도록 제어 가능한 제2 지연 회로를 포함한다. 제2 지연은 제1 지연에 독립적일 수 있고 제1 지연과 상이할 수 있다. 제2 지연은 제1 지연에 독립적일 수 있고 일부 구현들(예를 들어, 정정될 스큐가 없는 경우)에서 제1 지연과 동일할 수 있다. 이 예에서, 제1 지연 회로는 제1 래치 입력에 전기적으로 연결되고, 래치에 대한 제1 지연 신호 입력을 생성하기 위해 신호의 제1 버전(예를 들어, 신호의 비 반전 버전)에서 지연을 조정하기 위한 것이다. 이 예에서, 제2 지연 회로는 제2 래치 입력에 전기적으로 연결되고 래치에 대한 제2 지연 신호 입력을 생성하기 위해 신호의 제2 버전(예를 들어, 신호의 반전 버전)에서 지연을 조정하기 위한 것이다.
일부 구현들에서, RFS는 제1 지연의 크기를 제어함으로써 및/또는 제2 지연의 크기를 제어함으로써 감소될 수 있다. 그 결과 지연된 신호는 시간적으로 조정되는 하나 이상의 특징(예를 들어, 에지)을 갖는 출력 신호를 생성하도록 래치를 제어한다. 예를 들어, 일부 구현에서, 신호(입력 신호라고도 함)는 예를 들어 온칩 또는 오프 칩 버퍼를 포함하는 하나 이상의 회로 엘리먼트를 통과함으로써 RFS에 노출될 수 있다. 결과적으로, 입력 신호의 펄스 폭은 의도된 펄스 폭과 상이할 수 있다. 본 명세서에 기술된 회로를 사용하여, 제1 지연 또는 제2 지연 중 하나 또는 둘 모두가 이러한 스큐를 적어도 부분적으로 교정하도록 제어, 예를 들어 프로그래밍될 수 있다. 예를 들어, 제1 지연은 상승 에지 신호 타이밍을 변경하도록 제어될 수 있고, 제2 지연은 하강 신호 에지 타이밍을 변경하도록 제어될 수 있다. 하나 또는 둘 모두의 타이밍을 변경함으로써, 의도된 펄스 폭을 생성하기 위해 입력 신호의 펄스 폭이 변경, 예를 들어 정정될 수 있다. 펄스 폭의 이러한 정정은 RFS 디스큐(deskewing)의 한 유형이다.
도 1은 RFS 디스큐 회로(8)의 예시적인 구현을 도시한다. 회로(8)는 이 예에서 SR(세트 리셋(set-reset)) 래치(5)를 포함한다. 일부 구현들에서, 다른 유형의 래치 또는 지연 제어 회로가 사용될 수 있다. 래치(5)는 출력 Q(9)에서 신호를 제공하기 위해 S(et) 및 R(eset) 입력 펄스에 응답한다. 예를 들어, S 입력(10)에서 논리 하이 신호의 상승 에지는 출력 Q(9)에서 논리 하이 신호로 트랜지션하도록 한다. 유사하게, R 입력(11)에서 논리 하이 신호의 상승 에지는 출력 Q(9)에서 논리 로우 신호로 트랜지션하도록 한다. 따라서, 이 예에서, 래치(5)는 SRM 유형 래치 기능을 포함하고, 여기서. "M"은 메모리를 나타낸다. SRM 래치에서, 출력 Q의 상태는 S 입력 또는 R 입력의 최신의 인입 상승 에지에 의해 판정된다. 실제 S 및 R 펄스는 임의의 적절한 폭을 가질 수 있고, 그것들은 SRM 래치의 동작에 악영향을 미치지 않으면서 적어도 부분적으로 겹칠 수 있다. 따라서, 예를 들어, S 입력 상의 인입 상승 에지는 출력 Q에서 논리 하이를 생성하고, R 입력 상의 인입 상승 에지 입력은 출력 Q에서 논리 로우를 생성한다. 일부 구현에서, 상승 에지를 포함하지 않는 S 및 R 입력에서의 신호의 상태로의 변경은 출력 Q(9)의 값에 영향을 미치지 않는다.
비 SRM 래치의 경우, 예를 들어 동시에 하이인 중첩되는 S 및 R 값은 결정되지않은(indeterminate) 출력 결과를 생성할 수 있다. SRM 래치는 입력 논리 상태 자체가 아니라 상승 에지에 응답하여 출력 신호 상태를 변경하기 때문에 SRM 래치의 경우에는 그렇지 않다. 따라서, SRM 래치는 세트 및 리셋이 동시에 하이가 되도록 허용하는데, 예를 들어 S 및 R 펄스가 중첩될 수 있다. 출력이 결정되지 않거나 디폴트 상태를 가정하지 않고, 출력이 최신의 어썰트된 입력을 따르고; S가 R 다음에 오면 래치가 설정되고; R이 S 다음에 오면 래치가 리셋된다.
회로(8)는 또한 제어 가능한 지연 회로(14(R 지연) 및 15(S 지연))를 포함한다. 이들 제어 가능한 지연 회로는 버퍼 및/또는 논리 회로를 포함하지만 이에 제한되지 않는 임의의 적절한 프로그램 가능 회로를 포함할 수 있다. 일부 구현들에서, 지연 회로들(14 및 15) 각각은 동일한 유형의 회로들을 사용하여 구현될 수 있다. 일부 구현들에서, 지연 회로들(14 및 15) 각각은 상이한 유형의 회로들을 사용하여 구현될 수 있다. 도 1에서, 지연 회로(14)는 그 입력에 인버터(16)를 갖는다. 인버터를 구현하기 위해 임의의 적절한 회로를 사용할 수 있다. 동작시, 인버터(16)는 입력 신호("IN")(18)의 역수를 발생시키고, 입력 신호의 그 반전 버전을 지연 회로(14)에 제공하여, 지연 회로(14)가 입력 신호(IN)의 반전 버전을 지연시키고 입력 신호(IN)의 원래(비 반전) 버전을 지연시키지 않도록한다.
도 1의 예에서, 제어 가능한 지연 회로(14 및 15)의 입력은 공통 회로 포인트 또는 노드(20)에 전기적으로 연결된다. 도 1의 예에서, 제어 가능한 지연 회로(14)의 경우, 인버터(16)는 제어 가능한 지연 회로(14)의 입력과 공통 노드(20) 사이에 있다. 공통 노드(20)는 입력 신호(IN)(18)를 수신하고, 이는 그 이후 각각의 제어 가능한 지연 회로(14 및 15)를 향해 진행한다. 따라서 제어 가능한 지연 회로(15)는 그 입력 신호의 비 반전 버전을 수신하고, 그 입력 신호의 비 반전 버전을 지연시키고, 및 지연 신호를 래치(5)의 S 입력(10)으로 출력한다. 제어 가능한 지연 회로(14)는 그 입력 신호의 반전 버전을 수신하고(입력 신호가 인버터(16)를 먼저 통과하기 때문에), 그 입력 신호의 비 반전 버전을 지연시키고, 지연 신호를 래치(5)의 R 입력(11)으로 출력한다.
이 예에서, 공통 노드(20)에서 수신된 입력 신호(IN)는 하나 이상의 예시적인 회로 엘리먼트(21)를 통과함으로써 온칩 및 오프 칩 분배/버퍼링 회로와 같은 스큐(이 예에서는 RFS(스큐가 상승 또는 하강 에지 스큐만 가능할 수 있더라도))에 놓인다. 즉, RFS는 2개의 기준점(회로 엘리먼트(21) 앞과 회로 엘리먼트(21) 후) 사이에서 발생한다. 임의의 회로 엘리먼트, 지연 라인, 회로 엘리먼트와 지연 라인의 조합 등이 RFS를 생성할 수 있다. 따라서 입력 신호(IN)는 자신의 원래 신호("INX")(22)의 왜곡된 버전이고, 이는 하나 이상의 회로 엘리먼트(21)를 통과하고 RFS로 인해 입력 신호(IN)를 초래한다. 예를 들어, IN의 펄스 폭은 INX의 펄스 폭과 상이할 수 있다(INX의 펄스 폭은 여기에서 예시적인 의도된 펄스 폭으로 사용됨). 회로(8)는 출력(9)에서의 신호가 INX와 유사하도록 IN의 펄스 폭을 조정하도록, 예를 들어 지연 시간 IN을 디스큐하는데 사용될 수 있다. 예를 들어, 회로(8)는 출력(9)에서의 신호가 펄스 폭을 포함하여 INX와 동일한 형상을 갖도록 IN의 펄스 폭을 정정하는데 사용될 수 있다. 일부 구현들에서, 회로(8)는 IN의 스큐를 임의의 적절한 또는 원하는 스큐로 프로그래밍하거나 변경할 수 있고, 출력(9)에서의 신호는 INX와 동일한 형상을 갖거나 갖지 않을 수 있다. 일부 구현들에서, 회로(8)는 출력(9)에서의 신호가 INX에 대해 미리 정해진 크기의 스큐 미만을 갖도록 IN의 스큐를 프로그래밍 또는 변경할 수 있다. 다음 예에서, 출력(9)에서의 신호("OUT")는 INX와 동일한 펄스 폭 또는 허용 가능한 미리 정의된 허용 오차 내에서 INX와 동일한 펄스 폭을 갖도록 생성된다. 일부 구현들에서, 그 허용 오차는 단일 피코 초(ps)의 차수(order)일 수 있다. 일부 구현들에서, 그 허용 오차는 단일 피코 초를 초과할 수 있다.
또한 도 2를 참조하면, INX(22) 및 IN(18)은 INX의 상승 및 하강 신호 에지 모두에 대해 지연을 야기하는 하나 이상의 회로 엘리먼트(21)(예를 들어, 신호 버퍼일 수 있음)에 의해 분리된다. 이들 두 지연은 같지 않을 수 있다. 일부 구현들에서, 예시적인 지연들은 수 나노초(ns)의 차수일 수 있고, 상승 및 하강 에지 지연 또는 RFS 스큐 간의 차이는 약 100 피코 초(ps)일 수 있다. 결과적으로, 도 2에서, 신호 INX(22)는 펄스 폭 PW를 가지며 신호(IN)(18)는 상이한 펄스 폭 PW'를 갖는다. 펄스 폭의 차이는 하나 이상의 회로 엘리먼트(21)를 통한 INX의 통과에 의해 야기된 RFS의 결과이다.
회로(8)의 동작 동안, 상승 에지 지연(제어 가능 지연 회로(15)의 "S 지연") 및 하강 에지 지연(제어 가능 지연 회로(14)의 "R 지연")은 자신들의 출력에서 각각 신호(S24 및 R26)를 생성하기 위해 미리 정의된 값(예를 들어, 미리 정의된 최소값으로)이 되도록 제어(예를 들어, 프로그래밍)된다. 교정하는 동안, INX(22)의 상승 에지(27) 또는 하강 에지(28)가 하나 이상의 회로 엘리먼트(21)의 신호 경로 결함에 의해 더 지연되었는지 여부가 판정된다. 도 2의 예에서 하강 에지 지연 tx,하강은 상승 에지 지연 tx,상승보다 더 크다. 따라서, 이 예에서, 회로(8)에서, RFS 하강 에지 지연("R 지연") trfd,리셋은 미리 정의된 최소값에서 유지되도록 제어되고(예를 들어, 프로그래밍되고), 및 RFS 상승 에지 지연("S 지연"), trfd,세트는 IN에서 INX로의 스큐를 보상하기 위한(예를 들어, 적절한 스텝 솔루션 내에서) 값으로 제어(예를 들어, 프로그래밍)된다. 예를 들어, trfd,세트는 PW의 출력(OUT Q)(9)에서 펄스 폭을 생성하는 값으로 프로그래밍된다. 본 명세서에 기술된 프로그래밍은 예를 들어 측정된 스큐 또는 사용자 입력에 응답하여 도 4의 컴퓨터, 하나 이상의 처리 장치, 제어 회로 등과 같은 임의의 적절한 컴퓨팅 시스템에 의해 수행될 수 있다.
이 예에서, SRM 래치의 동작은 상술한 동작을 가능하게 한다. 예를 들어, S(25)의 상승 에지(29)는 출력(Q)(9)에서 상승 에지(30)를 트리거하고, 래치(5)를 통과하기위한 세트 지연(31)을 포함한다. R 입력에서의 하강 에지(37)는 래치(5)의 동작에 영향을 미치지 않고, 따라서, 출력(Q)(9)에서 신호에 영향을 주지 않는다. 이 에지는 "무시(don't care)"로 표시된다. 유사하게, S(25)의 하강 에지(32)는 래치(5)의 동작에 영향을 미치지 않으므로, 출력(Q)(9)에 영향을 미치지 않는다. 따라서, 하강 에지(32)는 "무시"로 표시된다. R(26)의 상승 에지(34)는 출력(Q)(9)에서 하강 에지(35)를 트리거하고 래치(5)를 통과하기 위한 세트 지연(36)을 포함한다. trfd,세트 및 trfd,리셋에 대한 값은 상술한 바와 같이 제어되어 INX(22)의 펄스 폭과 동일하거나 그 범위 내의 출력(9)(OUT)에서 신호의 펄스 폭(PW)을 산출한다. 상기 언급된 바와 같이, trfd,세트 및 trfd,리셋에 대한 값이 제어되어 출력(Q)(9)에서 임의의 적절한 펄스 폭을 산출하도록 제어될 수 있고, INX의 펄스 폭을 복제하는 것으로 제한되지 않는다. 또한, trfd,세트 및 trfd,리셋에 대한 값은 RFS, 상승 에지 스큐만 또는 하강 에지 스큐만에 대해 정정하도록 제어될 수 있다. 일부 구현들에서, trfd,세트 또는 trfd,리셋 중 하나는 조정될 필요가 없을 것이다. 예를 들어, 하나의 값은 미리 정의된 최소값으로 유지되는 반면, 다른 값은 조정될 수 있다. 일부 구현들에서, trfd,세트 및 trfd,리셋 둘 다 조정될 수 있다.
도 3은 도 1의 회로(8)를 사용하여 구현될 수 있는 프로세스(40)의 예를 도시한다. 프로세스(40)에 따르면, 신호의 제1 버전의 제1 지연은 제1 지연 신호를 생성하기 위해 제1 스큐에 기초하여 제어된다(41). 예를 들어, 신호의 제1 버전은 IN(18)의 비 반전 버전일 수 있다. S 지연은 최소값 또는 다른 값이 되도록 제어되어 IN(18)의 비 반전 버전에 기초한 래치(5)의 S 입력에 대해 지연된 입력 신호를 생성할 수 있다. 신호의 제2 버전의 제2 지연은 제2 스큐에 기초하여 제어되어(42) 제2 지연 신호를 생성한다. 예를 들어, 신호의 제2 버전은 인버터(16)에 의해 생성된 IN(18)의 반전 버전일 수 있다. R 지연은 최소값 또는 다른 값이 되도록 제어되어 IN(18)의 반전 버전에 기초한 래치(5)의 R 입력에 대해 지연된 입력 신호를 생성할 수 있다. 제1 지연 신호 및 제2 지연 신호는 래치(5)를 제어하여 시간적으로 조정되는 하나 이상의 특징을 갖는 출력(Q)(9)에서의 출력 신호를 생성한다(43). 예를 들어, 도 2에 대해 도시된 바와 같이, 래치(5)에 대한 S 및 R 입력의 상승 에지는 원하는 펄스 폭 또는 다른 적절한 특징을 갖는 출력을 생성하도록 래치(5)를 제어할 수 있다. 예를 들어, 출력(Q)(9)에서의 펄스 폭은 RFS에 놓이지 않은 INX 신호(22)의 펄스 폭과 동일할 수 있다. 일부 구현들에서, 출력(Q)(9)에서의 펄스 폭은 INX 신호(22)의 펄스 폭으로부터 미리 정해진 크기 미만만큼 벗어날 수 있다. 이는 일부 구현들에서, 모든 스큐를 완전히 제거하는 것이 불가능할 수 있지만, 오히려 스큐는 일부 미리 정의된 수용가능한 수준 이하로 감소될 수 있다는 인식이다.
일부 구현들에서, 출력(9)에서 측정 장치에 대한 스트로브 지연은 전체 지연을 보상하도록 조정될 수 있다. 일부 구현들에서, 이 지연은 최소치로 trfd,리셋을 갖는 하강 에지에 대해 정확하게 되도록 조정될 수 있다. 그 후에, 상승 에지가 또한 교정될 때까지 trfd,세트가 증가될 수 있다.
차동 회로를 사용하는 회로 경로에서, 인버터(16)는 사용될 필요가 없다. 이러한 유형의 구현에서, 반전은 회로 경로에서 양극 및 음극 와이어의 역할을 플립핑하여 간단하게 구현될 수 있다. 따라서, 일부 구현들에서, 회로 경로에서 신호들을 반전시키는 것은(예를 들어, 지연 엘리먼트(14)에 대한 입력으로서) 회로 경로에서 사용되는 차동 신호들의 와이어 경로들을 스위칭함으로써 수행된다. 차동의 경우, 예를 들어 도 1의 신호 라인은 신호의 양의 전압에 대해 하나, 및 음의 전압에 대해 하나의, 2개의 실제 와이어를 나타낸다(신호는 정의에 따라 이 두 전압의 차이이다).
일부 구현들에서, 여기에 설명된 기술들 및 프로세스들은 지연 라인들(예를 들어, 회로 경로들)을 포함하는 타이밍 생성기 아날로그 회로와 관련하여 사용될 수 있다. 최신 CMOS(상보형 금속-산화물 반도체) 제조 공정은 본 명세서에 기술된 기술 및 프로세스를 사용하여 정정될 수 있는 장치-미스 매치-유도의 의도하지 않은 펄스 폭 변동을 야기할 수 있다. 일례에서, 본 명세서에 기술된 기술 및 프로세스는 데이터(DQ) 및 스트로브(DQS) 신호 둘 다에 대한 지연 라인과 관련된 긴 소스 동기 신호 경로에 대해 RFS 디스큐를 수행하기 위해 타이밍 발생기와 함께 사용될 수 있다.
일부 구현들에서, 본 명세서에 기술된 기술들 및 프로세스들은 예를 들어, 일부 구현들에서 RFS를 예를 들어 1ps 또는 2ps로 감소시키기 위해 비교적 미세한 스큐 감소를 제공할 수 있다. 그러나, 본 명세서에 기술된 기술 및 프로세스는 1ps 또는 2ps 이외의 값에서 적절한 RFS 감소를 제공하기 위해 사용될 수 있다. 이와 관련하여, 거친 스큐 감소 기술은 본 명세서에 기술된 비교적 더 미세한 스큐 감소 기술 및 프로세스와 조합하여 구현될 수 있다.
도 4는 본원에 기술된 기술 및 프로세스가 구현될 수 있는 일반적인 ATE 구성을 도시한다. 그러나 본원에 기술된 기술 및 프로세스는 도 4의 것을 포함하여 임의의 특정 ATE 구성에 한정되지 않으며, 기술 및 프로세스는 외부의 테스트 내용(testing content)을 포함하여 임의의 적절한 문맥에서 사용될 수 있음을 강조한다.
도 4를 참조하면, 본원에 기술된 것과 같은 DUT(58)를 테스트하기 위한 예시적인 ATE 시스템(50)은 테스터(또는 "테스트 기기")(52)를 포함한다. DUT(58)는 DIB(60)에 인터페이스될 수 있다. 테스터(52)는 다수의 채널을 포함할 수 있고, 이들 각각은 본원에 기술된 기술 및 프로세스를 이용하여 제어가능한 RFS를 가지는 회로 경로일 수 있다. 테스터(52)를 제어하기 위해, 시스템(50)은 하드와이어 연결(56)을 통해 테스터(52)와 인터페이스하는 컴퓨터 시스템(54)을 포함한다. 일부 구현에서, 컴퓨터 시스템은 적절하게 하나 이상의 채널들 상에서 RFS 감소를 구현하기 위해 본원에 기술된 극성 스위치(polarity switch)를 제어할 수 있다.
예시적인 동작에서, 컴퓨터 시스템(54)은 테스터(52)에 명령을 전송하여 DUT(58)를 테스트하기 위한 루틴 및 기능의 실행을 개시한다. 이러한 테스트 루틴 실행은 테스트 신호의 생성 및 DUT(58)로의 전송을 개시하고, DUT로부터의 응답을 수집할 수 있다. 다양한 유형의 DUT가 시스템(50)에 의해 테스트될 수 있다. 일부 구현 예들에서, DUT는 집적 회로(IC) 칩(예를 들어, 메모리 칩, 마이크로프로세서, 아날로그-디지털 변환기, 디지털-아날로그 변환기 등과 같은)과 같은 임의의 적절한 반도체 또는 다른 장치일 수 있다.
테스트 신호를 제공하고 DUT로부터 응답을 수집하기 위해, 테스터(52)는 DUT(58)의 내부 회로에 대한 인터페이스에 연결된다. 예를 들어, DUT는 DIB(61)의 소켓에 삽입될 수 있으며, 이는 DUT와 테스터 사이의 전기적 연결에 대한 인터페이스를 포함한다. 컨덕터(60)(예를 들어, 하나 이상의 도전 경로)는 인터페이스에 연결되고 DUT(58)의 내부 회로에 테스트 신호(예를 들어, 스위칭 또는 DC 테스트 신호 등)를 전달하는데 사용된다. 컨덕터(60)는 또한 테스터(52)에 의해 제공된 테스트 신호들에 응답하여 신호들을 감지한다. 예를 들어, 전압 신호 또는 전류 신호는 테스트 신호에 응답하여 핀(62)에서 감지되고, 분석을 위해 컨덕터(60)를 통해 테스터(52)로 전송될 수 있다. 이러한 단일 포트 테스트는 DUT(58)에 포함된 다른 핀들에 대해서도 수행될 수 있다. 예를 들어, 테스터(52)는 테스트 신호들을 다른 핀들에 제공하고 (제공된 신호들을 전달하는)컨덕터들을 통해 반사된 관련 신호들을 수집할 수 있다. 반사된 신호를 수집하여, 핀의 입력 임피던스는 다른 단일 포트 테스트 양과 함께 특성화될 수 있다. 다른 테스트 시나리오에서, 디지털 신호는 DUT(58) 상에 디지털 값을 저장하기 위해 컨덕터(60)를 통해 핀(62)에 전송될 수 있다. 일단 저장되면 DUT(58)는 컨덕터(60)를 통해 테스터(52)로 저장된 디지털 값을 검색하여 전송하도록 액세스될 수 있다. 검색된 디지털 값은 그런 다음 적절한 값이 DUT(58)에 저장되었는지를 판정하기 위해 식별될 수 있다.
단일 포트 측정을 수행하는 것과 함께, 2 포트 또는 다수의 포트 테스트가 또한 테스터(52)에 의해 수행될 수 있다. 예를 들어, 전압 신호가 컨덕터(60)를 통해 포스 전압 모드에서 핀(62)에 주입될 수 있고, 응답 신호는 DUT(58)의 하나 이상의 다른 핀들로부터 수집될 수 있다. 이 응답 신호는 이득 응답, 위상 응답 및 다른 처리량 측정량과 같은 양을 판정하기 위해 테스터(52)에 제공될 수 있다. 다른 테스트도 수행될 수 있다. 테스터(52)는 요구되는 테스트에 기초하여 본 명세서에서 기술된 바와 같이, 포스 전압 모드 동안 DUT에 전류를 소싱할 수 있다.
본원에 기술된 기술 및 프로세스는 하드웨어 또는 하드웨어와 소프트웨어의 조합에 의해 구현되고, 및/또는 그것들을 이용하여 제어될 수 있다. 예를 들면, 본원에 기술된 것과 유사한 시스템은 다양한 컨트롤러 및/또는 자동화된 엘리먼트의 동작을 제어하기 위한 시스템내의 다양한 포인트에 위치된 처리 장치들을 포함할 수 있다. 중앙 컴퓨터는 다양한 컨트롤러 또는 처리 장치들 사이의 동작을 조정할 수 있다. 중앙 컴퓨터, 컨트롤러, 및 처리 장치는 다양한 자동화된 엘리먼트의 제어 및 조정을 가져오는 다양한 소프트웨어 루틴을 실행할 수 있다.
본원에 기술된 기술 및 프로세스는 적어도 부분적으로 예를 들면 프로그래밍 가능한 프로세서, 컴퓨터, 다수의 컴퓨터, 및/또는 프로그래밍 가능한 논리 컴포넌트와 같은 하나 이상의 데이터 처리 장비에 의해 실행하거나, 또는 그 동작을 제어하기 위해, 하나 이상의 비일시적 기계판독가능 매체와 같은 하나 이상의 정보 전달자(carrier)로 실체적으로 구현된 예를 들면 하나 이상의 컴퓨터 프로그램과 같은 하나 이상의 컴퓨터 프로그램 제품을 이용하여 제어될 수 있다.
컴퓨터 프로그램은 컴파일 언어 또는 인터프리터 언어를 포함하는 임의의 형태의 프로그래밍 언어로 기록될 수 있고, 그것은 스탠드 어론식 프로그램 또는 모듈, 컴포넌트, 서브루틴, 또는 컴퓨팅 환경에서 이용하기에 적절한 기타 유닛으로서 포함하는 임의의 형태로 전개될 수 있다. 컴퓨터 프로그램은 하나의 컴퓨터상에서 실행되거나 또는 하나의 위치에 있거나 또는 다수의 위치를 가로질러 분산되어 있고 네트워크에 의해 상호 연결되는 다수의 컴퓨터상에서 실행되도록 전개될 수 있다.
테스트의 전부 또는 일부를 구현하는 것에 연관된 액션이 본원에 기술된 기능들을 수행하도록 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그래밍 가능한 프로세서에 의해 수행될 수 있다. 테스트의 전부 또는 일부는 예를 들면 FPGA(field programmable gate array) 및/또는 ASIC(application-specific integrated circuit)과 같은 전용 논리 회로를 이용하여 구현될 수 있다.
컴퓨터 프로그램의 실행에 적합한 프로세서는 예를 들면 범용 및 전용 마이크로프로세서 모두와, 임의의 종류의 디지털 컴퓨터의 하나 이상의 프로세서를 포함한다. 일반적으로, 프로세서는 판독 전용 저장 영역 또는 랜덤 액세스 저장 영역 또는 그 모두로부터 명령어 및 데이터를 수신할 것이다. 컴퓨터(서버를 포함하는)의 엘리먼트는 명령어를 실행하는 하나 이상의 프로세서와 명령어 및 데이터를 저장하는 하나 이상의 저장 영역 장치들을 포함한다. 일반적으로, 컴퓨터는 또한 예를 들면 자기, 자기-광학 디스크 또는 광학 디스크와 같은 데이터 저장을 위한 대용량 저장 장치와 같은 하나 이상의 기계 판독가능 저장 매체를 포함하거나, 또는 그로부터 데이터를 수신하거나 그로 데이터를 전송하거나, 또는 송수신하도록 동작가능하게 결합될 수 있다. 컴퓨터 프로그램 명령어 및 데이터를 구현하기에 적합한 기계 판독가능 저장 매체는 예를 들면, EPROM, EEPROM, 및 플래시 저장 영역 장치와 같은 반도체 저장 영역 장치; 예를 들면 내장형 하드디스크 또는 착탈가능한 디스크와 같은 자기 디스크; 자기-광학 디스크; 및 CD-ROM 및 DVD-ROM 디스크를 포함하는, 모든 형태의 비휘발성 저장 영역을 포함한다.
본원에 이용된 "전기 연결"은 직접적인 물리적 연결 또는 개재하는 컴포넌트를 포함하거나 포함하지 않지만, 그럼에도 불구하고 연결된 컴포넌트 사이에서 전기 신호들이 흐르도록 하는 유선 또는 무선 연결을 의미할 수 있다. 본원에 기술된 전기 회로를 포함하는 임의의 "연결"은 다르게 언급되지 않는다면 전기 연결이고, "전기"라는 단어가 "연결"을 변조하기 위해 이용되는지에 관계없이 반드시 직접적인 물리적 연결일 필요는 없다.
본원에 기술된 상이한 구현의 엘리먼트는 구체적으로 상술되지 않은 다른 구현들을 형성하기 위해 결합될 수 있다. 엘리먼트들은 그것들의 동작에 악영향을 주지 않으면서 본원에 기술된 구조로부터 제거될 수 있다. 추가로, 다양한 개별적인 엘리먼트들이 본원에 기술된 기능들을 수행하기 위해 하나 이상의 개별 엘리먼트들로 결합될 수 있다.

Claims (26)

  1. 신호에서 상승 하강 스큐를 조정하는 방법으로서:
    제1 지연 신호를 생성하기 위해 상승 에지 지연에 기초하여 신호(IN)의 비 반전 버전의 제1 지연을 제어하는 단계;
    제2 지연 신호를 생성하기 위해 하강 에지 지연에 기초하여 상기 신호(IN)의 반전 버전의 제2 지연을 제어하는 단계; 및
    시간적으로 조정되는 하나 이상의 특징을 갖는 출력 신호를 생성하기 위해 상기 제1 지연 신호 및 상기 제2 지연 신호를 이용하는 단계;
    를 포함하고,
    상기 상승 에지 지연은 상기 신호의 상승 에지와 연관되고 상기 하강 에지 지연은 상기 신호의 하강 에지와 연관되며, 상기 상승 에지 지연 및 상기 하강 에지 지연은 상기 신호가 기초하는 원래 신호의 펄스 폭에 대해 상기 신호의 펄스 폭을 변경하고;
    상기 출력 신호의 하나 이상의 특징은 상기 출력 신호의 상승 에지 및 상기 출력 신호의 하강 에지가 상기 원래 신호의 펄스 폭에 대응하는 펄스 폭을 생성하도록 시간적으로 조정되는 것을 특징으로 하는 신호에서 상승 하강 스큐를 조정하는 방법.
  2. 제1 항에 있어서, 상기 하나 이상의 특징은 상기 신호에서 펄스의 상승 에지 및 상기 펄스의 하강 에지를 포함하고; 및
    상기 출력 신호에서, 상기 상승 에지는 상기 제1 지연만큼 앞으로 이동하고 상기 하강 에지는 상기 제2 지연만큼 앞으로 이동되는 것을 특징으로 하는 신호에서 상승 하강 스큐를 조정하는 방법.
  3. 제1 항에 있어서, 상기 출력 신호의 상기 상승 에지 및 상기 출력 신호의 상기 하강 에지는 상기 원래 신호의 상기 펄스 폭과 동일한 펄스 폭을 생성하는 것을 특징으로 하는 신호에서 상승 하강 스큐를 조정하는 방법.
  4. 제1 항에 있어서, 상기 출력 신호의 상기 상승 에지 및 상기 출력 신호의 상기 하강 에지는 상기 원래 신호의 상기 펄스 폭으로부터 미리 정해진 크기미만 만큼 벗어나는 펄스 폭을 생성하는 것을 특징으로 하는 신호에서 상승 하강 스큐를 조정하는 방법.
  5. 제1 항에 있어서,
    상기 제1 지연을 제어하는 단계는 상기 신호의 상기 비 반전 버전이 통과하는 제1 지연 회로를 구성하는 단계를 구비하고;
    상기 제2 지연을 제어하는 단계는 상기 신호의 상기 반전 버전이 통과하는 제2 지연 회로를 구성하는 단계를 구비하고; 및
    상기 출력 신호를 생성하기 위해 상기 제1 지연 신호 및 상기 제2 지연 신호를 이용하는 단계는 상기 제1 지연 신호를 래치의 제1 래치 입력에 적용하는 단계, 및 상기 제2 지연 신호를 상기 래치의 제2 래치 입력에 적용하는 단계를 포함하고, 상기 제1 래치 입력 및 상기 제2 래치 입력의 각각은 신호의 상승 에지에 응답하여 상기 래치의 래치 출력에서 미리 정의된 논리 레벨을 제공하는 것을 특징으로 하는 신호에서 상승 하강 스큐를 조정하는 방법.
  6. 제5 항에 있어서, 상기 래치는 상기 래치 출력에서의 미리 정의된 논리 레벨이 상기 제1 래치 입력 또는 제2 래치 입력 중 최신의 어썰트된 입력을 따르도록 구성되는 것을 특징으로 하는 신호에서 상승 하강 스큐를 조정하는 방법.
  7. 제1 항에 있어서, 상기 상승 에지 지연은 상기 하강 에지 지연과 다르기 때문에 상기 제1 지연은 상기 제2 지연과 다르게 제어되는 것을 특징으로 하는 신호에서 상승 하강 스큐를 조정하는 방법.
  8. 제1 항에 있어서, 시간적으로 조정되는 상기 하나 이상의 특징은 신호 에지이고, 상기 신호 에지는 피코 초 단위로 측정된 정밀 레벨로 조정되는 것을 특징으로 하는 신호에서 상승 하강 스큐를 조정하는 방법.
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