JPS59160774A - 集積回路の試験装置 - Google Patents
集積回路の試験装置Info
- Publication number
- JPS59160774A JPS59160774A JP58035334A JP3533483A JPS59160774A JP S59160774 A JPS59160774 A JP S59160774A JP 58035334 A JP58035334 A JP 58035334A JP 3533483 A JP3533483 A JP 3533483A JP S59160774 A JPS59160774 A JP S59160774A
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- JP
- Japan
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- signal
- waveform
- time
- rise
- fall
- Prior art date
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- Pending
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- Testing Of Individual Semiconductor Devices (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路の試験装置に関するものである。
集積回路は、加速度的な製造技術の革新に支えられて、
大規模化、高性能化が進められその電気的試験技術も１
段と高度な対応が要請されている。
大規模化、高性能化が進められその電気的試験技術も１
段と高度な対応が要請されている。
特に試験実現の為の装置は、半導体集積回路と随所に駆
使し高性能化への対応が進められているが最先端集積回
路を試験する上で種々の困難に直面している。１つには
、超高速化集積回路に対する時間領域の試験法であり、
サブナノセカンドに対する高精度計測は大きな課題とな
っている。
使し高性能化への対応が進められているが最先端集積回
路を試験する上で種々の困難に直面している。１つには
、超高速化集積回路に対する時間領域の試験法であり、
サブナノセカンドに対する高精度計測は大きな課題とな
っている。
本発明の目的は、時間領域試験（計測）の高精度化を実
現する１手法を提供するものである。
現する１手法を提供するものである。
第１図は従来の高精度化の１手法としての被試験集積回
路（以下、Ｄ、Ｕ、Ｔと呼ぶ）出力信号の良否判定回路
自動較正の１般的ブロック図である。
路（以下、Ｄ、Ｕ、Ｔと呼ぶ）出力信号の良否判定回路
自動較正の１般的ブロック図である。
以下、本ブロック図に従い動作の概要を説明する。
１はデジタル信号″１”、′０”であり、その立上シ、
立下り起点はプログラムによシ規定され、アナログ増幅
回路（以下ドライバーと呼ぶ）ａに伝達される。ａの出
力信号は、ｌｕ値がＶＩＨ。
立下り起点はプログラムによシ規定され、アナログ増幅
回路（以下ドライバーと呼ぶ）ａに伝達される。ａの出
力信号は、ｌｕ値がＶＩＨ。
′０″値がＶＩＬ のプログラム規定値に振幅増幅され
、’ＤＵＴ出力信号判定回路の基準較正信号となる。該
信号は、リレーｒｏ、ｒｌを介して、バッファーアンプ
ｂに導かれコンパレーターＣ１，Ｃ２によシ判定信号レ
ベルＶＯＨ、ＶｏＬと、それぞれレベル大小の弁別が行
われ、ストローブ信号りでラッチされる。ラッチされた
Ｃ１＋０２の出力信号は、既にデジタル値であり、正常
期待値信号０１で選択され判定結果信号としてｆｌが出
力される。
、’ＤＵＴ出力信号判定回路の基準較正信号となる。該
信号は、リレーｒｏ、ｒｌを介して、バッファーアンプ
ｂに導かれコンパレーターＣ１，Ｃ２によシ判定信号レ
ベルＶＯＨ、ＶｏＬと、それぞれレベル大小の弁別が行
われ、ストローブ信号りでラッチされる。ラッチされた
Ｃ１＋０２の出力信号は、既にデジタル値であり、正常
期待値信号０１で選択され判定結果信号としてｆｌが出
力される。
ｅｌはプログラマブル遅延回路であり、初期状態では中
性点に位置しておシ、プログラム信号ｇ１により、中性
点に対し時間的にグラス又はマイナスに時間遅延が可能
となっている。基準較正信号は、１個であシかなシの技
巧を尽くシ、高精度な信号源を作る事は、経済的にも可
能である。しかしながら、ＤＵＴ出力信号判定回路は１
般Ｋ ＤＵＴの試験に於て、多数回路（第１図の例では
ｎ回路示す）必要とされ、使用回路部品及び製造上の電
気的特性のバラツキによって、計測精度の高度化を追求
する事は物理的経済的にも不可能となってくる。こ＼に
サブナノセカンド時間計測のバラツキを補正する手段と
して、プログラマブル遅延回路ｅが採用される由縁とな
っている。基準較正信号パルスの■工Ｌ（ＮＯ”’）
、 ＶＩＨ（１”）遷移に於ける時間起点（１）は高精
度であり宜っ既知の値である事から、ストローブ信号り
の時間設定を前記ｔノ近傍にプログラムしコンパレータ
ｃ１ 、 ｃ２ （７）電圧レベル判定値を前記ＶＩＨ
、ＶＩＬ遷移レベルにプログラムすれば、前記ＤＵＴ出
力信号判定回路の結果出力はクリティカルネ安定な状態
となり、前記りの時間設定をΔｔ （微少量）ずらず事
にょ々、安定な結果を得られるのが理想であシ高精度な
計測が実現されている事となる。しがしバッファーアン
プｂ、コンパレータｃ１ ＋ ０２％のバラツキによシ
計測結果は偏差を持つ事が１般的であり、この偏差をプ
ログラム情報ｇｘ Ｋよシ遅延回路ｅのストローブ遅延
により補正し、時間計測の絶対値を真値に近ずけるもの
である。しかしながら遅延回路ｅのみでは、入力信号波
形に依存するバッファーアンプｂ、コンパレータＣ１，
、Ｃ２の動特性を補正するには不十分である。
性点に位置しておシ、プログラム信号ｇ１により、中性
点に対し時間的にグラス又はマイナスに時間遅延が可能
となっている。基準較正信号は、１個であシかなシの技
巧を尽くシ、高精度な信号源を作る事は、経済的にも可
能である。しかしながら、ＤＵＴ出力信号判定回路は１
般Ｋ ＤＵＴの試験に於て、多数回路（第１図の例では
ｎ回路示す）必要とされ、使用回路部品及び製造上の電
気的特性のバラツキによって、計測精度の高度化を追求
する事は物理的経済的にも不可能となってくる。こ＼に
サブナノセカンド時間計測のバラツキを補正する手段と
して、プログラマブル遅延回路ｅが採用される由縁とな
っている。基準較正信号パルスの■工Ｌ（ＮＯ”’）
、 ＶＩＨ（１”）遷移に於ける時間起点（１）は高精
度であり宜っ既知の値である事から、ストローブ信号り
の時間設定を前記ｔノ近傍にプログラムしコンパレータ
ｃ１ 、 ｃ２ （７）電圧レベル判定値を前記ＶＩＨ
、ＶＩＬ遷移レベルにプログラムすれば、前記ＤＵＴ出
力信号判定回路の結果出力はクリティカルネ安定な状態
となり、前記りの時間設定をΔｔ （微少量）ずらず事
にょ々、安定な結果を得られるのが理想であシ高精度な
計測が実現されている事となる。しがしバッファーアン
プｂ、コンパレータｃ１ ＋ ０２％のバラツキによシ
計測結果は偏差を持つ事が１般的であり、この偏差をプ
ログラム情報ｇｘ Ｋよシ遅延回路ｅのストローブ遅延
により補正し、時間計測の絶対値を真値に近ずけるもの
である。しかしながら遅延回路ｅのみでは、入力信号波
形に依存するバッファーアンプｂ、コンパレータＣ１，
、Ｃ２の動特性を補正するには不十分である。
本発明によれば、基準較正信号として時間の起点のみな
らず、波形の立上り（ｔｒ）、立下、ｂ（ｔ、）時りを
もプログラム可能であシ宜っ、コンパレータＣ１，Ｃ２
のそれぞれに対して、ストローブ補正を可能にするもの
であり、更に高精度な絶対値計測を安定に実現する事が
可能となる。
らず、波形の立上り（ｔｒ）、立下、ｂ（ｔ、）時りを
もプログラム可能であシ宜っ、コンパレータＣ１，Ｃ２
のそれぞれに対して、ストローブ補正を可能にするもの
であり、更に高精度な絶対値計測を安定に実現する事が
可能となる。
第２図に本発明の一実施例を示す。
ａ′はパルス振幅のみならず、波形の１ｒ、 １ｆがＶ
Ｔ人、力により、プログラム可変となっている。
Ｔ人、力により、プログラム可変となっている。
又Ｃ１，Ｃ２のラッチ用ストローブ信号の時間遅延とし
て、それぞれｅｌ 、Ｃ２のプログラマブル遅延回路を
配置し波形の立上り、立下りそれぞれ独立に時間補正を
可能としたものである。動作は図１の回路に類似である
。従って、ＤＵＴ出力信号判定回路に対し、真のＤＵＴ
信号に類似な基準較正信号をプログラムし宜つ波形の立
上り、立下りに対応した時間補正を可能とする集積回路
試験装置を提供する事によシ、サブナノセカンド時間計
測を安定に経済的に実現する事が可能となる。
て、それぞれｅｌ 、Ｃ２のプログラマブル遅延回路を
配置し波形の立上り、立下りそれぞれ独立に時間補正を
可能としたものである。動作は図１の回路に類似である
。従って、ＤＵＴ出力信号判定回路に対し、真のＤＵＴ
信号に類似な基準較正信号をプログラムし宜つ波形の立
上り、立下りに対応した時間補正を可能とする集積回路
試験装置を提供する事によシ、サブナノセカンド時間計
測を安定に経済的に実現する事が可能となる。
第１図は従来例を示す図、第２図は本発明の実施例を示
す図である。 ａａ・・・・・・ドライバー、ｒＱ 、ｒｌ・・・ｒｎ
・・・・・・１ル−（又は信号切換回路）、ｂ、ｂｌ・
・・・・・ノくソファ−アンプ、 ＣＩ 、 Ｃ２・
・・・・・コン７くレータ ｄ・・°・・・エラーロジ
ック回路、ｅ、ｅｌ、Ｃ２・・・・・フ゛ログラマブル
遅延回路、ｆ、ｆｌ・・・・・・判定回路結果出力、ｇ
ｌ、ｇ２・・・・・・遅延回路プログラム情報、ｈ・・
・・・・ストローブ信号、０１・・・Ｏｎ・・・・・・
出力期待値信号。 １１猟威
す図である。 ａａ・・・・・・ドライバー、ｒＱ 、ｒｌ・・・ｒｎ
・・・・・・１ル−（又は信号切換回路）、ｂ、ｂｌ・
・・・・・ノくソファ−アンプ、 ＣＩ 、 Ｃ２・
・・・・・コン７くレータ ｄ・・°・・・エラーロジ
ック回路、ｅ、ｅｌ、Ｃ２・・・・・フ゛ログラマブル
遅延回路、ｆ、ｆｌ・・・・・・判定回路結果出力、ｇ
ｌ、ｇ２・・・・・・遅延回路プログラム情報、ｈ・・
・・・・ストローブ信号、０１・・・Ｏｎ・・・・・・
出力期待値信号。 １１猟威
Claims (1)
- １個又は複数個の較正用基準パルス信号源を持ち、該信
号は時間起点及び波形の立上り、立下り時間、珈幅値が
プログラマブルであり、集積回路出力信号判定回路に切
換接続が可能であり、判定回路に於て、入力波形の立上
り立下り波形それぞれに独立した時間補正機能を具備し
た集積回路の試験装置°。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035334A JPS59160774A (ja) | 1983-03-04 | 1983-03-04 | 集積回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035334A JPS59160774A (ja) | 1983-03-04 | 1983-03-04 | 集積回路の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59160774A true JPS59160774A (ja) | 1984-09-11 |
Family
ID=12438933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58035334A Pending JPS59160774A (ja) | 1983-03-04 | 1983-03-04 | 集積回路の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59160774A (ja) |
-
1983
- 1983-03-04 JP JP58035334A patent/JPS59160774A/ja active Pending
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