CN111034049B - 调节信号定时 - Google Patents

调节信号定时 Download PDF

Info

Publication number
CN111034049B
CN111034049B CN201880053219.4A CN201880053219A CN111034049B CN 111034049 B CN111034049 B CN 111034049B CN 201880053219 A CN201880053219 A CN 201880053219A CN 111034049 B CN111034049 B CN 111034049B
Authority
CN
China
Prior art keywords
signal
circuit
input
latch
delay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880053219.4A
Other languages
English (en)
Other versions
CN111034049A (zh
Inventor
扬·保罗·安东尼·范德瓦特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Teradyne Inc
Original Assignee
Teradyne Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Teradyne Inc filed Critical Teradyne Inc
Publication of CN111034049A publication Critical patent/CN111034049A/zh
Application granted granted Critical
Publication of CN111034049B publication Critical patent/CN111034049B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00323—Delay compensation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0248—Skew reduction or using delay lines
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/12—Timing analysis or timing optimisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/3312—Timing analysis

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Evolutionary Computation (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Pulse Circuits (AREA)

Abstract

用于调节信号中的上升‑下降偏移的示例电路包括：锁存器，该锁存器包括第一锁存器输入、第二锁存器输入和锁存器输出，第一锁存器输入和第二锁存器输入中的每一个响应于信号版本的上升沿，以在锁存器输出处提供预定的逻辑电平；第一延迟电路，该第一延迟电路可控制以配置第一延迟，第一延迟电路电连接到第一锁存器输入，并且用于调节信号的第一版本中的偏移的上升部分；和第二延迟电路，该第二延迟电路可控制以配置第二延迟，第二延迟电路电连接到第二锁存输入，并且用于调节信号的第二版本中的偏移的下降部分。

Description

调节信号定时
技术领域
本说明书总体上涉及可用于调节信号定时(例如，以减小信号中的偏移)的电路。
背景技术
在一些情况下，偏移是指信号的预期定时与信号的实际定时之间的差异。上升沿偏移是由信号的上升沿中的延迟引起的信号脉冲的失真；下降沿偏移是由信号的下降沿中的延迟引起的信号脉冲的失真；并且上升/下降偏移(RFS)是由信号的上升沿和信号的下降沿两者中的延迟引起的信号脉冲的失真。
发明内容
用于调节信号中的上升-下降偏移的示例电路包括：锁存器，该锁存器包括第一锁存器输入、第二锁存器输入和锁存器输出，其中第一锁存器输入和第二锁存器输入中的每一个响应于信号版本的上升沿，以在锁存器输出处提供预定的逻辑电平；第一延迟电路，该第一延迟电路可控制以配置第一延迟，其中第一延迟电路电连接到第一锁存器输入，并且用于调节信号的第一版本中的偏移的上升部分；以及第二延迟电路，该第二延迟电路可控制以配置第二延迟，其中第二延迟电路电连接到第二锁存器输入，并且用于在信号的第二版本中调节偏移的下降部分。示例电路可以单独地或组合地包括以下项中的一个或多个。
锁存器可以包括置位-复位(SR)锁存器。锁存器可以包括SR锁存器，其中锁存器的输出跟随对锁存器的最后断言的(asserted)输入。第一锁存器输入可以为置位输入，并且第二锁存器输入为复位输入。在置位输入和复位输入重叠的情况下，锁存器的输出可以跟随对锁存器的最后断言的输入。第一延迟和第二延迟可以独立地配置。信号的第一版本可以是信号的非反相版本，并且信号的第二版本可以是信号的反相版本。
示例电路可以包括：第一电路路径，该第一电路路径包括第一延迟电路；以及第二电路路径，该第二电路路径包括第二延迟电路，其中第一电路路径和第二电路路径连接到公共节点，并且其中公共节点被配置为接收信号。第一延迟电路可以包括第一电路输入，并且第二延迟电路可以包括第二电路输入，其中第二电路路径包括电连接在公共节点和第二电路输入之间的反相器电路。信号的第一版本可以是信号的非反相版本，并且信号的第二版本可以是输入信号的反相版本，其中信号的反相版本通过信号经过反相器电路产生。第一延迟电路可以包括第一电路输入，并且第二延迟电路可以包括第二电路输入，其中第一电路输入和第二电路输入电连接到公共节点，并且被配置为使得信号的第一版本包括信号的非反相版本，并且信号的第二版本包括信号的反相版本。第一电路输入和第二电路输入可以各自被配置为接收基于该信号的差分信号。
第一延迟可以不同于第二延迟，同时第一延迟用于调节信号的第一版本的信号脉冲的第一沿的定时，并且第二延迟用于调节信号的第二版本的信号脉冲的第二沿的定时。调节第一沿的定时可以包括将第一延迟添加到第一沿，并且调节第二沿的定时可以包括将第二延迟添加到第二沿。锁存器可以被配置为使得锁存器输出处的预定的逻辑电平跟随对第一锁存器输入或第二锁存器输入的最新断言的输入。最新断言的输入可以包括信号的上升沿。
一种调节信号的上升-下降偏移的示例方法包括：基于第一偏移来控制信号的第一版本的第一延迟，以产生第一延迟的信号；基于第二偏移来控制信号的第二版本的第二延迟，以产生第二延迟的信号；以及使用第一延迟的信号和第二延迟的信号来产生具有被及时调节的一个或多个特征的输出信号。示例方法可以单独地或组合地包括以下项中的一个或多个。
一个或多个特征可以包括信号中的脉冲的上升沿和脉冲的下降沿。在输出信号中，上升沿可以向前移动第一延迟，并且下降沿可以向前移动第二延迟。第一偏移可以与信号的上升沿相关联，并且第二偏移可以与信号的下降沿相关联，同时第一偏移和第二偏移相对于信号所基于的原始信号的脉冲宽度影响信号的脉冲宽度。可以及时调节输出信号的一个或多个特征，使得输出信号的上升沿和输出信号的下降沿产生对应于原始信号的脉冲宽度的脉冲宽度。输出信号的上升沿和输出信号的下降沿可以产生等于原始信号的脉冲宽度的脉冲宽度。输出信号的上升沿和输出信号的下降沿可以产生从原始信号的脉冲宽度偏离小于预先确定的量的脉冲宽度。
示例方法可以使用信号的路径上的电路来执行，其中电路被配置为调节上升-下降偏移。第一偏移可以考虑位于电路之前和电路之后的两个参考点之间的信号路径上发生的上升沿偏移，并且第二偏移可以考虑位于电路之前和电路之后的两个参考点之间的信号路径上发生的下降沿偏移。可以及时调节输出信号的一个或多个特征，使得输出信号的上升沿和输出信号的下降沿产生脉宽，该脉宽被调节以校正上升沿偏移和下降沿偏移。
示例方法可以使用信号的路径上的电路来执行，其中电路被配置为调节上升-下降偏移。第一偏移可以考虑位于电路之前和电路之后的两个参考点之间的信号路径上发生的上升沿偏移，并且第二偏移可以考虑位于电路之前和电路之后的两个参考点之间的信号路径上发生的下降沿偏移。可以及时调节输出信号的一个或多个特征，使得输出信号的上升沿和输出信号的下降沿基于对上升沿偏移和下降沿偏移的调节产生具有预定偏移量的脉冲宽度。
信号的第一版本可以是信号的非反相版本，并且信号的第二版本可以是信号的反相版本。
控制第一延迟可以包括配置信号的第一版本穿过其的第一延迟电路。控制第二延迟可以包括配置信号的第二版本穿过其的第二延迟电路。使用第一延迟的信号和第二延迟的信号来产生输出信号可以包括将第一延迟的信号施加到锁存器的第一锁存器输入，并且将第二延迟的信号施加到锁存器的第二锁存器输入，其中第一锁存器输入和第二锁存器输入中的每一个响应于信号的上升沿，以在锁存器的锁存器输出处提供预定的逻辑电平。
锁存器可以被配置为使得锁存器输出处的预定的逻辑电平跟随对第一锁存器输入或第二锁存器输入的最新断言的输入。第一延迟可以不同于第二延迟，因为第一偏移不同于第二偏移。及时调节的一个或多个特征可以是信号沿。信号沿可以以皮秒为单位测量的精度水平进行调节。
本说明书(包括此发明内容部分)中所描述的特征中的任何两个或更多个可组合在一起以形成本文未具体描述的具体实施。
本文所述的系统和技术、或其一部分可被实现为计算机程序产品或被计算机程序产品控制，该计算机程序产品包括存储于一个或多个非暂态机器可读存储介质上的指令，并且所述指令可在一个或多个处理装置上执行以控制(例如，协调)本文所描述的操作。本文所述的系统和技术、或其一部分可被实现为设备、方法或电子系统，所述设备、方法或电子系统可包括一个或多个处理装置以及存储用于实现各种操作的可执行指令的存储器。
附图和以下具体实施方式中陈述了一个或多个具体实施的详细信息。通过所述具体实施和附图以及通过权利要求书，其他特征结构、对象和优点将显而易见。
附图说明
图1是可被配置为调节信号的定时，例如以减少偏移的示例电路的部件的框图。
图2包括示出图1的电路的示例输入以及图1的电路的示例输出的时序图。
图3是可以由图1的电路实施以调节信号定时的示例过程的流程图。
图4是可以包括可控制以减少偏移的电路路径的示例自动测试设备(ATE)的部件的框图。
不同图中的类似附图标记指示类似元件。
具体实施方式
本文描述的是用于调节信号的定时的电路的示例。例如，电路可以能够校正信号中的上升-下降偏移(RFS)。虽然所呈现的示例讨论了RFS的校正，但示例电路也可以用于调节信号定时，以仅校正上升沿偏移或仅校正下降沿偏移，或校正其他适当类型的定时误差。如所指出的那样，RFS是由信号的上升沿和信号的下降沿两者中的延迟引起的信号脉冲的失真。电路的示例包括锁存器，诸如关于图1描述的置位-复位(SR)锁存器5。该示例锁存器包括第一锁存器输入、第二锁存器输入和锁存器输出，第一锁存器输入和第二锁存器输入各自响应信号的上升沿，以在锁存器输出处提供预定的逻辑电平，诸如逻辑高(或“1”)或逻辑低(或“0”)。在该示例中，锁存器5不响应于信号的其他特征，诸如信号的下降沿；然而，在一些实施方式中，可以使用响应于不同信号特征的不同类型的锁存器。
示例电路还包括可控制延迟电路——在一些实施方式中为连接到每个锁存器输入的一个延迟电路——用于向锁存器输入提供信号。例如，如下所述，延迟电路可以电连接到公共输入节点，并且在它们的输出处连接到其相应的锁存器输入。在一些实施方式中，延迟电路包括可控制以配置第一延迟的第一延迟电路，以及可控制以配置第二延迟的第二延迟电路。第二延迟可以独立于第一延迟，并且可以不同于第一延迟。第二延迟可以独立于第一延迟，并且在一些实施方式中可以与第一延迟相同(例如，在没有要校正的偏移的情况下)。在该示例中，第一延迟电路电连接到第一锁存器输入端，并且用于调节信号的第一版本(例如，信号的非反相版本)中的延迟，以产生输入到锁存器的第一延迟的信号。在该示例中，第二延迟电路电连接到第二锁存器输入端，并且用于调节信号的第二版本(例如，信号的反相版本)中的延迟，以产生输入到锁存器的第二延迟的信号。
在一些实施方式中，可以通过控制第一延迟的幅值和/或通过控制第二延迟的幅值减少RFS。所得到的延迟的信号控制锁存器以产生输出信号，该输出信号具有被及时调节的一个或多个特征(例如，沿)。例如，在一些实施方式中，信号——也称为输入信号——可能已通过穿过一个或多个电路元件(包括例如片上或片外缓冲器)而经受RFS。因此，输入信号的脉冲宽度可以不同于预期的脉冲宽度。使用本文所述的电路，可以控制(例如，编程)第一延迟或第二延迟中的一者或两者，以至少部分地固化该偏移。例如，可以控制第一延迟来改变上升沿信号定时，并且可以控制第二延迟来改变下降沿信号定时。通过改变一个或两个定时，输入信号的脉冲宽度可以被改变(例如被校正)以产生预期的脉冲宽度。脉冲宽度的这种校正是RFS偏移校正的一种类型。
图1示出了RFS偏移校正电路8的示例实施方式。在该示例中，电路8包括置位-复位(SR)锁存器5。在一些实施方式中，可以使用其他类型的锁存器或延迟控制电路。锁存器5响应于S(置位)和R(复位)输入脉冲以在输出Q 9处提供信号。例如，S输入10上的逻辑高信号的上升沿导致在输出Q 9处转变至逻辑高信号。同样地，在R输入11处的逻辑高信号的上升沿导致在输出Q 9处转变至逻辑低信号。因此，在该示例中，锁存器5包括SRM型锁存器功能，其中“M”是指存储器。在SRM锁存器中，输出Q处的状态由S输入或R输入上的最后传入的上升沿确定。实际的S和R脉冲可以具有任何合适的宽度，并且它们甚至可以至少部分地重叠，而不会不利地影响SRM锁存器的操作。因此，在示例中，S输入上的传入上升沿在输出Q处产生逻辑高，并且R输入上的传入上升沿在输出Q处产生逻辑低。在一些实施方式中，不包括上升沿的R输入和Q输入处的信号状态的变化不影响输出Q 9处的值。
对于非SRM锁存器，重叠的S和R值——例如，它们同时是高——可以产生不确定的输出结果。SRM锁存器的情况并非如此，因为SRM锁存器响应上升沿而改变输出信号状态，而不是输入逻辑状态本身。因此，SRM锁存器允许置位和复位同时是高，例如S和R脉冲可以重叠。不是输出是不确定的或假定为默认状态，而是输出跟随最后断言的输入：如果S在R之后，则锁存器置位；如果R在S之后，锁存器复位。
电路8还包括可控制延迟电路14(R延迟)和可控制延迟电路15(S延迟)。这些可控制延迟电路可以包括任何合适的可以编程电路，包括但不限于缓冲器和/或逻辑电路。在一些实施方式中，延迟电路14和延迟电路15中的每一个可以使用相同类型的电路来实施。在一些实施方式中，延迟电路14和延迟电路15中的每一个可以使用不同类型的电路来实施。在图1中，延迟电路14在其输入处具有反相器16。可以使用任何合适的电路来实施反相器。在操作中，反相器16产生输入信号(“IN”)18的反相，并且向延迟电路14提供输入信号的反相版本，从而使延迟电路14延迟输入信号IN的反相版本，而不是输入信号IN的原始(非反相)版本。
在图1的示例中，可控制延迟电路14和可控制延迟电路15的输入电连接到公共电路点或节点20。在图1的示例中，在可控制延迟电路14的情况下，反相器16在可控制延迟电路14的输入与公共节点20之间。公共节点20接收输入信号IN 18，该输入信号随后朝可控制延迟电路14和可控制延迟电路15中的每一个前进。因此，可控制延迟电路15接收该输入信号的非反相版本、延迟该输入信号的非反相版本，并且将延迟的信号输出到锁存器5的S输入10。可控制延迟电路14接收该输入信号的反相版本(因为输入信号首先通过反相器16)、延迟该输入信号的反相版本、并且将延迟的信号输出到锁存器5的R输入11。
在该示例中，在公共节点20处接收到的输入信号IN已经通过穿过一个或多个示例电路元件21(诸如片上或片外分配/缓冲电路)而经受偏移——在该示例中为RFS(尽管偏移可以仅为上升沿偏移或仅为下降沿偏移)。也就是说，RFS发生在两个参考点之间——一个在电路元件21之前，并且另一个在电路元件21之后。任何电路元件、延迟线、电路元件和延迟线的组合等可以产生RFS。因此，输入信号IN为其原始信号的失真版本(“INX”)22，其穿过一个或多个电路元件21并且受到RFS的影响，从而产生输入信号IN。例如，IN的脉冲宽度可以不同于INX的脉冲宽度(INX的脉冲宽度在本文中用作示例预期脉冲宽度)。电路8可以用于调节IN的脉冲宽度，例如以偏移校正IN，使得输出9处的信号类似于INX。例如，电路8可以用于校正IN的脉冲宽度，使得输出9处的信号具有与INX相同的形状(包括脉冲宽度)。在一些实施方式中，电路8可以将IN的偏移编程或改变为任何合适或期望的偏移，并且输出9处的信号可以具有或可以不具有与INX相同的形状。在一些实施方式中，电路8可以编程或改变IN的偏移，使得输出9处的信号相对于INX具有小于预先确定的量的偏移。在以下示例中，输出9处的信号(“OUT”)被产生为在可以接受的预定公差内具有与INX相同的脉冲宽度，或与INX相同的脉冲宽度。在一些实施方式中，该公差可以是单个皮秒(ps)的量级。在一些实施方式中，该公差可以超过单个皮秒。
还参见图2，INX 22和IN 18由一个或多个电路元件21(其可以为例如信号缓冲器)分隔，该一个或多个电路元件导致INX的上升信号沿和下降信号沿两者的延迟。这两个延迟可能不相等。在一些实施方式中，示例延迟可以为几纳秒(ns)的量级，并且上升沿延迟和下降沿延迟或RFS偏移之间的差可以为100皮秒(ps)左右。因此，在图2中，信号INX 22具有脉冲宽度PW并且信号IN 18具有不同的脉冲宽度PW’。脉冲宽度方面的差是由INX穿过一个或多个电路元件21所引起的RFS的结果。
在电路8的操作期间，上升沿延迟(可控制延迟电路15的“S延迟”)和下降沿延迟(可控制延迟电路14的“R延迟”)两者被控制(例如，编程)为预定值(例如，被控制为预定最小值)，以分别在其输出处产生信号S 24和R 26。在校准期间，确定INX 22的上升沿27或下降沿28是否已经被一个或多个电路元件21的信号路径缺陷延迟更多，在图2的示例中，下降沿延迟(tx，下降)大于上升沿延迟(tx，下降)。因此，在该示例中，在电路8中，RFS下降沿延迟(“R延迟”)(trfd，复位)被控制(例如，编程)以保持处于预定的最小值，并且RFS上升沿延迟(“S延迟”)(trfd，置位)被控制(例如，编程)到一定值以(例如，在适当的步骤分辨率内)补偿从IN到INX的偏移。例如，将(trfd，置位)编程为在PW的输出(OUT Q)9处产生脉冲宽度的值。本文描述的编程可以由任何适当的计算系统(诸如图4的计算机)、一个或多个处理设备、控制电路等例如响应于所测量的偏移或用户输入而执行。
在该示例中，SRM锁存器的操作启用前述操作。例如，S 25的上升沿29触发输出Q 9处的上升沿30，并且包括用于穿过锁存器5的置位延迟31。在R输入处的下降沿37不影响锁存器5的操作，因此不影响输出Q 9处的信号。因此，该沿被标记为“无所谓”，同样地，S 25处的下降沿32不影响锁存器5的操作，并且因此不影响输出Q 9。因此，下降沿32被标记为“无所谓”。R 26的上升沿34在输出Q 9处触发下降沿35，并且包括用于穿过锁存器5的置位延迟36。如上所述，可以控制(trfd，置位)和(trfd，复位)的值，以在输出9(输出)处产生与INX22的脉冲宽度相同或在其范围内的信号的脉冲宽度PW。如上所述，可以控制(trfd，置位)和(trfd，复位)的值以在输出Q 9处产生任何适当的脉冲宽度，并且不限于复制INX的脉冲宽度。另外，可以控制(trfd，置位)和(trfd，复位)的值以仅校正RFS，仅上升沿偏移或仅下降沿偏移。在一些实施方式中，(trfd，置位)或(trfd，复位)中的一者将不需要被调节。例如，一个值可以保持在预定的最小值，而另一个值被调节。在一些实施方式中，可以调节(trfd，置位)和(trfd，复位)两者。
图3示出了可以使用图1的电路8实施的过程40的示例。根据过程40，基于第一偏移来控制(41)信号的第一版本的第一延迟，以产生第一延迟的信号。例如，信号的第一版本可以是IN 18的非反相版本。S延迟可以被控制为处于最小值或其他值，以产生到锁存器5的S输入的延迟的输入信号，该延迟的输入信号基于IN 18的非反相版本。基于第二偏移来控制(42)信号的第二版本的第二延迟，以产生第二延迟的信号。例如，信号的第二版本可以是由反相器16产生的IN 18的反相版本。R延迟可以被控制为处于最小值或其他值，以产生到锁存器5的R输入的延迟的输入信号，该延迟的输入信号基于IN 18的反相版本。第一延迟的信号和第二延迟的信号控制锁存器5以在输出Q 9产生(43)具有被及时调节的一个或多个特征的输出信号。例如，如关于图2所示，锁存器5的S和R输入的上升沿可控制锁存器5以产生具有期望的脉冲宽度或其他合适特征的输出。例如，输出Q 9处的脉冲宽度可以与尚未经受RFS的INX信号22的脉冲宽度相同。在一些实施方式中，输出Q 9处的脉冲宽度可以从INX信号22的脉冲宽度偏离小于预先确定的量。这是认识到，在一些实施方式中，可能无法完全消除所有偏移，而是可以将偏移降低至低于某个预定的可接受水平。
在一些实施方式中，可调节输出9处到测量设备的选通延迟以补偿整体延迟。在一些实施方式中，可以将该延迟调节为至少以(trfd，复位)校正下降沿。在此之后，可以增加(trfd，置位)直到还校准上升沿。
在采用差分电路的电路路径中，不需要采用反相器16。在这种类型的实施方式中，反相可简单地通过翻转电路路径中的正极性线和负极性线的作用来实施。因此，在一些实施方式中，将电路路径中的信号反相(例如，作为延迟元件14的输入)通过切换电路路径中使用的差分信号的线路路径来执行。注意，在差分情况下，图1中的信号线例如表示两条实际线，一条用于信号的正电压以及一条用于信号的负电压(根据定义，信号则是这两个电压的差值)。
在一些实施方式中，本文描述的技术和过程可以在包括延迟线(例如，电路路径)的定时发生器模拟电路的背景下使用。现代CMOS(互补金属氧化物半导体)制造工艺可能导致器件失配引起的非预期脉冲宽度变化，该非预期脉冲宽度变化可以使用本文描述的技术和工艺来校正。在示例中，本文描述的技术和过程可以与定时发生器一起使用以对数据(DQ)信号和选通(DQS)信号两者的长源同步信号路径相关延迟线执行RFS偏移校正。
在一些实施方式中，本文描述的技术和过程可以提供相对精细的偏移减小，例如，在一些实施方式中将RFS降低至例如1ps或2ps。然而，本文描述的技术和方法可以用于以1ps或2ps以外的值提供适当的RFS减小。就这一点而言，粗糙的偏移减小技术可以与本文描述的相对较精细的偏移减小技术和过程结合实施。
图4示出了其中可以实施本文描述的技术和过程的通用ATE配置。然而，应当强调的是，本文描述的技术和过程不限于任何特定ATE配置，包括图4的配置，并且这些技术和过程可以用于任何适当的背景下，包括测试内容的外部。
参考图4，用于测试DUT 58的示例ATE系统50(诸如本文描述的那些系统)包括测试器(或“测试仪器”)52。DUT 58可以与DIB61接口。测试器52可以包括多个通道，通道中的每一个可以是具有可使用本文描述的技术和方法来控制的RFS的电路路径。为控制测试器52，系统50包括通过硬线连接56与测试器52连接的计算机系统54。在一些实施方式中，计算机系统可以控制本文描述的极性切换，以根据需要在通道中的一个或多个上实施RFS减小。
在示例性操作中，计算机系统54向测试器52发送命令以启动用于测试DUT 58的例程和函数的执行过程。这些执行测试例程可启动测试信号的产生和将测试信号发送至DUT58以及收集该DUT的响应。系统50可测试多种类型的DUT。在一些具体实施中，DUT可为任何适当的半导体或其他装置，诸如集成电路(IC)芯片(例如，存储器芯片、微处理器、模数转换器、数模转换器等)或其他装置。
为了提供测试信号和收集来自DUT的响应，测试器52连接到DUT58的内部电路的接口。例如，DUT可插入DIB 61的插槽内，该插槽含有DUT与测试器之间的电连接的接口。导体60(例如，一个或多个导电通路)连接到该接口，并且用于向DUT 58的内部电路递送测试信号(例如，切换或DC测试信号等)。导体60还响应于由测试器52提供的测试信号来感测信号。例如，可在引脚62处感测电压信号或电流信号以响应测试信号，并且该电压信号或电流信号可通过导体60发送至测试器52以供分析。也可对DUT 58中包括的其他引脚执行这种单端口测试。例如，测试器52可向其他引脚提供测试信号和收集通过导体(其递送所提供的信号)反射回去的关联信号。通过收集反射信号，可将引脚的输入阻抗连同其他单端口测试量一起表征。在其他测试场景中，可通过导体60将数字信号发送至引脚62以在DUT 58上存储数字值。一旦存储，就可访问DUT 58以检索此存储数字值并将其通过导体60发送至测试器52。然后可识别检索的数字值以确定是否在DUT 58上存储了正确的值。
除执行单端口测量之外，双端口或多端口测试也可通过测试器52执行。例如，可以在力电压模式下通过导体60将电压信号注入引脚62，并且可以从DUT 58的一个或多个其他引脚收集响应信号。可将该响应信号提供给测试器52以确定多个量，诸如增益响应、相位响应和其他吞吐量测量量。还可以执行其他测试。测试器52可以基于所需的测试如本文所述的那样在力电压模式期间将电流提供到DUT。
本文描述的技术和过程可以通过硬件或硬件和软件的组合来实施和/或控制。例如，类似本文描述的系统的系统可以包括各种控制器和/或处理设备，这些设备定位于系统中的各个点处以控制自动化元件的操作。中央计算机可协调在各种控制器或处理装置中的操作。中央计算机、控制器和处理设备可执行各种软件例程来实现对各种自动化元件的控制和协调。
本文描述的技术和过程可以至少部分地使用一个或多个计算机程序产品来控制，该计算机程序产品例如为一个或多个信息载体(诸如一个或多个非暂态机器可读介质)中有形地体现的一个或多个计算机程序，用于由一个或多个数据处理设备执行或控制一个或多个数据处理设备的操作，该数据处理设备例如为可编程处理器、计算机、多台计算机和/或可编程逻辑部件。
计算机程序可采用任何形式的编程语言编写，包括编译或解释语言，并且其可以任何形式部署，包括作为独立程序或作为模块、部件、子程序或适用于计算环境中的其他单元。计算机程序可被部署成在一台计算机上或者在一个站点处或分布在多个站点并且通过网络互连的多台计算机上执行。
与实现全部或部分测试相关联的动作可通过一个或多个可编程处理器进行，所述处理器执行一个或多个计算机程序来进行本文所述的一些功能。全部或部分测试可使用专用逻辑电路例如FPGA(现场可编程门阵列)和/或ASIC(专用集成电路)来实现。
适用于计算机程序执行的处理器包括(举例来说)通用和专用微处理器两者，以及任何种类数字计算机的任何一个或多个处理器。通常，处理器将从只读存储区或随机存取存储区或这二者接收指令和数据。计算机(包括服务器)的元件包括用于执行指令的一个或多个处理器以及用于存储指令和数据的一个或多个存储区装置。通常，计算机还将包括(或者可操作地耦接以从其接收数据或向其传输数据或这二者)一个或多个机器可读存储介质，诸如用于存储数据的大容量存储装置，例如，磁盘、磁光盘或光盘。适于体现计算机程序指令和数据的机器可读存储介质包括所有形式的非易失性存储区，包括(以举例的方式)半导体存储区装置，例如，EPROM、EEPROM和快闪存储区装置；磁盘，例如内部硬盘或可移动磁盘；磁光盘；以及CD-ROM和DVD-ROM盘。
如本文所用的任何“电连接”可以暗指直接的物理连接，或包括或不包括中间部件但仍允许电信号在所连接的部件之间流动的有线或无线连接。除非另有说明，否则无论是否用“电”来修饰术语“连接”，本文中所提到的任何涉及电路的“连接”均为电连接，而不一定是直接的物理连接。
本文所述的不同实现方式的元素可组合在一起以形成未在上面具体阐明的其他实现方式。多个元件可被排除在本文所述的结构之外而不对其操作产生不利影响。此外，各单独元件可组合为一个或多个单个元件来进行本文所述的功能。

Claims (14)

1.一种用于调节信号中的上升-下降偏移的电路，包括：
锁存器，所述锁存器包括第一锁存器输入、第二锁存器输入和锁存器输出，所述第一锁存器输入响应于第一输入信号的上升沿但不响应于所述第一输入信号的下降沿，以及所述第二锁存器输入响应于第二输入信号的上升沿但不响应于所述第二输入信号的下降沿，所述第一输入信号的所述上升沿或所述第二输入信号的所述上升沿控制所述锁存器以在所述锁存器输出处提供逻辑电平；
第一延迟电路，所述第一延迟电路可控制以配置第一延迟，所述第一延迟电路电连接到所述第一锁存器输入，并且用于调节信号的第一版本中的偏移的上升部分以产生所述第一输入信号；和
第二延迟电路，所述第二延迟电路可控制以配置第二延迟，所述第二延迟电路电连接到所述第二锁存器输入，并且用于调节所述信号的第二版本中的偏移的下降部分；
其中，所述信号的所述第一版本是所述信号的非反相版本，并且所述信号的所述第二版本是所述信号的反相版本。
2.根据权利要求1所述的电路，其中所述锁存器包括置位-复位SR锁存器。
3.根据权利要求2所述的电路，其中所述锁存器包括SR锁存器，其中所述锁存器的输出跟随对所述锁存器的最后断言的输入。
4.根据权利要求2所述的电路，其中所述第一锁存器输入为置位输入，所述第二锁存器输入为复位输入；并且
其中，在所述置位输入和所述复位输入重叠的情况下，所述锁存器的输出跟随对所述锁存器的最后断言的输入。
5.根据权利要求1所述的电路，其中所述第一延迟和所述第二延迟可独立地配置。
6.根据权利要求1所述的电路，其中所述第一延迟电路和所述第二延迟电路是不同类型的电路。
7.根据权利要求1所述的电路，还包括：
第一电路路径，所述第一电路路径包括所述第一延迟电路；和
第二电路路径，所述第二电路路径包括所述第二延迟电路，所述第一电路路径和所述第二电路路径连接到公共节点，所述公共节点被配置为接收所述信号。
8.根据权利要求7所述的电路，其中所述第一延迟电路包括第一电路输入，并且所述第二延迟电路包括第二电路输入，所述第二电路路径包括电连接在所述公共节点和所述第二电路输入之间的反相器电路；并且
其中，所述信号的所述反相版本通过所述信号经过所述反相器电路产生。
9.根据权利要求7所述的电路，其中所述第一延迟电路包括第一电路输入，并且所述第二延迟电路包括第二电路输入，所述第一电路输入和所述第二电路输入电连接到所述公共节点，并且被配置为使得所述信号的所述第一版本包括所述信号的非反相版本，并且所述信号的所述第二版本包括所述信号的反相版本。
10.根据权利要求9所述的电路，其中所述第一输入信号是第一差分信号并且所述第一锁存器输入被配置为接收承载所述第一差分信号的两个导体，并且所述第二输入信号是第二差分信号并且所述第二锁存器输入被配置为接收承载所述第二差分信号的两个导体。
11.根据权利要求1所述的电路，其中所述第一延迟不同于所述第二延迟，所述第一延迟用于调节所述信号的所述第一版本的信号脉冲的第一沿的定时，并且所述第二延迟用于调节所述信号的所述第二版本的信号脉冲的第二沿的定时。
12.根据权利要求11所述的电路，其中调节所述第一沿的所述定时包括将所述第一延迟添加到所述第一沿，并且调节所述第二沿的所述定时包括将所述第二延迟添加到所述第二沿。
13.根据权利要求1所述的电路，其中所述锁存器被配置为使得所述锁存器输出处的所述逻辑电平跟随最新断言的第一输入信号或第二输入信号。
14.根据权利要求13所述的电路，其中所述最新断言的第一输入信号或第二输入信号包括所述第一输入信号的所述上升沿或所述第二输入信号的所述上升沿。
CN201880053219.4A 2017-08-23 2018-08-14 调节信号定时 Active CN111034049B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/683,906 2017-08-23
US15/683,906 US10276229B2 (en) 2017-08-23 2017-08-23 Adjusting signal timing
PCT/US2018/046711 WO2019040323A1 (en) 2017-08-23 2018-08-14 SIGNAL SYNCHRONIZATION SETTING

Publications (2)

Publication Number Publication Date
CN111034049A CN111034049A (zh) 2020-04-17
CN111034049B true CN111034049B (zh) 2024-04-19

Family

ID=65436126

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880053219.4A Active CN111034049B (zh) 2017-08-23 2018-08-14 调节信号定时

Country Status (4)

Country Link
US (1) US10276229B2 (zh)
KR (1) KR102632401B1 (zh)
CN (1) CN111034049B (zh)
WO (1) WO2019040323A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10418125B1 (en) * 2018-07-19 2019-09-17 Marvell Semiconductor Write and read common leveling for 4-bit wide DRAMs
US11514958B2 (en) 2020-08-10 2022-11-29 Teradyne, Inc. Apparatus and method for operating source synchronous devices

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101675587A (zh) * 2007-01-19 2010-03-17 电力集成公司 具有互补差分输入级的比较器
US7994960B1 (en) * 2008-10-17 2011-08-09 Marvell International Ltd. Data converter with redundancy for error correction in polarity decision
CN102754161A (zh) * 2010-01-19 2012-10-24 阿尔特拉公司 用于集成电路中的存储器接口的占空比校正电路
CN103092255A (zh) * 2011-11-03 2013-05-08 辉达公司 无毛刺可编程时钟整形器
CN103404027A (zh) * 2011-03-04 2013-11-20 阿尔特拉公司 延迟电路系统
US9503065B1 (en) * 2015-08-31 2016-11-22 Teradyne, Inc. Deskew of rising and falling signal edges
CN106575960A (zh) * 2014-08-27 2017-04-19 泰拉丁公司 单触发电路

Family Cites Families (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4463273A (en) 1981-10-26 1984-07-31 Rca Corporation Electronic circuits and structures employing enhancement and depletion type IGFETs
US5298799A (en) 1992-12-31 1994-03-29 International Business Machines Corporation Single-shot circuit with fast reset
DE69526419T2 (de) 1994-12-20 2002-11-21 Nec Corp Zeitverzögerungsschaltung
US5646884A (en) 1995-08-05 1997-07-08 Texas Instruments Incorporated Electrical data storage device
DE69737748T2 (de) * 1997-05-16 2008-01-31 Fujitsu Ltd., Kawasaki Laufzeitunterschiedverringerungsschaltung
US6075395A (en) 1997-05-30 2000-06-13 Nec Corporation Synchronous delay circuit
US5883829A (en) 1997-06-27 1999-03-16 Texas Instruments Incorporated Memory cell having negative differential resistance devices
US6150242A (en) 1998-03-25 2000-11-21 Texas Instruments Incorporated Method of growing crystalline silicon overlayers on thin amorphous silicon oxide layers and forming by method a resonant tunneling diode
TW495616B (en) 1999-04-06 2002-07-21 Advantest Corp Test device and method for electrically testing electronic device
US6218874B1 (en) 1999-06-08 2001-04-17 Cypress Semiconductor Corp. One-shot pulse synchronizer
KR100301056B1 (ko) 1999-06-22 2001-11-01 윤종용 싱크로너스 데이터 샘플링 회로
US6252430B1 (en) 1999-08-13 2001-06-26 Raytheon Company Latching comparator utilizing resonant tunneling diodes and associated method
JP2001084287A (ja) 1999-09-14 2001-03-30 Toshiba Corp ゲーテッドクロック回路、ゲーテッドクロック回路設計支援装置及び方法
WO2001033240A2 (en) 1999-10-26 2001-05-10 Teradyne, Inc. High resolution skew detection apparatus and method
JP3485088B2 (ja) 1999-12-20 2004-01-13 ティアック株式会社 信号処理回路及び信号処理方法
KR100346836B1 (ko) * 2000-06-07 2002-08-03 삼성전자 주식회사 듀티 사이클 보정 기능을 갖는 지연 동기 루프 회로 및지연 동기 방법
US6291981B1 (en) 2000-07-26 2001-09-18 Teradyne, Inc. Automatic test equipment with narrow output pulses
US6456214B1 (en) 2000-09-27 2002-09-24 Raytheon Company High-speed comparator utilizing resonant tunneling diodes and associated method
US7187742B1 (en) 2000-10-06 2007-03-06 Xilinx, Inc. Synchronized multi-output digital clock manager
US6961396B2 (en) 2001-01-26 2005-11-01 Analog Devices, Inc. Digital banking circuit
US6874097B1 (en) * 2001-06-01 2005-03-29 Maxtor Corporation Timing skew compensation technique for parallel data channels
US6380779B1 (en) 2001-07-12 2002-04-30 Hewlett-Packard Company Edge-triggered, self-resetting pulse generator
US6490193B1 (en) 2001-08-22 2002-12-03 Raytheon Company Forming and storing data in a memory cell
US6509859B1 (en) 2001-08-22 2003-01-21 Raytheon Company Method and system for quantizing an analog signal
JP2003139824A (ja) 2001-11-05 2003-05-14 Toshiba Corp 低消費電力テスト回路
US6661262B1 (en) 2002-06-20 2003-12-09 International Business Machines Corporation Frequency doubling two-phase clock generation circuit
US6703907B1 (en) 2002-08-26 2004-03-09 Inphi Corporation Circuit technique for increasing effective inductance of differential transmission lines
US6771061B2 (en) 2002-09-17 2004-08-03 Teradyne, Inc. High speed tester with narrow output pulses
JP2004127147A (ja) * 2002-10-07 2004-04-22 Hitachi Ltd デスキュー回路およびそれを用いたディスクアレイ制御装置
JP2004236019A (ja) * 2003-01-30 2004-08-19 Agilent Technol Inc スキュー調整方法およびスキュー調整装置、ならびに、スキュー調整機能を備えたデータ伝送システム
TWI303427B (en) * 2003-04-30 2008-11-21 Hynix Semiconductor Inc Synchronous memory device having advanced data align circuit
US6859075B1 (en) 2003-07-02 2005-02-22 Inphi Corporation High-speed output buffer
TW591893B (en) 2003-07-28 2004-06-11 Univ Tsinghua Control method and device of dual-slope integrator
US7350132B2 (en) 2003-09-10 2008-03-25 Hewlett-Packard Development Company, L.P. Nanoscale interconnection interface
US7187196B2 (en) 2003-11-18 2007-03-06 Infineon Technologies Ag Low rise/fall skewed input buffer compensating process variation
KR100629374B1 (ko) * 2003-12-23 2006-09-29 삼성전자주식회사 듀티 사이클 보정회로 및 방법
DE112005000210T5 (de) * 2004-01-20 2007-03-01 Advantest Corp. Impulsbreiten-Einstellschaltung, Impulsbreiten-Einstellverfahren und Halbleiterprüfvorrichtung
US7270572B2 (en) * 2004-07-30 2007-09-18 Hewlett-Packard Development Company, L.P. Component connector
US7076385B2 (en) * 2004-11-23 2006-07-11 Guide Technology, Inc. System and method for calibrating signal paths connecting a device under test to a test system
KR100631168B1 (ko) * 2004-12-20 2006-10-02 주식회사 하이닉스반도체 센스앰프 구동회로 및 이를 구비하는 반도체 메모리 소자
US7423466B2 (en) 2005-04-29 2008-09-09 Stmicroelectronics Pvt. Ltd. Apparatus for enabling duty cycle locking at the rising/falling edge of the clock
US7352204B2 (en) * 2005-05-13 2008-04-01 Warpspeed Chips, Llc Automatic skew correction for differential signals
US7761748B2 (en) * 2005-06-09 2010-07-20 Sony Computer Entertainment Inc. Methods and apparatus for managing clock skew between clock domain boundaries
US7873130B2 (en) 2005-08-10 2011-01-18 Ludwig Lester F Frequency comparator utilizing enveloping-event detection via symbolic dynamics of fixed or modulated waveforms
US7813460B2 (en) * 2005-09-30 2010-10-12 Slt Logic, Llc High-speed data sampler with input threshold adjustment
US7593497B2 (en) * 2005-10-31 2009-09-22 Teradyne, Inc. Method and apparatus for adjustment of synchronous clock signals
US7737671B2 (en) 2005-12-05 2010-06-15 Texas Instruments Incorporated System and method for implementing high-resolution delay
JP2007228044A (ja) * 2006-02-21 2007-09-06 Sony Corp デジタルｄｌｌ回路
US7446695B2 (en) 2006-08-22 2008-11-04 Mcewan Thomas Edward Precision pulse detection system for radar sensors
TWI302318B (en) 2006-09-06 2008-10-21 Nanya Technology Corp Memory control circuit and method
US7557643B2 (en) 2007-01-08 2009-07-07 Sandisk Corporation De-glitch circuit
US7756664B2 (en) * 2007-03-21 2010-07-13 Advantest Corporation Test apparatus and measurement circuit
US20080232146A1 (en) 2007-03-23 2008-09-25 Texas Instruments Incorporated Efficient Power Supplies and Methods for Creating Such
US7653850B2 (en) 2007-06-05 2010-01-26 Intel Corporation Delay fault detection using latch with error sampling
US7728650B2 (en) 2007-06-15 2010-06-01 Qualcomm Incorporated Switches with passive bootstrap of control signal
US7868681B2 (en) 2007-10-30 2011-01-11 Qualcomm, Incorporated Programmable gain circuit
US7996804B2 (en) 2008-01-17 2011-08-09 Lsi Corporation Signal delay skew reduction system
US9425747B2 (en) 2008-03-03 2016-08-23 Qualcomm Incorporated System and method of reducing power consumption for audio playback
US7795920B2 (en) 2008-03-31 2010-09-14 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
US8289086B2 (en) 2008-04-02 2012-10-16 Qualcomm Atheros, Inc. Fractional and integer PLL architectures
US8094766B2 (en) * 2008-07-02 2012-01-10 Teradyne, Inc. Tracker circuit and method for automated test equipment systems
US8410824B2 (en) 2009-05-21 2013-04-02 Qualcomm, Incorporated Buffer with active output impedance matching
JP5407551B2 (ja) 2009-05-22 2014-02-05 富士通セミコンダクター株式会社 タイミング調整回路及びタイミング調整方法
WO2011126619A1 (en) 2010-04-05 2011-10-13 Rambus Inc. Methods and apparatus for transmission of data
US8837639B2 (en) 2010-06-18 2014-09-16 Ati Technologies Ulc Parallel synchronizing cell with improved mean time between failures
US8692538B2 (en) 2011-06-09 2014-04-08 Teradyne, Inc. Test equipment calibration
US8547154B2 (en) 2011-06-22 2013-10-01 International Business Machines Corporation Programmable duty cycle selection using incremental pulse widths
KR101855802B1 (ko) 2011-06-24 2018-05-10 삼성전자주식회사 패턴합성기기 및 이를 포함하는 반도체 테스트 시스템
US8565034B1 (en) * 2011-09-30 2013-10-22 Altera Corporation Variation compensation circuitry for memory interface
US9147620B2 (en) 2012-03-28 2015-09-29 Teradyne, Inc. Edge triggered calibration
KR101502759B1 (ko) 2012-03-30 2015-03-24 한국전자통신연구원 데이터 송신 장치, 데이터 수신 장치 및 데이터 전송 방법
WO2014181573A1 (ja) * 2013-05-10 2014-11-13 三菱電機株式会社 信号処理装置
US9279857B2 (en) * 2013-11-19 2016-03-08 Teradyne, Inc. Automated test system with edge steering
US9436794B2 (en) 2013-12-30 2016-09-06 Altera Corporation Sequential timing using level-sensitive clocked elements to optimize IC performance
US9397670B2 (en) 2014-07-02 2016-07-19 Teradyne, Inc. Edge generator-based phase locked loop reference clock generator for automated test system
US9698766B2 (en) * 2014-12-03 2017-07-04 Micron Technology, Inc. Apparatuses and methods for adjusting timing of signals
US9520877B2 (en) * 2014-12-16 2016-12-13 Intel Corporation Apparatus and method for detecting or repairing minimum delay errors
EP3433816A1 (en) * 2016-03-22 2019-01-30 URU, Inc. Apparatus, systems, and methods for integrating digital media content into other digital media content

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101675587A (zh) * 2007-01-19 2010-03-17 电力集成公司 具有互补差分输入级的比较器
US7994960B1 (en) * 2008-10-17 2011-08-09 Marvell International Ltd. Data converter with redundancy for error correction in polarity decision
CN102754161A (zh) * 2010-01-19 2012-10-24 阿尔特拉公司 用于集成电路中的存储器接口的占空比校正电路
CN103404027A (zh) * 2011-03-04 2013-11-20 阿尔特拉公司 延迟电路系统
CN103092255A (zh) * 2011-11-03 2013-05-08 辉达公司 无毛刺可编程时钟整形器
CN106575960A (zh) * 2014-08-27 2017-04-19 泰拉丁公司 单触发电路
US9503065B1 (en) * 2015-08-31 2016-11-22 Teradyne, Inc. Deskew of rising and falling signal edges

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
A Timing Analysis Algorithm for Circuits with Level-Senstive Latches;Jin-fuw Lee 等;ACM;20070315;1-6 *
基于改进延迟锁相环的高速低抖动时钟电路的开发与设计;沈学锋;;电子设计工程;20160505(09);54-56+59 *

Also Published As

Publication number Publication date
JP2020532164A (ja) 2020-11-05
KR20200035155A (ko) 2020-04-01
CN111034049A (zh) 2020-04-17
KR102632401B1 (ko) 2024-02-01
WO2019040323A1 (en) 2019-02-28
US10276229B2 (en) 2019-04-30
US20190066757A1 (en) 2019-02-28

Similar Documents

Publication Publication Date Title
US10284186B2 (en) Apparatuses and methods for phase interpolating clock signals and for providing duty cycle corrected clock signals
US6105157A (en) Salphasic timing calibration system for an integrated circuit tester
CN107925402B (zh) 上升和下降信号沿的纠偏
US10996272B2 (en) One-shot circuit
US7619404B2 (en) System and method for testing integrated circuit timing margins
US10564219B2 (en) Time-aligning communication channels
JP2002519675A (ja) スキュー補正手段およびスキュー補正方法
CN108009372B (zh) 一种ddr内存虚拟写电平校准响应的方法
CN111034049B (zh) 调节信号定时
JP5124023B2 (ja) 試験装置
JP7496308B2 (ja) 信号の立ち上がり－立ち下がりスキューを調整する回路
JP7273790B2 (ja) 回路パスのために実行される方法、回路構成、及び自動試験装置
JP2005030977A (ja) 位相差測定装置、位相差測定方法および試験装置
JP2008134090A (ja) 半導体試験装置
JPH0760170B2 (ja) Ｉｃテスタの信号出力回路
JPS59160774A (ja) 集積回路の試験装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant