CN103404027A - 延迟电路系统 - Google Patents

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Abstract

本发明提供一种具有延迟电路系统的集成电路。延迟电路系统可接收时钟信号并且生成相应的延迟时钟信号。与传统系统相比，使用该延迟电路系统生成的延迟时钟信号可呈现减少的占空比失真。该延迟电路系统可包括脉冲发生电路、延迟电路以及锁存电路。该脉冲发生电路可响应于在其输入处检测到上升边缘或下降边缘来生成脉冲。脉冲可通过延迟电路传播。该锁存电路可响应于在其控制输入处接收脉冲来生成（重建）延迟版本的时钟信号。该延迟电路系统可用于占空比失真校正电路系统、延迟锁定回路以及其它控制电路系统。

Description

延迟电路系统
技术领域
本申请要求2011年3月4日提交的美国专利申请13/041,309的优先权和权益。
背景技术
集成电路通常包括用于提供时序延迟的延迟链。例如，集成电路可包括具有延迟链的延迟锁定回路。可调整这些延迟链使得它们的延迟与参考延迟匹配。可调整其它的延迟链使得它们的延迟是参考延迟的倍数或分数。
传统的延迟链被形成从而提供相等的上升和下降延迟。传统延迟链的例子包括电流非补偿反相器（current-starved inverter）链、并联电容器反相器链和延迟内插器链。这些延迟链提供由数字控制信号或模拟控制信号控制的可调整延迟。作为例子，电流非补偿反相器的给定链可在其输入处接收具有25%占空比的时钟信号。如果上升和下降延迟匹配，则该给定链应该在其输出处生成具有25%占空比的延迟版本时钟信号。
现代集成电路可能经受老化效应如偏置温度不稳定性（BTI）。这种老化效应可导致晶体管特性随着时间推移而下降（即晶体管可表现阈值电压增加和相应的性能下降）。
集成电路如可编程集成电路通常包括延迟链。可编程集成电路具有加载配置数据的存储器元件。加载配置数据的存储器元件提供相应的静态控制信号。在可编程集成电路上的延迟链可在很长的一段时间（例如静态控制信号可具有固定极性至少六个月）接收静态控制信号。如果延迟链在延长时间段下受激于静态信号，则在延迟链中的晶体管经受老化效应，从而导致延迟链表现出不同的上升和下降延迟。如果这些延迟链用于延迟时钟信号，则延迟的时钟信号将不合期望地遭受占空比失真。
作为例子，并联电容器反相器的给定链可在其输入处接收具有50%占空比的时钟信号。作为老化效应的结果，该给定的链表现出不同的上升和下降延迟。如果上升和下降延迟不匹配，则该给定的链将因此在其输出处生成失真版本的时钟信号，例如具有55%的占空比。
发明内容
集成电路可包括延迟电路系统。该延迟电路系统可形成为延迟锁定回路、占空比失真（DCD）校正电路系统、支持双数据速率架构的控制电路系统和其它电路的一部分。该延迟电路系统可用于延迟时钟信号同时提供减少的占空比失真（例如该延迟电路系统可接收输入时钟信号并且生成具有减少的占空比失真的延迟版本的输入时钟信号）。
在一个合适的布置中，该延迟电路系统可包括脉冲发生电路、延迟电路、锁存电路和控制电路系统。该脉冲发生电路可用于响应时钟高或时钟低的输入信号来生成脉冲。该延迟电路可接收脉冲并且生成延迟版本的脉冲。
该锁存电路可以是电平敏感的锁存器或边缘触发的触发器（作为例子）。该锁存电路可具有接收输入时钟信号的第一输入；通过延迟电路接收延迟脉冲的第二输入；以及输出，在该输出处提供延迟的时钟信号。该控制电路系统可用于调整通过延迟电路的延迟。如果需要，则锁存电路的第一输入可通过额外的延迟电路接收延迟版本的输入时钟信号。
在另一个合适的布置中，该延迟电路系统可包括脉冲发生电路、第一和第二延迟电路、锁存电路和控制电路系统。该脉冲发生电路可用于响应于输入信号上升（例如响应于检测到正时钟边缘）来生成第一脉冲信号，并且响应于输入信号下降（例如响应于检测到负时钟边缘）来生成第二脉冲信号。第一延迟电路可接收第一脉冲信号并且生成延迟版本的第一脉冲信号。第二延迟电路可接收第二脉冲信号并且生成延迟版本的第二脉冲信号。
该锁存电路可以是置位-复位锁存器（作为例子）。该锁存电路可具有第一输入，其通过第一延迟电路接收延迟版本的第一脉冲信号；第二输入，其通过第二延迟电路接收延迟版本的第二脉冲信号；以及输出，在该输出处提供延迟的时钟信号。该控制电路系统可用于调整和平衡通过第一和第二延迟电路的延迟。
从附图和下面的详细说明中本发明的进一步特征、其性质和各种优点将更明显。
附图说明
图1是根据本发明实施例具有存储器单元阵列的说明性集成电路如可编程集成电路的图示。
图2是根据本发明实施例具有可调整延迟的说明性延迟电路系统的电路图。
图3是图解说明根据本发明实施例在图2的延迟电路系统的操作期间的相关信号特性的时序图。
图4是根据本发明实施例具有级联布置的说明性延迟电路系统的电路图。
图5是图解说明根据本发明实施例在图4的延迟电路系统的操作期间的相关信号特性的时序图。
图6是根据本发明实施例具有第一和第二脉冲发生电路的说明性延迟电路系统的电路图。
图7是图解说明根据本发明实施例在图6的延迟电路系统的操作期间的相关信号特性的时序图。
图8是根据本发明实施例的说明性延迟电路系统的电路图。
图9是图解说明根据本发明实施例在图8的延迟电路系统的操作期间的相关信号特性的时序图。
图10是根据本发明实施例包括延迟电路系统的说明性占空比失真校正电路系统的示图。
图11是根据本发明实施例的说明性延迟锁定回路的示图。
具体实施方式
本发明实施例涉及具有延迟电路系统的集成电路，该延迟电路系统提供大致相等的上升和下降延迟。集成电路可包括数字信号处理电路、微处理器、专用集成电路、存储器芯片、可编程逻辑器件集成电路或任何其它合适的集成电路。
可编程集成电路如可编程逻辑器件集成电路使用可编程存储器元件从而存储配置数据。在可编程集成电路的编程操作期间，配置数据加载到存储器元件中。在可编程集成电路的正常操作期间，每个存储器元件可提供静态输出信号。由存储器元件提供的静态输出信号用作控制信号。这些控制信号施加到在集成电路上的可编程逻辑从而定制可编程逻辑来执行所需的逻辑功能。
存储器元件可被组织在具有很多行和列的阵列中。例如，存储器阵列电路系统可形成在可编程逻辑器件集成电路上的数百或数千行和列中。图1的可编程集成电路10是在其上可形成存储器阵列电路系统的说明性集成电路的例子。
如图1中示出，可编程集成电路10可具有用于驱动信号离开器件10和用于经由输入输出引脚14从其它器件接收信号的输入输出（I/O）电路系统12。互连资源16如全局和局部垂直和水平导线和总线可用于在器件10上路由信号。互连资源16可包括固定的互连（导线）和可编程互连（即在各固定互连之间的可编程连接）。可编程逻辑18可包括组合和时序逻辑电路系统。可编程逻辑18可经配置执行定制逻辑功能。
可编程集成电路10包含存储器元件20，其可使用引脚14和I/O电路系统12加载配置数据（也称为编程数据）。一旦加载，存储器元件可各提供相应的静态控制输出信号，其控制在可编程逻辑18中关联逻辑组件的状态。通常存储器元件输出信号用于控制金属氧化物半导体（MOS）晶体管的栅极。一些晶体管可以是p沟道金属氧化物半导体（PMOS）晶体管。许多这些晶体管可以是在可编程组件如多路复用器中的n沟道金属氧化物半导体（NMOS）传输晶体管。当存储器元件输出为高时，由该存储器元件控制的NMOS传输晶体管将导通从而使逻辑信号从其输入传输到其输出。当该存储器元件输出为低时，该传输晶体管关断并且不传输逻辑信号。
典型的存储器元件20从经配置形成交叉耦合反相器的若干晶体管形成。也可使用其它布置（例如具有更多分布式反相器类电路的单元）。采用一种合适的方法，使用互补金属氧化物半导体（CMOS）集成电路技术从而形成存储器元件20，所以基于CMOS的存储器元件实现在这里描述为例子。在可编程集成电路的背景中，存储器元件存储配置数据并且因此有时被称为配置随机存取存储器（CRAM）单元。
器件10可具有电路如延迟锁定回路（DLL）、占空比校正（DCC）电路、输入输出（I/O）电路和包括延迟电路的其它控制电路系统。可调整该延迟电路从而提供所需的延迟量。例如，延迟电路可用于提供时序延迟，其是参考延迟的倍数或分数。
传统的延迟链可能承受老化效应，并且可遭受不同的上升和下降延迟。穿过具有不匹配上升和下降延迟的延迟链的时钟信号可能不合期望地经受占空比失真。可能因此期望能够提供具有匹配（相等）的上升和下降延迟的延迟电路系统。
图2是对老化效应不敏感的说明性延迟电路系统的电路图。如图2中示出，延迟电路系统50可包括第一延迟电路54、第二延迟电路58、逻辑门电路如逻辑异或门（XOR）56和锁存器60。锁存器60可以是边缘触发的触发器（例如正边缘触发的触发器或负边缘触发的触发器）或电平敏感锁存器（例如正电平敏感锁存器或负电平敏感锁存器）。
延迟电路系统50可具有输入52和输出62。输入52可接收输入信号IN，而在输出62处可提供输出信号OUT。
延迟电路54可用于引入脉冲宽度延迟Tδ。延迟电路54可具有输入和输出。延迟电路54的输入可连接到输入52上。延迟电路54可由反相器链、延迟内插器或其它类型的延迟元件形成。
逻辑异或门56可具有第一和第二输入和输出。门56的第一输入可连接到输入52上，而门56的第二输入可连接到延迟电路54的输出上。使用这种布置的连接，门56可响应于在输入52处从低到高或从高到低的信号转换而在其输出处生成具有Tδ脉冲宽度的脉冲（例如信号PUL）。延迟电路54和门56可因此统称为脉冲发生电路（例如图2的脉冲发生电路可响应于在输入52处的输入波形的正边缘和负边缘来触发生成脉冲）。如果需要，可使用响应于在其输入处的上升和下降边缘两者来生成脉冲的其它脉冲发生电路。
延迟电路58可用来提供由延迟电路系统50引入的所需信号延迟。延迟电路58可具有输入和输出。延迟电路58的输入可接收信号PUL。延迟电路58可用于引入所需的时序延迟TΔ。例如，信号PUL在时刻t0可具有上升边缘。信号PUL的延迟版本可在延迟电路58的输出处生成。具体地，延迟脉冲信号PUL'的上升边缘可在紧随时刻t0之后延迟TΔ。延迟电路58可由反相器链、延迟内插器或其它类型的延迟元件形成。
锁存器60可用来生成延迟版本的输入信号IN（例如重建具有所需延迟量的输入信号）。锁存器60可具有输入D、输出Q和控制输入。锁存器60的输入D可接收输入信号IN，而锁存器60的控制输入可接收延迟的脉冲信号PUL'。锁存器60的输出Q可用作延迟电路系统50的输出62。锁存器60可响应于信号PUL'上升（如果锁存器60是正边缘触发的触发器）或当信号PUL'脉冲高时（如果锁存器60是电平敏感锁存器）在其输出Q处锁存在其输入D处存在的信号IN的值。
如图2中示出，延迟电路58可通过控制线66接收来自控制电路系统64的控制信号。控制电路系统64可调整延迟TΔ，从而调整由延迟电路系统50提供的总信号延迟。该总信号延迟可定义为由穿过延迟电路系统50的信号经历的上升/下降延迟（例如信号OUT的上升边缘可相对于信号IN的相应上升边缘延迟TΔ，而信号OUT的下降边缘可相对于信号IN的相应下降边缘延迟TΔ）。如果需要，则控制电路系统64不需要被包括（例如延迟电路系统50可提供非可调整的延迟）。控制电路系统64可形成为延迟电路系统50的一部分。
延迟电路系统50耐受晶体管老化效应，因为在输入52处的上升和下降转换两者触发通过延迟电路58传播的相同脉冲信号（例如响应于正边缘和负边缘生成的脉冲触发相同序列的晶体管行为）。因此，延迟电路系统50可在存在延迟电路54和58中的任何晶体管失配与任何局部变化（例如工艺、电压和温度变化）情况下生成匹配的上升和下降延迟。使用延迟电路系统50来延迟时钟信号可例如提供减少的占空比失真（例如在输出62处的延迟时钟信号可具有这样的占空比，其大致等于在电路系统50的输入52处接收的原始时钟信号的占空比）。
图3是示出在结合图2描述类型的延迟电路系统50的操作期间的相关信号特性的时序图。如图3中示出的，信号IN（在输入52处）、PUL（在门56的输出处）、PUL'（在锁存器60的控制输入处）和OUT（在输出62处）在时刻t1之前可能是低的。信号IN可以是具有50%占空比的方波时钟信号（作为例子）。
在时刻t1，信号IN可以升高。信号IN升高可触发信号PUL升高。如图3中示出，逻辑异或门56的上升延迟可忽略不计。脉冲信号PUL可在一时段Tδ为脉冲高。与时钟信号IN的时钟周期相比，延迟Tδ可相对小（例如，延迟Tδ可以短于四分之一的时钟周期）。
在时刻t2，延迟的脉冲信号PUL'是脉冲高的。这导致信号OUT升高，因为锁存器60在时刻t2（如箭头51所示）采样（锁存）高输入信号。如图3中示出，锁存器60的上升延迟可忽略不计。从信号IN的上升时钟边缘到延迟信号PUL'的上升时钟边缘（例如从时刻t1到t2）的延迟可以等于延迟TΔ。延迟TΔ可以大于延迟Tδ（例如参见图3）。
在时刻t3，信号IN可以为时钟低。信号IN降低可触发信号PUL持续Tδ为脉冲高。响应于下降的时钟边缘而触发的脉冲信号PUL可以以与响应于时刻t1的上升时钟边缘而触发的脉冲信号相同的方式生成。从IN的上升时钟边缘到IN的连续下降时钟边缘的时间段（例如从时刻t1到t3）可以称为正（高）时钟相位THI。
在时刻t4，信号PUL'脉冲为高持续Tδ。这导致信号OUT被拉低，因为锁存器60在时刻t4（如箭头53所示）锁存低输入信号。从信号IN的下降时钟边缘到延迟信号PUL'的相应上升时钟边缘的延迟（例如从时刻t3到t4）可以等于延迟TΔ。
在时刻t5，信号IN时钟为高从而开始连续的时钟周期。从IN的下降时钟边缘到IN的连续上升时钟边缘的时间段（（例如从时刻t3到t5））可以称为负（低）时钟相位TLO。在时刻t6，在紧随IN的上升时钟边缘的延迟TΔ之后，信号OUT将时钟为高。
如图3中示出，信号OUT是时钟信号IN的延迟版本。在输出62处的延迟时钟信号OUT可以相对于在输入52处的原始时钟信号延迟时间TΔ。该延迟时钟信号可具有高时钟相位THI（例如从时刻t2到t4）和低的时钟相位TLO（例如从时刻t4到t6），其分别等于原始时钟信号的THI和TLO。
延迟电路54可能经受老化效应。这可导致脉冲宽度Tδ扩大或收缩，因为延迟电路54中的一些晶体管的性能已经下降。然而脉冲宽度Tδ的变化不影响延迟TΔ。延迟电路58可被设计具有足够的裕度以便在电路系统50的操作期间老化将不导致宽度Tδ收缩得太短而触发锁存器60。
延迟电路系统50能够生成匹配的上升和下降延迟，因为响应于上升或下降边缘而触发的延迟TΔ是相同的。与传统的系统相比，使用这种方法延迟时钟信号可因此在存在老化效应的情况下经历减少的占空比失真。
如果所需的延迟TΔ超过高时钟相位THI或低时钟相位TLO，则图2的延迟电路系统50可能无法适当运作。这是因为由于信号IN的状态将在脉冲到达锁存器60的控制输入时已经变化，锁存器60采样不正确的数据。
图4示出当提供长于正时钟相位THI的延迟TΔ时适当工作的延迟电路系统的一个合适布置。如图4中示出，延迟电路系统70可包括串联级联的两个延迟电路系统50。第一延迟电路系统50可具有输入52，其形成用于延迟电路系统70的输入69；以及耦合到第二延迟电路系统50的输入52上的输出62。在第一延迟电路系统50的输出62处生成的信号可由中间信号X表示。
第二延迟电路系统50的输入52可接收信号X。第二延迟电路系统50可具有形成用于延迟电路系统70的输出71的输出62。例如，原始的时钟信号IN可以通过延迟电路系统70的输入69馈入。在输出71处生成的延迟时钟信号OUT可以是具有大于一半时钟周期的延迟的延迟版本的原始时钟信号IN（作为例子）。
图5是示出在延迟电路系统70的操作期间的相关信号特性的时序图。在时刻t1，原始的时钟信号IN可以时钟为高。在第一延迟TΔ之后，中间信号X时钟为高（在时刻t2）。信号X可以是延迟了TΔ的延迟版本的原始时钟信号。
在时刻t3，延迟的时钟信号OUT时钟为高。如图5中示出，在第一延迟TΔ（例如由第一延迟电路系统50提供的延迟）和第二延迟TΔ（例如由第二延迟电路系统50提供的延迟）之后的信号OUT时钟为高。因此在紧随信号IN的第一上升时钟边缘的2TΔ的总体延迟之后，信号OUT时钟为高。在时刻t4，在紧随信号IN的第一下降时钟边缘的2TΔ的延迟之后，信号OUT时钟为低。在时刻t5，在紧随信号IN的第二上升时钟边缘的2TΔ的延迟之后，信号OUT时钟为高从而开始连续的时钟周期。只要它们的延迟累加到所需的值，则第一和第二延迟电路系统50的延迟不需要相同。
使用这种方法配置的延迟电路系统70可因此提供大于高时钟相位THI的总体延迟（例如2TΔ的延迟）。图4的该布置仅是说明性的。延迟电路系统70可包括串联耦合的两个以上的延迟电路系统50，从而提供通过延迟电路系统70的所需延迟量。
图6示出当提供大于高时钟相位THI或大于一半时钟周期的延迟TΔ时适当工作的延迟电路系统的另一个合适布置。延迟电路系统80可经配置通过不同的延迟路径（例如，上升脉冲信号通过第一延迟路径101传播，而下降脉冲信号通过第二延迟路径103传播）传播上升脉冲信号（例如响应于上升时钟边缘而触发的脉冲信号）和下降脉冲信号（例如响应于下降时钟边缘而触发的脉冲信号）。只要脉冲信号通过延迟路径101和103传播，即使所需的延迟TΔ大于高时钟相位THI，延迟电路系统80也可适当工作。
如图6中示出，延迟电路系统80可包括第一延迟电路100、第二延迟电路102、锁存器如置位-复位（SR）锁存器104和脉冲发生电路系统（例如脉冲延迟电路84和相关联的逻辑电路系统）。
延迟电路系统80可具有输入82和输出106。输入82可接收输入信号IN，而在输出106处可提供输出信号OUT。
延迟电路84可用于引入脉冲宽度延迟Tδ。延迟电路84可具有输入和输出（86）。延迟电路84的输入可连接到输入82上。延迟电路84可由反相器链、延迟内插器或其它类型的延迟元件形成。
延迟电路84的输出可耦合到关联的脉冲发生电路系统上如逻辑与非（NAND）门88和90。门电路88和90可各具有第一和第二输入和输出。延迟电路84的输出86可通过反相器92耦合到门电路88的第一输入和门电路90的第一输入上。输入82可通过传输门96耦合到门电路88的第二输入上并且通过反相器94耦合到门电路90的第二输入上。与门电路88关联的传输门（有时称为传递门）96可用来提供这样的延迟，其等于与门电路90关联的反相器94的延迟。以这种方式提供匹配延迟可用来分别通过延迟路径101和103平衡上升和下降延迟。传输门96可以是任何合适的延迟电路。
门电路88和延迟电路100可与第一延迟路径101关联（例如正边缘触发的脉冲信号传播路径），而门电路90和延迟电路102可与第二延迟路径103关联（例如负边缘触发的脉冲信号传播路径）。门电路88可在其输出处生成信号PH，而门电路90可在其输出处生成信号PL。信号PH可响应于信号IN的时钟高而脉冲为低。信号PL可响应于信号IN的时钟低而脉冲为低。
延迟电路100可延迟信号PH从而生成延迟的脉冲信号PH'，而延迟电路102可延迟信号PL从而生成延迟的脉冲信号PL'。信号PH'可相对于信号PH延迟TΔ。信号PL'可相对于信号PL延迟TΔ。由信号PH'和PL'经历的延迟量可以相同。
置位-复位锁存器104可具有反相置位输入、反相复位输入和输出（即延迟电路系统80的输出106）。例如，如果反相置位和复位输入都高，则SR锁存器104将保持其原先的锁存值。如果反相置位和复位输入分别低和高，则SR锁存器104将驱动其输出变高（例如SR锁存器104被放置在“置位”状态）。如果反相置位和复位输入分别高和低，则SR锁存器104将其输出拉低（例如SR锁存器104被放置在“复位”状态）。反相置位和复位输入不应该同时低。
锁存器104的反相置位输入可接收信号PH'，而锁存器104的反相复位输入可接收信号PL'。在其中信号PH'脉冲低的第一情况中，信号PL'在该时间段将是高的。信号OUT将因此时钟为高，因为锁存器104设置在置位状态。在其中信号PL'脉冲低的第二情况中，信号PH'在该时间段将是高的。信号OUT将因此时钟为低，因为锁存器104设置在复位状态。延迟电路系统80可适当工作，因为锁存器104不直接采样输入信号IN。只要上升脉冲信号和下降脉冲信号分别通过路径101和103传播（即使所需的延迟TΔ大于一半的时钟周期），则锁存器104将重建延迟版本的输入信号。
作为晶体管失配和随机过程变化的结果，通过路径101的延迟（例如上升延迟）和通过路径103的延迟（例如下降延迟）不同，这是可能的。然而在每个延迟路径101和103中的晶体管经受相同的老化效应，因为在每个延迟路径101和103中的晶体管经历相同的信号行为。如果需要，控制电路系统108可用于校准电路100和102的延迟TΔ，并且调整和平衡它们的相应延迟（例如通过控制线110发送延迟控制信号给可调整的延迟电路100和102）。
图7是图解说明在延迟电路系统80的操作期间的相关信号行为的时序图。具体地，图7示出其中所需的延迟TΔ大于高时钟相位THI的情况。在时刻t1，原始的时钟信号IN可以时钟为高。信号IN升高可以触发信号PH在一时段Tδ脉冲为低。在时刻t2，原始时钟信号IN可以时钟为低。信号IN降低可触发信号PL在一时段Tδ脉冲为低。
在时刻t3，延迟的脉冲PH'脉冲为低。这导致信号OUT将升高，因为SR锁存器104被设置在置位状态。如图7中示出，从信号IN的上升时钟边缘到延迟信号PH'的下降时钟边缘的延迟（例如从时刻t1到t3）可以等于延迟TΔ。延迟TΔ可以大于THI（例如参见图7）。
在时刻t4，延迟的脉冲信号PL'脉冲为低。这导致信号OUT将被驱动至低因为SR锁存器104被设置在复位状态。从信号IN的下降时钟边缘到延迟信号PL'的下降时钟边缘的延迟（例如从时刻t2到t4）可以等于延迟TΔ。
如图7中示出，信号OUT是时钟信号IN的延迟版本。在输出106处的延迟时钟信号OUT可以相对于在输入82处的原始时钟信号延迟TΔ。该延迟的时钟信号可具有这样的占空比，即其大致等于原始时钟信号的占空比。
图8示出当提供大于高时钟相位THI的延迟TΔ时适当工作的延迟电路系统的另一个合适的布置。延迟电路系统120可经配置延迟输入信号以便信号重建元件（例如电平敏感锁存器或边缘触发的触发器）采样正确的数据。
如图8中示出，延迟电路系统120可包括脉冲延迟电路124、第一和第二延迟电路128和130、逻辑门电路如逻辑异或门126和锁存器132。锁存器132可以是边缘触发的触发器（例如正边缘触发的触发器或负边缘触发的触发器）或电平敏感的锁存器。延迟电路系统120可具有输入122和输出134。输入122可接收输入信号IN，而在输出134处可提供输出信号OUT。
延迟电路124可用于引入脉冲宽度延迟Tδ。延迟电路124可具有输入和输出。该延迟电路124的输入可连接到输入122上。延迟电路124可由反相器链、延迟内插器或其它类型的延迟元件形成。
逻辑异或门126可具有第一和第二输入和输出。门电路126的第一输入可连接到输入122上，而门电路126的第二输入可连接到延迟电路124的输出上。使用这种布置连接，门电路126可响应于在输入处122信号从低到高或从高到低的转变而在其输出处生成具有Tδ脉冲宽度的信号PUL。延迟电路124和门电路126可因此统称为脉冲发生电路。如果需要，可使用响应于在其输入处的上升和/或下降边缘而可生成脉冲的其它脉冲发生电路。
延迟电路128可用来提供所需的信号延迟TΔ。延迟电路128可具有输入和输出。延迟电路128的输入可接收信号PUL。延迟电路128可由反相器链、延迟内插器或其它类型的延迟元件形成。
延迟电路130可用来提供延迟TΔ（例如电路130可用来提供延迟TΔ'）的预定比例。延迟电路130可具有输入和输出。延迟电路130的输入可接收输入信号IN。延迟电路130可由反相器链、延迟内插器或其它类型的延迟元件形成。
锁存器132可用来生成输入信号IN的延迟版本（例如重建延迟了TΔ的输入信号）。锁存器132可具有输入D、输出Q和控制输入。锁存器132的输入D可耦合到延迟电路130的输出上，而锁存器132的控制输入可耦合到延迟电路128的输出上。锁存器132的输出Q可用作延迟电路系统120的输出134。使用这种布置配置的锁存器132可响应于信号PUL'上升在其输出Q处采样信号IN的延迟版本，其存在于其输入D处。锁存延迟版本的输入信号允许在输入D处的信号切换到不正确值之前，锁存器132采样正确的数据。
例如，考虑其中原始时钟信号IN具有2000ps的时钟期的情况。原始时钟信号可以是具有50%占空比的方波时钟信号（例如原始时钟信号具有1000ps的高时钟相位THI和1000ps的低时钟相位TLO）。电路128的延迟TΔ可以置位为1500ps。在这个例子中，所需的延迟TΔ大于高时钟相位（1500大于1000）。
延迟电路130可提供等于1125ps的TΔ'（作为例子）。延迟TΔ'可以小于TΔ。使用电路130延迟原始时钟信号有效地使锁存器132能够在原始时钟信号的上升时钟边缘之后，采样原始时钟信号375ps（1500减去1125）。在其上升时钟边缘之后采样原始时钟信号375ps可能是可取的，因为在其上升时钟边缘之后原始时钟信号保持为高1000ps（在这个情况下）。
在存在工艺、电压和温度（PVT）变化的情况下电路130的延迟TΔ'可变化。只要延迟TΔ'在可接受的范围内变化，则延迟电路系统120可适当工作。在以上的例子中，可接受的延迟TΔ'范围可从500ps（TΔ减去THI）到1500ps的上限（例如等于TΔ的上限）。设定电路130的延迟TΔ'等于可接受延迟范围内的中间延迟（例如可接受延迟值范围内的中数延迟值）可允许PVT变化的误差和公差的提高的裕度。
如图8中示出，延迟电路120可从控制电路系统136通过控制线138接收控制信号。控制电路系统136可调整延迟TΔ，从而调整由延迟电路系统120提供的总信号延迟。延迟电路130不必是可调整的延迟电路（例如延迟TΔ'固定在标称值）。
图9是图解说明在结合图8描述类型的延迟电路系统120的操作期间的相关信号的行为的时序图。如图9中示出，信号IN（在输入122处）、PUL（在门电路126的输出处）、PUL'（在锁存器132的控制输入处）和OUT（在输出134处）在时刻t1之前可以是低的。信号IN可以是具有50%占空比的方波时钟信号（作为例子）。延迟电路130可生成信号IN的延迟版本。延迟的时钟信号IN'可以相对于信号IN延迟TΔ'（例如参见图9）。
在时刻t1，信号IN可以升高。信号IN升高可触发信号PUL在一时段Tδ脉冲为高。在时刻t2，延迟的脉冲信号PUL'脉冲为高。这导致信号OUT升高，因为锁存器132在时刻t2（如箭头140所示）采样高的延迟输入信号IN'。从信号IN的上升时钟边缘到延迟脉冲PUL'的上升时钟边缘的延迟（例如从时刻t1到时刻t2）可能等于延迟TΔ。延迟TΔ可以大于一半的时钟周期（作为例子）。
在时刻t3，延迟的脉冲信号PUL'脉冲再次为高。这导致信号OUT被拉低，因为锁存器132在时刻t3（如箭头142所示）采样低的延迟输入信号IN'。从信号IN的下降时钟边缘到延迟信号PUL'的上升时钟边缘的延迟（在时刻t3）可能等于延迟TΔ。以所需延迟的一部分延迟输入信号可因此允许当表现减少的占空比失真时，延迟电路系统120以大于一半时钟周期的延迟适当延迟方波时钟信号。
当引入减少的占空比失真时，结合图5、7、9和11描述类型的延迟电路系统可用于延迟时钟信号。这种延迟电路系统可用在如占空比失真（DCD）校正电路系统、延迟锁定回路（DLL）、双数据速率存储器输入输出电路系统和其它时钟控制电路系统的电路中。
如图10中示出，DCD校正电路系统302可包括延迟电路系统如延迟电路系统304，其可从相位锁定回路或锁相环（PLL）300直接接收原始时钟信号。
相位锁定回路300可馈送时钟信号CLK到时钟缓冲器316中，该时钟缓冲器316驱动时钟信号CLK到时钟分配网络322上。时钟缓冲器316可以是反相级并且有时称为时钟驱动器。时钟分配网络322可从时钟缓冲器316接收信号CLK并且可分配时钟信号CLK到集成电路10上的不同逻辑区域。网络322可以设置在树形配置中（有时称为时钟树）。网络322例如可以是H型树时钟网络。H型树的使用确保到逻辑电路系统中不同点的延迟很好地匹配。
不同的逻辑区域可通过时钟分配网络322接收CLK'。由于存在噪音和随机变化的其它来源，随着原始时钟信号通过网络322分配，在不同的逻辑区域接收的局部时钟信号CLK'可经历占空比失真（DCD）。控制电路系统如DCD校正电路系统302可通过线路324接收CLK'，并且可用于动态实时调整时钟缓冲器316（即连接到PLL300的输出上的时钟缓冲器）从而确保信号CLK'经历减少的占空比失真。
DCD校正电路系统302可包括延迟电路系统304。延迟电路304可在线路306上输出由PLL300生成的延迟版本的时钟信号。延迟电路系统304可使用如图2、7、9或11示出的布置来实现。
第一相位检测器如上升边缘（正边缘）相位检测器312可具有通过线路306接收延迟的时钟信号的第一输入并且可具有通过线路324接收信号CLK'的第二输入。上升边缘相位检测器312可比较在其输入处的两个时钟信号的上升边缘，并且基于该比较输出控制电路314的结果。例如，如果在CLK'的上升边缘之前出现线路306上的延迟时钟信号的上升边缘，则相位检测器312可输出“0”到控制电路314（作为例子）。如果在CLK'的上升边缘之后出现线路306上的延迟时钟信号的上升边缘，则相位检测器312可能输出“1”到控制电路314。
控制电路314可用于调整电路304的延迟以便在线路306上提供的延迟时钟信号用CLK'相位锁定。换句话说，在这个反馈（回路）配置中连接的相位检测器312和控制电路314可调整电路304的延迟以便在线路306上的延迟信号的上升时钟边缘和CLK'对齐（匹配）。控制块314可调整延迟电路304从而提供大致等于通过时钟分配网络的信号传播延迟的延迟。延迟电路304、相位检测器312和控制电路314有时可称为形成延迟锁定回路（DLL）。
DCD校正电路系统302可进一步包括第二相位检测器如连接到控制电路310上的下降边缘（负边缘）相位检测器308。下降边缘相位检测器308可具有通过线路306接收延迟时钟信号的第一输入并且可具有通过线路324接收信号CLK'的第二输入。这两个时钟信号的上升边缘已经通过相位检测器312和控制电路314对齐。相位检测器308可在其输入处比较两个时钟信号的下降边缘并且基于比较结果输出相应的结果给控制电路310。例如，如果在CLK'的下降边缘之前出现线路306上的延迟时钟信号的下降边缘，则相位检测器308可能输出“0”到控制电路310（作为例子）。如果在CLK'的下降边缘之后出现线路306上的延迟时钟信号的下降边缘，则相位检测器308可能输出“1”到控制电路310。
在线路306上的延迟时钟信号是具有与PLL300的输出相同的占空比的时钟信号，因为延迟电路304可提供匹配的上升和下降延迟。控制电路310可因此在线路318上提供控制信号从而控制连接到PLL300的输出上的时钟缓冲器316。具体地，控制电路310可动态地调整缓冲器316的下拉驱动强度从而转移信号CLK'的下降边缘，以便CLK'的下降边缘与线路306上的延迟时钟信号的下降边缘对齐。
对齐信号CLK'的上升边缘和下降边缘与线路306上的延迟时钟信号导致其中信号CLK'表现减少的占空比失真的情况，因为在线路306上的延迟时钟信号具有与PLL输出相同的占空比（例如，以这种方式自适应地调整时钟缓冲器316有效地锁定高时钟相位到一半的时钟周期）。如图10中示出，PLL300也可通过线路324接收CLK'从而适当调整其时钟相位。
图11是示出包括延迟电路系统的延迟锁定回路（DLL）的示图。如图11中示出，DLL400可包括在回路中连接的目标延迟电路402、延迟电路系统404、相位检测器406和控制电路系统408。延迟电路系统404可使用图2、7、9或11中示出的布置来实现。
DLL400可接收原始时钟信号CLK。目标延迟电路402和延迟电路系统404可各具有接收信号CLK的输入。电路402可用于将信号CLK延迟目标延迟（例如电路402可在其输出处生成延迟的时钟信号CLK*）。延迟电路系统404可用于以可调整的延迟来延迟信号CLK（例如电路404可在其输出处生成延迟的时钟信号CLK'）。
相位检测器406可具有接收信号CLK*的第一输入和接收信号CLK'的第二输入。相位检测器406可在其输入处比较两个时钟信号的上升边缘并且基于这个比较而输出控制电路408的结果。例如，如果在CLK'的上升边缘之前出现CLK*的上升边缘，则相位检测器406可输出“0”到控制电路408（作为例子）。如果在CLK'的上升边缘之后出现CLK*的上升边缘，则相位检测器406可能输出“1”到控制电路408。
控制电路408可用于调整电路系统404的延迟以便由延迟电路系统404提供的延迟匹配由电路402提供的目标延迟（例如经由通过线路410发送延迟控制信号给电路系统404）。其它延迟电路如延迟电路系统405（例如延迟电路系统404的翻版）可通过线路410接收这些控制信号。
以这种方式配置延迟电路系统405可允许延迟电路系统405以目标时序延迟来延迟时钟信号，同时确保在其输出处生成的延迟时钟信号表现匹配的上升和下降延迟。即使由目标延迟电路402生成的信号表现不平等的上升和下降延迟，延迟电路系统404和405也可在它们的输出处生成具有匹配的上升/下降延迟的信号。
额外实施例
额外实施例1.一种集成电路，其包括：脉冲发生电路，其可操作从而接收输入信号并且可操作从而生成相应的脉冲信号；延迟电路，其可操作从而接收来自所述脉冲发生电路的所述脉冲信号；以及锁存电路，其可操作从而通过所述延迟电路接收脉冲信号的延迟版本，其中所述锁存电路可操作从而响应接收所述脉冲信号的延迟版本来输出输入信号的延迟版本。
额外实施例2.额外实施例1中定义的集成电路，其进一步包括额外的延迟电路、相位检测器和控制电路，其中所述脉冲发生电路、所述延迟电路、所述锁存电路、所述额外的延迟电路、所述相位检测器和所述控制电路耦合在回路中。
额外实施例3.额外实施例2中定义的集成电路，其中所述锁存电路具有第一输入和第二输入，其中所述锁存电路的第一输入可操作从而接收所述输入信号，并且其中所述锁存电路的第二输入可操作从而接收所述脉冲信号的延迟版本。
额外实施例4.额外实施例2中定义的集成电路，其中：所述脉冲发生电路可操作从而生成相应的第一和第二脉冲信号；所述延迟电路包括可操作从而接收所述第一脉冲信号的第一延迟电路和可操作从而接收所述第二脉冲信号的第二延迟电路；以及所述锁存电路具有可操作从而通过所述第一延迟电路接收所述第一脉冲信号的延迟版本的第一输入和可操作从而通过所述第二延迟电路接收所述第二脉冲信号的延迟版本的第二输入，其中所述锁存电路包括置位-复位锁存器。
额外实施例5.额外实施例1中定义的集成电路，其中第一部分的占空比失真校正电路包括所述脉冲发生电路、所述延迟电路和所述锁存电路，并且其中第二部分的所述占空比失真校正电路包括第一和第二相位检测器和控制电路系统。
额外实施例6.额外实施例5中定义的集成电路，其中所述锁存电路包括第一输入和第二输入，其中所述锁存电路的第一输入可操作从而接收所述输入信号，并且其中所述锁存电路的第二输入可操作从而接收所述脉冲信号的延迟版本。
额外实施例7.额外实施例5中定义的集成电路，其中：所述脉冲发生电路可操作从而生成相应的第一和第二脉冲信号；所述延迟电路包括可操作从而接收所述第一脉冲信号的第一延迟电路和可操作从而接收所述第二脉冲信号的第二延迟电路；以及所述锁存电路具有可操作从而通过所述第一延迟电路接收所述第一脉冲信号的延迟版本的第一输入和可操作从而通过所述第二延迟电路接收所述第二脉冲信号的延迟版本的第二输入，其中所述锁存电路包括置位-复位锁存器。
额外实施例8.一种延迟电路系统，其包括：脉冲发生电路，其可操作从而接收输入信号并且可操作从而生成相应的脉冲；延迟电路，其可操作从而接收所述脉冲；以及锁存电路，其具有第一输入和第二输入，其中所述第一输入可操作从而接收所述输入信号，其中所述第二输入可操作从而通过所述延迟电路接收脉冲的延迟版本，并且其中所述锁存电路可操作从而响应接收所述输入信号和所述脉冲的延迟版本来输出输入信号的延迟版本。
额外实施例9.额外实施例8中定义的延迟电路系统，其中所述脉冲发生电路包括额外的延迟电路和逻辑门，其中所述额外的延迟电路和所述逻辑门可操作从而接收所述输入信号，并且其中所述逻辑门可操作从而在其输出处生成所述脉冲。
额外实施例10.额外实施例9中定义的延迟电路系统，其中所述逻辑门包括逻辑异或门。
额外实施例11.额外实施例8中定义的延迟电路系统，其中所述锁存电路包括边缘触发的触发器。
额外实施例12.额外实施例8中定义的延迟电路系统，其中所述锁存电路包括电平敏感的锁存器。
额外实施例13.额外实施例8中定义的延迟电路系统，其中所述脉冲被延迟给定的延迟从而形成所述脉冲的延迟版本，所述延迟电路系统进一步包括：耦合到所述延迟电路的控制电路系统，其中所述控制电路系统经配置控制所述延迟电路系统从而调整所述给定的延迟。
额外实施例14.额外实施例8中定义的延迟电路系统，其中所述输入信号包括时钟信号，所述延迟电路系统进一步包括：额外的延迟电路，其中所述锁存电路的第一输入可操作从而通过所述额外的延迟电路接收所述时钟信号的延迟版本。
额外实施例15.一种延迟电路系统，其包括：脉冲发生电路，其可操作从而接收输入信号并且可操作从而生成相应的第一和第二脉冲信号；第一延迟电路，其可操作从而接收所述第一脉冲信号；第二延迟电路，其可操作从而接收所述第二脉冲信号；以及锁存电路，其具有第一输入和第二输入，其中所述第一输入可操作从而通过所述第一延迟电路接收第一脉冲信号的延迟版本，其中所述第二输入可操作从而通过所述第二延迟电路接收第二脉冲信号的延迟版本，并且其中所述锁存电路可操作从而响应接收所述第一脉冲信号的延迟版本和所述第二脉冲信号的延迟版本来输出所述输入信号的延迟版本。
额外实施例16.额外实施例15中定义的延迟电路系统，其中所述锁存电路包括置位-复位锁存器。
额外实施例17.额外实施例15中定义的延迟电路系统，其中所述第一延迟电路可操作从而提供第一延迟并且其中所述第二延迟电路可操作从而提供第二延迟，所述延迟电路系统进一步包括：耦合到所述第一和第二延迟电路的控制电路系统，其中所述控制电路系统经配置调整由所述第一和第二延迟电路提供的所述第一和第二延迟。
额外实施例18.额外实施例15中定义的延迟电路系统，其中所述脉冲发生电路包括：第一逻辑电路，其与所述第一延迟电路关联，其中所述第一逻辑电路具有可操作从而接收所述输入信号的第一输入和第二输入；第二逻辑电路，其与所述第二延迟电路关联，其中所述第二逻辑电路具有可操作从而接收所述输入信号的第一输入和第二输入；以及额外的延迟电路，其中所述额外的延迟电路具有可操作从而接收所述输入信号的输入，并且其中所述额外的延迟电路具有耦合到所述第一逻辑电路的第二输入和所述第二逻辑电路的第二输入上的输出。
额外实施例19.额外实施例18中定义的延迟电路系统，其中所述第一电路包括第一与非门和第一反相器。
额外实施例20.额外实施例19中定义的延迟电路系统，其中所述第二电路包括第二与非门、第二反相器和额外的逻辑电路，并且其中所述额外的逻辑电路经配置提供延迟给所述输入信号，该延迟等于与穿过所述第一反相器的信号关联的延迟。
额外实施例21.额外实施例20中定义的延迟电路系统，其中所述输入信号包括时钟信号，并且其中所述额外的电路包括传输门。
上面仅是本发明原理的说明，并且可由本领域的技术人员做出各种修改而不背离本发明保护范围和精神。前述实施例可单独或以任何组合来实现。

Claims (21)

1.一种集成电路，其包括：
脉冲发生电路，其可操作从而接收输入信号并且可操作从而生成相应的脉冲信号；
延迟电路，其可操作从而接收来自所述脉冲发生电路的所述脉冲信号；以及
锁存电路，其可操作从而通过所述延迟电路接收所述脉冲信号的延迟版本，其中所述锁存电路可操作从而响应接收所述脉冲信号的延迟版本来输出所述输入信号的延迟版本。
2.根据权利要求1所定义的集成电路，其进一步包括额外的延迟电路、相位检测器和控制电路，其中所述脉冲发生电路、所述延迟电路、所述锁存电路、所述额外的延迟电路、所述相位检测器和所述控制电路耦合在回路中。
3.根据权利要求2所定义的集成电路，其中所述锁存电路具有第一输入和第二输入，其中所述锁存电路的第一输入可操作从而接收所述输入信号，并且其中所述锁存电路的第二输入可操作从而接收所述脉冲信号的延迟版本。
4.根据权利要求2所定义的集成电路，其中：
所述脉冲发生电路可操作从而生成相应的第一和第二脉冲信号；
所述延迟电路包括可操作从而接收所述第一脉冲信号的第一延迟电路和可操作从而接收所述第二脉冲信号的第二延迟电路；以及
所述锁存电路具有可操作从而通过所述第一延迟电路接收所述第一脉冲信号的延迟版本的第一输入和可操作从而通过所述第二延迟电路接收所述第二脉冲信号的延迟版本的第二输入，其中所述锁存电路包括置位-复位锁存器。
5.根据权利要求1所定义的集成电路，其中第一部分的占空比失真校正电路包括所述脉冲发生电路、所述延迟电路和所述锁存电路，并且其中第二部分的所述占空比失真校正电路包括第一和第二相位检测器和控制电路系统。
6.根据权利要求5所定义的集成电路，其中所述锁存电路包括第一输入和第二输入，其中所述锁存电路的第一输入可操作从而接收所述输入信号，并且其中所述锁存电路的第二输入可操作从而接收所述脉冲信号的延迟版本。
7.根据权利要求5所定义的集成电路，其中：
所述脉冲发生电路可操作从而生成相应的第一和第二脉冲信号；
所述延迟电路包括可操作从而接收所述第一脉冲信号的第一延迟电路和可操作从而接收所述第二脉冲信号的第二延迟电路；以及
所述锁存电路具有可操作从而通过所述第一延迟电路接收所述第一脉冲信号的延迟版本的第一输入和可操作从而通过所述第二延迟电路接收所述第二脉冲信号的延迟版本的第二输入，其中所述锁存电路包括置位-复位锁存器。
8.一种延迟电路系统，其包括：
脉冲发生电路，其可操作从而接收输入信号并且可操作从而生成相应的脉冲；
延迟电路，其可操作从而接收所述脉冲；以及
锁存电路，其具有第一输入和第二输入，其中所述第一输入可操作从而接收所述输入信号，其中所述第二输入可操作从而通过所述延迟电路接收所述脉冲的延迟版本，并且其中所述锁存电路可操作从而响应接收所述输入信号和所述脉冲的延迟版本来输出所述输入信号的延迟版本。
9.根据权利要求8所定义的延迟电路系统，其中所述脉冲发生电路包括额外的延迟电路和逻辑门，其中所述额外的延迟电路和所述逻辑门可操作从而接收所述输入信号，并且其中所述逻辑门可操作从而在其输出生成脉冲。
10.根据权利要求9所定义的延迟电路系统，其中所述逻辑门包括逻辑异或门。
11.根据权利要求8所定义的延迟电路系统，其中所述锁存电路包括边缘触发的触发器。
12.根据权利要求8所定义的延迟电路系统，其中所述锁存电路包括电平敏感的锁存器。
13.根据权利要求8所定义的延迟电路系统，其中所述脉冲被延迟给定的延迟从而形成所述脉冲的延迟版本，所述延迟电路系统进一步包括：
耦合到所述延迟电路上的控制电路系统，其中所述控制电路系统经配置控制所述延迟电路系统从而调整所述给定的延迟。
14.根据权利要求8所定义的延迟电路系统，其中所述输入信号包括时钟信号，所述延迟电路系统进一步包括：
额外的延迟电路，其中所述锁存电路的第一输入可操作从而通过所述额外的延迟电路接收所述时钟信号的延迟版本。
15.一种延迟电路系统，其包括：
脉冲发生电路，其可操作从而接收输入信号并且可操作从而生成相应的第一和第二脉冲信号；
第一延迟电路，其可操作从而接收所述第一脉冲信号；
第二延迟电路，其可操作从而接收所述第二脉冲信号；以及
锁存电路，其具有第一输入和第二输入，其中所述第一输入可操作从而通过所述第一延迟电路接收所述第一脉冲信号的延迟版本，其中所述第二输入可操作从而通过所述第二延迟电路接收所述第二脉冲信号的延迟版本，并且其中所述锁存电路可操作从而响应接收所述第一脉冲信号的延迟版本和所述第二脉冲信号的延迟版本来输出所述输入信号的延迟版本。
16.根据权利要求15所定义的延迟电路系统，其中所述锁存电路包括置位-复位锁存器。
17.根据权利要求15所定义的延迟电路系统，其中所述第一延迟电路可操作从而提供第一延迟并且其中所述第二延迟电路可操作从而提供第二延迟，所述延迟电路系统进一步包括：
耦合到所述第一和第二延迟电路的控制电路系统，其中所述控制电路系统经配置调整由所述第一和第二延迟电路提供的所述第一和第二延迟。
18.根据权利要求15所定义的延迟电路系统，其中所述脉冲发生电路包括：
第一逻辑电路，其与所述第一延迟电路关联，其中所述第一逻辑电路具有可操作从而接收所述输入信号的第一输入和第二输入；
第二逻辑电路，其与所述第二延迟电路关联，其中所述第二逻辑电路具有可操作从而接收所述输入信号的第一输入和第二输入；以及
额外的延迟电路，其中所述额外的延迟电路具有可操作从而接收所述输入信号的输入，并且其中所述额外的延迟电路具有耦合到所述第一逻辑电路的第二输入和所述第二逻辑电路的第二输入的输出。
19.根据权利要求18所定义的延迟电路系统，其中所述第一电路包括第一与非门和第一反相器。
20.根据权利要求19所定义的延迟电路系统，其中所述第二电路包括第二与非门、第二反相器和额外的逻辑电路，并且其中所述额外的逻辑电路经配置提供延迟给所述输入信号，该延迟等于与穿过所述第一反相器的信号关联的延迟。
21.根据权利要求20所定义的延迟电路系统，其中所述输入信号包括时钟信号，并且其中所述额外的电路包括传输门。
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