CN110034750A - 时钟延迟电路 - Google Patents

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Abstract

一种时钟延迟电路包含用于提供输出时钟信号的输出端，所述输出时钟信号是输入时钟信号的延迟版本。所述时钟延迟电路包含锁存器，所述锁存器的输出端提供所述输出时钟信号。延迟控制电路提供第三时钟信号。所述锁存器包含用于接收所述输入时钟信号的第一输入端和用于接收所述第三时钟信号的第二输入端。由所述锁存器提供的延迟量取决于所述第三时钟信号的所述占空比。

Description

时钟延迟电路
技术领域
本发明总体涉及时钟延迟电路。
背景技术
电子系统使用时钟电路来提供特定频率的时钟信号或其它交变信号。一些系统利用时钟延迟电路来提供时钟信号的延迟版本，例如用于系统同步。
发明内容
根据本发明的第一方面，提供一种时钟延迟电路，其包括：
输出端，其用于提供输出时钟信号，所述输出时钟信号是输入时钟信号的延迟版本；
延迟控制电路，其包含用于提供具有占空比的第三时钟信号的输出端；
锁存器，其包含用于接收所述输入时钟信号的第一输入端，用于接收所述第三时钟信号的第二输入端，以及用于提供所述输出时钟信号的输出端，其中所述输入时钟信号与所述输出时钟信号之间的延迟取决于所述第三时钟信号的所述占空比。
在一个或多个实施例中，所述延迟控制电路包括：
电容器；
充电状态速率控制电路，所述充电状态速率控制电路控制所述电容器的充电状态速率，所述第三时钟信号的所述占空比取决于所述电容器的充电状态速率。
在一个或多个实施例中，所述充电状态速率控制电路包含比较电路，所述比较电路包含用于接收指示所述输入时钟信号与所述输出时钟信号之间的期望延迟的信号的第一输入端以及用于接收指示所述输入时钟信号与所述输出时钟信号之间的测量的延迟的信号的第二输入端，其中所述充电状态速率控制电路的所述输出端基于由所述比较电路进行的所述比较电路的所述第一输入端与所述比较电路的所述第二输入端的比较来调整所述电容器的所述充电状态速率。
在一个或多个实施例中，所述延迟控制电路进一步包括第一电路，所述第一电路具有用于接收时钟信号的第一输入端和耦合到所述电容器的第二输入端，所述第一电路的输出端提供所述第三时钟信号。
在一个或多个实施例中，所述第一电路至少执行所述第一电路的所述第一输入端和所述第二输入端的逻辑AND功能。
在一个或多个实施例中，所述充电状态速率控制电路包括：
脉冲发生器，其包含用于接收所述输出时钟信号的第一输入端和用于接收所述输入时钟信号的第二输入端，所述脉冲发生器的输出端提供指示所述输入时钟信号与所述输出时钟信号之间的延迟差的输出信号；
脉冲到电压转换电路，其用于将所述脉冲发生器的所述输出信号转换成指示所述输出时钟信号与所述输入时钟信号之间的测量的延迟的DC信号。
在一个或多个实施例中，所述充电状态速率控制电路包含反相器，所述反相器包含：用于接收时钟信号的第一输入端，耦合到所述电容器的输出端，以及耦合到具有输入端的第一电路以接收指示所述输入时钟信号与所述输出时钟信号之间的期望延迟的信号的第二输入端。
在一个或多个实施例中，所述电路进一步包括：
双边缘检测器电路，其用于在其输出端处提供所述输入时钟信号的上升缘处的脉冲和所述输入时钟信号的下降缘处的脉冲，其中在所述反相器的输入端处接收的所述时钟信号的频率是所述双边缘检测器电路的输出端的频率。
在一个或多个实施例中，所述电路进一步包括：
脉冲保持电路，其具有耦合到所述双边缘检测器电路的所述输出端的第一输入端和耦合到所述延迟控制电路的输出端的第二输入端，所述脉冲保持电路的所述输出端将所述时钟信号提供给所述反相器的所述输入端。
在一个或多个实施例中，在所述反相器的所述第一输入端处接收的所述时钟信号是所述输入时钟信号。
在一个或多个实施例中，在所述反相器的所述第一输入端处接收的所述时钟信号是所述输入时钟信号的反相版本。
在一个或多个实施例中，所述反相器包含串联耦合的第一晶体管、第二晶体管和第三晶体管，所述第三晶体管的控制端耦合到所述第一电路的所述输出端，以基于所述第一电路的所述输出端的电压电平控制其导电率，其中所述第三晶体管的导电率控制所述电容器的所述充电状态速率。
在一个或多个实施例中，所述第一电路包含用于接收指示所述输入时钟信号与所述输出时钟信号之间的测量的延迟的信号的第二输入端，其中所述充电状态速率控制电路的所述输出端基于由所述第一电路进行的所述第一电路的所述输入端与所述第一电路的所述第二输入端的比较来调整所述电容器的所述充电状态速率。
在一个或多个实施例中，所述充电状态速率控制电路控制所述电容器的放电速率。
在一个或多个实施例中，所述第三时钟信号的频率是所述输入时钟信号的所述频率的两倍。
在一个或多个实施例中，所述输入时钟信号与所述输出时钟信号之间的所述延迟能够由提供给所述延迟控制电路的选择信号编程。
在一个或多个实施例中，所述延迟控制电路进一步包括：
第一电容器；
第二电容器；
第一充电状态速率控制电路，所述第一充电状态速率控制电路控制所述第一电容器的充电状态速率，所述第三时钟信号的所述占空比取决于所述第一电容器的充电状态速率；
第二充电状态速率控制电路，所述第二充电状态速率控制电路控制所述第二电容器的充电状态速率，所述第三时钟信号的所述占空比取决于所述第二电容器的充电状态速率。
在一个或多个实施例中，所述延迟控制电路进一步包括：
第一电路，其具有用于接收所述输入时钟信号的第一输入端和耦合到所述第一电容器的第二输入端；
第二电路，其具有用于接收所述输入时钟信号的反相版本的第一输入端和耦合到所述第二电容器的第二输入端；
第三电路，其具有用于接收所述第一电路的输出端的第一输入端、用于接收所述第二电路的输出端的第二输入端以及用于提供所述第三时钟信号的输出端。
在一个或多个实施例中，所述锁存器是D触发器，所述锁存器的所述第一输入端是数据输入端，并且所述锁存器的所述第二输入端是时钟输入端。
根据本发明的第二方面，提供一种用于延迟时钟信号的方法，其包括：
基于输入时钟信号与输出时钟信号之间的期望延迟产生控制信号；
用所述控制信号控制电容器的充电状态速率；
产生第三时钟信号，所述第三时钟信号的占空比取决于所述电容器的所述充电状态速率；
将所述第三时钟信号提供给锁存器的第一输入端以及将所述输入时钟信号提供给锁存器的第二输入端，其中所述锁存器的输出端提供所述输出时钟信号，其中所述输入时钟信号与所述输出时钟信号之间的延迟取决于所述第三时钟信号的所述占空比。
在一个或多个实施例中，所述产生所述控制信号包含将所述第一信号与所述期望延迟进行比较，所述第一信号指示所述输入时钟信号与所述输出时钟信号的比较。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
通过参考附图，可以更好地理解本发明，并且本发明的众多目的、特征和优点对于本领域技术人员而言是显而易见的。
图1是根据本发明的一个实施例的时钟延迟电路的电路图。
图2是根据本发明一个实施例的时序图。
图3是根据本发明一个实施例的时钟延迟电路的电路图。
图4是根据本发明一个实施例的时序图。
图5是根据本发明另一个实施例的时钟延迟电路的电路图。
图6是根据本发明另一个实施例的时序图。
除非另有说明，否则在不同附图中使用相同的附图标记表示相同的项。附图不一定按比例绘制。
具体实施方式
以下列出了用于实施本发明的模式的详细描述。所述描述旨在说明本发明，而不应视为是限制性的。
一种时钟延迟电路包含用于提供输出时钟信号的输出端，所述输出时钟信号是输入时钟信号的延迟版本。所述时钟延迟电路包含锁存器，所述锁存器的输出端提供所述输出时钟信号。延迟控制电路提供第三时钟信号。所述锁存器包含用于接收所述输入时钟信号的第一输入端和用于接收所述第三时钟信号的第二输入端。由所述锁存器提供的延迟量取决于所述第三时钟信号的所述占空比。
对于一些现有技术的延迟时钟电路，通过使时钟信号通过一个或多个延迟元件将延迟引入输入时钟信号。这种电路的一个问题是延迟元件提供的延迟可能关于工艺、频率、电压和/或温度而变化，从而影响时钟延迟电路在期望操作范围内的精度。
在本文描述的实施例的情况下，通过使用锁存器对输入时钟信号计时来提供延迟，从而提供输入时钟信号的延迟版本。因此，这种电路对期望操作范围的工艺、频率、电压和/或温度变化不太敏感。
图1是根据本发明的一个实施例的时钟延迟电路的电路图。延迟电路101包含时钟输入端，所述时钟输入端接收输入时钟信号(CLOCKIN)并在其输出端处提供输入时钟信号的延迟版本(CLOCKOUT)。将输入时钟信号提供给触发器103的数据输入端，所述触发器103的输出端提供输出时钟信号。在所示出的实施例中，触发器103是上升缘D触发器，但是在其它实施例中可以使用其它类型的锁存器(例如，JK触发器、JK锁存器、SR触发器、SR锁存器、下降缘D触发器、其它类型触发器)。
触发器103的时钟输入端从占空比控制电路105接收时钟信号(CLOCKDC)。延迟控制电路105接收输入时钟信号(CLOCKIN)、输出时钟信号(CLOCKOUT)和选择信号(DELAYSELECT)，所述选择信号用于选择期望延迟。触发器103提供的延迟量取决于来自电路105的时钟信号的占空比。在所示出的实施例中，选择信号是多位并行信号，其提供对期望延迟量的指示。在一个实施例中，延迟电路可以提供0到180度延迟的可调延迟，延迟增量为0.25度。然而，其它实施例可以具有其它延迟范围和/或可以其它增量调整。在一个实施例中，输入时钟信号具有1KHZ到1GHZ范围内的频率(取决于电路设计)，但在其它实施例中可以是其它频率。
延迟电路101可以在许多不同电路中实施，以为时钟信号提供受控延迟。这种电路的例子包含总线控制器(例如以太网控制器)、逻辑、缓冲器、存储器、处理器和微控制器。这种延迟电路可以用于如计算机系统、智能电话、微控制器、器械、工业控制器、或汽车控制系统之类的系统中。在一些实施例中，延迟时钟电路的实施例可以用来满足输入时钟频率的±1.2％或输入时钟周期的±1.2％的精度要求。
图2示出了电路101在向输出时钟信号(CLOCKOUT)提供延迟时的时序图。在所示出的实施例中，时钟信号(CLOCKDC)具有与输入时钟信号(CLOCKIN)的上升缘和下降缘对齐的下降缘。在时钟信号(CLOCKDC)的每个上升缘处，触发器103在其输出端处锁存触发器103的输入端的当前时钟状态。通过增加或减少时钟信号的占空比，可调整从时钟信号的先前下降缘出现的随后上升缘(见箭头201)。在所示出的实施例中，增加时钟信号(CLOCKDC)的占空比会缩短时钟信号的随后上升缘出现的时间以及因此输入时钟信号的状态在触发器103的输出端处被锁存的时间，从而减少延迟时间(Δ)。减小时钟信号(CLOCKDC)的占空比会增加时钟信号的随后上升缘出现的时间以及因此输入时钟的状态在触发器103的输出端处被锁存的时间，从而增加延迟时间(Δ)。
图3是时钟延迟电路101的一个实施例的更详细的电路图。延迟控制电路105包含双边缘检测器电路301、由OR门311实施的脉冲扩展器电路和占空比调整电路313。双边缘检测器电路301包含XOR逻辑门303、反相器307和305以及电容器309。电路301在其输出端处提供输入时钟信号(CLOCKIN)的上升缘和下降缘处的有限持续时间的脉冲。反相器307、305和电容器309形成XOR门303的一个输入端的延迟路径，其在输入时钟信号的每个上升缘和下降缘处产生与输入时钟信号的定时差，以在XOR门303的输出端处产生脉冲。脉冲的持续时间取决于两个反相器307和305提供的延迟以及电容器309的尺寸。在其它实施例中，延迟可以由其它类型的延迟电路提供。在一个实施例中，电路301的脉冲的持续时间在0.1到0.5纳秒的范围内，但在其它实施例中可以有不同的持续时间。为了延长电路301的脉冲，OR门311执行电路301的输出与来自占空比调整电路313的节点318的信号的逻辑OR功能，以产生频率为输入时钟信号的双倍且脉冲出现在输入时钟信号的上升缘和下降缘的开始处的中间时钟信号(CLOCKI)。在一些实施例中，在电路301的输出端的脉冲具有足够持续时间的情况下，不需要OR门311。利用在上升缘和下降缘上提供脉冲的双边缘检测器电路301使得时钟延迟电路能够包含仅一个用于上升缘和下降缘的占空比调整电路313。这不仅节省了集成电路空间，还可以提供更好的精度，因为可以如同包含用于输入时钟信号的上升缘(电路501)和下降缘(电路503)的占空比调整电路的实施例(参见图5)那样避免装置失配。在其它实施例中，双边缘检测器电路301和脉冲扩展器可以具有其它配置。
占空比调整电路313包含用于调整时钟信号(CLOCKDC)的占空比以提供输入时钟信号(CLOCKIN)与输出时钟信号(CLOCKOUT)之间的期望延迟的电路系统。电路313包含用于接收选择信号(DELAY SELECT)的输入端，所述选择信号的值指示期望延迟。电路313包含电阻数模转换器(RDAC)电路340，其包含可变电阻器电路343，所述可变电阻器电路343的电阻可调整以向放大器341的非反相输入端提供DC电压，所述电压的值指示期望延迟。电路340还包含与可变电阻器电路343串联的电阻器344和342。在其它实施例中，可以使用其它类型的数字到电压转换器来代替RDAC电路340，如电容器数模转换器电路，以降低功率。在另一个实施例中，选择信号(DELAY SELECT)可以是模拟信号。在所示出的实施例中，电路340包含与放大器341一起实施的缓冲电路，其用于减小电路340的电流消耗并防止电流消耗变化改变RDAC设定点。
电路313包含AND门337、反相器339和RC滤波器，所述RC滤波器包含电阻器335和电容器331，用于在放大器329的非反相输入端处提供DC电压，所述DC电压指示输出时钟信号与输入时钟信号之间的延迟。AND门337和反相器339形成脉冲发生器电路，所述脉冲发生器电路的输出是指示输入时钟信号与输出时钟信号之间的延迟差的脉冲信号。AND门337将输出时钟信号与反相输入时钟信号组合，以产生由电阻器335和电容器331低通滤波成DC电压的脉冲信号。放大器329的反相输入端通过电阻器333耦合到缓冲器341的输出端，以接收指示期望延迟的电压，如选择信号(DELAY SELECT)所指示的。放大器329用作误差放大器，所述误差放大器用于基于测量的延迟(如由其非反相输入端处的电压指示)与期望延迟(如由其反相输入端处的电压指示)之间的差来调整其输出(CONTROL VOLTAGE)，以调整测量的占空比从而匹配期望占空比。电路313包含用于提供反馈回路稳定性的积分电容器327。
电路313包含具有串联耦合的P型晶体管317、N型晶体管319和N型晶体管321的反相器。在所示出的实施例中，晶体管317、319和321被配置成“电流饥饿型逆反相器”，其中晶体管321的导电率可以由CONTROL VOLTAGE信号控制，以控制从节点VC到地的放电路径的强度从而对电容器322进行放电。电路313包含AND门315和电容器322，所述电容器322耦合到AND门315的输入端之一。OR门311的输出端耦合到AND门315的另一个输入端。
图4示出了产生时钟信号(CLOCKDC)时占空比调整节电路313的时序图。在所示出的实施例中，电路313通过控制电容器322的放电速率来控制时钟信号的占空比。电路313通过基于期望延迟(由SELECT SIGNAL确定)与测量的延迟(如由放大器329的非反相输入端处的电压(CONTROL VOLTAGE)所指示的)的比较控制晶体管321的导电率来控制放电速率。
在图4中，中间时钟信号(CLOCKI)是其频率是输入时钟信号的频率的两倍的时钟信号。当中间时钟信号从高状态转变为低状态时，晶体管317变为导通，以相对快速地将节点VC的电压拉到高电压。由于节点VC连接到AND门315的一个输入端，并且中间时钟信号被提供给AND门315的另一个输入端，因此中间时钟信号的下降时钟缘和节点VC的上升缘不会导致AND门315的输出端(节点318)在此时上升。
当中间时钟信号(CLOCKI)转变为高电压时，节点VC的电压开始下降。然而，节点VC的电压不会立即下降到低于AND门315的跳变电压403，因为电容器322上的电荷将节点VC的电压保持在跳变电压403之上，直到电容器322通过晶体管319和晶体管321充分放电。电容器322的放电速率由晶体管321的导电率控制。由于晶体管321的导电率由CONTROL VOLTAGE信号控制，所以通过调整CONTROL VOLTAGE信号(其可以通过改变SELECT信号调整)可调整将电容器322放电到跳变点电压403以下所需的时间量(见箭头401)。
当节点VC的电压下降到低于跳变电压403时，AND门315的输出(节点318)下降。节点VC的电压下降到低于跳变电压403所花费的时间越长，节点318处的脉冲的占空比越大。由于时钟信号(CLOCKDC)从节点318反转，所以节点VC的电压下降到低于跳变电压403所花费的时间越长，时钟信号(CLOCKDC)的占空比越短并且输出时钟到输入时钟的延迟(Δ)越长。因此，对于所示出的实施例，升高CONTROL VOLTAGE信号的电压使电容器322放电更快，这使得节点VC处的电压下降更快，并且因此增加时钟信号的占空比以缩短延迟(Δ)。相反地，降低CONTROL VOLTAGE信号的电压使得电容器322放电更慢，这使得节点VC处的电压下降更慢，并且因此减小时钟信号的占空比以延长延迟(Δ)。
在所示出的实施例中，节点318的电压转变为低状态使中间时钟信号(CLOCKI)的电压转变为低状态(假设电路301的脉冲相对较短)。如上所述，中间时钟信号从高状态转变为低状态使晶体管317变为导通，以相对快速地将节点VC的电压拉到高电压。
在其它实施例中，电路105可以具有其它配置。例如，NAND门(未示出)可以代替AND门315和反相器316。利用这样的实施例，反相器(未示出)将位于从节点318到OR门311的输入端的反馈路径中。对于任一实施例，AND门315或NAND门(未示出)都将执行中间时钟信号(CLOCKI)和节点VC的ANDing功能。
如本文所使用的，电容器的术语“充电状态速率”可以指电容器的充电速率或电容器的放电速率。在图3的实施例中，电容器322的被控制为调整时钟信号的占空比的充电状态速率是电容器322的放电速率。在其它实施例(未示出)中，电容器322的被控制为调整占空比的充电状态速率是电容器322的充电速率。在控制电容器的充电速率以控制时钟信号(CLOCKDC)的占空比的实施例的一个例子中，CONTROL VOLTAGE信号将被提供给与晶体管317串联的额外P型晶体管(未示出)。在这样的实施例中，节点VC以及CONTROL VOLTAGE信号的电压将参考VCC而非地。在其它实施例中，将控制电容器的充电速率和放电速率两者以控制占空比。
图5是根据本发明另一个实施例的时钟延迟电路500的电路图。时钟延迟电路500包含D型触发器504和延迟控制电路502。由电路502产生的时钟信号(CLOCKDC)用于以与关于图1描述的方式类似方式控制由D触发器504提供的延迟。在图5的实施例的情况下，延迟控制电路502包含两个占空比调整电路501和503，其与占空比调整电路313类似，不同之处在于省略了反相器316。代替在晶体管317、319和321的电流饥饿型反相器的输入端处接收中间时钟信号(CLOCKI)(见图3)，将输入时钟信号提供给占空比调整电路501的电流饥饿型反相器(未示出)的输入端，并通过反相器507将反相输入时钟信号提供给占空比调整电路503的电流饥饿型反相器(未示出)的输入端。
图6示出了延迟控制电路502的操作的时序图。占空比调整电路501产生具有脉冲的输出信号(DR)，所述脉冲具有针对输入时钟信号的上升缘的可调整占空比，并且占空比调整电路503产生具有脉冲的输出信号(DF)，所述脉冲具有针对输入时钟信号的下降缘的可调整占空比。NOR门505组合DR和DF信号并反转脉冲以产生时钟信号(CLOCKDC)，所述时钟信号的频率是输入时钟信号频率的两倍。
在一些实施例中，对应于电路501和503中的门315的AND门可以用NAND门代替，并且NOR门505将用AND门(未示出)代替。
参考回图3的实施例，将指示输入时钟信号与输出时钟信号之间的测量的延迟的电压与指示期望延迟的电压(由SELECT SIGNAL确定)进行比较(通过放大器329)，以产生用于控制时钟信号(CLOCKDC)的占空比的CONTROL VOLTAGE信号。在可替换实施例中，指示时钟信号(CLOCKDC)的实际占空比的电压将与指示期望延迟的电压进行比较以产生CONTROLVOLTAGE信号。在可替换实施例中，时钟信号(CLOCKDC)将被提供给电阻器335并由电阻器335和电容器331滤波以产生指示时钟信号的实际占空比的电压。放大器329将此电压与其反相输入端处的电压进行比较，所述反相输入端处的电压表示如由选择信号设定的期望延迟。
在另一个实施例中，时钟延迟电路可以包含两个电路，每个电路具有晶体管317、319和321的电流饥饿型反相器、电容器322以及AND门315。电路中的一个电路将接收输入时钟信号，并且另一个电路将接收输入时钟信号的反相(正如图5的实施例一样)。而且，与图5的实施例一样，两个电路的AND门315中的每一个的输出将被提供给NOR门505以提供时钟信号(CLOCKDC)。与图5的实施例不同的是，时钟延迟电路将仅包含一个用于产生CONTROLVOLTAGE信号的电路(例如RDAC 340、电阻器333和335、电容器331、电容器327、AND门337和放大器329)，其中CONTROL VOLTAGE信号将控制两个电路的晶体管321的导电率。
在一些实施例中，提供包含具有用于接收时钟信号的输入端的锁存器的时钟延迟电路可以在一系列温度、电压、频率范围内并考虑制造过程中的变化而提供更精确的时钟延迟电路，所述时钟信号的占空比控制由锁存器提供的延迟。例如，在一些实施例中，时钟延迟电路可以在1.08到1.32V的电源电压范围内以及-40℃到135℃的温度范围内提供在输入时钟时间周期的1.2％内的精度。此外，在延迟控制电路中提供时钟信号的测量的延迟或测量的占空比的反馈可以在不同的电压、频率、温度或工艺条件下提供更精确的时钟延迟电路。
关于一个实施例示出或描述的特征可以用所示出或描述的其它实施例来实施。
在一个实施例中，时钟延迟电路包含输出端和延迟控制电路，所述输出端用于提供输出时钟信号，所述输出时钟信号是输入时钟信号的延迟版本，所述延迟控制电路包含用于提供具有占空比的第三时钟信号的输出端。所述时钟延迟电路包含锁存器，所述锁存器包含用于接收所述输入时钟信号的第一输入端，用于接收所述第三时钟信号的第二输入端，以及用于提供所述输出时钟信号的输出端，其中所述输入时钟信号与所述输出时钟信号之间的延迟取决于所述第三时钟信号的占空比。
在另一个实施例中，一种用于延迟时钟信号的方法包含：基于输入时钟信号与输出时钟信号之间的期望延迟产生控制信号；用所述控制信号控制电容器的充电状态速率；以及产生第三时钟信号。所述第三时钟信号的占空比取决于所述电容器的充电状态速率。所述方法包含将所述第三时钟信号提供给锁存器的第一输入端以及将所述输入时钟信号提供给锁存器的第二输入端。所述锁存器的输出端提供所述输出时钟信号，其中所述输入时钟信号与所述输出时钟信号之间的延迟取决于所述第三时钟信号的占空比。
虽然已经示出并描述了本发明的具体实施例，但本领域的普通技术人员应认识到，基于本文的教导，在不背离在本发明及其更广泛方面的情况下，可以作出进一步改变和修改，并且因此所附权利要求书在其范围内涵盖在本发明的真实精神和范围内的所有此类改变和修改。

Claims (10)

1.一种时钟延迟电路，其特征在于，其包括：
输出端，其用于提供输出时钟信号，所述输出时钟信号是输入时钟信号的延迟版本；
延迟控制电路，其包含用于提供具有占空比的第三时钟信号的输出端；
锁存器，其包含用于接收所述输入时钟信号的第一输入端，用于接收所述第三时钟信号的第二输入端，以及用于提供所述输出时钟信号的输出端，其中所述输入时钟信号与所述输出时钟信号之间的延迟取决于所述第三时钟信号的所述占空比。
2.根据权利要求1所述的电路，其特征在于，所述延迟控制电路包括：
电容器；
充电状态速率控制电路，所述充电状态速率控制电路控制所述电容器的充电状态速率，所述第三时钟信号的所述占空比取决于所述电容器的充电状态速率。
3.根据权利要求2所述的电路，其特征在于，所述充电状态速率控制电路包含比较电路，所述比较电路包含用于接收指示所述输入时钟信号与所述输出时钟信号之间的期望延迟的信号的第一输入端以及用于接收指示所述输入时钟信号与所述输出时钟信号之间的测量的延迟的信号的第二输入端，其中所述充电状态速率控制电路的所述输出端基于由所述比较电路进行的所述比较电路的所述第一输入端与所述比较电路的所述第二输入端的比较来调整所述电容器的所述充电状态速率。
4.根据权利要求2所述的电路，其特征在于，所述延迟控制电路进一步包括第一电路，所述第一电路具有用于接收时钟信号的第一输入端和耦合到所述电容器的第二输入端，所述第一电路的输出端提供所述第三时钟信号。
5.根据权利要求4所述的电路，其特征在于，所述第一电路至少执行所述第一电路的所述第一输入端和所述第二输入端的逻辑AND功能。
6.根据权利要求2所述的电路，其特征在于，所述充电状态速率控制电路包括：
脉冲发生器，其包含用于接收所述输出时钟信号的第一输入端和用于接收所述输入时钟信号的第二输入端，所述脉冲发生器的输出端提供指示所述输入时钟信号与所述输出时钟信号之间的延迟差的输出信号；
脉冲到电压转换电路，其用于将所述脉冲发生器的所述输出信号转换成指示所述输出时钟信号与所述输入时钟信号之间的测量的延迟的DC信号。
7.根据权利要求2所述的电路，其特征在于，所述充电状态速率控制电路包含反相器，所述反相器包含：用于接收时钟信号的第一输入端，耦合到所述电容器的输出端，以及耦合到具有输入端的第一电路以接收指示所述输入时钟信号与所述输出时钟信号之间的期望延迟的信号的第二输入端。
8.根据权利要求1所述的电路，其特征在于，所述延迟控制电路进一步包括：
第一电容器；
第二电容器；
第一充电状态速率控制电路，所述第一充电状态速率控制电路控制所述第一电容器的充电状态速率，所述第三时钟信号的所述占空比取决于所述第一电容器的充电状态速率；
第二充电状态速率控制电路，所述第二充电状态速率控制电路控制所述第二电容器的充电状态速率，所述第三时钟信号的所述占空比取决于所述第二电容器的充电状态速率。
9.根据权利要求1所述的电路，其特征在于，所述锁存器是D触发器，所述锁存器的所述第一输入端是数据输入端，并且所述锁存器的所述第二输入端是时钟输入端。
10.一种用于延迟时钟信号的方法，其特征在于，其包括：
基于输入时钟信号与输出时钟信号之间的期望延迟产生控制信号；
用所述控制信号控制电容器的充电状态速率；
产生第三时钟信号，所述第三时钟信号的占空比取决于所述电容器的所述充电状态速率；
将所述第三时钟信号提供给锁存器的第一输入端以及将所述输入时钟信号提供给锁存器的第二输入端，其中所述锁存器的输出端提供所述输出时钟信号，其中所述输入时钟信号与所述输出时钟信号之间的延迟取决于所述第三时钟信号的所述占空比。
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