CN106416070A - 宽带占空比校正电路 - Google Patents

Abstract

占空比校正电路(100)包括上升沿可变延迟电路(150)和下降沿可变延迟电路(105)。每个延迟电路的可变延迟取决于(150、105的共用输入处的)未校正时钟信号的未校正占空比被占空比校正电路(100)校正为具有期望占空比的经校正时钟信号(145输出)。

Description

宽带占空比校正电路

相关申请

本申请要求于2014年6月9日提交的美国专利申请序列号14/299,779的权益，其通过引用整体纳入于此。

技术领域

本申请涉及占空比校正，尤其涉及配置成独立地延迟未校正时钟信号的上升沿和下降沿的占空比校正电路。

背景

双数据速率(DDR)传输将数据时钟的下降沿和上升沿两者用于数据传送和接收。DDR源在每个时钟边沿处传送数据位或字。类似地，DDR接收机在每个时钟边沿处接收数据位或字。相反，以相同时钟速率进行单数据速率传输将慢一倍，因为将仅使用时钟边沿中的一个。尽管DDR的使用由此是相当流行的，但是由于与单边沿数据传输相比它的定时要求更严格，它面临数种挑战。

例如，DDR时钟应当具有50％的占空比。可容易地领会到为何针对时钟的上升/下降沿的50-50的占空比划分允许接收机和发射机在每个时钟边沿下有可能具有的时间最多。因为占空比偏离该理想的50-50划分，所以时钟状态中的一种在每个时钟循环中具有比剩余状态更少的时间。接收机的数据眼随后开始针对缩短的时钟状态折叠，这导致不期望的数据传输错误。

给定争取50％占空比的重要性，已经实现了各种占空比校正电路。就此而言，DDR源将时钟和相应的数据两者传送给DDR接收机。因此数据路径和时钟路径应当具有平衡的延迟。因为占空比校正电路被插入到时钟路径中，所以该占空比校正电路应当具有尽可能小的插入延迟以使得不增加抖动。但是常规的占空比校正电路通常具有不期望的插入延迟电平。例如，一种占空比校正技术涉及选择性地针对上升和下降时钟边沿增大PMOS和NMOS器件中的切换电流。这种技术具有有限的校正范围，因此为了实现较宽的校正范围需要若干级级联到一起，这导致大的插入延迟并且还要求更多的功率。

替换的常规占空比校正电路涉及使用当前时钟边沿中的一个(或上升或下降)来生成半循环时钟脉冲。为了产生剩余的补充时钟边沿以完成时钟循环，占空比校正电路将当前时钟边沿延迟半个时钟循环并将其反相以创建补充边沿。尽管这种技术与改变切换电流相比提供了更大的校正范围，但是注意到DDR系统的时钟频率的范围可从相对较低的频率(诸如几百MHz)到若干GHz。在较低的频率处，生成补充时钟边沿所需的半时钟循环延迟变得可观。实现此类冗长的延迟要求相当大量的功率。

相应地，在本领域中需要具有最小抖动和失真的功率高效的改进占空比校正电路。

概述

提供了具有用于独立地延迟未校正时钟信号的上升沿或下降沿的上升沿可变延迟电路以及下降沿可变延迟电路的占空比校正电路。哪个可变延迟电路是活跃的取决于未校正时钟信号的未校正占空比与经校正时钟信号的期望占空比的比较以及经校正时钟信号相对于未校正时钟信号是否被反相。在其中经校正时钟信号相对于未校正时钟信号被反相并且其中未校正占空比大于期望占空比的实施例中，下降沿可变延迟电路延迟未校正时钟以产生第一经延迟信号。在此类实施例中，在未校正占空比超过期望占空比时，上升沿可变延迟电路将不对未校正时钟信号施加延迟来产生第二经延迟信号。相反，如果在此类实施例中的经反相的经校正时钟信号的未校正占空比小于期望占空比，则上升沿可变延迟电路延迟第二经延迟信号以使得经校正时钟信号具有期望占空比。在未校正占空比超过期望占空比时，下降沿可变延迟电路不对第一经延迟信号施加延迟。

在其中经校正时钟信号相对于未校正时钟信号不被反相的替换实施例中，上升沿和下降沿可变延迟电路在经校正和未校正时钟信号两者中延迟它们相应的时钟边沿。

附图简述

图1A是根据本公开的第一实施例的占空比校正电路的电路图。

图1B是根据本公开的第二实施例的占空比校正电路的电路图。

图2是根据本公开的第三实施例的占空比校正电路的电路图。

图3A是根据本公开的第四实施例的脉冲发生器的电路图。

图3B是根据本公开的第五实施例的脉冲发生器的电路图。

图4是用于本文所公开的各种占空比校正电路的操作方法的流程图。

所公开的输入接收机的各实施例及其优势通过参考以下详细描述来被最好地理解。应当领会，在一个或多个附图中所解说的相同的参考标记被用来标识相同的元件。

详细描述

为了在较宽的时钟频率范围上提供具有减小的抖动和失真的低功率占空比校正，提供了一种包括上升沿可变延迟电路和下降沿可变延迟电路的占空比校正电路。在占空比校正电路中哪个可变延迟电路将是活跃的取决于未校正时钟信号的未校正占空比与经校正时钟信号的期望占空比的比较。就此而言，因为占空比校正电路包括上升沿和下降沿可变延迟电路两者，所以经校正占空比可等于任何期望值–换言之，经校正占空比无需等于50％但可以小于或大于此量。以下讨论将针对其中经校正占空比为50％的实施例，但是将理解50％仅是可通过所公开的占空比校正电路实现的较宽的经校正占空比范围的示例。

未校正占空比与经校正占空比之间的差异决定哪个可变延迟电路(上升沿或下降沿)将是活跃的。例如，如果未校正时钟占空比大于期望占空比，则上升沿可变延迟电路将未校正时钟信号的上升沿延迟一必需量以迫使经校正时钟信号的占空比等于期望占空比值。在此类情形中，下降沿可变延迟电路将不会引入延迟。相反，如果未校正占空比小于期望占空比，则下降沿可变延迟电路将未校正时钟信号的下降沿延迟一必需量以迫使经校正时钟信号的占空比等于期望占空比值。在未校正占空比小于期望占空比时，上升沿可变延迟电路将不引入延迟。

为了生成具有期望占空比的经校正时钟信号，上升沿可变延迟电路和下降沿可变延迟电路可各自驱动脉冲发生器中的相应的一对开关。例如，脉冲发生器的第一对开关可串联在提供电源电压VDD的电源节点与输出节点之间。类似地，脉冲发生器的第二对开关可串联在输出节点与接地之间。诸如使用一对交叉耦合的反相器形成的锁存器锁存输出节点的二进制电压状态。另一反相器可响应于将输出节点的二进制电压状态反相而驱动经校正时钟信号。将领会，输出节点电压的此类反关于缓冲和输出驱动强度是有用的，但在替换实施例中可被省略。

在给定输出节点电压的该反相的情况下，经校正时钟信号可以与未校正时钟信号异相180度。在此类情形中，延迟未校正时钟信号的上升沿的上升沿可变延迟电路则是在调整经校正时钟信号的下降沿。类似地，延迟未校正时钟信号的下降沿的下降沿可变延迟电路则是在调整经校正时钟信号的上升沿。在其中输出节点电压相对于驱动经校正时钟信号不被反相的替换实施例中，上升沿和下降沿可变延迟电路在经校正和未校正时钟信号两者中延迟它们相应的时钟边沿。

图1A中示出了示例延迟电路100。下降沿可变延迟电路105将未校正时钟信号延迟(若必要)为第一经延迟信号(其在本文中也被指定为信号b)。类似地，上升沿可变延迟电路150将未校正时钟信号延迟(若必要)为第二经延迟信号(其在本文中也被指定为信号b')。这些可变延迟电路中的每一个响应于控制独立的所施加延迟量的相应的控制信号(未解说)。就此而言，可变延迟电路(诸如延迟电路105和150)的构造在延迟电路领域中是众所周知的并且由此在本文中不作进一步讨论。用于每个延迟电路105和150的控制信号可以是模拟或数字的。为了生成控制信号，占空比分析器(未解说)分析由占空比校正电路100产生的经校正时钟信号中的经校正占空比。此类占空比分析器是任何占空比校正电路的典型部分并且由此在本文中将不作进一步讨论。但是不是常规占空比校正电路的事项是如下的独立地延迟上升沿和下降沿的能力。

反相器110将第一经延迟信号b反相为经反相的第一经延迟信号(也被指定为信号a)，经反相的第一经延迟信号控制脉冲发生器175的第一对开关中的第一开关。例如，第一开关可包括具有与提供电源电压VDD的电源节点的源极耦合的第一开关PMOS晶体管115。第一对开关中的第二开关可类似地包括具有与第一开关PMOS晶体管115的漏极耦合的源极的第二开关PMOS晶体管120。下降沿可变延迟电路105使用信号a来驱动第二开关PMOS晶体管120的栅极。第二开关PMOS晶体管120的漏极耦合到脉冲发生器175的输出节点125。

在给定此类配置的情况下，输出节点125的输出节点电压将被如下脉冲调节为高至电源电压VDD。在未校正时钟信号在其上升沿之后的合适时段内为高时，第一开关PMOS晶体管115被导通，但它不能对输出节点125充电，因为第二开关PMOS晶体管120是截止的。随着未校正时钟信号继其下降沿之后转变为低，第二开关晶体管120导通，信号b也将转变为低(虽然具有通过下降沿可变延迟电路150的某一延迟(若必需))。第一开关PMOS晶体管115将随后截止，因为信号a将转变为高，但这由于通过反相器110的处理延迟而相对于第二开关PMOS晶体管120的导通花费了某一延迟。在第二开关PMOS晶体管120在未校正时钟信号中的下降沿之后导通时，输出节点125将由此被脉冲调节至VDD。

因为信号a随后转变为高，所以第一开关PMOS晶体管115将响应于信号b中的下降沿而截止。为了防止输出节点125随后随着第一开关PMOS晶体管115截止而浮动，诸如使用交叉耦合的反相器135和140形成的锁存器130锁存输出节点125的高状态并且由此将输出节点电压在VDD处维持为高。因为输出节点电压可通过反相器145反相以形成经校正时钟信号，所以未校正时钟信号的下降沿的由下降沿可变延迟电路105引入的延迟转换为经校正时钟信号中的上升沿的延迟。替换地，如果输出节点电压没有被反相以形成经校正时钟信号，则下降沿可变延迟电路105延迟经校正时钟信号的下降沿。

在输出节点电压转变为高之后，其将随后通过锁存器130的锁存动作保持为高直到如下通过上升沿可变延迟电路150使其为低。上升沿可变延迟电路150将未校正时钟信号延迟(若必要)为第二经延迟信号(其也被指定为信号b')，第二经延迟信号控制脉冲发生器175的第二对开关中的第一开关。例如，此第一开关可包括具有耦合到输出节点125的漏极以及由信号b'驱动的栅极的第一开关NMOS晶体管155。反相器160将来自上升沿可变延迟电路150的信号b'反相为控制第二对开关中的第二开关的经反相的第二经延迟信号(其也被指定为信号a')。例如，此第二开关可包括具有耦合到地的源极以及耦合到第一开关NMOS晶体管155的源极的漏极的第二开关NMOS晶体管165。反相器160使用信号a'来驱动第二开关NMOS晶体管165的栅极。

对于占空比校正电路100，输出节点电压将被如下脉冲调节为低。在未校正时钟信号转变为低之后，第二开关NMOS晶体管165随着信号a'将被驱动为高而导通，但第二开关NMOS晶体管165不能使输出节点125放电，因为第一开关NMOS晶体管155是截止的。随着未校正时钟继上升沿之后转变为高，信号b'也将转变为高，虽然具有如通过上升沿可变延迟电路150实现的任何延迟(若必需)。第一开关NMOS晶体管155随后导通。随后将在第二开关NMOS晶体管165截止之前存在如由通过反相器160的处理延迟决定的延迟。输出节点电压响应于信号b'的上升沿而由此被脉冲调节为低至接地，其进而响应于如通过上升沿可变延迟电路150而延迟的未校正时钟的上升沿而被脉冲调节为高。为了防止第二开关晶体管165的截止使输出节点电压浮动，锁存器130锁存输出节点125的低状态并且由此在未校正时钟周期的剩余时间内维持输出节点电压为低。因为输出节点电压被反相以形成经校正时钟信号，所以由上升沿可变延迟电路150引入的未校正时钟信号的上升沿的延迟转换成经校正时钟信号中的下降沿的延迟。替换地，如果输出节点电压没有被反相以形成经校正时钟信号，则上升沿可变延迟电路150延迟经校正时钟信号的上升沿。

占空比校正电路100与常规占空比校正电路相比享有数个优点。例如，占空比校正电路100的未校正时钟频率范围由于独立地延迟未校正时钟信号的上升沿或下降沿的能力而是非常宽的。具体而言，因为无需使用一半周期延迟来创建补充时钟边沿，所以增强了低频性能。另外，期望占空比可与50％不同，而使用半周期延迟来创建补充时钟边沿的常规占空比校正电路不能调整到除了50％占空比以外的任何占空比。另外，因为上升沿和下降沿两者的可变延迟路径是平衡的，所以所公开的占空比校正电路具有更好的抖动性能并且引入最小失真。

注意到，脉冲发生器175中的第一对开关中的哪个开关通过信号a相对于信号b来驱动是任意的。类似地，脉冲发生器175中的第二对开关无需按照图1A中所示的信号a'和b'的特定次序驱动。例如，图1B中所示的占空比校正电路170包括反相器110和160但相对于相应的该对开关处于相反的位置。由此，反相器110使用信号a来驱动第二开关PMOS晶体管120的栅极。类似地，下降沿可变延迟电路105使用信号b来驱动第一开关PMOS晶体管115的栅极。相反，在图1A的占空比校正电路100中，第一开关PMOS晶体管115由信号a驱动且第二开关PMOS晶体管120由信号b驱动。类似地，在占空比校正电路170中，反相器160使用信号a'来驱动第一开关NMOS晶体管155，而上升沿可变延迟电路150使用信号b'来驱动第二开关NMOS晶体管165。这些开关/信号组合在占空比校正电路100中是相反的。

在一个实施例中，下降沿可变延迟电路105和上升沿可变延迟电路150可被认为包括用于将未校正时钟信号独立地延迟为第一经延迟信号和第二经延迟信号(诸如信号b和b')的装置。

将领会，可创建纳入如关于占空比校正电路100和170所讨论的独立延迟上升沿和下降沿的特征的众多替换实施例。就此而言，未校正时钟可以是突发的——即，是不连续的。在此类情形中，不连续性可在占空比校正电路100中引起毛刺，因为第一开关晶体管115和155以及第二开关晶体管165和120在时钟突发的开始处的时钟边沿之前将不被已知是导通或截止的状态。图2中所示的占空比校正电路200避免了这些晶体管的任何毛刺。在占空比校正电路200中，下降沿可变延迟电路105、上升沿可变延迟电路150、第一开关晶体管115和155、第二开关晶体管120和165、锁存器130以及反相器145都如关于占空比校正电路100和170所讨论的那样操作。然而，占空比校正电路200中的反相器110由逻辑门(诸如或非(NOR)门215)代替。类似地，反相器160由驱动第一开关晶体管155的栅极的逻辑门(诸如与非(NAND)门205)代替。

控制信号驱动NAND门205的输入，NAND门205也从上升沿可变延迟电路150接收信号b'。如果控制信号被驱动为低，则NAND门205将由此驱动信号a'为高以导通第一开关晶体管155，第一开关晶体管155随后具有已知状态而不论未校正时钟信号的状态如何。在控制信号被驱动为高时，NAND门205如关于反相器160所讨论的那样运行。

反相器210将控制信号反相为由NOR门215接收的经反相的控制信号，NOR门215使用信号a来驱动第二开关PMOS晶体管120的栅极。NOR门215还从下降沿可变延迟电路105接收信号b。在控制信号为低时，NOR门215将由此不对信号b作出响应，但将替代地使信号a接地以迫使第二开关PMOS晶体管120进入导通的已知状态。在控制信号被驱动为高时，NOR门215如关于反相器110所讨论的那样运行。以此方式，占空比校正电路200在控制信号被断言为高时可如关于占空比校正电路100所讨论的类似地运行而在控制信号被断言为低时具有已知的默认状态。

注意到，无法确保未校正时钟在未校正时钟突发的开始处将具有什么状态。在此类情形中，未校正时钟可以为高或者它可以为低。为了防范毛刺，控制信号可在突发的开始处被解除断言(被接地)。以此方式，第二开关晶体管120和第一开关晶体管155两者将在时钟突发的开始处均导通。未校正时钟在突发的开始处是高还是低由此无关紧要——如果未校正时钟为高，则上升沿延迟电路150将驱动信号b'为高以导通第二开关晶体管165。在未校正时钟的上升沿之后，输出节点125将随后如预期地被接地。相反，如果未校正时钟在突发的开始处为低，则下降沿延迟电路105将驱动信号b为低以使得第一开关晶体管115被导通。在未校正时钟的下降沿之后，输出节点125将随后如预期地被充电至VDD。由此将领会，解除断言控制信号防范毛刺。一旦控制信号被断言为高，占空比校正电路200的正常操作就可如关于占空比校正电路100所讨论的类似地恢复。由此，控制信号在用于定义在占空比校正电路在被启用时被上电时输出节点电压的初始状态/条件。

如针对占空比控制电路100所示的，脉冲发生器175可包括由第一和第二开关晶体管115、120、155和165形成的堆叠，以使得输出节点电压或被脉冲调节为高或被脉冲调节为低，如以上所讨论的。但此脉冲生成可能涉及一些电流耗散。例如，在输出节点125被锁存为低时，反相器140中的NMOS晶体管(未解说)将使输出节点125放电至接地。随着第一和第二开关晶体管115和120将输出节点125充电为高，此充电必须初始地与此导电的NMOS晶体管斗争直到锁存器130中的锁存状态“翻转”其二进制状态。在第一和第二开关晶体管155和165尝试将输出节点125拉低时，将发生与反相器140中的PMOS晶体管(未解说)的类似斗争。脉冲发生器175与锁存器130之间的这些斗争由此可能耗散一些电流。

替换的脉冲发生器实施例具有减小的电流耗散。例如，图3A中所示的脉冲发生器300包括第一和第二开关晶体管115、120、155和165的堆叠。但这些晶体管也涉及如下形成锁存器。脉冲发生器300包括第一和第二开关晶体管的第二堆叠与由第一和第二开关晶体管115、120、155和165形成的堆叠并联。具体而言，第一开关PMOS晶体管310使其源极耦合到电源节点并使漏极耦合到第二开关PMOS晶体管315的源极。第二开关PMOS晶体管315的漏极耦合到输出节点125。第一和第二开关晶体管310和315由此类似于第一和第二开关晶体管115和120。但是它们的控制是相反的，以使得第一开关晶体管310由信号b控制而第一开关晶体管115由信号a控制。类似地，第二开关晶体管120由信号b控制，而第二开关晶体管315由信号a控制。

第一和第二开关NMOS晶体管320和325也类似于第一和第二开关晶体管155和165。第一开关晶体管320的漏极耦合到输出节点125且其源极耦合到第二开关晶体管325的漏极。第二开关晶体管325的源极耦合到地。PMOS晶体管330耦合在第一开关晶体管115与310的漏极之间。类似地，NMOS晶体管335耦合在第一开关晶体管155与320的源极之间。反相器135在PMOS晶体管340的漏极处产生内部信号c，PMOS晶体管340使其源极耦合到电源节点。使其漏极耦合到PMOS晶体管340的漏极的NMOS晶体管345完成反相器135。输出节点125驱动反相器135中的晶体管的栅极。内部信号c驱动晶体管330和335的栅极。

脉冲发生器300的操作利用信号a和b以及信号a'和b'的互补特性。就此而言，除了在输出节点125被脉冲调节为高时的短时段期间以外，信号a和b具有互补状态。类似地，除了在输出节点125被脉冲调节为低时的短时段期间以外，信号a'和b'具有互补状态。关于晶体管330和335，取决于内部信号c的电压状态，一个晶体管将导电而一个晶体管将关断。如果输出节点125被放电，则反相器135驱动内部信号c为高以使得晶体管335导电。同时，由于信号a'和b'的互补特性，第二开关晶体管165和325中的一者将导电。由此晶体管325将具有通过第二开关晶体管165或325中导电的那一个耦合到地的源极。另外，第一开关晶体管155和320中的一个也将导电以使得晶体管325的漏极通过导电的第一开关晶体管(或155或320)耦合到输出节点125。

晶体管330类似于晶体管335，因为晶体管330将具有通过第一开关晶体管115和310中的导电的一个耦合到电源节点的源极端子，并且还将具有通过第二开关晶体管120和315中的导电的一个耦合到输出节点125的漏极。晶体管335和330由此形成与占空比校正电路100的与反相器135交叉耦合的反相器140类似的反相器，以使得输出节点125的电压状态被相应地锁存。不同于反相器140，在第一和第二开关晶体管115和120(以及还有310和315)正对输出节点125充电时，晶体管335将决不会使输出节点125放电。就此而言，假设未校正时钟已转变为低以使得信号a和b两者均短暂地为低。信号a'在未校正时钟的低转变之前已经为低以使得第一开关晶体管320和第二开关晶体管165由于通过反相器160(图1A和1B)的处理延迟而在未校正时钟的低转变之后仍将短暂地截止。但信号b'将与信号b转变为低大致同时地转变为低，以使得在第一和第二开关晶体管115、310、120和315将输出节点125脉冲调节为高时对于输出节点125不存在到地的路径。由此在输出节点125被充电时不存在与放电NMOS晶体管的斗争。

输出节点125的放电关于未校正时钟的每个上升沿类似地起作用。在上升沿之前，信号a为高以使得第一开关晶体管115和第二晶体管315两者均截止。在上升沿之后，信号b被拉高，但信号a由于反相器110(图1A和1B)中的处理延迟仍将短暂地为高。第一和第二开关晶体管155、320、165和325可由此使输出节点125放电而无需与原本将对输出节点125充电的任何PMOS晶体管斗争。

替换脉冲发生器350在图3B中示出。第一和第二开关晶体管115、120、155和165如先前所讨论的那样起作用。类似地，反相器135如关于脉冲发生器300所讨论的那样起作用。锁存器由与反相器135交叉耦合的反相器370形成。反相器370中的PMOS晶体管375使其漏极耦合到输出节点125并耦合到NMOS晶体管380的漏极。这些晶体管380或375中的一个将取决于内部信号为高还是低而导通。但是晶体管380或375都将不与通过由第一和第二开关晶体管115、120、155和165形成的堆叠对输出节点125的充电或放电斗争。例如，PMOS晶体管375的源极通过并联地排列在PMOS晶体管375的源极与电源节点之间的一对PMOS晶体管355和360来耦合到电源节点。PMOS晶体管355和360防止PMOS晶体管375对抗通过第一和第二开关晶体管155和165对输出节点125的放电。就此而言，信号a驱动PMOS晶体管355的栅极而信号b驱动PMOS晶体管360的栅极。在未校正时钟的上升沿之后，第一和第二开关晶体管155和165两者将均导通以将输出节点125脉冲调节为低(注意到由信号a'驱动的不论哪一个开关晶体管将仅短暂地导通，该开关晶体管在脉冲发生器350中是第二开关晶体管165)。在此上升沿之后，PMOS晶体管355截止。在此上升沿之后，PMOS晶体管360也截止，而同时PMOS晶体管355由于反相器110(图1A)中的处理延迟而保持短暂地截止。由此，在输出节点125正放电时，在PMOS晶体管375的源极处不存在至电源节点的连接，这防止了关于PMOS晶体管375的任何斗争。

对输出节点125的充电是类似的，因为NMOS晶体管380的源极通过并联排列的NMOS晶体管385和390耦合到地。信号a'驱动NMOS晶体管390的栅极，而信号b'驱动NMOS晶体管385的栅极。在未校正时钟的下降沿之前，NMOS晶体管390由此截止。在上升沿之后，NMOS晶体管385将截止，而同时NMOS晶体管390由于通过反相器160(图1A)的处理延迟而保持短暂地截止。第一和第二开关晶体管115和120可由此对输出节点125充电至高而无需与NMOS晶体管380的任何放电斗争。现在将讨论占空比校正方法。

现在转向图4，提供了用于占空比方法的流程图。该方法包括响应于确定未校正时钟信号的占空比大于期望占空比的步骤400。步骤400包括通过下降沿可变延迟电路延迟未校正时钟信号以产生第一经延迟信号，同时使未校正时钟信号没有延迟地通过上升沿可变延迟电路以产生第二经延迟信号。此类动作的示例是例如关于在未校正占空比与期望占空比相比过高时由占空比校正电路100生成信号b和b'来讨论的。

该方法包括响应于确定未校正时钟信号的占空比小于期望占空比的互补步骤405。步骤405包括通过上升沿可变延迟电路延迟未校正时钟信号以产生第二经延迟信号，同时使未校正时钟信号没有延迟地通过下降沿可变延迟电路以产生第一经延迟信号。此类动作的示例是例如关于在未校正占空比与期望占空比相比过低时由占空比校正电路100生成信号b和b'来讨论的。

不管未校正占空比过高还是过低，图4的方法进一步包括响应于第一经延迟信号而将输出节点电压脉冲调节至电源电压以及响应于第二经延迟信号而将输出节点电压脉冲调节至接地的步骤410。对例如占空比校正电路100中的输出节点125的电压进行脉冲调节是步骤410的示例。

如本领域普通技术人员至此将领会的并取决于手头的具体应用，可以在本公开的设备的材料、装置、配置和使用方法上做出许多修改、替换和变动而不会脱离本公开的精神和范围。有鉴于此，本公开的范围不应当被限定于本文中所解说和描述的特定实施例(因为其仅是作为本公开的一些示例)，而应当与所附权利要求及其功能等同方案完全相当。

Claims (30)

1.一种占空比校正电路，包括：

用于将未校正时钟信号延迟为第一经延迟信号的上升沿可变延迟电路；

用于将所述第一经延迟信号反相为经反相的第一经延迟信号的第一反相器；

用于将所述未校正时钟信号延迟为第二经延迟信号的下降沿可变延迟电路；

用于将所述第二经延迟信号反相为经反相的第二经延迟信号的第二反相器；以及

脉冲发生器，其被配置成响应于所述第一经延迟信号和所述第一经反相的经延迟信号而将输出节点电压脉冲调节至电源电压，所述脉冲发生器被进一步配置成响应于所述第二经延迟信号和所述第二经反相的经延迟信号而将所述输出节点电压脉冲调节至接地。

2.如权利要求1所述的占空比校正电路，其特征在于，进一步包括被配置成锁存经脉冲调节的输出节点电压的锁存器。

3.如权利要求2所述的占空比校正电路，其特征在于，进一步包括用于将经锁存的经脉冲调节的输出节点电压反相以形成经校正时钟信号的第三反相器。

4.如权利要求1所述的占空比校正电路，其特征在于，所述脉冲发生器包括第一对开关和第二对开关。

5.如权利要求4所述的占空比校正电路，其特征在于，所述第一对开关被串联连接在承载所述输出节点电压的输出节点与电源节点之间，并且其中所述第二对开关被串联连接在所述输出节点与地之间。

6.如权利要求5所述的占空比校正电路，其特征在于，所述第一对开关包括第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管具有耦合到承载所述第一经延迟信号的节点的栅极，所述第二PMOS晶体管具有耦合到承载所述经反相的第一经延迟信号的节点的栅极。

7.如权利要求5所述的占空比校正电路，其特征在于，所述第二对开关包括第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管具有耦合到承载所述第二经延迟信号的节点的栅极，所述第二NMOS晶体管具有耦合到承载所述经反相的第二经延迟信号的节点的栅极。

8.如权利要求5所述的占空比校正电路，其特征在于，所述脉冲发生器进一步包括耦合在所述输出节点与所述电源之间的第三对开关以及耦合在所述输出节点与接地之间的第四对开关。

9.如权利要求8所述的占空比校正电路，其特征在于，进一步包括一对交叉耦合的反相器，其中所述交叉耦合的反相器通过所述第一对开关、所述第二对开关、所述第三对开关和所述第四对开关中的开关交叉耦合。

10.如权利要求5所述的占空比校正电路，其特征在于，进一步包括一对交叉耦合的反相器，其中所述交叉耦合的反相器中的一个反相器被配置成将所述输出节点电压反相。

11.如权利要求10所述的占空比校正电路，其特征在于，进一步包括耦合在所述电源节点与PMOS晶体管之间的用于所述交叉耦合的反相器中的剩余一个反相器的第三组开关。

12.如权利要求10所述的占空比校正电路，其特征在于，进一步包括耦合在地与NMOS晶体管之间的用于所述交叉耦合的反相器中的剩余一个反相器的第三组开关。

13.如权利要求1所述的占空比校正电路，其特征在于，进一步包括配置成将控制信号反相为经反相的控制信号的第三反相器，并且其中所述第一反相器包括配置成处理所述第一经延迟信号和所述经反相的控制信号以形成所述经反相的第一经延迟信号的第一逻辑门，并且其中所述第二反相器包括配置成处理所述第二经延迟信号和所述控制信号以形成所述经反相的第二经延迟信号的第二逻辑门。

14.如权利要求13所述的占空比校正电路，其特征在于，所述第一逻辑门包括NOR门，并且所述第二逻辑门包括NAND门。

15.一种方法，包括：

响应于确定未校正时钟信号的占空比大于期望占空比，通过下降沿可变延迟电路延迟所述未校正时钟信号以产生第一经延迟信号同时使所述未校正时钟信号没有延迟地通过上升沿可变延迟电路以产生第二经延迟信号；

响应于确定所述未校正时钟信号的所述占空比小于所述期望占空比，通过所述上升沿可变延迟电路延迟所述未校正时钟信号以产生所述第二经延迟信号同时使所述未校正时钟信号没有延迟地通过所述下降沿可变延迟电路以产生所述第一经延迟信号；

响应于所述第一经延迟信号而将输出节点电压脉冲调节至电源电压，以及响应于所述第二经延迟信号而将所述输出节点电压脉冲调节至接地；以及

从经脉冲调节的输出节点电压产生具有所述期望占空比的经校正时钟信号。

16.如权利要求15所述的方法，其特征在于，进一步包括将所述第一经延迟信号反相以形成经反相的第一经延迟信号，其中将所述输出节点电压脉冲调节至所述电源电压包括在所述第一经延迟信号和所述经反相的第一经延迟信号两者均被接地时将所述输出节点电压脉冲调节至所述电源电压。

17.如权利要求15所述的方法，其特征在于，进一步包括将所述第二经延迟信号反相以形成经反相的第二经延迟信号，其中将所述输出节点电压脉冲调节至接地包括在所述第二经延迟信号和所述经反相的第二经延迟信号两者均被充电至所述电源电压时将所述输出节点电压接地。

18.如权利要求15所述的方法，其特征在于，进一步包括锁存经脉冲调节的输出节点电压。

19.如权利要求18所述的方法，其特征在于，产生所述经校正时钟信号包括将经锁存的经脉冲调节的输出节点电压反相以产生所述经校正时钟信号。

20.如权利要求16所述的方法，其特征在于，将所述第一经延迟信号反相包括使用逻辑门中的控制信号来处理所述第一经延迟信号。

21.如权利要求17所述的方法，其特征在于，将所述第二经延迟信号反相包括使用逻辑门中的控制信号来处理所述第二经延迟信号。

22.一种方法，包括：

响应于确定未校正时钟信号的未校正占空比大于期望占空比：

确定将所述未校正占空比校正为所述期望占空比所必需的上升沿延迟；

通过第一可变延迟电路根据所述上升沿延迟来延迟所述未校正时钟信号以产生第一经延迟信号；

通过第二可变延迟电路不施加延迟地来延迟所述未校正时钟信号以产生第二经延迟信号；

响应于所述第一经延迟信号中的上升时钟边沿，在所述经校正时钟信号中产生上升时钟边沿；以及

响应于所述第二经延迟信号中的下降沿，在所述经校正时钟信号中产生下降沿以使得所述经校正时钟信号具有所述期望占空比。

23.如权利要求22所述的方法，其特征在于，进一步包括：

响应于确定所述未校正占空比小于所述期望占空比：

确定将所述未校正占空比校正为所述期望占空比所必需的下降沿延迟；

通过所述第一可变延迟电路不施加延迟地来延迟所述未校正时钟信号以产生第三经延迟信号；

通过所述第二可变延迟电路根据所述下降沿延迟来延迟所述未校正时钟信号以产生第四经延迟信号；

响应于所述第三经延迟信号中的上升沿，在所述经校正时钟信号中产生上升沿；以及

响应于所述第二经延迟信号中的下降沿，在所述经校正时钟信号中产生下降沿以使得所述经校正时钟信号具有所述期望占空比。

24.一种占空比校正电路，包括：

用于独立地将未校正时钟信号延迟为第一经延迟信号和第二经延迟信号的装置；

脉冲发生器，其被配置成响应于所述第一经延迟信号而将输出节点电压脉冲调节至电源电压，所述脉冲发生器被进一步配置成响应于所述第二经延迟信号而将所述输出节点电压脉冲调节至接地；以及

配置成将所述输出节点电压反相为经校正时钟信号的第一反相器。

25.如权利要求24所述的占空比校正电路，其特征在于，进一步包括：

配置成将所述第一经延迟信号反相为经反相的第一经延迟信号的第二反相器，其中所述脉冲发生器被进一步配置成在所述第一经延迟信号和所述经反相的第一经延迟信号两者均被接地时将所述输出节点电压脉冲调节至所述电源电压。

26.如权利要求25所述的占空比校正电路，其特征在于，进一步包括：

配置成将所述第二经延迟信号反相为经反相的第二经延迟信号的第三反相器，其中所述脉冲发生器被进一步配置成在所述第二经延迟信号和所述经反相的第二经延迟信号两者均被充电至所述电源电压时将所述输出节点电压脉冲调节至接地。

27.如权利要求25所述的占空比校正电路，其特征在于，所述第二反相器包括NOR门。

28.如权利要求26所述的占空比校正电路，其特征在于，所述第三反相器包括NAND门。

29.如权利要求26所述的占空比校正电路，其特征在于，所述脉冲发生器包括第一对开关和第二对开关。

30.如权利要求29所述的占空比校正电路，其特征在于，所述第一对开关被串联连接在承载所述输出节点电压的输出节点与电源节点之间，并且其中所述第二对开关被串联连接在所述输出节点与接地之间。