JP2017523658A

JP2017523658A - 広帯域デューティサイクル補正回路

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Publication number: JP2017523658A
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Inventors: スリダール、シュラッダー; スリニバス、バイシュナフ
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Abstract

デューティサイクル補正回路（１００）は、立ち上がりエッジ可変遅延回路（１５０）と立ち下がりエッジ可変遅延回路（１０５）とを含む。各遅延回路のための可変遅延は、未補正クロック信号（１５０及び１０５の共通入力における）のための未補正デューティサイクルが、デューティサイクル補正回路（１００）によって、所望のデューティサイクルを有する補正クロック信号（１４５の出力）へと補正されることに依存する。【選択図】図１Ａ

Description

関連出願

[0001]本願は、参照により全体が本明細書に組み込まれる、２０１４年６月９日に出願された米国特許出願第１４／２９９，７７９号の利益を主張する。

[0002]本願は、デューティサイクル補正に関し、より具体的には、未補正クロック信号の立ち上がりエッジ及び立ち下がりエッジを独立して遅延させるように構成されたデューティサイクル補正回路に関する。

[0003]ダブルデータレート（ＤＤＲ）送信は、データ送信及び受信のために、データクロックの立ち下がりエッジ及び立ち上がりエッジの両方を使用する。ＤＤＲソースは、クロックエッジごとにデータビット又はワードを送信する。同様に、ＤＤＲ受信機は、クロックエッジごとにデータビット又はワードを受信する。その一方、同一のクロックレートでのシングルデータレート送信は、クロックエッジのうちの１つだけが使用されることとなるため、２分の１の遅さになるだろう。故に、ＤＤＲの使用はかなり普及しているが、これは、単一エッジのデータ送信と比較してより厳しいタイミング要件により、多数の課題に直面する。

[0004]例えば、ＤＤＲクロックは、５０％のデューティサイクルを有さなければならない。当業者は、何故クロックの立ち上がり／立ち下がりエッジに対するデューティサイクルの５０−５０分割が受信機及び送信機に各クロックエッジで可能な最大時間を与えるのかを容易に認識することができる。デューティサイクルがこの理想的な５０−５０分割から外れると、クロック状態のうちの１つは、残りの状態よりも各クロックサイクルが小さい。次に、短縮されたクロック状態について、受信機のためのデータアイが崩れ始め、これは、望ましくないデータ送信エラーを引き起こす。

[0005]５０％デューティサイクルを得ようと努力することの重要性を前提として、様々なデューティサイクル補正回路が実装されてきた。その点において、ＤＤＲソースは、クロック及び対応するデータの両方をＤＤＲ受信機に送信する。そのため、データ経路及びクロック経路は、均衡のとれた遅延を有するべきである。デューティサイクル補正回路がクロック経路に挿入されるため、デューティサイクル補正回路は、ジッタを増加させないために可能な限り小さい挿入遅延を有するべきである。しかしながら、従来のデューティサイクル補正回路は、多くの場合、望ましくないレベルの挿入遅延を有する。例えば、１つのデューティサイクル補正技法は、立ち上がり及び立ち下がりクロックエッジのためにＰＭＯＳデバイス及びＮＭＯＳデバイスにおいてスイッチング電流を選択的に増加させることを伴う。この技法は、限られた補正範囲を有し、そのため、広い補正範囲を達成するためには、互いにカスコードされた幾つかの段を必要とするが、これは、大きな挿入遅延を引き起こし、より多くの電力も要求する。

[0006]代替的な従来のデューティサイクル補正回路は、半サイクルクロックパルスを発生させるために、電流クロックエッジのうちの１つ（立ち上がり又は立ち下がりの何れか）の使用を伴う。１クロックサイクルを完結させるための残りの相補クロックエッジを生成するために、デューティサイクル補正回路は、電流クロックエッジを半クロックサイクルぶん遅延させ、それを反転して、相補エッジを作成する。この技法は、スイッチング電流を変えることと比較してより広い補正範囲を提供するが、ＤＤＲシステムについてのクロック周波数が、数百ＭＨｚのような比較的低い周波数から数ＧＨｚまでの範囲であり得ることに留意されたい。より低い周波数では、相補クロックエッジを発生させるのに必要な半クロックサイクル遅延はかなりのものとなり得る。そのような大幅な遅延（lengthy delay）を実装することは、相当量の電力を要求する。

[0007]従って、当技術分野では、最小のジッタ及び歪みを有する電力効率が良い改善されたデューティサイクル補正回路が求められる。

[0008]未補正クロック信号の立ち上がりエッジ又は立ち下がりエッジを独立して遅延させるための立ち上がりエッジ可変遅延回路及び立ち下がりエッジ可変遅延回路を有するデューティサイクル補正回路が提供される。どちらの可変遅延回路がアクティブであるかは、補正クロック信号のための所望のデューティサイクルと比較した未補正クロック信号のための未補正デューティサイクルに、並びに、補正クロック信号が未補正クロック信号に対して反転されているかどうかに依存する。補正クロック信号が、未補正クロック信号に対して反転されており、未補正デューティサイクルが所望のデューティサイクルよりも大きい実施形態では、立ち下がりエッジ可変遅延回路は、第１の遅延信号を生成するために未補正クロックを遅延させる。立ち上がりエッジ可変遅延回路は、そのような実施形態において、第２の遅延信号を生成するために、未補正デューティサイクルが所望のデューティサイクルを超える間、未補正クロック信号に何れの遅延も適用しないだろう。逆に、反転補正クロック信号のためのそのような実施形態における未補正デューティサイクルが所望のデューティサイクルよりも小さい場合、立ち上がりエッジ可変遅延回路は、補正クロック信号が所望のデューティサイクルを有するように第２の遅延信号を遅延させる。立ち下がりエッジ可変遅延回路は、未補正デューティサイクルが所望のデューティサイクルを超える間、第１の遅延信号に何れの遅延も適用しない。

[0009]補正クロック信号が未補正クロック信号に対して反転されていない代替的な実施形態では、立ち上がり及び立ち下がりエッジ可変遅延回路は、補正クロック信号及び未補正クロック信号の両方におけるそれらのそれぞれのクロックエッジを遅延させる。

[0010]図１Ａは、本開示の第１の実施形態に係る、デューティサイクル補正回路の回路図である。 [0011]図１Ｂは、本開示の第２の実施形態に係る、デューティサイクル補正回路の回路図である。 [0012]図２は、本開示の第３の実施形態に係る、デューティサイクル補正回路の回路図である。 [0013]図３Ａは、本開示の第４の実施形態に係る、パルス発生器の回路図である。 [0014]図３Ｂは、本開示の第５の実施形態に係る、パルス発生器の回路図である。 [0015]図４は、本明細書で開示される様々なデューティサイクル補正回路のための動作方法についてのフローチャートである。

発明の詳細な説明

[0016]開示される入力受信機の実施形態とそれらの利点とは、次に続く詳細な説明を参照することで最も理解される。同様の参照番号が、図のうちの１つ又は複数に例示される同様の要素を識別するために使用されることは認識されるべきである。

[0017]広範囲のクロック周波数にわたって、低減されたジッタ及び歪みを有する低電力デューティサイクル補正を提供するために、立ち上がりエッジ可変遅延回路及び立ち下がりエッジ可変遅延回路を含むデューティサイクル補正回路が提供される。デューティサイクル補正回路内のどちらの可変遅延回路がアクティブであるかは、補正クロック信号のための所望のデューティサイクルと比較した未補正クロック信号のための未補正デューティサイクルに依存する。その点において、デューティサイクル補正回路が立ち上がりエッジ可変遅延回路及び立ち下がりエッジ可変遅延回路の両方を含むため、補正デューティサイクルは、任意の所望の値に等しいだろう。換言すると、補正デューティサイクルは、５０％に等しい必要はなく、この量よりも小さい又は大きいであろう。以下の説明は、補正デューティサイクルが５０％である実施形態を対象とするが、５０％が、開示されるデューティサイクル補正回路を介して達成され得る広範囲の補正デューティサイクルの単なる一例であることは理解されるだろう。

[0018]未補正デューティサイクルと補正デューティサイクルとの間の差分は、どちらの可変遅延回路（立ち上がり又は立ち下がりエッジ）がアクティブになるかを決定する。例えば、未補正クロックデューティサイクルが所望のデューティサイクルよりも大きい場合、立ち上がりエッジ可変遅延回路は、未補正クロック信号のための立ち上がりエッジを必要な量だけ遅延させて、補正クロック信号のデューティサイクルを所望のデューティサイクル値に等しくなるようにする。立ち下がりエッジ可変遅延回路は、そのようなケースでは、何れの遅延も導入しないだろう。その点において、に、未補正デューティサイクルが所望のデューティサイクルよりも小さい場合、立ち下がりエッジ可変遅延回路は、未補正クロック信号のための立ち下がりエッジを必要な量だけ遅延させて、補正クロック信号のデューティサイクルを所望のデューティサイクル値に等しくなるようにする。立ち上がりエッジ可変遅延回路は、未補正デューティサイクルが所望のデューティサイクルよりも小さい間、何れの遅延を導入しないだろう。

[0019]所望のデューティサイクルを有する補正クロック信号を発生させるために、立ち上がりエッジ可変遅延回路及び立ち下がりエッジ可変遅延回路は、各々、パルス発生器内の対応する対のスイッチを駆動し得る。例えば、パルス発生器のための第１の対のスイッチは、電源電圧ＶＤＤを供給する電源ノードと出力ノードとの間で直列であり得る。同様に、パルス発生器のための第２の対のスイッチは、出力ノードと接地との間で直列であり得る。交差結合された一対のインバータを使用して形成されるようなラッチは、出力ノードについてのバイナリ電圧状態をラッチする。別のインバータは、出力ノードのバイナリ電圧状態を反転させることに応答して、補正クロック信号を駆動し得る。出力ノード電圧のそのような反転はバッファリング及び出力駆動強度に関して有益であるが、代替的な実施形態では省略され得ることが認識されるだろう。

[0020]出力ノード電圧のこの反転を前提として、補正クロック信号は、未補正クロック信号と１８０度位相がずれ得る。そのようなケースでは、未補正クロック信号の立ち上がりエッジを遅延させる、立ち上がりエッジ可変遅延回路は、補正クロック信号の立ち下がりエッジを調整している。同様に、未補正クロック信号の立ち下がりエッジを遅延させる、立ち下がりエッジ可変遅延回路は、補正クロック信号の立ち上がりエッジを調整している。補正クロック信号を駆動することに関して出力ノード電圧が反転されない代替的な実施形態では、立ち上がり及び立ち下がりエッジ可変遅延回路は、補正クロック信号及び未補正クロック信号の両方におけるそれらのそれぞれのクロックエッジを遅延させる。

[0021]例となる遅延回路１００が図１Ａに示される。立ち下がりエッジ可変遅延回路１０５は、未補正クロック信号を、本明細書では信号ｂとも表される第１の遅延信号へと（必要であれば）遅延させる。同様に、立ち上がりエッジ可変遅延回路１５０は、未補正クロック信号を、本明細書では信号ｂ’とも表される第２の遅延信号へと（必要であれば）遅延させる。これらの可変遅延回路の各々は、適用される遅延の独立した量を制御するそれぞれの制御信号（図示されない）に応答する。その点において、遅延回路１０５及び１５０のような可変遅延回路の構築は、遅延回路の分野では周知であるため、本明細書ではこれ以上説明されない。各遅延回路１０５及び１５０のための制御信号は、アナログ又はデジタルであり得る。制御信号を発生させるために、デューティサイクル分析器（図示されない）は、デューティサイクル補正回路１００によって生成された補正クロック信号内の補正デューティサイクルを分析する。そのようなデューティサイクル分析器は、任意のデューティサイクル補正回路の典型的な部分であるため、本明細書ではこれ以上説明されないだろう。しかしながら、従来のデューティサイクル補正回路の一部分でなかったものが、以下のように、立ち上がりエッジ及び立ち下がりエッジを独立して遅延させる能力であった。

[0022]インバータ１１０は、第１の遅延信号ｂを、パルス発生器１７５のための第１の対のスイッチのうちの第１のスイッチを制御する（信号ａとも表される）第１の反転遅延信号へと反転させる。例えば、第１のスイッチは、電源電圧ＶＤＤを供給する電源ノードに結合されたソースを有する第１のスイッチＰＭＯＳトランジスタ１１５を備え得る。第１の対のスイッチのうちの第２のスイッチは、同様に、第１のスイッチＰＭＯＳトランジスタ１１５のドレインに結合されたソースを有する第２のスイッチＰＭＯＳトランジスタ１２０を備え得る。立ち下がりエッジ可変遅延回路１０５は、信号ａを用いて第２のスイッチＰＭＯＳトランジスタ１２０のゲートを駆動する。第２のスイッチＰＭＯＳトランジスタ１２０のドレインは、パルス発生器１７５のための出力ノード１２５に結合される。

[0023]そのような構成を前提として、出力ノード１２５のための出力ノード電圧は、以下のように、電源電圧ＶＤＤにパルス状にハイとなるであろう。未補正クロック信号が、その立ち上がりエッジの後に適切な期間の間ハイであるとき、第１のスイッチＰＭＯＳトランジスタ１１５は、オンに切り替えられるが、それは、第２のスイッチＰＭＯＳトランジスタ１２０がオフであるため、出力ノード１２５を充電することができない。未補正クロック信号が、その立ち下がりエッジに続いてローに遷移すると、第２のスイッチトランジスタ１２０はオンになり、（必要であれば、立ち下がりエッジ可変遅延回路１０５を介した幾らかの遅延を伴うが）信号ｂもまたローに遷移するだろう。次に、第１のスイッチＰＭＯＳトランジスタ１１５は、信号ａがハイに遷移することとなるため、オフになるが、これは、インバータ１１０を介した処理遅延により、第２のスイッチＰＭＯＳトランジスタ１２０をオンにすることに関して幾らかの遅延をもたらす。故に、出力ノード１２５は、未補正クロック信号における立ち下がりエッジの後に、第２のスイッチＰＭＯＳトランジスタ１２０がオンに切り替わると、ＶＤＤにパルス化されるだろう。

[0024]第１のスイッチＰＭＯＳトランジスタ１１５は、信号ａが次にハイに遷移するため、信号ｂの立ち下がりエッジに応答してオフに切り替わるだろう。第１のスイッチＰＭＯＳトランジスタ１１５がオフに切り替わるのでそのとき出力ノード１２５を浮動させないために、交差結合されたインバータ１３５及び１４０を使用して形成されるようなラッチ１３０は、出力ノード１２５のハイ状態をラッチし、故に、ＶＤＤでハイに出力ノード電圧を維持する。出力ノード電圧が、補正クロック信号を形成するためにインバータ１４５を介して反転され得るため、立ち下がりエッジ可変遅延回路１０５による未補正クロック信号の立ち下がりエッジの遅延は、補正クロック信号の立ち上がりエッジの遅延へと変わる。代替的に、出力ノード電圧が、補正クロック信号を形成するために反転されない場合、立ち下がりエッジ可変遅延回路１０５は、補正クロック信号の立ち下がりエッジを遅延させる。

[0025]出力ノード電圧がハイに遷移した後、次に、それは、立ち上がりエッジ可変遅延回路１５０を介して、以下にあるようにローになるまで、ラッチ１３０のラッチ動作を介してハイに留まるだろう。立ち上がりエッジ可変遅延回路１５０は、パルス発生器１７５のための第２の対のスイッチのうちの第１のスイッチを制御する（信号ｂ’とも表される）第２の遅延信号へと（必要があれば）未補正クロック信号を遅延させる。例えば、この第１のスイッチは、出力ノード１２５に結合されたドレインと、信号ｂ’によって駆動されるゲートとを有する第１のスイッチＮＭＯＳトランジスタ１５５を備え得る。インバータ１６０は、第２の対のスイッチのうちの第２のスイッチを制御する（信号ａ’とも表される）第２の反転遅延信号へと、立ち上がりエッジ可変遅延回路１５０からの信号ｂ’を反転させる。例えば、この第２のスイッチは、接地に結合されたソースと、第１のスイッチＮＭＯＳトランジスタ１５５のためのソースに結合されたドレインとを第２のスイッチＮＭＯＳトランジスタ１６５を備え得る。インバータ１６０は、信号ａ’を用いて第２のスイッチＮＭＯＳトランジスタ１６５のためのゲートを駆動する。

[0026]デューティサイクル補正回路１００について、出力ノード電圧は、以下のようにローパルス化される（pulsed low）だろう。未補正クロック信号がローに遷移した後、信号ａ’がハイに駆動されることになるため、第２のスイッチＮＭＯＳトランジスタ１６５はオンに切り替わるが、第２のスイッチＮＭＯＳトランジスタ１６５は、第１のスイッチＮＭＯＳトランジスタ１５５がオフであるため、出力ノード１２５を放電することができない。未補正クロックが、立ち上がりエッジに続いてハイに遷移すると、立ち上がりエッジ可変遅延回路１５０を介して実装される際に（必要であれば）任意の遅延を伴うが、信号ｂ’もまたハイに遷移するだろう。次に、第１のスイッチＮＭＯＳトランジスタ１５５がオンになる。次に、第２のスイッチＮＭＯＳトランジスタ１６５がオフになる前にインバータ１６０を介して処理遅延によって決定されたような遅延が存在するだろう。故に、出力ノード電圧は、信号ｂ’の立ち上がりエッジに応答して接地にパルス状にローにされ、これは、次に、立ち上がりエッジ可変遅延回路１５０を介して遅延されたような未補正クロックの立ち上がりエッジに応答してパルス状にハイにされる。

[0027]第２のスイッチトランジスタ１６５をオフにすることで、出力ノード電圧を浮動させないために、ラッチ１３０は、出力ノード１２５のロー状態をラッチし、故に、未補正クロックサイクルの残りの間、出力ノード電圧をローに維持する。出力ノード電圧が、補正クロック信号を形成するために反転されるため、立ち上がりエッジ可変遅延回路１５０による未補正クロック信号のための立ち上がりエッジの遅延は、補正クロック信号における立ち下がりエッジの遅延へと変わる。代替的に、出力ノード電圧が、補正クロック信号を形成するために反転されない場合、立ち上がりエッジ可変遅延回路１５０は、補正クロック信号の立ち上がりエッジを遅延させる。

[0028]デューティサイクル補正回路１００は、従来のデューティサイクル補正回路と比較して多数の利点を享受する。例えば、デューティサイクル補正回路１００のための未補正クロック周波数範囲は、未補正クロック信号の立ち上がりエッジ又は立ち下がりエッジの何れかを独立して遅延させる能力により、かなり広い。具体的には、半周期遅延を使用して相補クロックエッジを作成する必要がないため、低い周波数性能が強化される。加えて、半周期遅延を使用して相補クロックエッジを作成する従来のデューティサイクル補正回路が、５０％のデューティサイクル以外のものに順応することができないのに対して、所望のデューティサイクルは、５０％から変えられ得る。加えて、立ち上がりエッジ及び立ち下がりエッジの両方のための可変遅延経路は均衡がとられるため、開示されるデューティサイクル補正回路は、より良好なジッタ性能を有し、最小の歪みをもたらす。

[0029]パルス発生器１７５内の第１の対のスイッチのうちのどちらのスイッチが信号ａによって駆動されどちらが信号ｂによって駆動されるかは任意であることに留意されたい。同様に、パルス発生器１７５内の第２の対のスイッチは、図１Ａに示される信号ａ’及びｂ’の特定の順序で駆動される必要がない。例えば、図１Ｂに示されるデューティサイクル補正回路１７０は、インバータ１１０及び１６０を含むが、それらは、対応する対のスイッチに対して反対の位置にある。故に、インバータ１１０は、信号ａを用いて第２のスイッチＰＭＯＳトランジスタ１２０のゲートを駆動する。同様に、立ち下がりエッジ可変遅延回路１０５は、信号ｂを用いて第１のスイッチＰＭＯＳトランジスタ１１５のゲートを駆動する。対象的に、図１Ａのデューティサイクル補正回路１００では、第１のスイッチＰＭＯＳトランジスタ１１５は、信号ａによって駆動され、第２のスイッチＰＭＯＳトランジスタ１２０は、信号ｂによって駆動された。同様に、デューティサイクル補正回路１７０では、立ち上がりエッジ可変遅延回路１５０が、信号ｂ’を用いて第２のＮＭＯＳトランジスタ１６５を駆動する一方で、インバータ１６０が、信号ａ’を用いて第１のスイッチＮＭＯＳトランジスタ１５５を駆動する。これらのスイッチ／信号の組み合わせは、デューティサイクル補正回路１００では、逆にされる。

[0030]一実施形態では、立ち下がりエッジ可変遅延回路１０５及び立ち上がりエッジ可変遅延回路１５０は、信号ｂ及びｂ’のような第１の遅延信号及び第２の遅延信号へと未補正クロック信号を独立して遅延させるための手段を備えるとみなされ得る。

[0031]デューティサイクル補正回路１００及び１７０に関連して説明したように立ち上がり及び立ち下がりエッジ機能の独立した遅延を組み込む多数の代替的な実施形態が作成され得ることは認識されるだろう。その点において、未補正クロックは、バースト、即ち、切断され得る。そのようなケースでは、第１のスイッチトランジスタ１１５及び１５５並びに第２のスイッチトランジスタ１６５及び１２０が、クロックバーストの開始時にクロックエッジの前に既知のオン又はオフ状態ではないことから、不連続性が、デューティサイクル補正回路１００においてグリッチを引き起こし得る。図２に示されるデューティサイクル補正回路２００は、これらのトランジスタについてのあらゆるグリッチを回避する。デューティサイクル補正回路２００では、立ち下がりエッジ可変遅延回路１０５、立ち上がりエッジ可変遅延回路１５０、第１のスイッチトランジスタ１１５及び１５５、第２のスイッチトランジスタ１２０及び１６５、ラッチ１３０並びにインバータ１４５は全て、デューティサイクル補正回路１００及び１７０に関連して説明したように動作する。しかしながら、デューティサイクル補正回路２００内のインバータ１１０は、ＮＯＲゲート２１５のような論理ゲートと置き換えられる。同様に、インバータ１６０は、第１のスイッチトランジスタ１５５のゲートを駆動するＮＡＮＤゲート２０５のような論理ゲートと置き換えられる。

[0032]制御信号は、立ち上がりエッジ可変遅延回路１５０から信号ｂ’も受ける、ＮＡＮＤゲート２０５の入力を駆動する。制御信号がローに駆動されると、ＮＡＮＤゲート２０５は、信号ａ’をハイに駆動して、第１のスイッチトランジスタ１５５をオンにし、これは、次に、未補正クロック信号の状態に関わらず既知の状態を有する。制御信号がハイに駆動されると、ＮＡＮＤゲート２０５は、インバータ１６０に関して説明されたように機能する。

[0033]インバータ２１０は、制御信号を、ＮＯＲゲート２１５が受ける反転制御信号へと反転させ、これは、信号ａを用いて第２のスイッチＰＭＯＳトランジスタ１２０のゲートを駆動する。ＮＯＲゲート２１５はまた、立ち下がりエッジ可変遅延回路１０５から信号ｂを受ける。制御信号がローのとき、ＮＯＲゲート２１５は、信号ｂに応答しないが、代わりに、信号ａを接地させて、第２のスイッチＰＭＯＳトランジスタ１２０をオンである既知の状態にするだろう。制御信号がハイに駆動されると、ＮＯＲゲート２１５は、インバータ１１０に関して説明されたように機能する。このように、デューティサイクル補正回路２００は、制御信号がハイにアサートされている間、デューティサイクル補正回路１００に関して説明されたものと類似して機能し得、制御信号がローにアサートされている間、既知のデフォルト状態を有する。

[0034]当業者であっても、未補正クロックバーストの開始時にどの状態を未補正クロックが有することになるかを確信することができないことに留意されたい。未補正クロックは、そのようなケースでは、ハイであることもローであることもあり得る。グリッチから保護するために、制御信号は、バーストの開始時にデアサート（接地）され得る。このように、第２のスイッチトランジスタ１２０及び第１のスイッチトランジスタ１５５は両方とも、クロックバーストの開始時にオンであろう。故に、バーストの開始時に未補正クロックがハイであるかローであるかは問題ではない。未補正クロックがハイである場合、立ち上がりエッジ遅延回路１５０は、第２のスイッチトランジスタ１６５をオンにするために信号ｂ’をハイに駆動するだろう。次に、出力ノード１２５は、未補正クロックの立ち上がりエッジに続いて予想通りに接地されるだろう。その点において、に、バーストの開始時に未補正クロックがローである場合、立ち下がりエッジ遅延回路１０５は、第１のスイッチトランジスタ１１５がオンに切り替えられるように、信号ｂをローに駆動するだろう。次に、出力ノード１２５は、未補正クロックの立ち下がりエッジに続いて予想通りＶＤＤに充電されるだろう。故に、制御信号をデアサートすることが、グリッチから保護することは認識されるだろう。一度制御信号がハイにアサートされると、デューティサイクル補正回路２００の通常の動作が、デューティサイクル補正回路１００に関して説明されたように類似して再開し得る。故に、制御信号は、イネーブルにされたとき、デューティサイクル補正回路がパワーオンされるときの出力ノード電圧の初期状態／条件を定義するのに寄与する。

[0035]デューティサイクル制御回路１００について示されたように、パルス発生器１７５は、上述したように出力ノード電圧はパルス状にハイ又はパルス状にロウにされるように、第１及び第２のスイッチトランジスタ１１５、１２０、１５５及び１６５によって形成されるスタックを備え得る。しかしながら、このパルス発生は、幾らかの電流消費を伴い得る。例えば、出力ノード１２５がローにラッチされているとき、インバータ１４０内のＮＭＯＳトランジスタ（図示せず）は、出力ノード１２５を接地に放電している。第１及び第２のスイッチトランジスタ１１５及び１２０が出力ノード１２５をハイに充電する際、この充電することは初め、ラッチ１３０にラッチされた状態がそのバイナリ状態を「反転する」まで、この導通しているＮＭＯＳトランジスタと取り組まなければならない。同様の取り組みは、第１及び第２のスイッチトランジスタ１５５及び１６５が出力ノード１２５をローに引き下げるよう試みるときに、インバータ１４０内のＰＭＯＳトランジスタ（図示されない）で発生するだろう。故に、パルス発生器１７５とラッチ１３０との間のこれらの取り組みは、幾らかの電流を消費し得る。

[0036]代替的なパルス発生器実施形態は、低減された電流消費を有する。例えば、図３Ａに示されるパルス発生器３００は、第１及び第２のスイッチトランジスタ１１５、１２０、１５５及び１６５からなるスタックを含む。しかしながら、これらのトランジスタは、以下のようにラッチを形成することにも関与する。パルス発生器３００は、第１及び第２のスイッチトランジスタ１１５、１２０、１５５及び１６５によって形成されるスタックと並列に第１及び第２のスイッチトランジスタからなる第２のスタックを含む。具体的には、第１のスイッチＰＭＯＳトランジスタ３１０は、電源ノードに結合されたそのソースと、第２のスイッチＰＭＯＳトランジスタ３１５のソースに結合されたドレインとを有する。第２のスイッチＰＭＯＳトランジスタ３１５のドレインは、出力ノード１２５に結合される。故に、第１及び第２のスイッチトランジスタ３１０及び３１５は、第１及び第２のスイッチトランジスタ１１５及び１２０に類似する。しかしながら、それらの制御は、第１のスイッチトランジスタ１１５が信号ａによって制御されるのに対して、第１のスイッチトランジスタ３１０が信号ｂによって制御されるように逆にされる。同様に、第２のスイッチトランジスタ３１５が信号ａによって制御されるのに対して、第２のスイッチトランジスタ１２０は信号ｂによって制御される。

[0037]第１及び第２のスイッチＮＭＯＳトランジスタ３２０及び３２５はまた、第１及び第２のスイッチトランジスタ１５５及び１６５に類似する。第１のスイッチトランジスタ３２０のドレインは、出力ノード１２５に結合され、そのソースは、第２のスイッチトランジスタ３２５のドレインに結合される。第２のスイッチトランジスタ３２５のソースは、接地に結合される。ＰＭＯＳトランジスタ３３０は、第１のスイッチトランジスタ１１５及び３１０のドレイン間に結合される。同様に、ＮＭＯＳトランジスタ３３５は、第１のスイッチトランジスタ１５５及び３２０のソース間に結合される。インバータ１３５は、電源ノードに結合されたソースを有するＰＭＯＳトランジスタ３４０のドレインにおいて内部信号ｃを生成する。ＰＭＯＳトランジスタ３４０のドレインに結合されたドレインを有するＮＭＯＳトランジスタ３４５は、インバータ１３５を完結させる。出力ノード１２５は、インバータ１３５内のトランジスタのゲートを駆動する。内部信号ｃは、トランジスタ３３０及び３３５のゲートを駆動する。

[0038]パルス発生器３００の動作は、信号ａ及びｂ並びに信号ａ’及びｂ’の相補的性質（complementary nature）を利用する。その点において、信号ａ及びｂは、出力ノード１２５がパルス状にハイにされている短い期間の間を除き、相補状態（complementary state）を有する。同様に、信号ａ’及びｂ’は、出力ノード１２５がパルス状にローにされている短い期間の間を除き、相補状態を有する。トランジスタ３３０及び３３５に関して、内部信号ｃについての電圧状態に依存して、１つは導通することとなり、１つは遮断されることとなるだろう。出力ノード１２５が放電される場合、インバータ１３５は、トランジスタ３３５が導通するように、内部信号ｃをハイに駆動する。同時に、信号ａ’及びｂ’の相補的性質により、第２のスイッチトランジスタ１６５及び３２５のうちの１つが導通することとなるだろう。故に、トランジスタ３２５は、第２のスイッチトランジスタ１６５又は３２５の導通しているどちらかを介して、接地に結合されたソースを有するだろう。加えて、第１のスイッチトランジスタ１５５及び３２０のうちの１つもまた、トランジスタ３２５のためのドレインが、導通している第１のスイッチトランジスタ（１５５又は３２０の何れか）を介して出力ノード１２５に結合されるように、導通することとなるだろう。

[0039]トランジスタ３３０は、それが、第１のスイッチトランジスタ１１５及び３１０のうちの導通している方を介して電源ノードに結合されたソース端子を有することとなり、第２のスイッチトランジスタ１２０及び３１５のうちの導通している方を介して出力ノード１２５に結合されたドレインを有することとなる点で、トランジスタ３３５に類似する。故に、トランジスタ３３５及び３３０は、出力ノード１２５についての電圧状態が相応にラッチされるように、インバータ１３５と交差結合されたデューティサイクル補正回路１００のインバータ１４０に類似したインバータを形成する。インバータ１４０とは異なり、トランジスタ３３５は、第１及び第２のスイッチトランジスタ１１５及び１２０（並びに、３１０及び３１５）が出力ノード１２５を充電している間、出力ノード１２５を一度も放電しないであろう。その点において、信号ａ及びｂが両方とも瞬間的にローとなるように、未補正クロックはローに遷移していると仮定する。信号ａ’は、第１のスイッチトランジスタ３２０及び第２のスイッチトランジスタ１６５が、インバータ１６０（図１Ａ及び１Ｂ）を介した処理遅延により、未補正クロックのロー遷移に続いて依然として瞬間的にオフとなるように、未補正クロックのロー遷移の前ローであった。しかしながら、信号ｂ’は、第１及び第２のスイッチトランジスタ１１５、３１０、１２０及び３１５が出力ノード１２５をパルス状にハイにしている間、出力ノード１２５を接地する経路が存在しないように、信号ｂがローに遷移したのとほぼ同時にローに遷移するだろう。故に、出力ノード１２５が充電される間、放電しているＮＭＯＳトランジスタと取り組むことはない。

[0040]出力ノード１２５の放電は、未補正クロックの各立ち上がりエッジと類似して機能する。立ち上がりエッジの前、信号ａはハイであり、そのため、第１のスイッチトランジスタ１１５及び第２のスイッチトランジスタ３１５が両方ともオフである。立ち上がりエッジの後、信号ｂはハイになるが、信号ａは、インバータ１１０（図１Ａ及び１Ｂ）内の処理遅延により、依然として瞬間的にハイになるであろう。故に、第１及び第２のスイッチトランジスタ１５５、３２０、１６５及び３２５は、さもなければ出力ノード１２５を放電することとなるであろう任意のＰＭＯＳトランジスタと取り組むことがなく出力ノード１２５を放電し得る。

[0041]代替的なパルス発生器３５０が、図３Ｂに示される。第１及び第２のスイッチトランジスタ１１５、１２０、１５５及び１６５は、前述したように機能する。同様に、インバータ１３５は、パルス発生器３００に関して説明されたように機能する。ラッチは、インバータ１３５と交差結合されたインバータ３７０から形成される。インバータ３７０内のＰＭＯＳトランジスタ３７５は、出力ノード１２５に及びＮＭＯＳトランジスタ３８０のドレインに結合されたそのドレインを有する。これらのトランジスタ３８０及び３７５のうちの１つは、内部信号ｃがハイであるかローであるかに依存して、オンになるだろう。しかしながら、トランジスタ３８０及び３７５は何れも、第１及び第２のスイッチトランジスタ１１５、１２０、１５５及び１６５によって形成されたスタックによる出力ノード１２５の充電又は放電と取り組むであろう。例えば、ＰＭＯＳトランジスタ３７５のソースは、ＰＭＯＳトランジスタ３７５のソースと電源ノードとの間で並列に配列された一対のＰＭＯＳトランジスタ３５５及び３６０を介して電源ノードに結合される。ＰＭＯＳトランジスタ３５５及び３６０は、ＰＭＯＳトランジスタ３７５に、第１及び第２のスイッチトランジスタ１５５及び１６５による出力ノード１２５の放電を妨害させない。その点において、信号ａは、ＰＭＯＳトランジスタ３５５のゲートを駆動し、信号ｂは、ＰＭＯＳトランジスタ３６０のゲートを駆動する。未補正クロックの立ち上がりエッジの後、第１及び第２のスイッチトランジスタ１５５及び１６５は、出力ノード１２５をパルス状にローにするために、両方ともオンになる（信号ａ’によって駆動されるスイッチトランジスタはどちらであっても瞬間的にだけオンになるであろうこと、これは、パルス発生器３５０では、第２のスイッチトランジスタ１６５である、に留意されたい）。この立ち上がりエッジに続いて、ＰＭＯＳトランジスタ３５５はオフにされた。立ち上がりエッジの後、ＰＭＯＳトランジスタ３６０はまた、インバータ１１０（図１Ａ）内の処理遅延によりＰＭＯＳトランジスタ３５５が瞬間的にオフに留まる間、オフである。故に、出力ノード１２５が放電されている間、ＰＭＯＳトランジスタ３７５のソースにおいて電源ノードへの接続は存在せず、これは、ＰＭＯＳトランジスタ３７５とのあらゆる取り組みを防ぐ。

[0042]出力ノード１２５の充電は、ＮＭＯＳトランジスタ３８０のソースが、並列配列されたＮＭＯＳトランジスタ３８５及び３９０を介して接地に結合される点で類似する。信号ａ’は、ＮＭＯＳトランジスタ３９０のゲートを駆動し、信号ｂ’は、ＮＭＯＳトランジスタ３８５のゲートを駆動する。故に、未補正クロックの立ち下がりエッジの前に、ＮＭＯＳトランジスタ３９０はオフにされる。立ち上がりエッジの後に、ＮＭＯＳトランジスタ３８５は、インバータ１６０（図１Ａ）を介した処理遅延によりＮＭＯＳトランジスタ３９０が瞬間的にオフに留まる間、オフに切り替えるだろう。故に、第１及び第２のスイッチトランジスタ１１５及び１２０は、ＮＭＯＳトランジスタ３８０によるあらゆる放電と取り組むことなく出力ノード１２５をハイに充電し得る。デューティサイクル補正方法がここから説明されるだろう。

[0043]ここで図４を参照すると、デューティサイクル方法のためのフローチャートが提供される。方法は、未補正クロック信号のためのデューティサイクルが所望のデューティサイクルよりも大きいと決定することに応答するステップ４００を含む。ステップ４００は、第２の遅延信号を生成するために立ち上がりエッジ可変遅延回路を介して遅延なしに未補正クロック信号をパスしつつ、第１の遅延信号を生成するために立ち下がりエッジ可変遅延回路を介して未補正クロック信号を遅延させることを備える。そのような動作の例が、例えば、未補正デューティサイクルが、所望のデューティサイクルと比較して過度にハイであるときの、デューティサイクル補正回路１００による信号ｂ及びｂ’の発生に関して説明される。

[0044]方法は、未補正クロック信号のためのデューティサイクルが所望のデューティサイクルよりも小さいと決定することに応答する相補ステップ４０５を含む。ステップ４０５は、第１の遅延信号を生成するために立ち下がりエッジ可変遅延回路を介して遅延なしに未補正クロック信号をパスしつつ、第２の遅延信号を生成するために立ち上がりエッジ可変遅延回路を介して未補正クロック信号を遅延させることを備える。そのような動作の例が、例えば、未補正デューティサイクルが、所望のデューティサイクルと比較して過度にローであるときのデューティサイクル補正回路１００による信号ｂ及びｂ’の発生に関して説明される。

[0045]未補正デューティサイクルが過度にハイであったか過度にローであったかに関わらず、図４の方法は、第１の遅延信号に応答して出力ノード電圧を電源電圧にパルス化し、第２の遅延信号に応答して出力ノード電圧を接地にパルス化するステップ４１０を更に含む。例えば、デューティサイクル補正回路１００内の出力ノード１２５についての電圧のパルス化は、ステップ４１０の例である。

[0046]現時点で当業者が認識するように、及び目前の特定のアプリケーションに依存して、多くの改良、置換及び変形が、本願の精神及び範囲から逸脱することなく、本開示のデバイスの材料、装置、構成及び使用方法において及びそれらに対してなされ得る。この点を踏まえて、本開示の範囲は、それらが単に幾つかの例であるため、本明細書で例示及び説明された特定の実施形態のそれに限定されるべきではなく、むしろ、以降に添付されている特許請求の範囲及びそれらの機能的な等価物の内容に相応すべきである。

[0046]現時点で当業者が認識するように、及び目前の特定のアプリケーションに依存して、多くの改良、置換及び変形が、本願の精神及び範囲から逸脱することなく、本開示のデバイスの材料、装置、構成及び使用方法において及びそれらに対してなされ得る。この点を踏まえて、本開示の範囲は、それらが単に幾つかの例であるため、本明細書で例示及び説明された特定の実施形態のそれに限定されるべきではなく、むしろ、以降に添付されている特許請求の範囲及びそれらの機能的な等価物の内容に相応すべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
デューティサイクル補正回路であって、
未補正クロック信号を第１の遅延信号に遅延するための立ち上がりエッジ可変遅延回路と、
前記第１の遅延信号を第１の反転遅延信号に反転するための第１のインバータと、
前記未補正クロック信号を第２の遅延信号に遅延するための立ち下がりエッジ可変遅延回路と、
前記第２の遅延信号を第２の反転遅延信号に反転するための第２のインバータと、
前記第１の遅延信号及び前記第１の反転遅延信号に応答して出力ノード電圧を電源電圧にパルス化するように構成されたパルス発生器と、ここで、前記パルス発生器は、前記第２の遅延信号及び前記第２の反転遅延信号に応答して前記出力ノード電圧を接地にパルス化するように更に構成される、
を備えるデューティサイクル補正回路。
［Ｃ２］
パルス化された前記出力ノード電圧をラッチするように構成されたラッチを更に備える、Ｃ１に記載のデューティサイクル補正回路。
［Ｃ３］
補正クロック信号を形成するために、ラッチされた前記パルス化された出力ノード電圧を反転するための第３のインバータを更に備える、Ｃ２に記載のデューティサイクル補正回路。
［Ｃ４］
前記パルス発生器は、第１の対のスイッチと第２の対のスイッチとを備える、Ｃ１に記載のデューティサイクル補正回路。
［Ｃ５］
前記第１の対のスイッチは、前記出力ノード電圧を搬送する出力ノードと電源ノードとの間に直列的に接続され、前記第２の対のスイッチは、前記出力ノードと接地との間に直列的に接続される、Ｃ４に記載のデューティサイクル補正回路。
［Ｃ６］
前記第１の対のスイッチは、前記第１の遅延信号を搬送するノードに結合されたゲートを有する第１のＰＭＯＳトランジスタと、前記第１の反転遅延信号を搬送するノードに結合されたゲートを有する第２のＰＭＯＳトランジスタとを備える、Ｃ５に記載のデューティサイクル補正回路。
［Ｃ７］
前記第２の対のスイッチは、前記第２の遅延信号を搬送するノードに結合されたゲートを有する第１のＮＭＯＳトランジスタと、前記第２の反転遅延信号を搬送するノードに結合されたゲートを有する第２のＮＭＯＳトランジスタとを備える、Ｃ５に記載のデューティサイクル補正回路。
［Ｃ８］
前記パルス発生器は、前記出力ノードと前記電源との間に結合された第３の対のスイッチと、前記出力ノードと接地との間に結合された第４の対のスイッチとを更に備える、Ｃ５に記載のデューティサイクル補正回路。
［Ｃ９］
交差結合された一対のインバータを更に備え、前記交差結合されたインバータは、前記第１の対、前記第２の対、前記第３の対及び前記第４の対のスイッチ内のスイッチを介して交差結合される、Ｃ８記載のデューティサイクル補正回路。
［Ｃ１０］
交差結合された一対のインバータを更に備え、前記交差結合されたインバータのうちの１つは、前記出力ノード電圧を反転するように構成される、Ｃ５に記載のデューティサイクル補正回路。
［Ｃ１１］
前記交差結合されたインバータのうちの残りの１つのための、前記電源ノードとＰＭＯＳトランジスタとの間に結合された第３のセットのスイッチを更に備える、Ｃ１０記載のデューティサイクル補正回路。
［Ｃ１２］
前記交差結合されたインバータのうちの残りの１つのための、接地とＮＭＯＳトランジスタとの間に結合された第３のセットのスイッチを更に備える、Ｃ１０記載のデューティサイクル補正回路。
［Ｃ１３］
制御信号を反転制御信号へと反転するように構成された第３のインバータを更に備え、前記第１のインバータは、前記第１の反転遅延信号を形成するために前記第１の遅延信号及び前記反転制御信号を処理するように構成された第１の論理ゲートを備え、前記第２のインバータは、前記第２の反転遅延信号を形成するために前記第２の遅延信号及び前記制御信号を処理するように構成された第２の論理ゲートを備える、Ｃ１に記載のデューティサイクル補正回路。
［Ｃ１４］
前記第１の論理ゲートは、ＮＯＲゲートを備え、前記第２の論理ゲートは、ＮＡＮＤゲートを備える、Ｃ１３に記載のデューティサイクル補正回路。
［Ｃ１５］
方法であって、
未補正クロック信号のためのデューティサイクルが所望のデューティサイクルよりも大きいと決定することに応答して、第２の遅延信号を生成するために遅延なしに立ち上がりエッジ可変遅延回路を介して前記未補正クロック信号をパスしつつ、第１の遅延信号を生成するために立ち下がりエッジ可変遅延回路を介して前記未補正クロック信号を遅延することと、
前記未補正クロック信号のための前記デューティサイクルが前記所望のデューティサイクルよりも小さいと決定することに応答して、前記第１の遅延信号を生成するために遅延なしに前記立ち下がりエッジ可変遅延回路を介して前記未補正クロック信号をパスしつつ、前記第２の遅延信号を生成するために前記立ち上がりエッジ可変遅延回路を介して前記未補正クロック信号を遅延することと、
前記第１の遅延信号に応答して出力ノード電圧を電源電圧にパルスし、前記第２の遅延信号に応答して前記出力ノード電圧を接地にパルス化することと、
パルス化された前記出力ノード電圧から、前記所望のデューティサイクルを有する補正クロック信号を生成することと
を備える方法。
［Ｃ１６］
第１の反転遅延信号を形成するために前記第１の遅延信号を反転することを更に備え、前記出力ノード電圧を前記電源電圧にパルス化することは、前記第１の遅延信号及び前記第１の反転遅延信号が両方とも接地されるとき、前記出力ノード電圧を前記電源電圧にパルス化することを備える、Ｃ１５に記載の方法。
［Ｃ１７］
第２の反転遅延信号を形成するために前記第２の遅延信号を反転することを更に備え、前記出力ノード電圧を接地にパルス化することは、前記第２の遅延信号及び前記第２の反転遅延信号が両方とも前記電源電圧に充電されるとき、前記出力ノード電圧を接地することを備える、Ｃ１５に記載の方法。
［Ｃ１８］
パルス化された前記出力ノード電圧をラッチすることを更に備える、Ｃ１５に記載の方法。
［Ｃ１９］
前記補正クロック信号を生成することは、前記補正クロック信号を生成するために、ラッチされた前記パルス化された出力ノード電圧を反転することを備える、Ｃ１８に記載の方法。
［Ｃ２０］
前記第１の遅延信号を反転することは、論理ゲートにおいて制御信号を用いて前記第１の遅延信号を処理することを備える、Ｃ１６に記載の方法。
［Ｃ２１］
前記第２の遅延信号を反転することは、論理ゲートにおいて制御信号を用いて前記第２の遅延信号を処理することを備える、Ｃ１７に記載の方法。
［Ｃ２２］
方法であって、
未補正クロック信号のための未補正デューティサイクルが所望のデューティサイクルよりも大きいとの決定に応答して、
前記未補正デューティサイクルを前記所望のデューティサイクルへと補正するのに必要な立ち上がりエッジ遅延を決定することと、
第１の遅延信号を生成するために、前記立ち上がりエッジ遅延に従って、第１の可変遅延回路を介して前記未補正クロック信号を遅延することと、
第２の遅延信号を生成するために、適用される遅延なしに第２の可変遅延回路を介して前記未補正クロック信号を遅延することと、
前記第１の遅延信号における立ち上がりクロックエッジに応答して、前記補正クロック信号における立ち上がりクロックエッジを生成することと、
前記第２の遅延信号における立ち下がりエッジに応答して、前記補正クロック信号が前記所望のデューティサイクルを有するように、前記補正クロック信号における立ち下がりエッジを生成することと
を備える方法。
［Ｃ２３］
前記未補正デューティサイクルが前記所望のデューティサイクルよりも小さいとの決定に応答して、
前記未補正デューティサイクルを前記所望のデューティサイクルへと補正するのに必要な立ち下がりエッジ遅延を決定することと、
第３の遅延信号を生成するために、適用される遅延なしに前記第１の可変遅延回路を介して前記未補正クロック信号を遅延することと、
第４の遅延信号を生成するために、前記立ち下がりエッジ遅延に従って、前記第２の可変遅延回路を介して前記未補正クロック信号を遅延することと、
前記第３の遅延信号における立ち上がりエッジに応答して、前記補正クロック信号における立ち上がりエッジを生成することと、
前記第２の遅延信号における立ち下がりエッジに応答して、前記補正クロック信号が前記所望のデューティサイクルを有するように、前記補正クロック信号における立ち下がりエッジを生成することと
を更に備える、Ｃ２２に記載の方法。
［Ｃ２４］
デューティサイクル補正回路であって、
未補正クロック信号を、第１の遅延信号及び第２の遅延信号へと独立して遅延するための手段と、
前記第１の遅延信号に応答して出力ノード電圧を電源電圧にパルス化するように構成されたパルス発生器と、前記パルス発生器は、前記第２の遅延信号に応答して前記出力ノード電圧を接地にパルス化するように更に構成される、
前記出力ノード電圧を補正クロック信号に反転するように構成された第１のインバータと
を備えるデューティサイクル補正回路。
［Ｃ２５］
前記第１の遅延信号を第１の反転遅延信号に反転するように構成された第２のインバータ
を更に備え、前記パルス発生器は、前記第１の遅延信号及び前記第１の反転遅延信号の両方が接地されるとき、前記出力ノード電圧を前記電源電圧にパルス化するように更に構成される、Ｃ２４に記載のデューティサイクル補正回路。
［Ｃ２６］
前記第２の遅延信号を第２の反転遅延信号へと反転するように構成された第３のインバータ
を更に備え、前記パルス発生器は、前記第２の遅延信号及び前記第２の反転遅延信号の両方が前記電源電圧に充電されたとき、前記出力ノード電圧を接地にパルス化するように更に構成される、Ｃ２５に記載のデューティサイクル補正回路。
［Ｃ２７］
前記第２のインバータは、ＮＯＲゲートを備える、Ｃ２５に記載のデューティサイクル補正回路。
［Ｃ２８］
前記第３のインバータは、ＮＡＮＤゲートを備える、Ｃ２６に記載のデューティサイクル補正回路。
［Ｃ２９］
前記パルス発生器は、第１の対のスイッチと第２の対のスイッチとを備える、Ｃ２６に記載のデューティサイクル補正回路。
［Ｃ３０］
前記第１の対のスイッチは、前記出力ノード電圧を搬送する出力ノードと電源ノードとの間に直列的に接続され、前記第２の対のスイッチは、前記出力ノードと接地との間に直列的に接続される、Ｃ２９に記載のデューティサイクル補正回路。

Claims

デューティサイクル補正回路であって、
未補正クロック信号を第１の遅延信号に遅延するための立ち上がりエッジ可変遅延回路と、
前記第１の遅延信号を第１の反転遅延信号に反転するための第１のインバータと、
前記未補正クロック信号を第２の遅延信号に遅延するための立ち下がりエッジ可変遅延回路と、
前記第２の遅延信号を第２の反転遅延信号に反転するための第２のインバータと、
前記第１の遅延信号及び前記第１の反転遅延信号に応答して出力ノード電圧を電源電圧にパルス化するように構成されたパルス発生器と、ここで、前記パルス発生器は、前記第２の遅延信号及び前記第２の反転遅延信号に応答して前記出力ノード電圧を接地にパルス化するように更に構成される、
を備えるデューティサイクル補正回路。
パルス化された前記出力ノード電圧をラッチするように構成されたラッチを更に備える、請求項１に記載のデューティサイクル補正回路。
補正クロック信号を形成するために、ラッチされた前記パルス化された出力ノード電圧を反転するための第３のインバータを更に備える、請求項２に記載のデューティサイクル補正回路。
前記パルス発生器は、第１の対のスイッチと第２の対のスイッチとを備える、請求項１に記載のデューティサイクル補正回路。
前記第１の対のスイッチは、前記出力ノード電圧を搬送する出力ノードと電源ノードとの間に直列的に接続され、前記第２の対のスイッチは、前記出力ノードと接地との間に直列的に接続される、請求項４に記載のデューティサイクル補正回路。
前記第１の対のスイッチは、前記第１の遅延信号を搬送するノードに結合されたゲートを有する第１のＰＭＯＳトランジスタと、前記第１の反転遅延信号を搬送するノードに結合されたゲートを有する第２のＰＭＯＳトランジスタとを備える、請求項５に記載のデューティサイクル補正回路。
前記第２の対のスイッチは、前記第２の遅延信号を搬送するノードに結合されたゲートを有する第１のＮＭＯＳトランジスタと、前記第２の反転遅延信号を搬送するノードに結合されたゲートを有する第２のＮＭＯＳトランジスタとを備える、請求項５に記載のデューティサイクル補正回路。
前記パルス発生器は、前記出力ノードと前記電源との間に結合された第３の対のスイッチと、前記出力ノードと接地との間に結合された第４の対のスイッチとを更に備える、請求項５に記載のデューティサイクル補正回路。
交差結合された一対のインバータを更に備え、前記交差結合されたインバータは、前記第１の対、前記第２の対、前記第３の対及び前記第４の対のスイッチ内のスイッチを介して交差結合される、請求項８記載のデューティサイクル補正回路。
交差結合された一対のインバータを更に備え、前記交差結合されたインバータのうちの１つは、前記出力ノード電圧を反転するように構成される、請求項５に記載のデューティサイクル補正回路。
前記交差結合されたインバータのうちの残りの１つのための、前記電源ノードとＰＭＯＳトランジスタとの間に結合された第３のセットのスイッチを更に備える、請求項１０記載のデューティサイクル補正回路。
前記交差結合されたインバータのうちの残りの１つのための、接地とＮＭＯＳトランジスタとの間に結合された第３のセットのスイッチを更に備える、請求項１０記載のデューティサイクル補正回路。
制御信号を反転制御信号へと反転するように構成された第３のインバータを更に備え、前記第１のインバータは、前記第１の反転遅延信号を形成するために前記第１の遅延信号及び前記反転制御信号を処理するように構成された第１の論理ゲートを備え、前記第２のインバータは、前記第２の反転遅延信号を形成するために前記第２の遅延信号及び前記制御信号を処理するように構成された第２の論理ゲートを備える、請求項１に記載のデューティサイクル補正回路。
前記第１の論理ゲートは、ＮＯＲゲートを備え、前記第２の論理ゲートは、ＮＡＮＤゲートを備える、請求項１３に記載のデューティサイクル補正回路。
方法であって、
未補正クロック信号のためのデューティサイクルが所望のデューティサイクルよりも大きいと決定することに応答して、第２の遅延信号を生成するために遅延なしに立ち上がりエッジ可変遅延回路を介して前記未補正クロック信号をパスしつつ、第１の遅延信号を生成するために立ち下がりエッジ可変遅延回路を介して前記未補正クロック信号を遅延することと、
前記未補正クロック信号のための前記デューティサイクルが前記所望のデューティサイクルよりも小さいと決定することに応答して、前記第１の遅延信号を生成するために遅延なしに前記立ち下がりエッジ可変遅延回路を介して前記未補正クロック信号をパスしつつ、前記第２の遅延信号を生成するために前記立ち上がりエッジ可変遅延回路を介して前記未補正クロック信号を遅延することと、
前記第１の遅延信号に応答して出力ノード電圧を電源電圧にパルスし、前記第２の遅延信号に応答して前記出力ノード電圧を接地にパルス化することと、
パルス化された前記出力ノード電圧から、前記所望のデューティサイクルを有する補正クロック信号を生成することと
を備える方法。
第１の反転遅延信号を形成するために前記第１の遅延信号を反転することを更に備え、前記出力ノード電圧を前記電源電圧にパルス化することは、前記第１の遅延信号及び前記第１の反転遅延信号が両方とも接地されるとき、前記出力ノード電圧を前記電源電圧にパルス化することを備える、請求項１５に記載の方法。
第２の反転遅延信号を形成するために前記第２の遅延信号を反転することを更に備え、前記出力ノード電圧を接地にパルス化することは、前記第２の遅延信号及び前記第２の反転遅延信号が両方とも前記電源電圧に充電されるとき、前記出力ノード電圧を接地することを備える、請求項１５に記載の方法。
パルス化された前記出力ノード電圧をラッチすることを更に備える、請求項１５に記載の方法。
前記補正クロック信号を生成することは、前記補正クロック信号を生成するために、ラッチされた前記パルス化された出力ノード電圧を反転することを備える、請求項１８に記載の方法。
前記第１の遅延信号を反転することは、論理ゲートにおいて制御信号を用いて前記第１の遅延信号を処理することを備える、請求項１６に記載の方法。
前記第２の遅延信号を反転することは、論理ゲートにおいて制御信号を用いて前記第２の遅延信号を処理することを備える、請求項１７に記載の方法。
方法であって、
未補正クロック信号のための未補正デューティサイクルが所望のデューティサイクルよりも大きいとの決定に応答して、
前記未補正デューティサイクルを前記所望のデューティサイクルへと補正するのに必要な立ち上がりエッジ遅延を決定することと、
第１の遅延信号を生成するために、前記立ち上がりエッジ遅延に従って、第１の可変遅延回路を介して前記未補正クロック信号を遅延することと、
第２の遅延信号を生成するために、適用される遅延なしに第２の可変遅延回路を介して前記未補正クロック信号を遅延することと、
前記第１の遅延信号における立ち上がりクロックエッジに応答して、前記補正クロック信号における立ち上がりクロックエッジを生成することと、
前記第２の遅延信号における立ち下がりエッジに応答して、前記補正クロック信号が前記所望のデューティサイクルを有するように、前記補正クロック信号における立ち下がりエッジを生成することと
を備える方法。
前記未補正デューティサイクルが前記所望のデューティサイクルよりも小さいとの決定に応答して、
前記未補正デューティサイクルを前記所望のデューティサイクルへと補正するのに必要な立ち下がりエッジ遅延を決定することと、
第３の遅延信号を生成するために、適用される遅延なしに前記第１の可変遅延回路を介して前記未補正クロック信号を遅延することと、
第４の遅延信号を生成するために、前記立ち下がりエッジ遅延に従って、前記第２の可変遅延回路を介して前記未補正クロック信号を遅延することと、
前記第３の遅延信号における立ち上がりエッジに応答して、前記補正クロック信号における立ち上がりエッジを生成することと、
前記第２の遅延信号における立ち下がりエッジに応答して、前記補正クロック信号が前記所望のデューティサイクルを有するように、前記補正クロック信号における立ち下がりエッジを生成することと
を更に備える、請求項２２に記載の方法。
デューティサイクル補正回路であって、
未補正クロック信号を、第１の遅延信号及び第２の遅延信号へと独立して遅延するための手段と、
前記第１の遅延信号に応答して出力ノード電圧を電源電圧にパルス化するように構成されたパルス発生器と、前記パルス発生器は、前記第２の遅延信号に応答して前記出力ノード電圧を接地にパルス化するように更に構成される、
前記出力ノード電圧を補正クロック信号に反転するように構成された第１のインバータと
を備えるデューティサイクル補正回路。
前記第１の遅延信号を第１の反転遅延信号に反転するように構成された第２のインバータ
を更に備え、前記パルス発生器は、前記第１の遅延信号及び前記第１の反転遅延信号の両方が接地されるとき、前記出力ノード電圧を前記電源電圧にパルス化するように更に構成される、請求項２４に記載のデューティサイクル補正回路。
前記第２の遅延信号を第２の反転遅延信号へと反転するように構成された第３のインバータ
を更に備え、前記パルス発生器は、前記第２の遅延信号及び前記第２の反転遅延信号の両方が前記電源電圧に充電されたとき、前記出力ノード電圧を接地にパルス化するように更に構成される、請求項２５に記載のデューティサイクル補正回路。
前記第２のインバータは、ＮＯＲゲートを備える、請求項２５に記載のデューティサイクル補正回路。
前記第３のインバータは、ＮＡＮＤゲートを備える、請求項２６に記載のデューティサイクル補正回路。
前記パルス発生器は、第１の対のスイッチと第２の対のスイッチとを備える、請求項２６に記載のデューティサイクル補正回路。
前記第１の対のスイッチは、前記出力ノード電圧を搬送する出力ノードと電源ノードとの間に直列的に接続され、前記第２の対のスイッチは、前記出力ノードと接地との間に直列的に接続される、請求項２９に記載のデューティサイクル補正回路。