JP6623798B2 - 発光素子の駆動回路 - Google Patents

Description

本発明は、発光素子を発光駆動する発光素子の駆動回路に関する。

発光素子として、例えば、半導体レーザ（ＬＤ：Ｌａｓｅｒ ＤｉｏｄｅやＶＣＳＥＬ：Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）等がある。これら発光素子の変調について、直接変調方式では、ＯＮ／ＯＦＦの駆動信号で直接ＬＤ等を発光駆動し、ＯＮ／ＯＦＦの光信号に変換する。この直接変調方式では、ＬＤは緩和振動等の特性により非線形に応答し、光信号の立上り／立下りのタイミングずれ（ジッタ）が大きくなる。

従来、駆動信号（入力データ、入力信号）に対する信号遅延差と加減算の信号処理を行うことで光信号を波形整形する技術が開示されている（例えば、下記特許文献１参照。）。この波形整形を行ってもジッタを十分に低減できない。また、駆動信号の「０」、「１」の信号パターンを検出し、特定の信号パターンのパルス幅を調整する技術が開示されている（例えば、下記特許文献２〜４参照。）。

特開２０１５−１３９０３９号公報 特開２００５−３０３９７４号公報 特開平１１−２６１４８５号公報 特開２００７−１４３１５９号公報

しかしながら、従来技術によるパルス幅調整では、駆動信号の特定の信号パターンのパルス幅を調整するが、いずれも発光素子の非線形補償に対応したものではなくジッタを低減できない。例えば、特許文献２は、補償対象が光伝送劣化であり、この光伝送劣化に対応した特定の信号パターンを検出するものである。特許文献３は、特定の信号パターン検出は駆動信号の立上りに関するもので、立下り時のパルス幅調整が行えない。特許文献４は、特定の信号パターンの後の信号の立上りと立下りとで異なる遅延が生じる非線形補償に対応できない。

従来技術では、ＬＤ等の非線形に起因して駆動信号の特定の信号パターン後の信号の遅延が信号パターン毎に異なること、さらには、各信号パターン後の信号の立上りと立下りが異なる遅延となること、を考慮した補償を行っておらず、光信号のジッタを十分低減することができない。

一つの側面では、本発明は、入力される信号の信号パターンに関わらず光信号のジッタを低減できることを目的とする。

一つの案では、発光素子を駆動する駆動回路への入力信号「０」「１」の特定の信号パターンの後の信号の立上り、または立下りのタイミングについて、複数の特定の信号パターンの立上りまたは立下りの標準の遅延値との差分を解消するタイミング補正を行い、発光素子に供給し、前記特定の信号パターンとして２ビットの前記入力信号「００」と「１１」を判別するパターン検出回路と、前記パターン検出回路で検出された前記特定の信号パターン「００」と「１１」の後の信号をそれぞれ所定の遅延時間を有して遅延させる遅延回路と、を有することを要件とする。

一つの実施形態によれば、入力される信号の信号パターンに関わらず光信号のジッタを低減できる。

図１は、発光素子の非線形に起因する信号パターン別の光信号のエッジ遅延を説明する図である。 図２は、実施の形態１にかかる入力信号の信号パターンに対する遅延制御の例を示すタイミングチャートである。 図３は、実施の形態１にかかる発光素子の駆動回路の構成例を示す図である。 図４は、実施の形態１にかかる発光素子の駆動回路に設けられるパターン検出回路の構成例を示す図である。 図５は、実施の形態１にかかる発光素子の駆動回路によるジッタ低減を示す図表である。 図６は、実施の形態２にかかる発光素子の駆動回路の構成例を示す図である。 図７は、実施の形態２にかかる入力信号の信号パターンに対する遅延制御の例を示すタイミングチャートである。 図８は、実施の形態３にかかる発光素子の駆動回路の構成例を示す図である。 図９は、実施の形態３にかかる発光素子の駆動回路によるジッタ低減を示す図表である。

（実施の形態１）
以下、開示の発光素子の駆動回路の各実施の形態を詳細に説明する。各実施の形態の発光素子の駆動回路は、直接変調方式において駆動回路に入力される入力信号（入力データ、駆動信号）の「０」、「１」の値の組み合わせからなる信号パターンについて、信号パターン別に駆動信号の遅延量を調整する。

そして、実施の形態では、ＬＤ等の非線形に起因して駆動信号の複数の信号パターン後の信号の遅延、および各信号パターン後の信号の立上りと立下りで異なる遅延、の発生に対応する。このため、各信号パターン毎に、各信号パターンの後の信号の立上りと立下りを個別にタイミング（遅延）補正することで、光信号の波形特性を改善し、ジッタを低減する。

はじめに、発光素子の非線形に起因する信号パターン別の光信号の遅延の発生について説明しておく。図１は、発光素子の非線形に起因する信号パターン別の光信号のエッジ遅延を説明する図である。図１（ａ）は光信号の波形を示す図であり、横軸は時間、縦軸は光パワーである。図示の例では、特許文献１の技術適用後の波形例であり、ＬＤの非線形性に起因してジッタが大きく生じていることが示されている。

図１（ｂ）は、図１（ａ）に対応し、駆動回路に対する入力信号と、出力信号（光信号）を示す波形図である。図示の例では、入力信号の立上りと立下りに対し、それぞれ出力信号の立上りと立下りに遅延（エッジ遅延）が生じていることが示されている。

図１（ｃ）には入力信号の信号パターンの例を示す。入力信号の立下り「１→０」について、直前の同符号の連続数（「１」の連続数）が３「０１１１０」と、２「０１１０」の例を示している。

図１（ｄ）は、上記２５Ｇｂｐｓの伝送速度の光信号における同符号連続数と、エッジ遅延（時間）とを示す図表である。横軸は同符号連続数（「１」の連続数）、縦軸は、エッジ遅延を示す。縦軸方向の中央付近には、「０」信号後立上りの標準遅延（各パターンの遅延時間の平均値）Ｖ０と、「１」信号後立下りの標準遅延Ｖ１と、を示してある。

「０」信号後の立上りについては、同符号「０」の連続数が１である「１０１」での立上りは、２０ｐｓ（標準遅延Ｖ０に対する差分＋５ｐｓ）である。同符号「０」の連続数が２である「１００１」の立上りは、１５ｐｓ（標準遅延Ｖ０に対する差分０ｐｓ）である。同符号「０」の連続数が３である「１０００１」の立上りは、１０ｐｓ（標準遅延Ｖ０に対する差分−５ｐｓ）である。同符号「０」の連続数が４である「１００００１」後の立上りは、１７ｐｓ（標準遅延Ｖ０に対する差分＋２ｐｓ）である。同符号「０」の連続数が５以上の後の立上りは、１４ｐｓ（標準遅延Ｖ０に対する差分−１ｐｓ）である。＋は標準遅延よりもさらにタイミングが遅い（さらに遅延した）状態であり、−は、標準遅延よりもタイミングが早い状態である。

「１」信号後の立下りについては、同符号「１」の連続数が１である「０１０」の立下りは、２０ｐｓ（標準遅延Ｖ１に対する差分＋７ｐｓ）である。同符号「１」の連続数が２である「０１１０」の立下りは、１０ｐｓ（標準遅延Ｖ１に対する差分−３ｐｓ）である。同符号「１」の連続数が３である「０１１１０」の立下りは、１４ｐｓ（標準遅延Ｖ１に対する差分＋１ｐｓ）である。同符号「１」の連続数が４である「０１１１１０」の立下りは、１３ｐｓ（標準遅延Ｖ１に対する差分０ｐｓ）である。同符号「１」の連続数が５以上の後の立下りは、１４ｐｓ（標準遅延Ｖ１に対する差分＋１ｐｓ）である。

発明者らは、図１（ｄ）に示したような入力信号および出力信号（光信号）の波形観測等により、以下の（１）〜（３）を見い出した。
（１）入力信号の信号パターンによって信号の立上りと立下りとのタイミングが異なること。
（２）信号パターン「０１」の後の「０」の立下りと、逆の信号パターン「１０」の後の「１」の立上りは、いずれも他の信号パターンに比べて遅いが、標準遅延Ｖ０，Ｖ１と比べると両者に遅延の差分が生じていること。例えば、光信号の伝送速度２５Ｇｂｐｓの場合「０１」の後の「０（立下り）」では５ｐｓ遅いが、「１０」の後の「１（立上り）」では７ｐｓ遅い（図１（ｄ）部分Ａ）。
（３）信号パターン「１１」の後の「０（立下り）」と、「０００」の後の「１（立上り）」が特異的に早いこと（図１（ｄ）部分Ｂ）。

このため、実施の形態１では、信号パターン毎に遅延量を調整する。信号パターンは、予め決まって駆動回路に入力されるため、特定の信号パターンの入力信号に対し、個別の遅延量を付与した駆動信号を生成してＬＤに供給する。

図２は、実施の形態１にかかる入力信号の信号パターンに対する遅延制御の例を示すタイミングチャートである。横軸は時間、縦軸には（ａ）入力信号、特定の信号パターンに対する個別の遅延信号（（ｂ）遅延信号１、（ｃ）遅延信号２）、（ｄ）ＬＤに出力する駆動信号、をそれぞれ示す。

例えば、信号パターン「０１」の後の「０（立下り）」と、「１０」の後の「１（立上り）」は、他の信号パターンと比べて遅いため、信号パターンに応じて遅延（時間）を調整する。これら「０１」と「１０」は、対象の信号に対する過去の信号のパターンである。

ここで、信号パターン「０１」の後の「１」と、「１０」の後の「０」は、値（レベル）が変化しない（立上り／立下りが存在しない）ため、「０１」および「１０」の信号以外（すなわち「００」と「１１」）の場合には、駆動信号自体を遅延させる。

そして、実施の形態１では、信号パターン「０１」後の「０」の標準遅延Ｖ０に対する遅延時間５ｐｓと、信号パターン「１０」後の「１」の標準遅延Ｖ１に対する遅延時間７ｐｓとが異なる（図１（ｄ）の部分Ａ参照）。このため、信号パターン別とした場合の信号パターン後の信号の立上りと立下りを個別に遅延（時間）を調整する。

ここで、遅延が生じている信号を早めることはできないため、実施の形態１では、信号パターン「０１」の後の「０」および、信号パターン「１０」の後の「１」以外の信号（駆動信号）を遅延させる。この際、信号パターン「０１」の後の「１」と、信号パターン「１０」の後の「０」は遅延させない構成としてもよい。２ビットで考えると、信号パターン「０１」と「１０」以外の信号パターンは、「００」と「１１」である。このため、実施の形態１では、図２のように、信号パターン「００」の後の信号「１（立上り）」に遅延信号１を付与する。また、信号パターン「１１」の後の信号「０（立下り）」に遅延信号２を付与する。図１（ｄ）の部分Ａの遅延量に対応して遅延信号１＜遅延信号２となる。

駆動信号は、遅延信号１と遅延信号２とを含む。信号の立上りの時期ｔ１，ｔ３，ｔ９は入力信号を遅延信号１により遅延時間τ１だけ遅延させる。時期ｔ５，ｔ７，ｔ１１は入力信号に遅延を加えず入力信号をそのまま駆動信号として用いる。信号の立下りの時期ｔ２，ｔ６，ｔ１０は入力信号を遅延信号２により遅延時間τ２だけ遅延させる。時期ｔ４，ｔ８は入力信号に遅延を加えず入力信号をそのまま駆動信号として用いる。

図３は、実施の形態１にかかる発光素子の駆動回路の構成例を示す図である。図２に示した入力信号に対して遅延信号１，２の遅延時間を与える回路構成例である。駆動回路３００は、２つのセレクタ１，２（３０１，３０２）と、遅延回路１，２（３１１，３１２）と、パターン検出回路３２１と、を含む。入力信号は３分岐され、一つ目をセレクタ１（３０１）に入力し、２つ目を遅延時間１（第１の遅延時間τ１）の遅延回路３１１に入力し、３つ目を遅延時間２（第２の遅延時間τ２）の遅延回路３１２に入力する。

パターン検出回路３２１は、特定の信号パターン「００」と「１１」を検出するとセレクタ１，２（３０１，３０２）を制御する。

セレクタ１（３０１）は、パターン検出回路３２１が特定の信号パターン「００」を検出したときの制御により、遅延回路１（３１１）の出力（遅延信号１）を選択し、駆動信号１として出力する。特定の信号パターン「００」以外を検出したときには、入力信号を選択し駆動信号１として出力する。

セレクタ２（３０２）は、パターン検出回路３２１が特定の信号パターン「１１」を検出したときの制御により、遅延回路２（３１２）の出力（遅延信号２）を選択し、駆動信号２として出力する。特定の信号パターン「１１」以外を検出したときには、駆動信号１を選択し駆動信号２として出力する。駆動信号２は、発光素子としてのＬＤ３３１に供給され、ＬＤ３３１を発光駆動する。ＬＤ３３１発光による光信号をＰＤ等で検出したものが上述した出力信号である。

図４は、実施の形態１にかかる発光素子の駆動回路に設けられるパターン検出回路の構成例を示す図である。図３のパターン検出回路３２１の内部構成例を示す。パターン検出回路３２１は、駆動信号２が分岐入力され、最も大きい遅延が生じている（標準遅延Ｖ０，Ｖ１に対する遅延の差分が大きい）特定の信号パターン「１１」と、次に大きい遅延が必要な信号パターン「００」を検出する。

パターン検出回路３２１は、識別回路１，２（４０１，４０２）と、加算回路４０３と、比較器（コンパレータ）１，２（４０４，４０５）と、を含む。

識別回路１，２（４０１，４０２）は、例えば、フリップフロップ（ＦＦ）等を用いることができる。識別回路１（４０１）は駆動信号２の１ビット前の値を保持し、保持した値を識別回路２（４０２）および加算回路４０３に出力する。識別回路２（４０２）は駆動信号２の２ビット前の値を保持し、保持した値を加算回路４０３に出力する。

加算回路４０３は、識別回路１，２（４０１，４０２）が保持出力する駆動信号の２ビット分の値を加算し、加算した値を比較器１（４０４）の−入力端子と、比較器２（４０５）の＋入力端子にそれぞれ出力する。比較器１（４０４）の＋入力端子には、判定用の所定の閾値Ｖｔｈ１が入力され、比較器２（４０５）の−入力端子には、判定用の所定の閾値Ｖｔｈ２が入力される。

比較器１（４０４）は、駆動信号２の連続する２ビットが特定の信号パターン「００」であることを検出したとき制御信号をセレクタ１に出力する。例えば、Ｖｔｈ１を＋１とすることで、加算回路４０３の出力が０（連続する前後２ビットの値が０＋０）のとき特定パターン「００」を検出できる。

比較器２（４０５）は、駆動信号２の連続する２ビットが特定の信号パターン「１１」であることを検出したとき制御信号をセレクタ２に出力する。例えば、Ｖｔｈ２を＋１とすることで、加算回路４０３の出力が２（連続する前後２ビットの値が１＋１）のとき、特定パターン「１１」を検出できる。

図５は、実施の形態１にかかる発光素子の駆動回路によるジッタ低減を示す図表である。図５（ａ）は、対比用の従来技術（特許文献１相当）による光波形であり、図５（ｂ）は、実施の形態１による光波形である。

ジッタの原因であった「００」信号の後の「０」の立下り、および「１１」信号の後の「１」の立上りを個別の遅延時間を有して遅延させることで、タイミングを適切に調整しジッタを低減できる。図示の例では、いずれも光信号の伝送速度が２５Ｇｂｐｓであり、図５（ａ）の従来技術ではジッタの成分（位相方向のジッタ）が１３．４ｐｓであったのに対し、図５（ｂ）の実施の形態１では９．２ｐｓに低減できた。また、図５（ａ）の従来技術では、アイ開口の右上部分の波形５０１が幅広の状態であったが、図５（ｂ）の実施の形態１では、アイ開口の右上部分の波形５０２が幅狭で線状となる改善効果が得られた。

実施の形態１によれば、特定の信号パターンのうち、「１１」の後の信号と、「００」の後の信号について、それぞれ個別の遅延時間で調整することで、いずれも最適なタイミングにでき、ジッタを低減できるようになる。

（実施の形態２）
図６は、実施の形態２にかかる発光素子の駆動回路の構成例を示す図である。実施の形態２においても、実施の形態１同様に入力信号を分岐させて遅延を与える構成は同様であるが、信号のデューティー（Ｄｕｔｙ）を調整する構成が異なる。

図６に示す駆動回路６００は、セレクタ６０１と、遅延回路６１１と、デューティー（Ｄｕｔｙ）調整回路６２１と、パターン検出回路３２１とを含む。

入力信号は２分岐され、一つ目をセレクタ６０１に入力し、２つ目を遅延時間１（τ１）の遅延回路６１１に入力する。

パターン検出回路３２１は、特定の信号パターン「００」と「１１」を検出するとセレクタ６０１を制御する。

セレクタ６０１は、パターン検出回路３２１が特定の信号パターン「００」、「１１」を検出したときの制御により、遅延回路６１１の出力（遅延信号１）を選択し、駆動信号として出力する。特定の信号パターン「００」、「１１」以外を検出したときには、入力信号を選択し駆動信号として出力する。駆動信号は、発光素子としてのＬＤ３３１に供給され、ＬＤ３３１を発光駆動する。

図７は、実施の形態２にかかる入力信号の信号パターンに対する遅延制御の例を示すタイミングチャートである。図７（ａ）に示す入力信号のパターンは、実施の形態１（図２）同様である。

図７（ｂ）に示す遅延信号１は、入力信号に対し、遅延回路６１１による遅延時間τ１の遅延を与える。ここで、遅延回路６１１は、特定の信号パターン「００」の後の信号の立上り「１」が最適になる遅延時間を設定しておく。遅延回路６１１の遅延信号は、デューティー調整回路６２１に入力される。

図７（ｃ）に示すデューティー調整回路６２１では、信号の立上りはそのままとして、「００」の後の立上り「１」の遅延が最適の状態とし、信号の立下り「０」をデューティー調整により全て遅延させる。ここで、「１１」の後の立下りが「０」の遅延が最適となるように調整する。

図７（ｄ）に示すセレクタ６０１は、パターン検出回路３２１の制御により、駆動信号として、特定の信号パターンである「００」の後の立上り「１」と、「１１」の後の立下り「０」について、デューティー調整回路６２１の出力を選択出力する。これ以外の信号パターンについては、セレクタ６０１は、入力信号をそのまま出力する。

上記実施の形態２のように、駆動回路６００として遅延回路とデューティー調整回路とを組み合わせた構成としても、実施の形態１同様の効果を有し、特定の信号パターンについて、最適な遅延を持たせることができるようになる。実施の形態２によれば、実施の形態１に比べて入力信号の分岐数を減らし、遅延回路とセレクタの数を削減できる。

（実施の形態３）
図８は、実施の形態３にかかる発光素子の駆動回路の構成例を示す図である。実施の形態３では、信号に遅延を与える特定の信号パターンの数を増やした例である。実施の形態３では、実施の形態１，２で説明した特定の信号パターン「０１」、「１０」信号の他に、「１０００」信号の後にも信号に合わせた遅延を与える。

この実施の形態３では、図８に示すように、入力信号を３分岐し、第１の遅延時間τ１を有して信号を遅延させる遅延回路６１１と、デューティー調整回路６２１と、セレクタ１（６０１）、パターン検出回路１（３２１）までを前段回路とする。この前段回路の構成は、実施の形態２（図６）と同様である。この前段回路を実施の形態１（図３）の構成としてもよい。パターン検出回路１（３２１）は、特定の信号パターン「００」と「１１」を検出する。

後段回路は、入力信号を遅延時間３（第３の遅延時間τ３）で遅延させる遅延回路８１１の出力と、セレクタ１（６０１）の駆動信号１の出力とを切り替えるセレクタ２（８０２）を設ける。そして、パターン検出回路２（８２１）は、セレクタ２（８０２）が出力する駆動信号２について、図１（ｄ）の部分Ｂに示した特定の信号パターン「１０００」信号の後にも信号に合わせた遅延時間τ３を適用する。

このため、パターン検出回路２（８２１）は、特定の信号パターン「１０００」を検出したとき、セレクタ２（８０２）を切り替え、遅延回路８１１の遅延時間τ３を駆動信号２として出力する。遅延時間τ３は、図１（ｄ）に基づき、５ｐｓに設定すればよい。

図９は、実施の形態３にかかる発光素子の駆動回路によるジッタ低減を示す図表である。図９（ａ）は、対比用の実施の形態１（図５）による光波形であり、図９（ｂ）は、実施の形態３による光波形である。

実施の形態３によれば、図９（ａ）に示すように、実施の形態１同様に、特定の信号パターンのうち、「１１」の後の信号と、「００」の後の信号について、それぞれ個別の遅延時間で調整することで、いずれも最適なタイミングにでき、ジッタを低減できる。このときのジッタは９．２ｐｓである。

実施の形態３によれば、さらに特定の信号パターン「１０００」の後の信号についても個別に遅延を行うため、図９（ｂ）に示すように、ジッタを７．５ｐｓまで低減させることができる。これにより、実施の形態３によれば、多様な信号パターンにそれぞれ対応した信号タイミングの調整を行うことができ、ジッタをさらに低減できる。

また、実施の形態３の変形例としては、さらに入力信号を分岐して特定パターン「０１１」を検出するパターン検出回路と、遅延時間４の遅延回路と、さらに別のセレクタ（セレクタ３）を追加すればよい。この場合、遅延回路４の第４の遅延時間τ４は、図１（ｄ）に基づき、３ｐｓに設定すればよい。これにより、実施の形態３よりもさらに多様な信号パターンにそれぞれ対応した信号タイミングの調整を行うことができ、ジッタをさらに低減できる。

以上説明した各実施の形態によれば、同符号が連続する遅延が生じる特定の信号パターンを判別する。そして、特定の信号パターンの後の信号の立上りと立下りに異なる遅延時間を設定することで、各種の信号パターンのいずれも標準遅延に近づけるタイミング補正を行う。これにより、入力信号としてどのような信号パターンが入力された場合においても、特定の信号パターンの後の信号で遅延（エッジ遅延）が大きく生じることを防ぐことができ、ジッタを低減できるようになる。すなわち、ジッタの原因となっていた信号のタイミングを遅延させることで、ジッタを低減できるようになる。

そして、駆動回路内において入力信号の分岐数を増やし、分岐系統毎に特定の信号パターンに対する個別の遅延調整を行うことで、多様な信号パターンに対応していずれも遅延を標準遅延に近づけることができるようになる。例えば、図１（ｄ）に示した各信号パターンについて個別に遅延調整することで、よりさらにジッタを低減できるようになる。

また、駆動回路内で入力信号の分岐数を少なくする場合、実施の形態１，２に示したように、少なくとも標準遅延に対して差分が大きい「０１」「１０」の後の信号について遅延を行うことだけでもジッタ低減効果を得ることができる。なお、この場合、上述したように、「０１」「１０」は標準遅延Ｖ０，Ｖ１よりも遅れたタイミングであるため、「０１」「１０」以外の信号である「００」と「１１」の信号の後の信号に対する遅延を行いタイミング調整を行う。

各実施の形態の駆動回路は、発光素子を有する光送信器や光送信ユニット等の各種光送信部や光送信機器に適用することができる。

上述した実施の形態に関し、さらに以下の付記を開示する。

（付記１）発光素子を駆動する駆動回路への入力信号「０」「１」の特定の信号パターンの後の信号の立上り、または立下りのタイミングについて、複数の特定の信号パターンの立上りまたは立下りの標準の遅延値との差分を解消するタイミング補正を行い、発光素子に供給することを特徴とする発光素子の駆動回路。

（付記２）前記特定の信号パターンが「０１」の後の信号の立下りと、「１０」の後の信号の立上りのタイミング補正のために、前記信号パターンが「０１」と「１０」以外の信号パターン「００」と「１１」を判別するパターン検出回路と、
前記パターン検出回路で検出された前記信号パターン「００」と「１１」の後の信号をそれぞれ所定の遅延時間を有して遅延させる遅延回路と、
を有することを特徴とする付記１に記載の発光素子の駆動回路。

（付記３）立上りの前記標準の遅延値と、前記特定の信号パターン「００」の後の信号の立上りとの差分に相当する第１の遅延時間だけ前記立上りの信号を遅延させる第１の遅延回路と、
立下りの前記標準の遅延値と、前記特定の信号パターン「１１」の後の信号の立下りとの差分に相当する第２の遅延時間だけ前記立下りの信号を遅延させる第２の遅延回路と、
前記パターン検出回路の判別結果に基づき、入力信号、あるいは前記第１の遅延回路または前記第２の遅延回路の出力のいずれかを前記発光素子に供給する複数のセレクタと、
を有することを特徴とする付記２に記載の発光素子の駆動回路。

（付記４）前記特定の信号パターンが「０１」の後の信号の立下りと、「１０」の後の信号の立上りのタイミング補正のために、前記信号パターンが「０１」と「１０」以外の信号パターン「００」と「１１」を判別するパターン検出回路と、
前記パターン検出回路で検出された前記信号パターン「００」の後の信号の立上りを第１の遅延時間を有して遅延させる第１の遅延回路と、
前記第１の遅延回路が出力する信号のうち、前記信号パターン「１１」の後の信号の立下りを信号のデューティーの変更により遅延させるデューティー調整回路と、
前記パターン検出回路の判別結果に基づき、入力信号、あるいは前記デューティー調整回路の出力のいずれかを前記発光素子に供給する第１のセレクタと、
を有することを特徴とする付記１に記載の発光素子の駆動回路。

（付記５）さらに、前記特定の信号パターンが「１０００」の後の信号の立上りと、立上りの前記標準の遅延値との差分に相当する第３の遅延時間だけ前記立上りの信号を遅延させる第３の遅延回路と、
前記第１のセレクタの出力と、前記第３の遅延回路の出力が入力される第２のセレクタとを有し、
前記パターン検出回路の判別結果に基づき、前記第１のセレクタと前記第２のセレクタを切り替えて、前記入力信号、前記デューティー調整回路あるいは前記第３の遅延回路の出力のいずれかを前記発光素子に供給することを特徴とする付記４に記載の発光素子の駆動回路。

（付記６）さらに、前記特定の信号パターンが「０１１」の後の信号の立下りと、立下りの前記標準の遅延値との差分に相当する第４の遅延時間だけ前記立下りの信号を遅延させる第４の遅延回路と、
前記第２のセレクタの出力あるいは、前記第４の遅延回路の出力が入力される第３のセレクタを有し、
前記パターン検出回路の判別結果に基づき、前記第１乃至前記第３のセレクタをそれぞれ切り替えて、前記入力信号、前記デューティー調整回路、前記第３の遅延回路あるいは前記第４の遅延回路の出力のいずれかを前記発光素子に供給することを特徴とする付記５に記載の発光素子の駆動回路。

（付記７）さらに、前記特定の信号パターンが「１０００」の後の信号の立上りと、前記標準の遅延値との差分に相当する第３の遅延時間だけ前記立上りの信号を遅延させる第３の遅延回路と、
前記第１のセレクタの出力と、前記第３の遅延回路の出力が入力される第３のセレクタとを有し、
前記パターン検出回路の判別結果に基づき、前記複数のセレクタおよび前記第３のセレクタをそれぞれ切り替えて、前記入力信号、第１の遅延回路乃至前記第３の遅延回路の出力のいずれかを前記発光素子に供給することを特徴とする付記３に記載の発光素子の駆動回路。

３００，６００ 駆動回路
３０１，３０２，６０１，８０２ セレクタ
３１１，３１２，６１１，８１１ 遅延回路
３２１，８２１ パターン検出回路
３３１ 発光素子
４０１，４０２ 識別回路
４０３ 加算回路
４０４，４０５ 比較器
６２１ デューティー調整回路
Ｖ０，Ｖ１ 標準遅延

Claims (5)

1. 発光素子を駆動する駆動回路への入力信号「０」「１」の特定の信号パターンの後の信号の立上り、または立下りのタイミングについて、複数の特定の信号パターンの立上りまたは立下りの標準の遅延値との差分を解消するタイミング補正を行い、発光素子に供給し、
   前記特定の信号パターンとして２ビットの前記入力信号「００」と「１１」を判別するパターン検出回路と、
   前記パターン検出回路で検出された前記特定の信号パターン「００」と「１１」の後の信号をそれぞれ所定の遅延時間を有して遅延させる遅延回路と、
   を有することを特徴とする発光素子の駆動回路。
2. 立上りの前記標準の遅延値と、前記特定の信号パターン「００」の後の信号の立上りとの差分に相当する第１の遅延時間だけ前記立上りの信号を遅延させる第１の遅延回路と、
   立下りの前記標準の遅延値と、前記特定の信号パターン「１１」の後の信号の立下りとの差分に相当する第２の遅延時間だけ前記立下りの信号を遅延させる第２の遅延回路と、
   前記パターン検出回路の判別結果に基づき、入力信号、あるいは前記第１の遅延回路または前記第２の遅延回路の出力のいずれかを前記発光素子に供給する複数のセレクタと、
   を有することを特徴とする請求項１に記載の発光素子の駆動回路。
3. 発光素子を駆動する駆動回路への入力信号「０」「１」の特定の信号パターンの後の信号の立上り、または立下りのタイミングについて、複数の特定の信号パターンの立上りまたは立下りの標準の遅延値との差分を解消するタイミング補正を行い、発光素子に供給し、
   前記特定の信号パターンとして２ビットの前記入力信号「００」と「１１」を判別するパターン検出回路と、
   前記パターン検出回路で検出された前記特定の信号パターン「００」の後の信号の立上りを第１の遅延時間を有して遅延させる第１の遅延回路と、
   前記第１の遅延回路が出力する信号のうち、前記特定の信号パターン「１１」の後の信号の立下りを信号のデューティーの変更により遅延させるデューティー調整回路と、
   前記パターン検出回路の判別結果に基づき、前記入力信号、あるいは前記デューティー調整回路の出力のいずれかを前記発光素子に供給する第１のセレクタと、
   を有することを特徴とする発光素子の駆動回路。
4. さらに、前記特定の信号パターンとして４ビットの前記入力信号「１０００」の後の信号の立上りと、立上りの前記標準の遅延値との差分に相当する第３の遅延時間だけ前記立上りの信号を遅延させる第３の遅延回路と、
   前記第１のセレクタの出力と、前記第３の遅延回路の出力が入力される第２のセレクタとを有し、
   前記パターン検出回路の判別結果に基づき、前記第１のセレクタと前記第２のセレクタを切り替えて、前記入力信号、前記デューティー調整回路あるいは前記第３の遅延回路の出力のいずれかを前記発光素子に供給することを特徴とする請求項３に記載の発光素子の駆動回路。
5. さらに、前記特定の信号パターンとして３ビットの前記入力信号「０１１」の後の信号の立下りと、立下りの前記標準の遅延値との差分に相当する第４の遅延時間だけ前記立下りの信号を遅延させる第４の遅延回路と、
   前記第２のセレクタの出力と、前記第４の遅延回路の出力が入力される第３のセレクタを有し、
   前記パターン検出回路の判別結果に基づき、前記第１乃至前記第３のセレクタをそれぞれ切り替えて、前記入力信号、前記デューティー調整回路、前記第３の遅延回路あるいは前記第４の遅延回路の出力のいずれかを前記発光素子に供給することを特徴とする請求項４に記載の発光素子の駆動回路。

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