KR20100003602A - 임피던스 교정 회로 - Google Patents

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KR20100003602A KR1020080063580A KR20080063580A KR20100003602A KR 20100003602 A KR20100003602 A KR 20100003602A KR 1020080063580 A KR1020080063580 A KR 1020080063580A KR 20080063580 A KR20080063580 A KR 20080063580A KR 20100003602 A KR20100003602 A KR 20100003602A
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Abstract

본 발명은 임피던스 교정 회로에 관한 것으로, 제어코드에 응답하여 외부저항이 연결된 ZQ패드를 구동하는 구동부와, 상기 ZQ패드 전압과 기준전압을 비교하여 비교신호를 생성하는 비교부와, 상기 구동부에 입력되는 제어코드를 피드백받아 상기 비교신호에 응답하여 보조코드를 가산하거나 감산하여 상기 제어코드를 재설정하는 가감산부를 포함하여 구성되는 임피던스 교정 회로를 제공한다.
Figure P1020080063580
임피던스, 교정, ZQ, 코드, 기준전압

Description

임피던스 교정 회로{ZQ CALIBRATION CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 빠른 임피던스 교정을 수행하여 칩의 동작 속도를 높일 수 있는 임피던스 교정 회로에 관한 것이다.
일반적으로, 반도체 장치의 수신단 또는 송신단에는 전송 채널의 특성 임피던스와 동일한 저항값을 가지는 터미네이션 저항이 연결된다. 터미네이션 저항은 수신단 또는 송신단의 임피던스와 전송 채널의 특성 임피던스를 매칭시켜 전송 채널을 통하여 전송되는 신호들의 반사를 억제한다. 종래의 터미네이션 저항은 칩의 외부에 설치되었으나, 최근에는 터미네이션 저항이 칩의 내부에 설치되는 형태의 온-다이 터미네이션 회로(ODT)가 주로 사용된다. ODT 회로는 온/오프 동작에 의해 내부에 흐르는 전류를 제어하는 스위칭 회로를 포함하기 때문에 칩 외부에 설치되는 터미네이션 저항에 비하여 소모 전력이 더 작다. 그러나 ODT 회로는 PVT(process, voltage, temperature) 변화에 따라 그 저항값이 변하기 때문에 ODT 회로의 저항값을 교정하기 위한 임피던스 교정(ZQ Calivration) 회로가 추가로 구성된다.
도1은 종래기술에 따른 임피던스 교정 회로를 도시한 도면이다.
임피던스 교정 회로는 도1에 도시된 바와 같이, 기준전압 생성부(1), 비교부(2), ZQ패드(3), 카운터(4), ZQ제어부(5), 저장부(6) 및 구동부(7)를 포함하여 구성된다.
기준전압 생성부(1)는 기설정된 기준전압(Vref)을 생성하며, 일반적인 전압생성회로로 구성된다.
비교부(2)는 ZQ패드 전압(Vcomp1)과 기준전압(Vref)을 비교하여 그 결과에 따라 하이레벨 또는 로우레벨을 갖는 비교신호(COMP1)를 생성한다. 즉, ZQ패드 전압(Vcomp1)이 기준전압(Vref)보다 낮은 경우 하이레벨의 비교신호(COMP1)를 생성하고, ZQ패드 전압(Vcomp1)이 기준전압(Vref)보다 높은 경우 로우레벨의 비교신호(COMP1)를 생성한다. 여기서, 기준전압(Vref)은 전원전압(VDDQ)의 1/2 레벨로 설정된다.
카운터(4)는 비교부(2)의 비교신호(COMP1)에 응답하여 5비트의 제어코드(CNT<0:4>)를 1비트씩 순차적으로 카운팅하여 출력한다. 즉, 카운터(4)는 비교신호(COMP1)가 하이레벨인 경우 제어코드(CNT<0:4>)를 1비트 업 카운팅하여 제어코드(CNT<0:4>)의 비트값을 증가시키고, 비교신호(COMP1)가 로우레벨인 경우 제어코드(CNT<0:4>)를 1비트 다운 카운팅하여 제어코드(CNT<0:4>)의 비트값을 감소시킨다. 여기서, 카운터(4)는 일반적인 5비트 카운터 회로로 구성된다.
비교부(2)와 카운터(4)는 각각 ZQ제어부(5)에서 생성되는 제1 클럭신호(CLK1)와 제2 클럭신호(CLK2)에 응답하여 동작한다.
구동부(7)는 저장부(6)에 저장된 제어코드(CNT<0:4>)에 응답하여 ZQ패드(6)를 구동한다. 즉, 구동부(7)는 제어코드(CNT<0:4>)의 각 비트에 응답하여 구동되는 다수의 MOS트랜지스터로 구성되므로, 제어코드(CNT<0:4>)에 따라 구동부(7)의 내부 저항값은 변화한다. 보다 구체적으로, 1비트 업 카운팅된 제어코드(CNT<0:4>)가 입력되는 경우 구동부(7)의 내부 저항값은 낮아지게 되어 ZQ패드 전압(Vcomp1)은 높아지고, 1비트 다운 카운팅된 제어코드(CNT<0:4>)가 입력되는 경우 구동부(7)의 내부 저항값은 높아지게 되어 ZQ패드(3)의 전압(VCOMP11)은 낮아진다.
이와 같이 구성된 임피던스 교정 회로는 ZQ패드 전압(Vcomp1)의 레벨이 기준전압(Vref)의 레벨과 동등해지도록 구동부(7)를 구동시킬 최적의 제어코드(CNT<0:4>)를 생성한다. 피드백되는 ZQ패드 전압(Vcomp1)이 기준전압(Vref)과 동등해진 경우 비교신호(COMP1)의 생성은 중단되고, 저장부(6)에 저장된 제어코드(CNT<0:4>)가 유지된다. 이 제어코드(CNT<0:4>)에 응답하여 구동부(7)는 ZQ패드 전압(Vcomp1)을 전원전압(VDDQ)의 1/2 레벨로 구동한다. 이때, 구동부(7)의 내부 저항값은 240Ω 정도가 되고, 일반적으로 외부저항(ZQ)도 240Ω 정도로 설정된다.
이와 같이, 종래의 임피던스 교정 회로는 카운터(4)에 의해 제어코드(CNT<0:4>)를 1비트씩 순차적으로 카운팅하므로, 32개의 조합이 가능한 5비트 제어코드(CNT<0:4>)를 사용하는 경우 최적의 제어코드(CNT<0:4>)를 생성하기 위해 최대 31번의 카운팅을 수행할 수도 있다. 따라서, 제어코드(CNT<0:4>)를 생성하는데 많은 카운팅 횟수와 시간이 요구되어 칩의 동작 속도가 저하되고, 전류 소모가 증가하는 문제점이 있었다.
본 발명은 적은 횟수의 동작으로 ZQ패드 전압의 레벨이 기준전압의 레벨과 동등해지도록 구동부를 구동시키는 최적의 제어코드를 생성하여 칩의 동작 속도를 증가시키고, 전류 소모를 줄이는 임피던스 교정 회로를 개시한다.
이를 위해 본 발명은 제어코드에 응답하여 외부저항이 연결된 ZQ패드를 동작하는 구동부와, 상기 ZQ패드 전압과 기준전압을 비교하여 비교신호를 생성하는 비교부와, 상기 구동부에 입력되는 제어코드를 피드백받아 상기 비교신호에 응답하여 보조코드를 가산하거나 감산하여 상기 제어코드를 재설정하는 가감산부를 포함하여 구성되는 임피던스 교정 회로를 제공한다.
본 발명에서, 상기 구동부는 상기 제어코드의 비트값이 증가할수록 구동력이 증가하여 상기 ZQ패드 전압을 증가시키는 것이 바람직하다.
본 발명에서, 상기 제어코드는 초기동작시 최상위 비트만 로우레벨로 설정되고, 나머지 비트들은 하이레벨로 설정되는 것이 바람직하다.
본 발명에서, 상기 보조코드는 초기동작시 최상위 비트만 하이레벨로 설정되고, 나머지 비트들은 로우레벨로 설정되는 것이 바람직하다.
본 발명에서, 상기 보조코드는 상기 가감산부의 제어코드 재설정 동작마다 하이레벨의 비트가 상위 비트에서 하위 비트로 라이트 시프팅되는 것이 바람직하다.
본 발명에서, 상기 보조코드는 상기 ZQ패드 전압이 상기 기준전압보다 낮은 경우 제1 레벨로 생성되는 것이 바람직하다.
본 발명에서, 상기 가감산부는 상기 비교신호가 제1 레벨인 경우 상기 제어코드에 상기 보조코드를 가산하는 것이 바람직하다.
본 발명에서, 상기 보조코드는 상기 ZQ패드 전압이 상기 기준전압보다 높은 경우 제2 레벨로 생성되는 것이 바람직하다.
본 발명에서, 상기 가감산부는 상기 비교신호가 제2 레벨인 경우 상기 제어코드에 상기 보조코드를 감산하는 것이 바람직하다.
본 발명에서, 상기 기준전압은 상기 구동부에 인가되는 전원전압의 1/2 레벨로 설정되는 것이 바람직하다.
또한 ,본 발명은 제어코드에 응답하여 외부저항이 연결된 ZQ패드를 구동하는 구동부와, 주기적으로 인에이블 신호를 생성하는 코드 제어부와, 상기 인에이블 신호에 응답하여 보조코드를 생성하는 코드 생성부와, 기준전압과 상기 ZQ패드 전압을 비교하여 그 결과에 따른 비교신호를 생성하는 비교부와, 상기 구동부로 입력되는 제어코드를 피드백받아 상기 비교신호에 응답하여 상기 보조코드를 가산하거나 감산하여 재설정하는 가감산부를 포함하여 구성되는 임피던스 교정 회로를 제공한다.
본 발명에서, 상기 구동부는 상기 제어코드의 비트값이 증가할수록 구동력이 증가하여 상기 ZQ패드 전압을 증가시키는 것이 바람직하다.
본 발명에서, 상기 제어코드는 초기동작시 최상위 비트만 로우레벨로 설정되고, 나머지 비트들은 하이레벨로 설정되는 것이 바람직하다.
본 발명에서, 상기 보조코드는 초기동작시 최상위 비트만 하이레벨로 설정되 고, 나머지 비트들은 로우레벨로 설정되는 것이 바람직하다.
본 발명에서, 상기 보조코드는 상기 가감산부의 제어코드 재설정 동작마다 하이레벨의 비트가 상위 비트에서 하위 비트로 라이트 쉬프팅되는 것이 바람직하다.
본 발명에서, 상기 비교신호는 상기 ZQ패드 전압이 상기 기준전압보다 낮은 경우 제1 레벨로 생성되는 것이 바람직하다.
본 발명에서, 상기 가감산부는 상기 비교신호가 제1 레벨인 경우 상기 제어코드에 상기 보조코드를 가산하는 것이 바람직하다.
본 발명에서, 상기 비교신호는 상기 ZQ패드 전압이 상기 기준전압보다 높은 경우 제2 레벨로 생성되는 것이 바람직하다.
본 발명에서, 상기 가감산부는 상기 비교신호가 제2 레벨인 경우 상기 제어코드에 상기 보조코드를 감산하는 것이 바람직하다.
본 발명에서, 상기 기준전압은 상기 구동부에 인가되는 전원전압의 1/2의 레벨로 설정되는 것이 바람직하다.
본 발명에서, 상기 구동부는 상기 제어코드의 각 비트에 응답하여 각각 동작되는 스위치 소자로 구성된다.
이하, 실시예를 참조하여 본 발명을 더욱 상세히 설명하도록 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도2는 본 발명에 따른 임피던스 교정 회로를 도시한 도면이고, 도3은 도2의 코드 생성부에서 생성되는 보조코드와 십진수의 관계를 도시한 표이며, 도4는 도2의 가감산부에서 생성되는 제어코드와 십진수의 관계를 도시한 표이다.
본 발명에 따른 임피던스 교정 회로는 도2에 도시된 바와 같이, 기준전압 생성부(10), 비교부(20), ZQ패드(30), ZQ제어부(40), 코드 제어부(50), 코드 생성부(60), 가감산부(70), 저장부(80) 및 구동부(90)를 포함하여 구성된다.
기준전압 생성부(10)는 전원전압(VDDQ)의 1/2의 레벨을 갖는 기준전압(Vref)을 생성하며, 일반적인 전압생성회로로 구성될 수 있다.
비교부(20)는 기준전압(Vref)과 피드백받은 ZQ패드 전압(Vcomp10)을 비교하여 그 결과에 따른 비교신호(COMP10)를 생성한다. 즉, ZQ패드 전압(Vcomp10)이 기준전압(Vref)보다 낮은 경우 하이레벨의 비교신호(COMP10)를 생성하고, ZQ패드 전압(Vcomp10)이 기준전압(Vref)보다 높은 경우 로우레벨의 비교신호(COMP10)를 생성한다. 여기서, 기준전압(Vref)은 전원전압(VDDQ)의 1/2 레벨로 설정된다.
ZQ제어부(40)는 제1 클럭신호(CLK10)와 제2 클럭신호(CLK20)를 생성한다. 여기서, 비교부(20)는 제1 클럭신호(CLK10)에 동기하여 동작하고, 가감산부(70)는 제2 클럭신호(CLK20)에 동기하여 동작한다.
코드 제어부(50)는 제1 클럭신호(CLK10)를 입력받아 소정 클럭 수마다 인에이블 신호(ENB)를 생성한다.
코드 생성부(60)는 주기적으로 입력되는 인에이블 신호(ENB)에 응답하여, 가감산부(70)에 제공되어 제어코드(PCODE<0:4>)에 가감산될 보조코드(CODE<0:3>)를 생성한다. 보조코드(CODE<0:3>)는 최상위 비트인 제1 보조코드(CODE<0>) 내지 최하위 비트인 제4 보조코드(CODE<3>)로 구성되는 4비트 코드로서, 초기에 생성되는 보조코드(CODE<0:3>)는 최상위 비트(most significant bit)만 하이레벨인 'H,L,L,L'이다.
구체적으로, 코드 생성부(60)는 인에이블 신호(ENB)가 입력될 때마다 보조코드(CODE<0:3>)에서 하이레벨의 비트를 1비트씩 라이트 쉬프팅(right shifting)하여 출력한다. 즉, 코드 생성부(60)는 보조코드(CODE<0:3>)로 'H,L,L,L', 'L,H,L,L', 'L,L,H,L', 'L,L,L,H'를 순차적으로 생성한다. 이와 같이, 코드 생성부(60)에서 순차적으로 생성되는 2진수의 보조코드(CODE<0:3>)를 십진수로 변환하면, 도3에 도시된 바와 같이, '8', '4', '2', '1'이 되는데, 생성될 때마다 값이 1/2씩 작아진다.
가감산부(70)는 구동부(90)로 입력되는 제어코드(PCODE<0:4>)를 피드백받아, 비교신호(COMP10)에 응답하여 제어코드(PCODE<0:4>)에 보조코드(CODE<0:3>)를 가산하거나 감산하여 제어코드(PCODE<0:4>)를 재설정한다.
예를 들어, 가감산부(70)는 초기동작시 비교신호(COMP10)가 하이레벨인 경우 도4에 도시된 바와 같이, 'L,H,H,H,H'(십진수 15)의 제어코드(PCODE<0:4>)에 'H,L,L,L'(십진수 8)의 보조코드(CODE<0:3>)를 가산하여 'H,L,H,H,H'(십진수 23)의 제어코드(PCODE<0:4>)를 생성한다. 반면, 비교신호(COMP10)가 로우레벨인 경우 'L,H,H,H,H'(십진수 15)의 제어코드(PCODE<0:4>)에 'H,L,L,L'(십진수 8)의 보조코드(CODE<0:3>)를 감산하여 'L,L,H,H,H'(십진수 7)의 제어코드(PCODE<0:4>)를 생성한다. 즉, 가감산부(70)는 비교신호(COMP10)가 하이레벨인 경우 제어코 드(PCODE<0:4>)의 비트값을 증가시키고, 비교신호(COMP10)가 로우레벨인 경우 제어코드(PCODE<0:4>)의 비트값을 감소시킨다.
여기서, 제어코드(PCODE<0:4>)는 최상위 비트인 제1 제어코드(PCODE<0>) 내지 최하위 비트인 제5 제어코드(PCODE<4>)로 구성되는 5비트 코드로서, 임피던스 교정 회로의 초기동작시 제1 제어코드(PCODE<0>)만 로우레벨로 설정되고, 나머지 제어코드(PCODE<1:4>)는 하이레벨로 설정된다. 즉, 초기동작시 제어코드(PCODE<0:4>)는 최대 비트값인 'H,H,H,H,H'(십진수 31)에서 최상위 비트만 반전된 'L,H,H,H,H'(십진수 15)로 디폴트값이 설정된다.
저장부(80)는 가감산부(70)에서 지속적으로 재설정되는 제어코드(PCODE<0:4>)를 저장한다. 이와 같이 저장된 제어코드(PCODE<0:4>)는 구동부(90)로 전송되거나 가감산부(70)로 피드백된다.
구동부(90)는 저장부(80)에 저장된 제어코드(PCODE<0:4>)에 응답하여 ZQ패드(30)를 구동한다. 구동부(90)는 제1 제어코드 내지 제5 제어코드(PCODE<0:4>)에 각각 응답하여 구동되는 다수의 트랜지스터가 조합되어 구성된다. 따라서, 동작부(90)는 제어코드(PCODE<0:4>)의 비트값에 따라 내부 저항값이 달라져 구동력이 달라지므로, ZQ패드 전압(Vcomp10)도 변하게 된다. 즉, 구동부(90)는 제어코드(PCODE<0:4>)의 비트값이 증가할수록 구동력이 증가하여 ZQ패드 전압(Vcomp10)을 증가시키고, 제어코드(PCODE<0:4>)의 비트값이 감소할수록 구동력이 감소하여 ZQ패드 전압(Vcomp10)을 감소시킨다. 여기서, 외부저항(ZQ)은 일반적으로 240Ω 정도로 설정된다.
본 발명의 임피던스 교정 회로는 2진 탐색(binary search) 알고리즘이 적용되어 ZQ패드 전압(Vcomp10)이 기준전압(Vref)과 동등해지도록 구동부(90)를 구동시킬 최적의 제어코드(PCODE<0:4>)를 빠르게 탐색한다.
5비트 제어코드(PCODE<0:4>)의 디폴트값을 제1 제어코드 내지 제5 제어코드(PCODE<0:4>)의 의해 나타낼 수 있는 32가지 조합 중 최대값과 최소값의 중간값으로 설정하는 것은 보조코드(CODE<0:3>)를 감산하거나 가산하여 최적의 제어코드(PCODE<0:4>)를 탐색하기 위한 범위를 절반씩 줄일 수 있기 때문이다.
제1 제어코드 내지 제5 제어코드(PCODE<0:4>)에 의해 가능한 32개의 조합 중 비교부(20)의 첫번째 비교신호(COMP10)에 의해 제어코드(PCODE<0:4>)의 가산 또는 감산이 수행되면, 최적의 제어코드(PCODE<0:4>)를 찾기 위해 탐색할 범위는 16개의 조합으로 줄어든다. 또한, 비교부(20)의 두번째 비교신호(COMP10)에 의해 제어코드(PCODE<0:4>)의 가산 또는 감산이 수행되면, 최적의 제어코드(PCODE<0:4>)를 찾기 위해 탐색할 범위는 8개의 조합으로 줄어든다. 이와 같이, 최적의 제어코드(PCODE<0:4>)를 생성하기 위해 탐색하는 제1 제어코드 내지 제5 제어코드(PCODE<0:4>)의 조합의 범위를 매 회마다 절반씩 줄여가기 때문에 5비트 제어코드(PCODE<0:4>)인 경우 최대 4회의 동작만으로 최적의 제어코드(PCODE<0:4>)를 생성할 수 있게 된다. 따라서, 임피던스 교정 회로의 동작 속도는 증가하게 되고, 전류 소모도 줄어든다.
도1은 종래기술에 따른 임피던스 교정 회로를 도시한 도면이다.
도2는 본 발명에 따른 임피던스 교정 회로를 도시한 도면이다.
도3은 도2의 코드 생성부에서 생성되는 보조코드와 십진수의 관계를 도시한 표이다.
도4는 도2의 가감산부에서 생성되는 제어코드와 십진수의 관계를 도시한 표이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 기준전압 생성부 20: 비교부
30: ZQ패드 40: ZQ제어부
50: 코드 제어부 60: 코드 생성부
70: 가감산부 80: 저장부
90: 구동부 ZQ: 외부저항
Vref: 기준전압 Vcomp10: ZQ패드 전압
PCODE<0:4>: 제어코드 CODE<0:3>: 보조코드

Claims (21)

  1. 제어코드에 응답하여 외부저항이 연결된 ZQ패드를 구동하는 구동부;
    상기 ZQ패드 전압과 기준전압을 비교하여 비교신호를 생성하는 비교부;
    상기 구동부에 입력되는 제어코드를 피드백받아 상기 비교신호에 응답하여 보조코드를 가산하거나 감산하여 상기 제어코드를 재설정하는 가감산부를 포함하여 구성되는 임피던스 교정 회로.
  2. 제 1 항에 있어서, 상기 구동부는 상기 제어코드의 비트값이 증가할수록 동작력이 증가하여 상기 ZQ패드 전압을 증가시키는 임피던스 교정 회로.
  3. 제 1 항에 있어서, 상기 제어코드는 초기동작시 최상위 비트만 로우레벨로 설정되고, 나머지 비트들은 하이레벨로 설정되는 임피던스 교정 회로.
  4. 제 1 항에 있어서, 상기 보조코드는 초기동작시 최상위 비트만 하이레벨로 설정되고, 나머지 비트들은 로우레벨로 설정되는 임피던스 교정 회로.
  5. 제 1 항에 있어서, 상기 보조코드는 상기 가감산부의 제어코드 재설정 동작마다 하이레벨의 비트가 상위 비트에서 하위 비트로 라이트 시프팅되는 임피던스 교정 회로.
  6. 제 1 항에 있어서, 상기 비교신호는 상기 ZQ패드 전압이 상기 기준전압보다 낮은 경우 제1 레벨로 생성되는 임피던스 교정 회로.
  7. 제 6 항에 있어서, 상기 가감산부는 상기 비교신호가 제1 레벨인 경우 상기 제어코드에 상기 보조코드를 가산하는 임피던스 교정 회로.
  8. 제 1 항에 있어서, 상기 비교신호는 상기 ZQ패드 전압이 상기 기준전압보다 높은 경우 제2 레벨로 생성되는 임피던스 교정 회로.
  9. 제 8 항에 있어서, 상기 가감산부는 상기 비교신호가 제2 레벨인 경우 상기 제어코드에 상기 보조코드를 감산하는 임피던스 교정 회로.
  10. 제 1 항에 있어서, 상기 기준전압은 상기 구동부에 인가되는 전원전압의 1/2 레벨로 설정되는 임피던스 교정 회로.
  11. 제어코드에 응답하여 외부저항이 연결된 ZQ패드를 구동하는 구동부;
    주기적으로 인에이블 신호를 생성하는 코드 제어부;
    상기 인에이블 신호에 응답하여 보조코드를 생성하는 코드 생성부;
    기준전압과 상기 ZQ패드 전압을 비교하여 그 결과에 따른 비교신호를 생성하 는 비교부; 및
    상기 구동부로 입력되는 제어코드를 피드백받아 상기 비교신호에 응답하여 상기 보조코드를 가산하거나 감산하여 재설정하는 가감산부를 포함하여 구성되는 임피던스 교정 회로.
  12. 제 11 항에 있어서, 상기 구동부는 상기 제어코드의 비트값이 증가할수록 동작력이 증가하여 상기 ZQ패드 전압을 증가시키는 임피던스 교정 회로.
  13. 제 11 항에 있어서, 상기 제어코드는 초기동작시 최상위 비트만 로우레벨로 설정되고, 나머지 비트들은 하이레벨로 설정되는 임피던스 교정 회로.
  14. 제 11 항에 있어서, 상기 보조코드는 초기동작시 최상위 비트만 하이레벨로 설정되고, 나머지 비트들은 로우레벨로 설정되는 임피던스 교정 회로.
  15. 제 11 항에 있어서, 상기 보조코드는 상기 가감산부의 제어코드 재설정 동작마다 하이레벨의 비트가 상위 비트에서 하위 비트로 라이트 쉬프팅되는 임피던스 교정 회로.
  16. 제 11 항에 있어서, 상기 비교신호는 상기 ZQ패드 전압이 상기 기준전압보다 낮은 경우 제1 레벨로 생성되는 임피던스 교정 회로.
  17. 제 16 항에 있어서, 상기 가감산부는 상기 비교신호가 제1 레벨인 경우 상기 제어코드에 상기 보조코드를 가산하는 임피던스 교정 회로.
  18. 제 11 항에 있어서, 상기 비교신호는 상기 ZQ패드 전압이 상기 기준전압보다 높은 경우 제2 레벨로 생성되는 임피던스 교정 회로.
  19. 제 18 항에 있어서, 상기 가감산부는 상기 비교신호가 제2 레벨인 경우 상기 제어코드에 상기 보조코드를 감산하는 임피던스 교정 회로.
  20. 제 11 항에 있어서, 상기 기준전압은 상기 구동부에 인가되는 전원전압의 1/2의 레벨로 설정되는 임피던스 교정 회로.
  21. 제 11 항에 있어서, 상기 구동부는 상기 제어코드의 각 비트에 응답하여 각각 구동되는 스위치 소자로 구성되는 임피던스 교정 회로.
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US10748585B2 (en) 2018-08-16 2020-08-18 Samsung Electronics Co., Ltd. Calibration circuit including common node shared by pull-up calibration path and pull-down calibration path, and semiconductor memory device including the same
US11145355B2 (en) 2019-07-25 2021-10-12 Samsung Electronics Co., Ltd. Calibration circuit for controlling resistance of output driver circuit, memory device including the same, and operating method of the memory device

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