JP5379363B2 - ルックアップテーブルを利用した基板バイアス制御回路及び基板バイアス制御方法 - Google Patents

Description

本発明はしきい電圧を持つＣＭＯＳデジタル回路に係り、特に、半導体工程の不完全性によるしきい電圧の不均一性及び変化を回路動作時に補償し、使用しない回路で発生する漏れ電流を低減するための基板バイアス制御回路に関する。

最近のデジタル回路における最も大きな問題は、より多くの機能を単一チップに集積して高性能で動作させると同時に電力消費を最小化することである。電力消費を減少させるために、半導体工程の発達と共に動作電圧が低くなりつつあるが、これは２つの大きな問題を引き起こす。

第１には、漏れ電流の増加である。動作電圧を低下させることによって減少する回路の速度を補償するためにしきい電圧を低下させるが、これによって漏れ電流が大きく増加する。漏れ電流は、回路が動作しない時にも流れ続けるので、動作する時間に比べて動作しない時間が相対的に長い回路（例えば、携帯電話、ＰＤＡのような携帯用システムに使われる回路）において特に大きな問題となる。

第２には、半導体工程の不完全性によるしきい電圧の不均一性及び変化に起因する速度の低下である。半導体の製造工程によってしきい電圧は少しずつ異なるが、動作電圧が低くなるほどしきい電圧の変化が回路の速度におよぼす影響が大きくなる。すなわち、同じしきい電圧の差が発生した時、高い動作電圧では許容範囲内で回路の速度が変化するが、低い動作電圧では回路の速度が許容範囲外に逸脱する恐れがある。これは、収率を大きく落とし、結局コスト高の要因となる。

前記のような２つの問題を解決するために、適応基板バイアス（Ａｄａｐｔｉｖｅ Ｂｏｄｙ Ｂｉａｓｉｎｇ）方法が考案された。適応基板バイアスの一例が特許文献１に開示されている。

図１はＣＭＯＳ回路に使われるＮＭＯＳトランジスタを示し、図２はＣＭＯＳ回路に使われるＰＭＯＳトランジスタを示す。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタには、ゲート（Ｇ）、ドレイン（Ｄ）、ソース（Ｓ）以外に基板（Ｂ）端子があるが、伝統的なＣＭＯＳ回路ではＮＭＯＳトランジスタの基板（Ｂ）端子を接地端子に連結し、ＰＭＯＳトランジスタの基板（Ｂ）端子を電源端子のように一定の電圧を持つ端子に連結する。

しかし、基板（Ｂ）端子に他の電圧を印加すると、トランジスタのしきい電圧が変わる。すなわち、基板（Ｂ）端子とソース（Ｓ）端子との間に逆バイアスを加えると、しきい電圧が高くなって回路の速度が遅くなり、漏れ電流は減少する。一方、基板（Ｂ）端子とソース（Ｓ）端子との間に順バイアスを加えると、しきい電圧が低くなって回路の速度は速くなり、漏れ電流は増加する。適応基板バイアス方法は、このような性質を利用して、漏れ電流の問題と、半導体工程上に現れるしきい電圧の不均一性の問題とを同時に解決する。すなわち、しきい電圧が高く製造された回路では、基板（Ｂ）端子とソース（Ｓ）端子との間に順バイアスを加え、しきい電圧を低下させて所望の速度が出るようにし、しきい電圧が低く製造された回路には逆バイアスを加えて、適当な速度を維持しつつ漏れ電流を減少させる。そして、回路が動作しない時は非常に大きい逆バイアスを加えることによって漏れ電流がほとんど流れないようにする。

図３は、従来の適応基板バイアス回路を示すブロック図である。モニタリング回路３１で目標回路３５のしきい電圧をチェックし、チェックの結果、目標回路３５のしきい電圧が所望のしきい電圧より低ければ、バイアス発生器３３で目標回路３５の基板電圧（ＶＢＯＤＹ）を変化させてしきい電圧をすこし高める。チェックの結果、目標回路３５のしきい電圧が所望のしきい電圧より高ければ、バイアス発生器３３で目標回路３５の基板電圧（ＶＢＯＤＹ）を変化させてしきい電圧をすこし低める。このような過程を繰り返して目標回路３５の所望のしきい電圧が得られる。

ところが、前記のような従来の適応基板バイアス回路の問題点は、モニタリング回路３１とバイアス発生器３３とが占める面積があまりに大きく、かつ、追加的な電力消費が大きく、バイアスにかかる時間が長いという点である。したがって、前記のような従来の適応基板バイアス回路は、非常に大きなＣＭＯＳ回路には使われうるが、チップ内部の小さなマクロブロックに独立的に使用することはできない。また、複数のマクロブロックを独立的にバイアスするためには、マクロブロックと同数のモニタリング回路とバイアス発生器とが必要であるので、オーバーヘッドが過度に大きくなるという短所がある。
米国特許公開ＵＳ２００６／００６６３８８Ａ１明細書

したがって、本発明が解決しようとする技術的課題は、集積回路に実装される場合に面積が小さくて、特にいろいろなマクロブロックに共有され、いろいろなマクロブロックの基板電圧をそれぞれ独立的に制御できる基板バイアス制御回路を提供するところにある。

本発明が解決しようとする他の技術的課題は、いろいろなマクロブロックの基板電圧をそれぞれ独立的に制御できる基板バイアス制御方法を提供するところにある。

前記技術的課題を達成するための本発明による基板バイアス制御回路は、各マクロブロックの動作状態に適切な基板電圧を表すインデックスが記録されるルックアップテーブルと、前記ルックアップテーブルから対応するインデックスを受信し、対応するマクロブロックの動作状態に適切な基板電圧を生成して前記対応するマクロブロックに提供する制御回路と、を備えることを特徴とする。

本発明による基板バイアス制御回路は、前記ルックアップテーブルから前記対応するインデックスを読み込んで前記制御回路に提供し、前記制御回路を制御するための制御信号を発生させるパワー管理ユニットをさらに備える。

望ましい実施形態によれば、前記インデックスは、前記各マクロブロックがアクティブ状態である時の基板電圧を表すインデックスと、前記各マクロブロックがスタンバイ状態である時の基板電圧を表すインデックスと、を備える。

望ましい実施形態によれば、前記制御回路は、前記対応するインデックスをデコーディングするデコーダと、前記デコーダの出力ビットに応答して前記対応するマクロブロックの動作状態に適切な基板電圧を生成する基板バイアス発生器と、前記生成された基板電圧を増幅して前記対応するマクロブロックに供給する増幅器と、を備える。

前記他の技術的課題を達成するための本発明による基板バイアス制御方法は、各マクロブロックの動作状態に適切な基板電圧を表すインデックスを記録するステップと、前記記録されたインデックスのうち対応するインデックスを受信して、対応するマクロブロックの動作状態に適切な基板電圧を生成するステップと、前記生成された基板電圧を前記対応するマクロブロックに提供するステップと、を含むことを特徴とする。

望ましい実施形態によれば、前記インデックスは、前記各マクロブロックがアクティブ状態である時の基板電圧を表すインデックスと、前記各マクロブロックがスタンバイ状態である時の基板電圧を表すインデックスと、を備える。

望ましい実施形態によれば、前記基板電圧を生成するステップは、前記対応するインデックスをデコーディングするステップと、前記デコーディングされた結果値に応答して前記対応するマクロブロックの動作状態に適切な基板電圧を生成するステップと、を含む。

望ましい実施形態によれば、前記生成された基板電圧を前記対応するマクロブロックに提供するステップは、前記生成された基板電圧を増幅して前記対応するマクロブロックに供給するステップを含む。

本発明による基板バイアス制御回路は、従来技術においてしきい電圧をチェックするために使われるモニタリング回路が不要なので、集積回路に実装される場合に面積が小さくなる。また、本発明による基板バイアス制御回路はいろいろなマクロブロックに共有され、いろいろなマクロブロックの基板電圧をそれぞれ独立的に制御できる。また、インデックスによって該当マクロブロックの動作状態に適切な基板電圧が直ちに生成されるので、従来技術に比べてバイアスにかかる時間がはるかに短くなる。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。

図４は、本発明の一実施形態による基板バイアス制御回路を示すブロック図である。
図４を参照すれば、本発明の一実施形態による基板バイアス制御回路は、ルックアップテーブル４１、制御回路４３、及びパワー管理ユニット４５を備える。この基板バイアス制御回路は、本発明による基板バイアス制御方法によって動作する。

ルックアップテーブル４１には、各マクロブロック１００、２００の動作状態に適切な基板電圧を表すインデックスが記録される。すなわち、各マクロブロック１００、２００が動作する時（アクティブ状態である時）の基板電圧を表すインデックスＶＢ（Ａ）、及び各マクロブロック１００、２００が動作しない時（スタンバイ状態である時）の基板電圧を表すインデックスＶＢ（Ｓ）が記録される。

パワー管理ユニット４５は、ルックアップテーブル４１から各マクロブロック１００、２００の動作状態によって対応するインデックスＶＢを読み込み、制御回路４３に提供する。また、パワー管理ユニット４５は、制御回路４３を制御するための制御信号、すなわち、イネーブル信号ＯＮ及びマクロブロック選択信号ＳＥＬを発生させる。制御回路４３は、対応するインデックスＶＢを受信して、対応するマクロブロック１００、２００の動作状態に適切な基板電圧ＰＢＯＤＹ、ＮＢＯＤＹを生成して、対応するマクロブロック１００、２００に提供する。

すなわち、本発明による基板バイアス制御回路では、ルックアップテーブル４１にそれぞれのマクロブロック１００、２００が動作する時の基板電圧を表すインデックスＶＢ（Ａ）及び動作しない時の基板電圧を表すインデックスＶＢ（Ｓ）を記録しておき、各マクロブロックの動作状態によって必要なインデックスを読み込んで、その動作状態に合う基板電圧ＰＢＯＤＹ、ＮＢＯＤＹを生成して対応するマクロブロック１００、２００に提供する。基板電圧ＰＢＯＤＹは、各マクロブロック１００、２００のＰＭＯＳトランジスタのための基板電圧を表し、基板電圧ＮＢＯＤＹは、各マクロブロック１００、２００のＮＭＯＳトランジスタのための基板電圧を表す。

図４では、説明の便宜のために、制御回路４３により二つのマクロブロック１００、２００が制御される場合が図示されているが、必要に応じて３つ以上のマクロブロックが制御されうるということは明らかである。

制御回路４３は、デコーダ４３１、基板バイアス発生器４３３、及び増幅器４３５を備えて構成される。デコーダ４３１は、パワー管理ユニット４５を経由して受信されたインデックスＶＢをデコーディングして出力ビットＡＤＲ０−ＡＤＲｎを出力する。基板バイアス発生器４３３は、デコーダ４３１の出力ビットＡＤＲ０−ＡＤＲｎに応答して、各マクロブロック１００、２００の動作状態に適切な基板電圧を生成する。増幅器４３５は、基板バイアス発生器４３３により生成された基板電圧を増幅して、最終基板電圧ＰＢＯＤＹ、ＮＢＯＤＹを該当するマクロブロックに供給する。

図５は、インデックスＶＢによって制御回路４３により生成される基板電圧ＰＢＯＤＹ、ＮＢＯＤＹの例を表す。ＶＢ（０００）ないしＶＢ（１１０）は、各マクロブロック１００、２００のアクティブ状態での基板電圧を表すインデックスＶＢ（Ａ）であり、ＶＢ（１１１）は、各マクロブロック１００、２００のスタンバイ状態での基板電圧を表すインデックスＶＢ（Ｓ）である。前述したように、基板電圧ＰＢＯＤＹは、マクロブロック１００、２００のＰＭＯＳトランジスタのための基板電圧を表し、基板電圧ＮＢＯＤＹは、マクロブロック１００、２００のＮＭＯＳトランジスタのための基板電圧を表す。

各インデックスには、ＮＭＯＳトランジスタのための基板電圧ＮＢＯＤＹと、ＰＭＯＳトランジスタのための基板電圧ＰＢＯＤＹとが対をなして対応する。インデックスのビット数は基板バイアスの精度を決定し、インデックスのビット数が多いほど基板電圧ＮＢＯＤＹ、ＰＢＯＤＹに対して細密な制御が可能となる一方、基板バイアス制御回路の複雑度は増大する。

インデックスは、チップが製作された後に決定される。各マクロブロック単位でインデックスを変えつつ動作速度を測定した後、所望の動作速度が出る時のインデックスを選択すればよい。

図４及び図５を参照して、本発明による基板バイアス制御回路の動作をさらに説明すれば、次の通りである。パワー管理ユニット４５がルックアップテーブル４１から制御しようとするマクロブロックのインデックスＶＢ（例えば、０００）を読み込むと、デコーダ４３１がインデックス（ＶＢ＝０００）をデコーディングして、デコーダ４３１の出力ビットＡＤＲ０−ＡＤＲｎが１０００００００になる。これにより、基板バイアス発生器４３３と増幅器４３５とにより０．４ボルトのＮＢＯＤＹと１．４ボルトのＰＢＯＤＹとが生成される。

この０．４ボルトのＮＢＯＤＹと１４ボルトのＰＢＯＤＹとは、イネーブル信号ＯＮ及びマクロブロック選択信号ＳＥＬの論理状態によって、マクロブロック１００またはマクロブロック２００に供給される。例えば、イネーブル信号ＯＮが論理“１”であり、マクロブロック選択信号ＳＥＬが論理“０”であれば、前記０．４ボルトのＮＢＯＤＹと１．４ボルトのＰＢＯＤＹとがマクロブロック１００に供給される。そして、イネーブル信号ＯＮが論理“１”であり、マクロブロック選択信号ＳＥＬが論理“１”であれば、前記０．４ボルトのＮＢＯＤＹと１．４ボルトのＰＢＯＤＹとがマクロブロック２００に供給される。

図６は、図４に図示された基板バイアス発生器４３３の構成を示すブロック図である。ここでは、説明の便宜のために増幅器４３５が共に図示される。
図６を参照すれば、基板バイアス発生器４３３は、複数のレジスタツリー６１Ａ、６１Ｂ、複数のレベルシフタ６３Ａ、６３Ｂ、及び選択回路６５を備える。レジスタツリー６１Ａ及びレベルシフタ６３Ａは、図４に図示されたマクロブロック１００のためのものであり、レジスタツリー６１Ｂ及びレベルシフタ６３Ｂは、図４に図示されたマクロブロック２００のためのものである。

選択回路６５は、イネーブル信号ＯＮ及びマクロブロック選択信号ＳＥＬに応答してデコーダ４３１の出力ビットＡＤＲ０−ＡＤＲｎをデマルチプレクシングし、レベルシフタ６３Ａまたはレベルシフタ６３Ｂに出力する。選択回路６５は、各出力ビットＡＤＲ０−ＡＤＲｎをデマルチプレクシングする複数のデマルチプレクサ６５１−６５ｎを備えて構成される。

デマルチプレクサ６５１−６５ｎは、イネーブル信号ＯＮ及びマクロブロック選択信号ＳＥＬにより制御される。図７は、イネーブル信号ＯＮ及びマクロブロック選択信号ＳＥＬの波形図を示す図面であり、図８は、イネーブル信号ＯＮ及びマクロブロック選択信号ＳＥＬの状態によるデマルチプレクサ６５１−６５ｎの構成を示す図面である。

図８に図示されたように、イネーブル信号ＯＮが論理“０”であれば、デマルチプレクサ６５１−６５ｎはオフになり、デコーダ４３１の出力ビットＡＤＲ０−ＡＤＲｎはレベルシフタ６３Ａ及びレベルシフタ６３Ｂに出力されない。イネーブル信号ＯＮが論理“１”であり、マクロブロック選択信号ＳＥＬが論理“０”であれば、デコーダ４３１の出力ビットＡＤＲ０−ＡＤＲｎはレベルシフタ６３Ａに出力される。そして、イネーブル信号ＯＮが論理“１”であり、マクロブロック選択信号ＳＥＬが論理“１”であれば、デコーダ４３１の出力ビットＡＤＲ０−ＡＤＲｎは、レベルシフタ６３Ｂに出力される。

それぞれのレベルシフタ６３Ａ、６３Ｂは、入力される出力ビットＡＤＲ０−ＡＤＲｎの電圧レベルを、対応するレジスタツリー６１Ａ、６１Ｂ内のスイッチ（図９に図示されたＳ３１−Ｓ３４、Ｓ５１−Ｓ５４）の制御に適したレベルに変換して、変換された出力ビット／ＡＤＲ０−／ＡＤＲｎを出力する。また、それぞれのレベルシフタ６３Ａ、６３Ｂは、入力される出力ビットＡＤＲ０−ＡＤＲｎをそのまま出力する。レベルシフタ６３Ａ、６３Ｂにより出力ビットＡＤＲ０−ＡＤＲｎの電圧レベルを変換する理由は、ＰＭＯＳトランジスタで構成されるスイッチＳ３１〜Ｓ３４を制御する電圧レベルと、ＮＭＯＳトランジスタで構成されるスイッチＳ５１−Ｓ５４を制御する電圧レベルとが相異なるためである。

レジスタツリー６１Ａは、出力ビットＡＤＲ０−ＡＤＲｎ及び変換された出力ビット／ＡＤＲ０−／ＡＤＲｎに応答して、対応するマクロブロック１００の動作状態に適切な基板電圧を生成する。レジスタツリー６１Ａで生成された基板電圧は、増幅器４３５により増幅されて最終基板電圧ＰＢＯＤＹ１、ＮＢＯＤＹ１がマクロブロック１００に供給される。レジスタツリー６１Ｂは、出力ビットＡＤＲ０−ＡＤＲｎ及び変換された出力ビット／ＡＤＲ０−／ＡＤＲｎに応答して、対応するマクロブロック２００の動作状態に適切な基板電圧を生成する。レジスタツリー６１Ｂで生成された基板電圧は増幅器４３５により増幅されて、最終基板電圧ＰＢＯＤＹ２、ＮＢＯＤＹ２がマクロブロック２００に供給される。

基板電圧ＰＢＯＤＹ１及び基板電圧ＮＢＯＤＹ１は、それぞれマクロブロック１００のＰＭＯＳトランジスタのための基板電圧及びＮＭＯＳトランジスタのための基板電圧を表す。そして、基板電圧ＰＢＯＤＹ２及び基板電圧ＮＢＯＤＹ２は、それぞれマクロブロック２００のＰＭＯＳトランジスタのための基板電圧及びＮＭＯＳトランジスタのための基板電圧を表す。

図９は、図６に図示されたレジスタツリー６１Ａ、６１Ｂの構成を示す回路図である。
図９を参照すれば、レジスタツリー６１Ａ、６１Ｂは、電圧分配器９１、第１スイッチ回路９３、及び第２スイッチ回路９５を備える。
電圧分配器９１は、第１基準電圧ＶＤＤＨと第２基準電圧ＶＤＤＬとの間に連結され、第１基準電圧ＶＤＤＨと第２基準電圧ＶＤＤＬとの差電圧を分配する。第１スイッチ回路９３は、変換された出力ビット／ＡＤＲ０−／ＡＤＲｎに応答して電圧分配器９１の出力電圧Ｏ１ないしＯ４のうち一つを選択し、増幅器４３５−１を経て対応するマクロブロック（例えば、図４に図示されたマクロブロック１００またはマクロブロック２００）のＰＭＯＳトランジスタのための基板電圧ＰＢＯＤＹとして提供する。第２スイッチ回路９５は、出力ビットＡＤＲ０−ＡＤＲｎに応答して電圧分配器９１の出力電圧Ｏ５ないしＯ８のうち一つを選択し、増幅器４３５−２を経て前記対応するマクロブロックのＮＭＯＳトランジスタのための基板電圧ＮＢＯＤＹとして提供する。

したがって、電圧分配器９１、第１スイッチ回路９３、及び第２スイッチ回路９５を適切に構成することにより、デコーダ４３１の出力ビットＡＤＲ０−ＡＤＲｎによって図４に図示されたような値を持つ基板電圧ＰＢＯＤＹ及び基板電圧ＮＢＯＤＹを生成できる。

電圧分配器９１は、第１基準電圧ＶＤＤＨと第２基準電圧ＶＤＤＬとの間に直列に連結される複数の抵抗Ｒ１ないしＲ８を備えて構成される。ここでは、抵抗Ｒ１ないしＲ８は、ＰＭＯＳトランジスタで構成された場合が図示されている。

第１スイッチ回路９３は、電圧分配器９１の出力ノードＯ１ないしＯ４と第１共通ノードＮ１との間に連結され、ゲートに変換された出力ビット／ＡＤＲ０−／ＡＤＲｎが印加される複数のＰＭＯＳスイッチＳ３１〜Ｓ３４、及びＰＭＯＳスイッチＳ３１〜Ｓ３４のゲートに連結される複数の第１ラッチ回路Ｌ３１〜Ｌ３４を備えて構成される。第２スイッチ回路９５は、電圧分配器９１の出力ノードＯ５ないしＯ８と第２共通ノードＮ２との間に連結され、ゲートに出力ビットＡＤＲ０−ＡＤＲｎが印加される複数のＮＭＯＳスイッチＳ５１〜Ｓ５４、及びＮＭＯＳスイッチＳ５１〜Ｓ５４のゲートに連結される複数の第２ラッチ回路Ｌ５１〜Ｌ５４を備えて構成される。

スイッチＳ３１〜Ｓ３４、Ｓ５１〜Ｓ５４のゲートにラッチ回路Ｌ３１〜Ｌ３４、Ｌ５１〜Ｌ５４を連結させる理由は、一つのマクロブロック（例えば、マクロブロック１００）を制御する時に他のマクロブロック（例えば、マクロブロック２００）の基板電圧ＰＢＯＤＹ、ＮＢＯＤＹは維持され続けなければならないためである。

以上、図面と明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。

本発明による基板バイアス制御回路は、基板バイアスが要求されるあらゆるＣＭＯＳデジタル集積回路に適用できる。

ＣＭＯＳ回路に使われるＰＭＯＳトランジスタを示す図面である。 ＣＭＯＳ回路に使われるＮＭＯＳトランジスタを示す図面である。 従来の適応基板バイアス回路を示すブロック図である。 本発明の一実施形態による基板バイアス制御回路を示すブロック図である。 インデックスＶＢによって制御回路により生成される基板電圧の例を示す図面である。 図４に図示された基板バイアス発生器の構成を示すブロック図である。 イネーブル信号ＯＮ及びマクロブロック選択信号ＳＥＬの波形図を示す図面である。 イネーブル信号ＯＮ及びマクロブロック選択信号ＳＥＬの状態によるデマルチプレクサの構成を示す図面である。 図６に図示されたレジスタツリーの構成を示す回路図である。

符号の説明

４１ ルックアップテーブル
４３ 制御回路
４３１ デコーダ
４３３ 基板バイアス発生器
４３５ 増幅器
４５ パワー管理ユニット
１００、２００ マクロブロック

Claims (8)

1. 複数のマクロブロックの基板電圧を調節する基板バイアス制御回路において、
   各マクロブロックの動作状態に適切な基板電圧を表すインデックスが記録されるルックアップテーブルと、
   前記ルックアップテーブルから対応するインデックスを受信し、対応するマクロブロックの動作状態に適切な基板電圧を生成して前記対応するマクロブロックに提供する制御回路と、
   前記ルックアップテーブルから前記対応するインデックスを読み込んで前記制御回路に提供し、前記制御回路を制御するための制御信号を発生させるパワー管理ユニットとを備え、
   前記制御信号は、マクロブロック選択信号及び前記マクロブロック選択信号をイネーブルするイネーブル信号を備え、
   前記制御回路は、
   前記対応するインデックスをデコーディングするデコーダと、
   前記デコーダの出力ビットに応答して前記対応するマクロブロックの動作状態に適切な基板電圧を生成する基板バイアス発生器と、
   前記生成された基板電圧を増幅して前記対応するマクロブロックに供給する増幅器と、を備え、前記イネーブル信号及び前記マクロブロック選択信号に応答して前記複数のマクロブロックの中から前記対応するマクロブロックを選択して、前記生成された基板電圧を前記対応するマクロブロックに提供し、
   前記基板バイアス発生器は、
   前記イネーブル信号及び前記マクロブロック選択信号に応答して、前記デコーダの出力ビットをデマルチプレクシングして出力する選択回路と、
   前記選択回路を通じて入力される前記デコーダの出力ビットの電圧レベルを変換して、変換された出力ビットを出力する複数のレベルシフタと、
   前記デコーダの出力ビット及び前記変換された出力ビットに応答して、前記対応するマクロブロックの基板電圧を生成する複数のレジスタツリーと、を備えることを特徴とする基板バイアス制御回路。
2. 前記インデックスは、
   前記各マクロブロックがアクティブ状態である時の基板電圧を表すインデックスと、
   前記各マクロブロックがスタンバイ状態である時の基板電圧を表すインデックスと、を備えることを特徴とする請求項１に記載の基板バイアス制御回路。
3. 前記各レベルシフタは、前記デコーダの出力ビットの電圧レベルを、対応するレジスタツリー内のスイッチを制御し適したレベルに変換して、前記変換された出力ビットを発生させることを特徴とする請求項１に記載の基板バイアス制御回路。
4. 前記各レジスタツリーは、
   第１基準電圧と第２基準電圧との間に連結され、前記第１基準電圧と前記第２基準電圧との差電圧を分配する電圧分配器と、
   前記変換された出力ビットに応答して前記電圧分配器の出力電圧のうち一つを選択し、対応するマクロブロックのＰＭＯＳトランジスタのための第１基板電圧として提供する第１スイッチ回路と、
   前記出力ビットに応答して前記電圧分配器の出力電圧のうち他の一つを選択し、前記対応するマクロブロックのＮＭＯＳトランジスタのための第２基板電圧として提供する第２スイッチ回路と、を備えることを特徴とする請求項１に記載の基板バイアス制御回路。
5. 前記電圧分配器は、
   前記第１基準電圧と前記第２基準電圧との間に直列に連結される複数の抵抗を備えることを特徴とする請求項４に記載の基板バイアス制御回路。
6. 前記抵抗は、ＰＭＯＳトランジスタで構成されることを特徴とする請求項５に記載の基板バイアス制御回路。
7. 前記第１スイッチ回路は、
   前記電圧分配器の出力ノードのうち一部と第１共通ノードとの間に連結され、ゲートに前記変換された出力ビットが印加される複数のＰＭＯＳトランジスタと、
   前記ＰＭＯＳトランジスタのゲートに連結される複数の第１ラッチ回路と、を備えることを特徴とする請求項４に記載の基板バイアス制御回路。
8. 前記第２スイッチ回路は、
   前記電圧分配器の出力ノードのうち他の一部と第２共通ノードとの間に連結され、ゲートに前記出力ビットが印加される複数のＮＭＯＳトランジスタと、
   前記ＮＭＯＳトランジスタのゲートに連結される複数の第２ラッチ回路と、を備えることを特徴とする請求項７に記載の基板バイアス制御回路。

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