CN208158555U - 一种脉宽可调的脉冲时钟产生电路 - Google Patents

Abstract

本实用新型揭示了一种脉宽可调整的脉冲时钟产生电路，包括接入输入时钟信号的至少一组延时单元，输入时钟信号经延时单元延时后产生脉冲时钟信号，延时单元包括单元本体和与单元本体相串连的延时调整单元，单元本体包括至少一个相串联的反相器，延时调整单元包括PMOS延时调整单元和/或NMOS延时调整单元，PMOS延时调整单元包括至少两个相并联的第一PMOS晶体管，NMOS延时调整单元包括至少两个相并联的第一NMOS晶体管。本实用新型能实现脉冲时钟信号的脉宽可调，且整个电路功耗低，电路面积小，实用性较佳。

Description

一种脉宽可调的脉冲时钟产生电路

技术领域

本实用新型涉及一种脉冲时钟产生电路，尤其是涉及一种脉宽可调的脉冲时钟产生电路。

背景技术

脉冲时钟产生电路，是指在时钟的一个周期内产生一个窄脉冲，用来控制时序单元如触发器、锁存器，控制SRAM单元读写等。

如图1所示，通常由输入时钟信号(CLK)经过一延时单元延时输出时钟信号(CLKB)，之后做逻辑运算最终输出脉冲时钟信号(PCLK)，产生的脉冲宽度等于延时单元延时的时间，是固定不可调整的，如图2中的Td是整个延时单元总的延时时间，是固定的。

实用新型内容

本实用新型的目的在于克服现有技术的缺陷，提供一种通过改变延时从而使脉冲宽度可调的脉冲时钟产生电路。

为实现上述目的，本实用新型提出如下技术方案：一种脉宽可调的脉冲时钟产生电路，其包括一接入输入时钟信号的延时单元，所述输入时钟信号经延时单元延时后产生脉冲时钟信号，所述延时单元包括单元本体和与单元本体相串连的延时调整单元，所述单元本体包括至少一个相串联的反相器，所述延时调整单元包括PMOS延时调整单元和/或NMOS延时调整单元，所述PMOS延时调整单元包括至少两个相并联的第一PMOS晶体管，所述NMOS延时调整单元包括至少两个相并联的第一NMOS晶体管。

优选地，每个所述延时逻辑门至少为反相器、与非门或或非门，所述反相器包括相串联的一第二PMOS晶体管和一第二NMOS晶体管。

优选地，所述第二PMOS晶体管和第二NMOS晶体管的栅极均接所述输入时钟信号，且两者漏极相连，且每个延时逻辑门的输入信号和其输出信号与所述输入时钟信号同频率翻转。

优选地，所述PMOS延时调整单元与第二PMOS晶体管相串联。

优选地，所述PMOS延时调整单元接于电源和第二PMOS晶体管的源极之间。

优选地，所述第一PMOS晶体管的栅极接同一个输入控制信号或者每个第一PMOS晶体管单独接一输入控制信号，漏极与第二PMOS晶体管的源极均相连。

优选地，所述NMOS延时调整单元与第二NMOS晶体管相串联。

优选地，所述NMOS延时调整单元接于第二NMOS晶体管的源极和地之间。

优选地，所述第一NMOS晶体管的栅极接同一个输入控制信号或者每个第一NMOS晶体管单独接一输入控制信号，漏极与第二NMOS晶体管的源极均相连。

优选地，所述PMOS延时调整单元的第一PMOS晶体管至少一个是导通的，所述NMOS延时调整单元的第一NMOS晶体管也是至少一个是导通的。

优选地，还包括与延时单元相连的逻辑门电路。

本实用新型的有益效果是：本实用新型通过在延时单元中增加延时调整单元，通过数字控制延时单元的延时时间，实现最终输出的脉冲时钟信号的脉宽可调，实现的整个脉冲时钟产生电路功耗低，且电路面积小，实用性较佳。

附图说明

图1是现有脉冲时钟产生电路的结构示意图；

图2是图1电路的时序示意图；

图3～图5是本实用新型实施例的结构框图；

图6～图8分别是图3～图5对应的具体的电路结构示意图；

图9是本实用新型替换实施例的结构示意图。

附图标记：

1、延时单元，2、单元本体，3、PMOS延时调整单元，4、NMOS延时调整单元。

具体实施方式

下面将结合本实用新型的附图，对本实用新型实施例的技术方案进行清楚、完整的描述。

如图1所示，本实用新型所揭示的一种脉宽可调的脉冲时钟产生电路，包括至少一组延时单元1，该延时单元1的输入端接入输入时钟信号CLK，输入时钟信号经延时单元延时后产生脉冲宽度可调节的脉冲时钟信号 PCLK。该延时单元是时钟信号的通路，其输入信号和输出信号随输入时钟信号CLK同频率翻转。

具体地，如图1所示，每组延时单元1包括单元本体2和与单元本体相连的延时调整单元，延时调整单元通过控制单元本体的延时时间，进而实现输出的脉冲时钟信号的脉冲宽度可调。

结合图6所示，单元本体2具体包括一个或两个以上相串联的延时逻辑门，延时逻辑门可采用反相器，每个反相器通常采用CMOS反相器，即包括相串联的一第二PMOS晶体管和一第二NMOS晶体管。如图3所示，本实施例中，单元本体2包括三个相串联的反相器，每个反相器由一组相串联的第二PMOS晶体管和第二NMOS晶体管组成。具体地，输入时钟信号接入第一组的第二PMOS晶体管和第二NMOS晶体管的栅极，并依次输出给第二组的第二PMOS晶体管和第二NMOS晶体管的栅，及第三组的第二PMOS晶体管和第二NMOS晶体管的栅极，即经三组CMOS反相器反向后延时输出。

另外，每个反相器的第二PMOS晶体管和第二NMOS晶体管的漏极相连，且接入到下一个反相器的第二PMOS晶体管和第二NMOS晶体管的栅极；第二PMOS晶体管的源极均接电源VDD，第二NMOS晶体管的源极均接地GND。当然，这里的第二PMOS晶体管的源极也不一定是接电源 VDD，第二NMOS晶体管的源极也不一定均接地GND，可以叠加其他电路。

当然，反相器的数量不限于设置上述介绍的三个，可根据实际所需的脉冲宽度而进行相应调整，如需加宽脉冲宽度，则增加反相器的设置数量，相反，如减小脉冲宽度，则相应减少反相器的设置数量。另外，单个延时逻辑门也不仅局限于上述反相器，与非门、或非门也是可用来替代反相器的方案。且需要说明的是，这里每个延时逻辑门(如反相器)的输入信号和其输出信号与输入时钟信号CLK是同频率翻转的。

结合图3至图5所示，延时调整单元具体包括PMOS延时调整单元3，或者NMOS延时调整单元4，或者同时包括PMOS延时调整单元3和NMOS 延时调整单元4，即这三种替换方案均适用于本实用新型的延时调整单元。

其中，结合图6和图7所示，PMOS延时调整单元串联于反相器的第二PMOS晶体管的源极和电源之间。其包括至少两个相并联的第一PMOS 晶体管(SP1、SP2……SPi，其中i为大于等于2的自然数)，具体地，每个第一PMOS晶体管的栅极接同一个输入控制信号或者每个第一PMOS晶体管单独接一输入控制信号，输入控制信号用于控制第一PMOS晶体管的通断，其可通过数字编码实现。第一PMOS晶体管的源极均接电源，漏极与单元本体内的第二PMOS晶体管的源极均相连。

PMOS延时调整单元通过控制第一PMOS晶体管的导通数量或者第一 PMOS晶体管的沟道宽度，来控制单元本体的延时，从而改变最终输出的脉冲时钟信号的脉冲宽度：具体地，输入控制信号低电平时，第一PMOS 晶体管导通，相反，高电平时第一PMOS晶体管截止。第一PMOS晶体管在截止状态下，内阻很大，相当于增加了延时单元的电流通路上的内阻，所以截止的第一PMOS晶体管的数量越多，相应的延时时间也就会增加。所以通过控制第一PMOS晶体管的导通数量，可以控制输出的脉冲时钟信号的脉冲宽度，实现其宽度可调整。需要说明的是，PMOS延时调整单元中的第一PMOS晶体管至少有一个是导通的，其余可以单独通过数字编码的输入控制信号控制其通断。

与PMOS延时调整单元同理，结合图6和图8所示，NMOS延时调整单元串联于反相器的第二NMOS晶体管的源极和地之间。其包括至少两个相并联的第一NMOS晶体管(SN1、SN2……SNi，其中i为大于等于2的自然数)，具体地，每个第一NMOS晶体管的栅极接同一个输入控制信号或者每个第一PMOS晶体管单独接一输入控制信号，输入控制信号用于控制第一PMOS晶体管的通断，其可通过数字编码实现。第一NMOS晶体管的源极均接地，漏极与单元本体内的第二NMOS晶体管的源极均相连。

NMOS延时调整单元通过控制第一NMOS晶体管的导通数量或者第一 NMOS晶体管的沟道宽度，来控制单元本体的延时，从而改变最终输出的脉冲时钟信号的脉冲宽度：具体地，输入控制信号高电平时，第一NMOS 晶体管导通，相反，低电平时第一NMOS晶体管截止。第一NMOS晶体管在截止状态下，内阻很大，所以截止的第一NMOS晶体管的数量越多，相应的延时时间也就会增加。所以通过控制第一NMOS晶体管的导通数量，可以控制输出的脉冲时钟信号的脉冲宽度，实现其宽度可调整。需要说明的是，NMOS延时调整单元中的第一NMOS晶体管至少有一个是导通的，其余可以单独通过数字编码的输入控制信号控制其通断。

作为可替换的，上述延时单元可以设置为相串联的多组，如图9所示，每组中的单元本体内的反相器及PMOS延时调整单元和/或NMOS延时调整单元的数量可以设置相同或不同，如设置两组相串联的延时单元，其中一组延时单元的包括一反相器及与反相器相连的PMOS延时调整单元和/ 或NMOS延时调整单元，另一组延时单元的包括上述的三个反相器及与反相器相连的PMOS延时调整单元和/或NMOS延时调整单元，两组延时单元内的第一PMOS晶体管和/或第一NMOS晶体管的数量也可不同。

如图3～图5和图9所示，本实用新型所揭示的一种脉宽可调的脉冲时钟产生电路，还可包括与延时单元相连的逻辑门电路，逻辑门电路可以有多种替换结构，如本实施例中，包括一与门，与门的两个输入端分别接入输入时钟信号和延时单元输出的输出时钟信号，两个信号经与门逻辑运算后输出脉冲时钟信号。也可以是与非门或者与其他逻辑门电路的组合结构。

综上，本实用新型通过在延时单元中增加延时调整单元，通过数字控制延时单元的延时时间，实现最终输出的脉冲时钟信号的脉宽可调，实现的整个脉冲时钟产生电路功耗低，且电路面积小，实用性较佳。

本实用新型的技术内容及技术特征已揭示如上，然而熟悉本领域的技术人员仍可能基于本实用新型的教示及揭示而作种种不背离本实用新型精神的替换及修饰，因此，本实用新型保护范围应不限于实施例所揭示的内容，而应包括各种不背离本实用新型的替换及修饰，并为本专利申请权利要求所涵盖。

Claims (11)

1.一种脉宽可调的脉冲时钟产生电路，其包括接入输入时钟信号的至少一组延时单元，所述输入时钟信号经延时单元延时后产生脉冲时钟信号，其特征在于，所述延时单元包括单元本体和与单元本体相串连的延时调整单元，所述单元本体包括至少一个相串联的延时逻辑门，所述延时调整单元包括PMOS延时调整单元和/或NMOS延时调整单元，所述PMOS延时调整单元包括至少两个相并联的第一PMOS晶体管，所述NMOS延时调整单元包括至少两个相并联的第一NMOS晶体管。

2.根据权利要求1所述的脉宽可调的脉冲时钟产生电路，其特征在于，每个所述延时逻辑门至少为反相器、与非门或或非门，所述反相器包括相串联的第二PMOS晶体管和第二NMOS晶体管。

3.根据权利要求2所述的脉宽可调的脉冲时钟产生电路，其特征在于，所述第二PMOS晶体管和第二NMOS晶体管的栅极均接所述输入时钟信号，且两者漏极相连，且每个延时逻辑门的输入信号和其输出信号与所述输入时钟信号同频率翻转。

4.根据权利要求3所述的脉宽可调的脉冲时钟产生电路，其特征在于，所述PMOS延时调整单元与第二PMOS晶体管相串联。

5.根据权利要求4所述的脉宽可调的脉冲时钟产生电路，其特征在于，所述PMOS延时调整单元接于电源和第二PMOS晶体管的源极之间。

6.根据权利要求5所述的脉宽可调的脉冲时钟产生电路，其特征在于，所述第一PMOS晶体管的栅极接同一个输入控制信号或者每个第一PMOS晶体管单独接一输入控制信号，漏极与第二PMOS晶体管的源极均相连。

7.根据权利要求3所述的脉宽可调的脉冲时钟产生电路，其特征在于，所述NMOS延时调整单元与第二NMOS晶体管相串联。

8.根据权利要求7所述的脉宽可调的脉冲时钟产生电路，其特征在于，所述NMOS延时调整单元接于第二NMOS晶体管的源极和地之间。

9.根据权利要求8所述的脉宽可调的脉冲时钟产生电路，其特征在于，所述第一NMOS晶体管的栅极接同一个输入控制信号或者每个第一NMOS晶体管单独接一输入控制信号，漏极与第二NMOS晶体管的源极均相连。

10.根据权利要求1所述的脉宽可调的脉冲时钟产生电路，其特征在于，所述PMOS延时调整单元的第一PMOS晶体管至少一个是导通的，所述NMOS延时调整单元的第一NMOS晶体管也是至少一个是导通的。

11.根据权利要求1所述的脉宽可调的脉冲时钟产生电路，其特征在于，还包括与延时单元相连的逻辑门电路。