CN111279614B - 用于发射器的正交时钟校正电路 - Google Patents

用于发射器的正交时钟校正电路 Download PDF

Info

Publication number
CN111279614B
CN111279614B CN201880068090.4A CN201880068090A CN111279614B CN 111279614 B CN111279614 B CN 111279614B CN 201880068090 A CN201880068090 A CN 201880068090A CN 111279614 B CN111279614 B CN 111279614B
Authority
CN
China
Prior art keywords
phase
clock
pair
clock signal
quadrature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880068090.4A
Other languages
English (en)
Other versions
CN111279614A (zh
Inventor
赵海兵
谭吉涵
蒋平川
Y·弗兰斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xilinx Inc
Original Assignee
Xilinx Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xilinx Inc filed Critical Xilinx Inc
Publication of CN111279614A publication Critical patent/CN111279614A/zh
Application granted granted Critical
Publication of CN111279614B publication Critical patent/CN111279614B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

一种正交时钟校正(QCC)电路，包括：第一对时钟校正电路(304i，3042)，其分别输出四相时钟信号(122)的同相时钟信号和反相时钟信号(cki，cki_b)；第二对时钟校正电路(3043，3044)其分别输出四相时钟信号(122)的正交相时钟信号和反正交相时钟信号(ckq、ckq_b)；检测电路(308)，被配置为检测在四相时钟信号(122)中的占空比误差和同相/正交相(IQ)相失配；以及校准电路(310)，其被配置为将第一对控制信号(312h、312b)提供给第一对时钟校正电路(304i、3042)的每个时钟校正电路，并将第二对控制信号(312Qi、312Q2)提供给第二对时钟校正电路(3043、3044)的每个时钟校正电路，以基于检测器电路(308)的输出校正占空比误差和IQ相失配。

Description

用于发射器的正交时钟校正电路
技术领域
本公开的示例总体上涉及电子电路，并且尤其是涉及用于发射器的正交时钟校正电路。
背景技术
在发射器中使用正交时钟校正电路以补偿输入时钟信号的占空比误差和相失配。为了克服工艺、电压和温度(PVT)的变化，通过正交时钟校正电路实现的校正方案可以是前景校正或背景校正。前景校正在被开启后提供一轮校正，而背景校正则保持跟踪温度和电源变化。在不具有正交时钟校正电路的情况下，在同相时钟和正交相时钟之间的任何定时误差将导致在发射器的后续阶段中大得多的抖动。
一种正交时钟校正电路将校正过程分为两个独立的阶段。一个阶段最小化同相/正交相(IQ)失配。另一阶段校正IQ相校正时钟的占空比。两阶段结构导致更大的功耗。IQ相校正阶段通常在输出处采用可变电容器以调整时间延迟。占空比校正阶段通常采用电阻器阵列以调整输出上升时间和下降时间以便校正占空比误差。作为结果，由于这些技术的内部载荷，导致功耗增加。
期望提供最小化功耗的正交时钟校正电路。
发明内容
描述了在发射器中用于正交时钟校正的技术。在一个示例中，发射器包括：多路复用电路，其被配置为基于四相时钟信号将输入信号串行化以生成输出信号；第一对时钟校正电路，其分别输出四相时钟信号的同相时钟信号和反相时钟信号；第二对时钟校正电路，其分别输出四相时钟信号的正交相和反正交相时钟信号；检测器电路，其被配置为检测在四相时钟信号中的占空比误差和同相/正交相(IQ)相失配；以及校准电路，其被配置为将第一对控制信号提供给第一对时钟校正电路的每个时钟校正电路，并将第二对控制信号提供给第二对时钟校正电路的每个时钟校正电路，以基于检测器电路的输出校正占空比误差和IQ相失配两者。
在另一示例中，在发射器中的时钟校正的方法包括：从第一对时钟校正电路分别输出四相时钟信号的同相时钟信号和反相时钟信号；从第二对时钟校正电路分别输出四相时钟信号的正交相和反正交相时钟信号；检测在四相时钟信号中的占空比误差和同相/正交相(IQ)相失配；将第一对控制信号提供给第一对时钟校正电路的每个时钟校正电路，将第二对控制信号提供给第二对时钟校正电路的每个时钟校正电路，以基于检测器电路输出校正占空比误差和IQ相失配两者。
在另一示例中，正交时钟校正(QCC)电路包括：第一对时钟校正电路，其分别输出四相时钟信号的同相时钟信号和反相时钟信号；第二对时钟校正电路，其分别输出四相时钟信号的正交相时钟信号和反正交相时钟信号；检测器电路，其被配置为检测在四相时钟信号中的占空比误差和同相/正交相(IQ)相失配；以及校准电路，其被配置为将第一对控制信号提供给第一对时钟校正电路的每个时钟校正电路，以及将第二对控制信号提供给到第二对时钟校正电路的每个时钟校正电路，以基于检测器电路的输出校正占空比误差和IQ相失配。
这些和其他方面可以参照以下具体描述来被理解。
附图说明
因此，可以通过参考示例实现方式(其中一些在附图中图示)来详细理解上文所述的特征的方式，获得上文简要概述的更具体的描述。然而，要注意的是，附图仅示出通常的示例实现方式，因此不应被视为限制实现方式的范围。
图1是描绘串行通信系统的示例的框图。
图2是描绘根据示例的发射器的一部分的框图。
图3是描绘根据示例的正交时钟校正(QCC)电路的框图。
图4是描绘根据示例的时钟校正电路的示意图。
图5是描绘根据示例的在发射器中的时钟校正的方法的流程图。
图6是描绘根据示例的检测占空比误差和同相/正交相(IQ)相误差的方法的流程图。
图7是描绘控制时钟校正电路以校正占空比误差和IQ相失配二者的方法的流程图。
图8是描绘根据示例的可编程集成电路(IC)，在其中可以使用本文所述的QCC电路。
图9是描绘根据示例的可编程IC的片上系统(SoC)实现方式的框图，在其中可以使用本文所述的QCC电路。
图10图示了可编程IC的现场可编程门阵列(FPGA)实现方式，在其中可以使用本文所述的QCC电路。
为了促进理解，相同的附图标记已经(在可以的地方)被用于表示对多个附图通用的相同元件。所考虑的是，一个附图的元件可以有益地并入其他示例中。
具体实施方式
下文参考附图描述了各种特征。应注意的是，附图可以是或不是按比例绘制的，并且相似的结构或功能的元件由贯穿多个附图的相同的附图标记来表示。应注意的是，附图仅旨在促进特征的描述。附图不旨在作为所要求保护的本发明的穷举描述，也不旨在限制所要求保护的本发明的范围。另外，图示的示例不需要具有所有示出的方面或优点。结合特定示例描述的方面或优点不必须限于该示例，并且即使不如此图示或明确地描述也可以被实践在任何其他示例中。
描述了用于在发射器中的正交时钟校正的技术。在示例中，正交时钟校正(QCC)电路包括第一对时钟校正电路、第二对时钟校正电路、检测器电路和校准电路。第一对时钟校正电路分别输出四相时钟信号的同相时钟信号和反相时钟信号。第二对时钟校正电路分别输出四相时钟信号的正交相信号和反正交相信号。检测器电路被配置为检测在四相时钟信号中的占空比误差和同相/正交相(IQ)相失配。校正电路被配置为向第一对时钟校正电路的每个时钟校正电路提供第一对控制信号，向第二对时钟校正电路的每个时钟校正电路提供第二对控制信号，以基于检测器电路的输出校正占空比误差和IQ相失配。在QCC电路中，IQ相校正和DCD校正的两个阶段被合并为时钟校正的单个阶段。由于阶段总数减半，所以功耗被降低。下文相对于附图描述了这些和其他方面。
图1是描绘串行通信系统100的示例的框图。串行通信系统100包括通过传输介质160耦合到接收器126的发射器112。发射器112可以是串行器-解串行器(SerDes)116的一部分。接收器126可以是SerDes 125的一部分。传输介质160包括在发射器112和接收器126之间的电气路径，并且可以包括印刷电路板(PCB)迹线、过孔、电缆、连接器、解耦合电容器等。SerDes 116的接收器和SerDes 125的发射器为了清晰起见而被省略。在一些示例中，SerDes116可以被设置在集成电路(IC)110中，并且SerDes 125可以被设置在IC 120中。
发射器112使用数字基带调制技术将串行数据驱动到传输介质160上。总体上，串行数据被分为符号。发射器112将每个符号转换为映射到符号的模拟电压。发射器112将从每个符号生成的模拟电压耦合到传输介质160。在一些示例中，发射器112使用二进制不归零(NRZ)调制方案。在二进制NRZ中，符号是串行数据的一位，并且使用两个模拟电压来表示每个位。在其他示例中，发射器使用多电平数字基带调制技术(诸如脉冲幅度调制(PAM))，其中符号包括串行数据的多个位，并且使用两个以上的模拟电压来表示每个位。
发射器112包括时钟生成器电路(“时钟生成器150”)、输入串行器114、正交时钟校正(QCC)电路300、多路复用器电路(“MUX电路115”)和输出驱动电路118。在示例中，输入串行器114接收M位数字输入信号并输出一个或多个四位数字输出信号，其中M是大于四的整数(例如128位)。在一些示例中，输入串行器114可以执行预强调均衡(例如，使用有限脉冲响应(FIR)滤波器等)。在此类情况下，输入串行器114的输出可以包括前标输出、主标输出和后标输出(在示例中每个输出具有四位宽度)。
时钟生成器150生成同相差分时钟信号120I和正交相差分时钟信号120Q。在正交相差分时钟信号120Q中的变换相对于在同相差分时钟信号120I中的变换为90°异相。QCC电路300将同相差分时钟信号120I和正交相差分时钟信号120Q转换为四相时钟信号122。四相时钟信号122包括同相时钟信号(cki)、反相时钟信号(cki_b)、正交相时钟信号(ckq)和反正交相时钟信号(ckq_b)。时钟信号cki和ck_b彼此180°异相。同样地，时钟信号ckq和ckq_b彼此180°异相。时钟信号cki和ckq彼此90°异相。同样地，时钟信号cki_b和ckq_b彼此90°异相。QCC电路300将四相时钟信号122提供给输入串行器114和MUX电路115。如下所述，QCC电路300执行四相时钟信号122的同相/正交相(IQ)相误差校正和占空比校正。
MUX电路115包括用于输入串行器114的每个4位输出的多路复用器。在MUX电路115中的每个多路复用器接收输入串行器114的(一个或多个)4位输出中的相应一个4位输出。例如，在MUX电路115中的多路复用器将其四位输入多路复用到差分输出信号中。因此，MUX电路115生成高速输出信号。
输出驱动器电路118包括用于在MUX电路115中的每个多路复用器的输出驱动器。输出驱动器电路118中的每个输出驱动器接收MUX电路115的差分输出信号中的相应一个差分输出信号。输出驱动器电路118的(一个或多个)输出驱动器共同驱动在传输介质160上的差分信号。接收器126包括用于发射的信号的接收、均衡、解串行等的常规部件。
虽然通过示例的方式示出了发射器112的特定结构，但是要理解的是QCC电路300可以被使用在具有与在图1中示出的不同结构的发射器中。
图2是描绘根据示例的发射器112的部分200的框图。发射器112的部分200包括MUX115X，其是在MUX电路115中的(一个或多个)多路复用器的一个多路复用器。发射器112的部分200还包括QCC电路300。QCC电路300接收同相差分时钟信号120I和正交相差分时钟信号120Q。同相差分时钟信号120I包括正分量信号(cki_p)和负分量信号(cki_n)。正交相差分时钟信号120Q包括正分量信号(ckq_p)和负分量信号(ckq_n)。QCC电路300包括电流模式逻辑(CML)到互补金属氧化物半导体(CMOS)转换器202，其将同相差分时钟信号120I和正交相差分时钟信号120Q转换为具有四个单端时钟信号(即cki、cki_b、ckq和ckq_b)的四相时钟信号122中。四相时钟信号122包括具有时钟信号cki和cki_b的同相时钟对122I和具有时钟信号ckq和ckq_b的正交相时钟对122Q。QCC电路300包括缓冲同相时钟对122I的同相时钟缓冲器302I和缓冲同相时钟对122Q的正交相时钟缓冲器320Q。QCC电路300可以包括在同相时钟缓冲器302I之前的交叉耦合在cki和cki_b之间的零个或更多个反相器对206，以及在同相时钟缓冲器302I之后的交叉耦合在cki和cki_b之间的零个或更多个反相器对210。同样地，QCC电路300可以包括在正交相时钟缓冲器302Q之前的交叉耦合在ckq和ckq_b之间的零个或更多个反相器对208，以及在正交相时钟缓冲器302Q之后的交叉耦合在ckq和ckq_b之间的零个或更多个反相器对212。QCC电路300将四相时钟信号122提供给MUX 115X。
除了四相时钟信号122，MUX 115X接收表示为D0、……、D3的4位输入。输入信号D0、……、D3是四速率(quad-rate)信号(例如，在转变之间的四个单位间隔(UI)时段)。MUX115X使用四相时钟信号122将输入信号D0、……、D3串行化为差分输出信号204(表示为Vout)。差分输出信号204是满速率(full-rate)信号(例如，在转变之间的一个UI时段)。输入信号D0、……、D3是单端CMOS信号。
图3是描绘根据示例的QCC电路300的框图。QCC电路300包括同相时钟缓冲器302I、正交相时钟缓冲器302Q、检测器电路308和校准电路310。检测器电路308接收四相时钟信号122(时钟信号cki、cki_b、ckq和ckq_b)。检测器电路308还接收由校准电路310生成的N位控制信号330(其中N是正整数)。如下所述的，检测器电路308生成控制信号332。检测器电路308将控制信号332提供给校准电路310。
校准电路310将第一对控制信号312I1和312I2(统称为控制信号312I)提供给同相时钟缓冲器302I。每个控制信号312I1和312I2是M位信号(其中M是正整数，诸如8)。校准电路310将第二对控制信号312Q1和312Q2(统称为控制信号312Q)提供给正交相时钟缓冲器302Q。每个控制信号312Q1和312Q2是M位信号。控制信号312I1被称为cki_riseadj，并且控制信号312I2被称为cki_falladj。控制信号312Q1被称为ckq_riseadj，并且控制信号312Q2被称为ckq_falladj。从检测器电路308接收的控制信号332被称为vin。提供给检测器电路308的控制信号330被称为ctrl。
同相时钟缓冲器302I包括时钟校正电路3041和3042。时钟信号cki被耦合到包括零个或更多个反相器314、时钟校正电路3041和零个或更多个反相器318的路径。时钟信号cki_b被耦合到包括零个或更多个反相器3161、时钟校正电路3042和零个或更多个反相器320的路径。控制信号312I被耦合到时钟校正电路3041和3042二者。
正交相时钟缓冲器302Q包括时钟校正电路3043和3044。时钟信号ckq被耦合到包括零个或更多个反相器322、时钟校正电路3043和零个或更多个反相器326的路径。时钟信号ckq_b被耦合到包括零个或更多个反相器324、时钟校正电路3044和零个或更多个反相器328的路径。控制信号312Q被耦合到时钟校正电路3043和3044二者。
同相时钟缓冲器302I可以包括交叉耦合在cki和cki_b信号路径之间的零个或更多个反相器对(未示出)。同样地，正交相时钟缓冲器302Q可以包括交叉耦合在ckq和ckq_b信号路径之间的零个或更多个反相器对(未示出)。
图4是描绘根据示例的时钟校正电路304的示意图。如在图3中示出的每个时钟校正电路3041、……、3044包括在图4中示出的时钟校正电路304的实例。时钟校正电路304包括反相器408和控制电路416。反相器408被耦合在节点N1和节点N2之间。在所示出的示例中，时钟校正电路304包括耦合在时钟输入和节点N1之间的反相器406和耦合在节点N2和时钟输出之间的反相器410。时钟输入接收同相或正交相差分时钟信号120I、120Q中的一个差分时钟信号的分量。时钟输出提供四相时钟信号122中的一个时钟信号。在其他示例中，省略反相器406和反相器410的一个或两者。亦即，时钟输入可以被直接耦合到节点N1和/或时钟输出可以被直接耦合到节点N2。控制电路416与反相器408并联(例如，耦合在节点N1和N2之间)。
控制电路416包括耦合在源极节点Vdd和接地节点Gnd之间的p沟道晶体管MP1和MP2以及n沟道晶体管MN1和MN2。每个p沟道晶体管MP1和MP2是p沟道场效应晶体管(FET)(诸如p型金属氧化物半导体FET(MOSFET)(也称为PMOS晶体管))。每个n沟道晶体管MN1和MN2是n沟道FET(诸如n型MOSFET(也称为NMOS晶体管))。p沟道晶体管MP1的源极被耦合到源极节点Vdd。p沟道晶体管MP1的漏极耦合到p沟道晶体管MP2的源极。p沟道晶体管MP2的漏极耦合到n沟道晶体管MN2的漏极。n沟道晶体管MN2的源极耦合到n沟道晶体管MN1的漏极。n沟道晶体管MN1的源极耦合到接地节点Gnd。p沟道晶体管MP2和n沟道晶体管MN2的栅极耦合到节点N1。p沟道晶体管MP2和n沟道晶体管MN2的漏极耦合到节点N2。控制电路416还包括数模转换器(DAC)402和DAC 404。DAC 402的模拟输出耦合到晶体管MP1的栅极。DAC 404的模拟输出耦合到n沟道晶体管MN1的栅极。DAC 402的数字输入接收M位控制信号ck*_riseadj(例如，cki_riseadj或ckq_riseadj)。DAC 404的数字输入接收位控制信号ck*_falladj(例如，cki_falladj或ckq_falladj)。
图5是描绘根据示例的在发射器中的时钟校正的方法500的流程图。参考图3至图5，从时钟缓冲器302I和302Q输出四相时钟信号122(步骤502)。同相时钟对122I由时钟校正电路的同相对3041和3042缓冲(步骤504)。正交相时钟对122Q由时钟校正电路的正交相对3043和3044缓冲(步骤506)。检测器电路308检测在四相时钟信号中的占空比误差和IQ相误差(步骤508)。
图6是描绘用于由检测器电路308执行的检测占空比误差和IQ相误差的步骤508的示例的流程图。校准电路310和检测器电路308协作以实现检测/校正过程，该检测/校正过程包括：(1)校正在cki和cki_b之间的180°相移；(2)校正在ckq和ckq_b之间的180°相移；以及(3)校正在同相时钟对122I和正交相时钟对122Q之间的90°相移。在同相时钟对122I和正交相时钟对122Q中的理想180°相移中的任何偏差都将同时导致占空比失真(DCD)。检测器电路308可以通过比较在cki和cki_b之间的共模电平中的差异来检测在同相时钟对122I中的DCD，检测器电路308可以使用相同的过程检测在正交相时钟对122Q中的DCD。检测器电路308可以使用对称异或(XOR)门检测在同相时钟对122I和正交相时钟对122Q之间的IQ相误差。
校准电路310将控制信号(ctrl)提供给检测器电路308，以使得检测器电路308执行三个检测步骤中的时间-多路复用序列。在步骤602处，检测器电路308测量在同相时钟对122I上的DCD以确定同相占空比误差。在步骤604处，检测器电路308测量在正交相时钟对122Q上的DCD以确定正交相占空比误差。在步骤606处，检测器电路308测量在同相时钟对122I和正交相时钟对122Q之间的相差以确定IQ相误差。在每个步骤602、……、606期间，检测器电路308输出一个或多个比较结果。(一个或多个)比较结果分别指示在三个检测阶段的每个阶段期间的同相占空比误差、正交占空比误差和IQ相误差。
回到图3至图5，校准电路310将控制信号提供给时钟校正电路3041、……、3044，以校正占空比误差和IQ相失配(步骤510)二者。校准电路310将控制信号的同相对312I1和312I2提供给在时钟校正电路的同相对的3041和3042中每个同相时钟校正电路的第一DAC和第二DAC 402和404(步骤512)。校准电路310将控制信号的正交相对312Q1和312Q2提供给在时钟校正电路的正交相对3043和3044中的每个正交相时钟校正电路的第一DAC和第二DAC402和404(步骤514)。
图7是描绘用于控制时钟校正电路3041、……、3044以校正占空比误差和IQ相失配二者的步骤510的示例的流程图。在步骤702处，校准电路310响应于由检测器电路308输出的指示同相占空比误差的(一个或多个)比较结果，来确定用于同相时钟对122I的占空比校正。
具体地，在步骤704处，校准电路310处理(一个或多个)比较结果以确定占空比校正的方向。在步骤706处，校准电路310响应于所确定的占空比校正的方向来生成DAC代码，以调整时钟信号cki和cki_b的上升沿或时钟信号cki和cki_b的下降沿。为了调整上升沿，校准电路310控制cki_riseadj信号以增加或减少低于DAC 402的代码输入，这增加或减少了施加到p沟道晶体管MP1的栅极的模拟电压。这导致p沟道晶体管MP1提供更少或更多的电流，从而增加或减少在节点N2处电压的上升时间。为了调整下降沿，校准电路310控制cki_falladj信号来增加或减少对DAC 404的代码输入，着增加或减少了施加到n沟道晶体管MN1的栅极的模拟电压。这导致n沟道晶体管MN1接收(sink)更多或更少的电流，从而减少或增加在节点N2处的电压下降时间。要注意的是，在步骤702期间，校准电路310仅控制在每个时钟校正电路3041和3042中的DAC 402和404中的一个DAC，以调整时钟信号cki和cki_b的上升时间或下降时间中的一个时间。
在步骤708处，校准电路310响应于由检测器电路308输出的指示正交相占空比误差的(一个或多个)比较结果来确定用于正交相时钟对122Q的占空比校正。
具体地，在步骤710处，校准电路310处理(一个或多个)比较结果以确定占空比校正的方向。在步骤712处，校准电路310响应于所确定的占空比校正的方向来生成DAC代码，以调整时钟信号ckq和ckq_b的上升沿或时钟信号ckq和ckq_b的下降沿。为了调整上升沿，校准电路310控制ckq_riseadj信号以增加或减少对DAC 402的代码输入，这增加或减少了施加到p沟道晶体管MP1的栅极的模拟电压。这导致p沟道晶体管MP1提供更少或更多的电流，从而增加或减少在节点N2处电压的上升时间。为了调整下降沿，校准电路310控制ckq_falladj信号以增加或减少对DAC 404的代码输入，这增加或减少了施加到n沟道晶体管MN1的栅极的模拟电压。这导致n沟道晶体管MN1接收更多或更少的电流，从而减少或增加在节点N2处的电压下降时间。要注意的是，在步骤708期间，校准电路310仅控制在每个时钟校正电路3043和3044中的DAC 402和404中的一个DAC，以调整时钟信号ckq和ckq_b的上升时间或下降时间中的一个时间。
在步骤714处，校准电路310响应于IQ相误差来确定同相时钟对122I或正交相时钟对122Q的相校正。具体地，在步骤716处，校准电路310确定相校正的方向。在步骤718处，校准电路310生成DAC代码，以根据所选择的用于调整的时钟对来调整时钟信号cki和cki_b的上升沿和下降沿二者或时钟信号ckq_和ckq_b的上升沿和下降沿二者。要注意的是，在步骤714期间，校准电路控制在每个时钟校正电路3041和3042(或每个时钟校正电路3043和3044)中的DAC402和404二者，以调整时钟信号cki和cki_b(或时钟信号ckq和ckq_b)的上升时间和下降时间二者。
图8是描绘根据其中可以使用本文描述的QCC电路300的示例的可编程IC 1的框图。可编程IC 1包括可编程逻辑3、配置逻辑25和配置存储器26。可编程IC 1可以耦合到外部电路(诸如非易失性存储器27、DRAM 28和其他电路29)。可编程逻辑3包括逻辑单元30、支持电路31和可编程互连件32。逻辑单元30包括可以被配置为实现多个输入的通用逻辑功能的电路。支持电路31包括专用电路(诸如收发器、输入/输出块、数字信号处理器、存储器等)。逻辑单元和支持电路31可以使用可编程互连件32互连。用于编程逻辑单元30、用于设置支持电路31的参数和用于编程可编程互连件32的信息由配置逻辑25存储在配置存储器26中。配置逻辑25可以从非易失性存储器27或任何其它源(例如DRAM 28或其它电路29)获得配置数据。在一些示例中，可编程IC 1包括处理系统2。处理系统2可以包括(一个或多个)微处理器、存储器、支持电路、IO电路等。
图9是描绘根据示例的可编程IC 1的片上系统(SoC)实现方式的框图。在该示例中，可编程IC 1包括处理系统2和可编程逻辑3。处理系统2包括各种处理单元，诸如，实时处理单元(RPU)4、应用处理单元(APU)5、图形处理单元(GPU)6、配置和安全单元(CSU)12、平台管理单元(PMU)122等。处理系统2还包括各种支持电路，诸如，片上存储器(OCM)14、收发器7、外围器件8、互连件16、DMA电路9、存储器控制器10、外围器件15和多路复用IO(MIO)电路13。处理单元和支持电路通过互连件16互连。PL 3还耦合到互连件16。收发器7耦合到外部引脚24。PL 3耦合到外部引脚23。存储器控制器10耦合到外部引脚22。MIO 13耦合到外部引脚20。PS 2一般耦合到外部引脚21。APU 5可以包括CPU 17、存储器18和支持电路19。
参考PS 2，处理单元的每个处理单元包括一个或多个中央处理单元(CPU)和相关联的电路，诸如，存储器、中断控制器、直接存储器访问(DMA)控制器、存储器管理单元(MMU)、浮点单元(FPU)等。互连件16包括被配置为互连处理单元以及将PS 2中的其它部件互连到处理单元的各种开关、总线、通信链路等。
OCM 14包括一个或多个RAM模块，一个或多个RAM模块可以被分布在整个PS 2中。例如，OCM 14可以包括电池备份RAM(BBRAM)、紧密耦合存储器(TCM)等。存储器控制器10可以包括用于访问外部DRAM的DRAM接口。外围器件8、15可以包括一个或多个将接口提供到PS2的部件。例如，外围器件15可以包括图形处理单元(GPU)、显示接口(例如，显示端口、高清多媒体接口(HDMI)端口等)、通用串行总线(USB)端口、以太网端口、通用异步收发器(UART)端口、串行外围接口(SPI)端口、通用IO(GPIO)端口，串行高级技术连接(SATA)端口、PCIe端口等。外围器件15可以耦合到MIO 13。外围器件8可以耦合到收发器7。收发器7可以包括串行器/解串行器(SERDES)电路、MGT等。收发器7可以包括QCC电路300的(一个或多个)实例。
图10图示了可编程IC 1的现场可编程门阵列(FPGA)实现方式，其包括大量不同的可编程片，可编程片包括收发器37、可配置逻辑块(CLB)33、随机存取存储器块(BRAM)34、输入/输出块(IOB)36，配置和时钟逻辑(配置/时钟)42、数字信号处理块(DSP)35、专用输入/输出块(I/O)41(例如，配置端口和时钟端口)以及其他可编程逻辑39(诸如，数字时钟管理器、模数转换器、系统监测逻辑等)。FPGA还可以包括PCIe接口40、模数转换器(ADC)38等。FPGA可以包括QCC电路300的(一个或多个)实例，以供收发器37或其它电路使用。
在一些FPGA中，如在图10顶部处包括的示例所示出的，每个可编程片可以包括至少一个可编程互连元件(INT)43，该可编程互连元件与在相同片内的可编程逻辑元件的输入和输出端子48连接。每个可编程互连元件43还可以包括到相同片或(一个或多个)其他片中的(一个或多个)相邻可编程互连元件的互连段49的连接。每个可编程互连元件43还可以包括到在逻辑块(未示出)之间的通用路由资源的互连段50的连接。通用路由资源可以包括在逻辑块(未示出)之间的路由通道，逻辑块包括互连段(例如，互连段50)的轨道和用于连接互连段的开关块(未示出)。通用路由资源的互连段(例如，互连段50)可以跨越一个或多个逻辑块。可编程互连元件43与通用路由资源一起实现了所图示FPGA的可编程互连结构(“可编程互连件”)。
在示例实现方式中，CLB 33可以包括可以被编程以实现用户逻辑的可配置逻辑元件(“CLE”)44加上单个可编程互连元件(“INT”)43。除了一个或多个可编程互连元件，BRAM34还可以包括BRAM逻辑元件(“BRL”)45。通常，在片中包括的互连元件的数目取决于片的高度。在图绘的示例中，BRAM片具有与五个CLB相同的高度，但其他数目(例如，四)也可以被使用。除了适当数目的可编程互连元件，DSP片35还可以包括DSP逻辑元件(“DSPL”)46。例如，除了可编程互连元件43的一个实例，IOB 36可以包括输入/输出逻辑元件(“IOL”)47的两个实例。如本领域技术人员将清楚的，例如，连接到I/O逻辑元件47的实际I/O焊盘通常不限于输入/输出逻辑元件47的区域。
在图绘的示例中，在裸片(在图10中示出)的中心附近的水平区域被用于配置、时钟和其他控制逻辑。从该水平区域或柱体延伸的竖直柱体51被用于跨FPGA的宽度分布时钟和配置信号。
一些FPGA利用在图10中图示的包括附加逻辑块的架构，该附加逻辑块破坏组成FPGA的一大部分的规则柱体结构。附加逻辑块可以是可编程块和/或专用逻辑。
注意，图10仅旨在图示示例性FPGA架构。例如，在行中的逻辑块的数目、行的相对宽度、行的数目和顺序、在行中包括的逻辑块的类型、逻辑块的相对尺寸以及在图10顶部处包括的互连/逻辑实现方式纯粹是示例性的。例如，在实际的FPGA中，通常在CLB出现的地方包括CLB的多于一个的相邻行，以促进用户逻辑的有效实现，但是相邻CLB行的数目随FPGA的总体尺寸而变化。
下文提供了非限制性示例的清单。
在一个示例中，提供了一种发射器。此类发射器可以包括：多路复用电路，其被配置为基于四相时钟信号将输入信号串行化以生成输出信号；第一对时钟校正电路，其分别输出四相时钟信号的同相时钟信号和反相时钟信号；第二对时钟校正电路，其分别输出四相时钟信号的正交相和反正交相时钟信号；检测器电路，其被配置为检测在四相时钟信号中的占空比误差和同相/正交相(IQ)相失配；以及，校准电路，其被配置为将第一对控制信号提供给第一对时钟校正电路的每个时钟校正电路，并将第二对控制信号提供给第二对时钟校正电路的每个时钟校正电路，以基于检测器电路的输出校正占空比误差和IQ相失配。
在此类发射器中，第一对时钟校正电路和第二对时钟校正电路的每个时钟校正电路包括：反相器；控制电路，其与第二反相器并联耦合。在一些此类发射器中，控制电路可以包括：耦合在电源节点和接地节点之间的第一p沟道晶体管和第二p沟道晶体管以及第一n沟道晶体管和第二n沟道晶体管，其中第二p沟道晶体管的栅极和第二n沟道晶体管的栅极耦合到第一反相器的输入，第二p沟道晶体管的漏极和第二n沟道晶体管的漏极耦合到第一反相器的输出；耦合到第一p沟道晶体管的栅极的第一数模转换器(DAC)；以及耦合到第一n沟道晶体管的栅极的第二DAC。
在一些此类发射器中，校准电路可以被耦合到在第一对时钟校正电路和第二对时钟校正电路的每个时钟校正电路中的控制电路中的第一DAC和第二DAC。
在一些此类发射器中，校准电路将第一对控制信号分别提供给在第一对时钟校正电路的每个时钟校正电路中的第一DAC和第二DAC，以及其中校准电路将第二对控制信号分别提供给在第二对时钟校正电路的每个时钟校正电路中的第一DAC和第二DAC。
在一些此类发射器中，第一对时钟校正电路和第二对时钟校正电路的每个时钟校正电路还包括：耦合到第一反相器的输入的至少一个第二反相器；以及耦合到第一反相器的输出的至少一个第三反相器。
在一些此类发射器中，还可以包括：时钟生成器，其将同相差分时钟信号提供给具有第一对时钟校正电路的第一时钟缓冲器，并且将正交相差分时钟信号提供给具有第二对时钟校正电路的第二时钟缓冲器。
在一些此类发射器中，校准电路可以将控制信号提供给检测器电路，以及其中检测器电路可以被配置为响应于控制信号来检测同相占空比误差、正交相占空比误差和IQ相误差。
在一些此类发射器中，校准电路可被配置为响应于同相占空比误差来调整同相时钟信号和反相时钟信号的上升沿或下降沿，响应于正交相占空比误差调整正交相时钟信号和反正交相时钟信号的上升沿或下降沿，并响应于IQ相误差调整同相相时钟信号和反相时钟信号或正交相相时钟信号和反正交相时钟信号的上升沿和下降沿二者。
在另一示例中，提供了一种用于在发射器中的时钟校正的方法。在发射器中的此类时钟校正方法可以包括：从第一对时钟校正电路分别输出四相时钟信号的同相时钟信号和反相时钟信号；从第二对时钟校正电路分别输出四相时钟信号的相应的正交相和反正交相时钟信号；检测在四相时钟信号中的占空比误差和同相/正交相(IQ)相失配；将第一对控制信号提供给第一对时钟校正电路的每个时钟校正电路，将第二对控制信号提供给第二对时钟校正电路的每个时钟校正电路，以基于检测器电路输出校正占空比误差和IQ相失配。
在此类方法中，提供的步骤可以包括：，将第一对控制信号分别提供给在第一对时钟校正电路的每个时钟校正电路中的第一数模转换器(DAC)和第二DAC；以及将第二对控制信号分别提供给在第二对时钟校正电路的每个时钟校正电路中的第一DAC和第二DAC。一些此类方法还可以包括：将同相差分时钟信号提供给具有第一对时钟校正电路的第一时钟缓冲器，以及将正交相差分时钟信号提供给具有第二对时钟校正电路的第二时钟缓冲器。
在一些此类方法中，检测的步骤可以包括确定同相占空比误差、正交相占空比误差和同相/正交相(IQ)相误差。
在一些此类方法中，提供的步骤可以包括：响应于同相占空比误差调整同相时钟信号和反相时钟信号的上升沿或下降沿；响应于正交相占空比误差调整正交相时钟信号和反正交相时钟信号的上升沿或下降沿；以及响应于IQ相误差调整同相时钟信号和反相时钟信号或正交相时钟信号和反正交相时钟信号的上升沿和下降沿二者。
在另一示例中，可以提供一种正交时钟校正(QCC)电路。此类QCC电路可以包括：第一对时钟校正电路，其分别输出四相时钟信号的同相时钟信号和反相时钟信号；第二对时钟校正电路，其分别输出四相时钟信号的正交相时钟信号和反正交相时钟信号；检测器电路，其被配置为检测在四相时钟信号中的占空比误差和同相/正交相(IQ)相失配；以及校准电路，其被配置为将第一对控制信号提供给第一对时钟校正电路的每个时钟校正电路，以及将第二对控制信号提供给第二对时钟校正电路的每个时钟校正电路，以基于检测器电路的输出校正占空比误差和IQ相失配。
在一些此类QCC电路中，第一对时钟校正电路和第二对时钟校正电路的每个时钟校正电路可以包括：第一反相器；与第二反相器并联耦合的控制电路。
在一些此类QCC电路中，控制电路可以包括：耦合在电源节点和接地节点之间的第一p沟道晶体管和第二p沟道晶体管以及第一n沟道晶体管和第二n沟道晶体管，其中第二p沟道晶体管的栅极和第二n沟道晶体管的栅极耦合到第一反相器的输入，并且第二p沟道晶体管的漏极和第二n沟道晶体管的漏极耦合到第一反相器的输出；耦合到第一p沟道晶体管的栅极的第一数模转换器(DAC)；以及耦合到第一n沟道晶体管的栅极的第二DAC。
在一些此类QCC电路中，校准电路可以被耦合到第一对时钟校正电路和第二对时钟校正电路的每个时钟校正电路中的控制电路中的第一DAC和第二DAC。
在一些此类QCC电路中，校准电路将第一对控制信号分别提供给第一对时钟校正电路的每个时钟校正电路中的第一DAC和第二DAC，其中校准电路将第二对控制信号分别提供给第二对时钟校正电路的每个时钟校正电路中的第一DAC和第二DAC。
在一些此类QCC电路中，校准电路将控制信号提供给检测器电路，并且其中检测器电路可以被配置为响应于控制信号来检测同相占空比误差、正交相占空比误差和同相/正交相(IQ)相误差，并且其中，校准电路可以被配置为响应于同相占空比误差来调整同相时钟信号和反相时钟信号的上升沿或下降沿，响应于正交相占空比误差调整正交相时钟信号和反正交相时钟信号的上升沿或下降沿，以及响应于IQ相误差调整同相时钟信号和反相时钟信号或正交相时钟信号和反正交相时钟信号的上升沿和下降沿二者。
虽然前文涉及特定的示例，但是在不偏离本发明的基本范围的情况下，其他或进一步示例可以被设计，并且本发明的范围由所附权利要求确定。

Claims (11)

1.一种发射器，包括：
多路复用器电路，被配置为基于四相时钟信号串行化输入信号，以生成输出信号；
第一对时钟校正电路，其分别输出所述四相时钟信号的同相时钟信号和反相时钟信号；
第二对时钟校正电路，其分别输出所述四相时钟信号的正交相时钟信号和反正交相时钟信号；
检测器电路，被配置为检测在所述四相时钟信号中的占空比误差和同相/正交相IQ相失配；以及
校准电路，被配置为将第一对控制信号供应给所述第一对时钟校正电路的每个时钟校正电路，以及将第二对控制信号提供给所述第二对时钟校正电路的每个时钟校正电路，以基于所述检测器电路的输出来校正所述占空比误差和所述IQ相失配；
其中所述第一对时钟校正电路和所述第二对时钟校正电路的每个时钟校正电路包括第一反相器、耦合到所述第一反相器的输入的至少一个第二反相器、耦合到所述第一反相器的输出的至少一个第三反相器以及与所述第一反相器并联耦合的控制电路，所述至少一个第二反相器接收所述四相时钟信号中的相应相，所述控制电路接收所述第一对时钟信号和所述第二对时钟信号中的相应对，所述至少一个第三反相器向所述检测器电路提供所述四相时钟信号中的所述相应相。
2.根据权利要求1所述的发射器，其中所述控制电路包括：
耦合在电源节点和接地节点之间的第一p沟道晶体管和第二p沟道晶体管以及第一n沟道晶体管和第二n沟道晶体管，其中所述第二p沟道晶体管的栅极和所述第二n沟道晶体管的栅极耦合到所述第一反相器的输入，并且所述第二p沟道晶体管的漏极和所述第二n沟道晶体管的漏极耦合到所述第一反相器的输出；
耦合到所述第一p沟道晶体管的栅极的第一数模转换器DAC；以及
耦合到所述第一n沟道晶体管的栅极的第二DAC。
3.根据权利要求2所述的发射器，其中所述校准电路被耦合到在所述第一对时钟校正电路和所述第二对时钟校正电路的每个时钟校正电路中的所述控制电路中的所述第一DAC和所述第二DAC。
4.根据权利要求3所述的发射器，其中所述校准电路将所述第一对控制信号分别供应给在所述第一对时钟校正电路的每个时钟校正电路中的所述第一DAC和所述第二DAC，以及其中所述校准电路将所述第二对控制信号分别供应给在所述第二对时钟校正电路的每个时钟校正电路中的所述第一DAC和所述第二DAC。
5.根据权利要求1至4中任一项所述的发射器，还包括：
时钟生成器，其将同相差分时钟信号供应给具有所述第一对时钟校正电路的第一时钟缓冲器，并且将正交相差分时钟信号提供给具有所述第二对时钟校正电路的第二时钟缓冲器。
6.根据权利要求1至4中任一项所述的发射器，其中所述校准电路将控制信号供应给所述检测器电路，并且其中所述检测器电路被配置为响应于所述控制信号而检测同相占空比误差、正交相占空比误差以及IQ相误差。
7.根据权利要求6所述的发射器，其中所述校准电路被配置为响应于所述同相占空比误差来调整所述同相时钟信号和所述反相时钟信号的上升沿或下降沿；响应于所述正交相占空比误差来调整所述正交相时钟信号和所述反正交相时钟信号的上升沿或下降沿；以及响应于所述IQ相误差来调整所述同相时钟信号和所述反相时钟信号、或所述正交相时钟信号和所述反正交相时钟信号的所述上升沿和所述下降沿二者。
8.一种在发射器中的时钟校正的方法，包括：
使用多路复用器电路基于四相时钟信号来串行化输入信号，以生成输出信号；
从第一对时钟校正电路的所述四相时钟信号分别输出同相时钟信号和反相时钟信号；
从第二对时钟校正电路的所述四相时钟信号分别输出正交相时钟信号和反正交相时钟信号；
使用检测器电路检测所述四相时钟信号中的占空比误差和同相/正交相IQ相失配；
将第一对控制信号提供给所述第一对时钟校正电路的每个时钟校正电路，并且将第二对控制信号提供给所述第二对时钟校正电路的每个时钟校正电路，以基于所述检测器电路的输出校正所述占空比误差和所述IQ相失配；
其中所述第一对时钟校正电路和所述第二对时钟校正电路的每个时钟校正电路包括第一反相器、耦合到所述第一反相器的输入的至少一个第二反相器、耦合到所述第一反相器的输出的至少一个第三反相器以及与所述第一反相器并联耦合的控制电路，所述至少一个第二反相器接收所述四相时钟信号中的相应相，所述控制电路接收所述第一对时钟信号和所述第二对时钟信号中的相应对，所述至少一个第三反相器向所述检测器电路提供所述四相时钟信号中的所述相应相。
9.根据权利要求8所述的方法，还包括：
将同相差分时钟信号供应给具有所述第一对时钟校正电路的第一时钟缓冲器，并且将正交相差分时钟信号提供给具有所述第二对时钟校正电路的第二时钟缓冲器。
10.根据权利要求8至9中任一项所述的方法，其中所述检测的步骤包括确定同相占空比误差、正交相占空比误差和同相/正交相IQ相误差。
11.根据权利要求10所述的方法，其中所述提供的步骤包括：
响应于所述同相占空比误差来调整所述同相时钟信号和所述反相时钟信号的上升沿或下降沿；
响应于所述正交相占空比误差来调整所述正交相时钟信号和所述反正交相时钟信号的上升沿或下降沿；以及
响应于所述IQ相误差来调整所述同相时钟信号和所述反相时钟信号、或所述正交相时钟信号和所述反正交相时钟信号的所述上升沿和所述下降沿二者。
CN201880068090.4A 2017-10-19 2018-10-02 用于发射器的正交时钟校正电路 Active CN111279614B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/788,617 2017-10-19
US15/788,617 US10680592B2 (en) 2017-10-19 2017-10-19 Quadrature clock correction circuit for transmitters
PCT/US2018/054043 WO2019079030A1 (en) 2017-10-19 2018-10-02 QUADRATURE CLOCK CORRECTION CIRCUIT FOR TRANSMITTERS

Publications (2)

Publication Number Publication Date
CN111279614A CN111279614A (zh) 2020-06-12
CN111279614B true CN111279614B (zh) 2023-03-31

Family

ID=64049693

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880068090.4A Active CN111279614B (zh) 2017-10-19 2018-10-02 用于发射器的正交时钟校正电路

Country Status (6)

Country Link
US (1) US10680592B2 (zh)
EP (1) EP3698475B1 (zh)
JP (1) JP7282084B2 (zh)
KR (1) KR102597952B1 (zh)
CN (1) CN111279614B (zh)
WO (1) WO2019079030A1 (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11115177B2 (en) * 2018-01-11 2021-09-07 Intel Corporation Methods and apparatus for performing clock and data duty cycle correction in a high-speed link
US10784845B2 (en) * 2018-09-27 2020-09-22 Macom Technology Solutions Holdings, Inc. Error detection and compensation for a multiplexing transmitter
US11777702B2 (en) 2018-09-27 2023-10-03 Macom Technology Solutions Holdings, Inc. Closed loop lane synchronization for optical modulation
US11314107B2 (en) 2018-09-27 2022-04-26 Macom Technology Solutions Holdings, Inc. Optical modulation skew adjustment systems and methods
CN110708084B (zh) * 2019-10-15 2022-04-29 成都振芯科技股份有限公司 一种基于包络检测的发端的iq校正电路及方法
US11121851B2 (en) * 2019-12-28 2021-09-14 Texas Instruments Incorporated Differential sensing circuit for clock skew calibration relative to reference clock
US10963002B1 (en) * 2020-06-02 2021-03-30 Qualcomm Incorporated Clock generation architecture using a poly-phase filter with self-correction capability
CN112117995A (zh) * 2020-09-30 2020-12-22 成都华微电子科技有限公司 Fpga片内时钟占空比测试方法和时钟自测fpga
KR20220057820A (ko) 2020-10-30 2022-05-09 삼성전자주식회사 메모리 장치 및 시스템
KR20220062701A (ko) 2020-11-09 2022-05-17 삼성전자주식회사 메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 메모리 시스템
US11843376B2 (en) * 2021-05-12 2023-12-12 Gowin Semiconductor Corporation Methods and apparatus for providing a high-speed universal serial bus (USB) interface for a field-programmable gate array (FPGA)
US11438199B1 (en) * 2021-05-18 2022-09-06 eTopus Technology Inc. Clock duty cycle calibration and phase calibration for high-speed transmitter
US11948621B2 (en) 2021-07-28 2024-04-02 Samsung Electronics Co., Ltd. Memory devices, memory systems having the same, and operating methods thereof
US11398934B1 (en) * 2021-09-18 2022-07-26 Xilinx, Inc. Ultra-high-speed PAM-N CMOS inverter serial link
US11824534B2 (en) 2021-11-16 2023-11-21 Xilinx, Inc. Transmit driver architecture with a jtag configuration mode, extended equalization range, and multiple power supply domains
US12026009B2 (en) * 2022-02-03 2024-07-02 Synaptics Incorporated Quadrature clock generator with duty cycle corrector
EP4318474A4 (en) * 2022-06-06 2024-06-19 Changxin Memory Technologies, Inc. PHASE ADJUSTMENT CIRCUIT, DELAY LOCK CIRCUIT AND MEMORY
CN115296969B (zh) * 2022-07-28 2023-06-16 湖南迈克森伟电子科技有限公司 发射码元相位调整方法和系统
US11979480B2 (en) 2022-09-20 2024-05-07 International Business Machines Corporation Quadrature circuit interconnect architecture with clock forwarding
US12088303B1 (en) 2023-02-23 2024-09-10 Qualcomm Incorporated Self-calibrated phase tuning system

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5808498A (en) * 1995-05-26 1998-09-15 Rambus, Inc. At frequency phase shifting circuit for use in a quadrature clock generator
CN101826860A (zh) * 2009-03-02 2010-09-08 恩益禧电子股份有限公司 占空比校正电路和占空比校正方法
WO2012100226A1 (en) * 2011-01-21 2012-07-26 Qualcomm Incorporated System for i-q phase mismatch detection and correction
CN106416070A (zh) * 2014-06-09 2017-02-15 高通股份有限公司 宽带占空比校正电路
US9602082B2 (en) * 2015-07-30 2017-03-21 Xilinx, Inc. Offset insensitive quadrature clock error correction and duty cycle calibration for high-speed clocking

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6600788B1 (en) 1999-09-10 2003-07-29 Xilinx, Inc. Narrow-band filter including sigma-delta modulator implemented in a programmable logic device
US6674772B1 (en) * 1999-10-28 2004-01-06 Velio Communicaitons, Inc. Data communications circuit with multi-stage multiplexing
KR20030042492A (ko) 2001-11-22 2003-06-02 삼성전자주식회사 클럭 튜닝 기능을 갖는 클럭 버퍼 회로
US7523215B1 (en) 2002-01-14 2009-04-21 Xilinx, Inc. Method and apparatus for configuring data transmissions within a micro-area network
US7254140B1 (en) 2002-01-14 2007-08-07 Xilinx, Inc. Method and apparatus for transceiving data in a micro-area network
JP3842752B2 (ja) 2003-03-26 2006-11-08 株式会社東芝 位相補正回路及び受信装置
US7114055B1 (en) 2003-09-29 2006-09-26 Xilinx, Inc. Reduced instruction set computer architecture with duplication of bit values from an immediate field of an instruction multiple times in a data word
US7012985B1 (en) 2004-07-30 2006-03-14 Xilinx, Inc. Frequency division of an oscillating signal involving a divisor fraction
US7627046B1 (en) 2005-04-29 2009-12-01 Xilinx, Inc. Waveform generation for improved peak-to-average amplitude ratio
US7813262B1 (en) 2006-12-05 2010-10-12 Xilinx, Inc. Multiple input multiple-output orthogonal frequency-division multiplexing modulator
US8059761B2 (en) 2008-07-10 2011-11-15 Xilinx, Inc. Detecting in-phase and quadrature-phase amplitudes of MIMO communications
US8090037B1 (en) 2008-10-28 2012-01-03 Xilinx, Inc. OFDM modulation using a shaping filter
US8320770B2 (en) 2009-03-20 2012-11-27 Fujitsu Limited Clock and data recovery for differential quadrature phase shift keying
US8831117B2 (en) 2009-04-27 2014-09-09 Xilinx, Inc. Peak-to-average power ratio reduction with bounded error vector magnitude
US8139700B2 (en) 2009-06-26 2012-03-20 International Business Machines Corporation Dynamic quadrature clock correction for a phase rotator system
US8194532B1 (en) 2010-01-25 2012-06-05 Xilinx, Inc. Mixed radix discrete fourier transform
US8228105B2 (en) 2010-07-21 2012-07-24 Fujitsu Limited Clock signal correction
US8324949B2 (en) 2010-10-08 2012-12-04 Texas Instruments Incorporated Adaptive quadrature correction for quadrature clock path deskew
US8472307B1 (en) 2010-12-14 2013-06-25 Xilinx, Inc. Channelization circuits having multiple commutators
US8643418B2 (en) 2011-06-02 2014-02-04 Micron Technology, Inc. Apparatus and methods for altering the timing of a clock signal
US20140077857A1 (en) 2012-09-14 2014-03-20 John W. Poulton Configurable delay circuit
US9444442B2 (en) * 2013-03-06 2016-09-13 Rambus Inc. Open-loop correction of duty-cycle error and quadrature phase error
US8841948B1 (en) 2013-03-14 2014-09-23 Xilinx, Inc. Injection-controlled-locked phase-locked loop
US8947143B2 (en) 2013-03-15 2015-02-03 Nanya Technology Corporation Duty cycle corrector
WO2015076789A1 (en) * 2013-11-19 2015-05-28 Intel Corporation Clock calibration using asynchronous digital sampling
CN104734695B (zh) * 2013-12-24 2018-05-04 澜起科技（上海）有限公司 信号发生器、电子系统以及产生信号的方法
US9225324B2 (en) * 2014-04-21 2015-12-29 Qualcomm Incorporated Circuit for generating accurate clock phase signals for high-speed SERDES
US9674025B2 (en) 2014-07-01 2017-06-06 International Business Machines Corporation 4-level pulse amplitude modulation transmitter architectures utilizing quadrature clock phases
US9385769B2 (en) 2014-12-05 2016-07-05 Xilinx, Inc. Phase-locked loop with an adjustable output divider
JP6783535B2 (ja) 2016-03-24 2020-11-11 株式会社メガチップス クロック補正装置及びクロック補正方法
US10084591B1 (en) * 2017-03-21 2018-09-25 Oracle International Corporation SERDES built-in sinusoidal jitter injection
US10110239B1 (en) * 2017-10-12 2018-10-23 Oracle International Corporation Injection-locking PLL with frequency drift tracking and duty-cycle distortion cancellation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5808498A (en) * 1995-05-26 1998-09-15 Rambus, Inc. At frequency phase shifting circuit for use in a quadrature clock generator
CN101826860A (zh) * 2009-03-02 2010-09-08 恩益禧电子股份有限公司 占空比校正电路和占空比校正方法
WO2012100226A1 (en) * 2011-01-21 2012-07-26 Qualcomm Incorporated System for i-q phase mismatch detection and correction
CN106416070A (zh) * 2014-06-09 2017-02-15 高通股份有限公司 宽带占空比校正电路
US9602082B2 (en) * 2015-07-30 2017-03-21 Xilinx, Inc. Offset insensitive quadrature clock error correction and duty cycle calibration for high-speed clocking

Also Published As

Publication number Publication date
EP3698475B1 (en) 2021-09-29
KR20200070282A (ko) 2020-06-17
CN111279614A (zh) 2020-06-12
EP3698475A1 (en) 2020-08-26
US20190123728A1 (en) 2019-04-25
JP2021500792A (ja) 2021-01-07
WO2019079030A1 (en) 2019-04-25
US10680592B2 (en) 2020-06-09
KR102597952B1 (ko) 2023-11-02
JP7282084B2 (ja) 2023-05-26

Similar Documents

Publication Publication Date Title
CN111279614B (zh) 用于发射器的正交时钟校正电路
US8832487B2 (en) High-speed I/O data system
US8415980B2 (en) Serializing transmitter
US10200025B2 (en) Pulse-amplitude modulated hybrid comparator circuit
US10972108B1 (en) Systems and methods for reduction of in-phase and quadrature-phase (IQ) clock skew
US10014868B1 (en) Injection-locked phase interpolator
TW201628341A (zh) 串行發射器
US10075308B2 (en) Supply voltage adaptation via decision feedback equalizer
EP3216128B1 (en) Digital-to-phase converter
US10547298B1 (en) Duty cycle correction system and method
US20190312757A1 (en) Decision feedback equalizer and interconnect circuit
EP3602784B1 (en) Electrically testing an optical receiver
US9432061B2 (en) Serializing transmitter
US8634500B2 (en) Direct feedback equalization with dynamic referencing
US9491015B2 (en) Three-wire three-level digital interface
US20140092951A1 (en) Jitter Tolerant Receiver
KR20140002367A (ko) 듀티 사이클 에러 누적 회로 및 이를 포함하는 듀티 사이클 보정 회로
US11824695B2 (en) Timer-based edge-boosting equalizer for high-speed wireline transmitters
JP7528118B2 (ja) スイッチ漏れ補償回路
US20130287085A1 (en) Push-pull source-series terminated transmitter apparatus and method
US10979210B1 (en) Synchronization headers for serial data transmission with multi-level signaling
US10454463B1 (en) Adaptable quantizers having dedicated supply voltage for tail device drivers
KR100940851B1 (ko) 온도 적응형 지연 장치
US8891717B1 (en) Method and system for comparing digital values
US20240213961A1 (en) Clock adjustment circuit with bias scheme

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant