KR102597952B1 - 송신기들을 위한 직교 클록 보정 회로 - Google Patents
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Abstract
직교 클록 보정(QCC) 회로는
각각 4상 클록 신호(122)의 동상 및 반-동상 클록 신호들(cki, cki_b)을 출력하는 제1 클록 보정 회로 쌍(3041, 3042); 각각 4상 클록 신호(122)의 직교 위상 및 반-직교 위상 클록 신호들(ckq, ckq_b)을 출력하는 제2 클록 보정 회로 쌍(3043, 3044); 4상 클록 신호(122)에서 듀티 사이클 에러 및 동상/직교 위상(IQ) 위상 불일치를 검출하도록 구성된 검출기 회로(308); 및 검출기 회로(308)의 듀티 사이클 에러 및 IQ 위상 불일치에 기반한 출력 모두를 보정하기 위해, 제1 클록 보정 회로 쌍(3041, 3042)의 각각에 제1 제어 신호 쌍(312I1, 312I2)을 공급하고, 제2 클록 보정 회로 쌍(3043, 3044)의 각각에 제2 제어 신호 쌍(312Q1, 312Q2)을 공급하도록 구성된 교정 회로(310)를 포함한다.
각각 4상 클록 신호(122)의 동상 및 반-동상 클록 신호들(cki, cki_b)을 출력하는 제1 클록 보정 회로 쌍(3041, 3042); 각각 4상 클록 신호(122)의 직교 위상 및 반-직교 위상 클록 신호들(ckq, ckq_b)을 출력하는 제2 클록 보정 회로 쌍(3043, 3044); 4상 클록 신호(122)에서 듀티 사이클 에러 및 동상/직교 위상(IQ) 위상 불일치를 검출하도록 구성된 검출기 회로(308); 및 검출기 회로(308)의 듀티 사이클 에러 및 IQ 위상 불일치에 기반한 출력 모두를 보정하기 위해, 제1 클록 보정 회로 쌍(3041, 3042)의 각각에 제1 제어 신호 쌍(312I1, 312I2)을 공급하고, 제2 클록 보정 회로 쌍(3043, 3044)의 각각에 제2 제어 신호 쌍(312Q1, 312Q2)을 공급하도록 구성된 교정 회로(310)를 포함한다.
Description
본 개시의 예들은 일반적으로 전자 회로들 그리고, 특히 송신기들을 위한 직교 클록 보정 회로에 관한 것이다.
직교 클록 보정 회로는 입력 클록 신호들의 듀티 사이클 에러 및 위상 불일치를 보상하기 위해 송신기에서 사용된다. 프로세스, 전압 및 온도(PVT; Process, Voltage and Temparature) 변동을 극복하기 위해, 직교 클록 보정 회로에 의해 구현되는 교정 방식은 전경(foreground) 교정 또는 배경(background) 교정일 수 있다. 전자는 전원을 켠 후 1라운드의 보정을 제공하는 반면, 후자는 온도 및 공급 변동을 계속하여 추적한다. 직교 클록 보정 회로 없이는, 동상(in-phase) 및 직교 위상(quadrature-phase) 클록들 사이의 임의의 타이밍 에러는 송신기의 후속 스테이지들에서 훨씬 더 큰 지터(jitter)로 이어질 것이다.
직교 클록 보정 회로의 한 유형은 보정 프로세스를 두 개의 독립적인 스테이지로 분할한다. 한 스테이지는 동상/직교 위상(IQ; In-phase/Quadrature-phase) 불일치를 최소화한다. 다른 한 스테이지는 IQ 위상 보정 클록들의 듀티 사이클을 보정한다. 2-스테이지 구조는 더 큰 전력 소비를 야기한다. IQ 위상 보정 스테이지는 일반적으로 시간 지연을 조정하기 위해 출력에서 가변 커패시터를 이용한다. 듀티 사이클 보정 스테이지는 일반적으로 듀티 사이클 에러를 보정하기 위해 출력 상승 시간(rise time) 및 하강 시간(fall time)을 조정하기 위한 저항기 어레이를 이용한다. 결과적으로, 이러한 기법들의 내부 부하로 인하여 전력 소비가 증가한다.
전력 소비를 최소화하는 직교 클록 보정 회로를 제공하는 것이 바람직하다.
송신기들에서의 직교 클록 보정을 위한 기법들이 설명된다. 일례에서, 송신기는 4상(four-phase) 클록 신호에 기반하여 출력 신호를 생성하기 위해 입력 신호를 직렬화(serialize)하도록 구성된 멀티플렉서 회로; 각각 4상 클록 신호의 동상 및 반-동상(anti-in-phase) 클록 신호들을 출력하는 제1 클록 보정 회로 쌍; 각각 4상 클록 신호의 직교 위상 및 반-직교 위상(anti-quadrature-phase) 클록 신호들을 출력하는 제2 클록 보정 회로 쌍; 4상 클록 신호에서 듀티 사이클 에러 및 동상/직교 위상(IQ) 위상 불일치를 검출하도록 구성된 검출기 회로; 및 검출기 회로의 듀티 사이클 에러 및 IQ 위상 불일치에 기반한 출력 모두를 보정하기 위해, 제1 클록 보정 회로 쌍의 각각에 제1 제어 신호 쌍을 공급하고, 제2 클록 보정 회로 쌍의 각각에 제2 제어 신호 쌍을 공급하도록 구성된 교정 회로를 포함한다.
다른 예에서, 송신기에서의 클록 보정 방법은 제1 클록 보정 회로 쌍으로부터의 4상 클록 신호의 동상 및 반-동상 클록 신호들을 각각 출력하는 단계; 제2 클록 보정 회로 쌍으로부터 4상 클록 신호의 직교 위상 및 반-직교 위상 클록 신호들을 각각 출력하는 단계; 4상 클록 신호에서 듀티 사이클 에러 및 동상/직교 위상(IQ) 위상 불일치를 검출하는 단계; 검출기 회로의 듀티 사이클 에러 및 IQ 위상 불일치에 기반한 출력 모두를 보정하기 위해, 제1 클록 보정 회로 쌍의 각각에 제1 제어 신호 쌍을 제공하고, 제2 클록 보정 회로 쌍의 각각에 제2 제어 신호 쌍을 제공하는 단계를 포함한다.
또 다른 예에서, 직교 클록 보정(QCC; Quadrature Clock Correction) 회로는 각각 4상 클록 신호의 동상 및 반-동상 클록 신호들을 출력하는 제1 클록 보정 회로 쌍; 각각 4상 클록 신호의 직교 위상 및 반-직교 위상 클록 신호들을 출력하는 제2 클록 보정 회로 쌍; 4상 클록 신호에서 듀티 사이클 에러 및 동상/직교 위상(IQ) 위상 불일치를 검출하도록 구성된 검출기 회로; 및 검출기 회로의 듀티 사이클 에러 및 IQ 위상 불일치에 기반한 출력 모두를 보정하기 위해, 제1 클록 보정 회로 쌍의 각각에 제1 제어 신호 쌍을 공급하고, 제2 클록 보정 회로 쌍의 각각에 제2 제어 신호 쌍을 공급하도록 구성된 교정 회로를 포함한다.
이러한 그리고 다른 양상들은 다음의 상세한 설명을 참조하여 이해될 수 있다.
위에서 나열된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략히 요약된 보다 구체적인 설명이 예시 구현들을 참조하여 이루어질 수 있으며, 이 중 일부는 첨부된 도면들에 도시되어 있다. 그러나, 첨부된 도면들은 일반적인 예시 구현들만을 도시하므로 그 범위를 제한하는 것으로 간주되어서는 안 됨에 유의하여야 한다.
도 1은 직렬 통신 시스템의 일 예를 도시하는 블록도이다.
도 2는 일 예에 따른 송신기의 일부를 도시하는 블록도이다.
도 3은 일 예에 따른 직교 클록 보정(QCC) 회로를 도시하는 블록도이다.
도 4는 일 예에 따른 클록 보정 회로를 도시하는 개략도이다.
도 5는 일 예에 따른 송신기에서의 클록 보정 방법을 도시하는 흐름도이다.
도 6은 일 예에 따른 듀티 사이클 에러 및 동상/직교 위상(IQ) 위상 에러를 검출하는 방법을 도시하는 흐름도이다.
도 7은 듀티 사이클 에러 및 IQ 위상 불일치 모두를 보정하기 위해 클록 보정 회로들을 제어하는 방법을 도시하는 흐름도이다.
도 8은 본 명세서에서 설명된 QCC 회로가 사용될 수 있는 일 예에 따른 프로그램 가능 집적 회로(IC; Integrated Circuit)를 도시하는 블록도이다.
도 9는 본 명세서에서 설명된 QCC 회로가 사용될 수 있는 일 예에 따른 프로그램 가능 IC의 시스템 온 칩(SoC; System-on-Chip) 구현을 도시하는 블록도이다.
도 10은 본 명세서에서 설명된 QCC 회로가 사용될 수 있는 프로그램 가능 IC의 필드 프로그램 가능 게이트 어레이(FPGA; Field Programmable Gate Array) 구현을 도시한다.
이해를 용이하게 하기 위해, 가능한 경우 도면들에 공통되는 동일한 컴포넌트들을 지칭하기 위해 동일한 참조 번호들이 사용되었다. 일 예의 요소들이 다른 예들에 유익하게 통합될 수 있음이 고려된다.
도 1은 직렬 통신 시스템의 일 예를 도시하는 블록도이다.
도 2는 일 예에 따른 송신기의 일부를 도시하는 블록도이다.
도 3은 일 예에 따른 직교 클록 보정(QCC) 회로를 도시하는 블록도이다.
도 4는 일 예에 따른 클록 보정 회로를 도시하는 개략도이다.
도 5는 일 예에 따른 송신기에서의 클록 보정 방법을 도시하는 흐름도이다.
도 6은 일 예에 따른 듀티 사이클 에러 및 동상/직교 위상(IQ) 위상 에러를 검출하는 방법을 도시하는 흐름도이다.
도 7은 듀티 사이클 에러 및 IQ 위상 불일치 모두를 보정하기 위해 클록 보정 회로들을 제어하는 방법을 도시하는 흐름도이다.
도 8은 본 명세서에서 설명된 QCC 회로가 사용될 수 있는 일 예에 따른 프로그램 가능 집적 회로(IC; Integrated Circuit)를 도시하는 블록도이다.
도 9는 본 명세서에서 설명된 QCC 회로가 사용될 수 있는 일 예에 따른 프로그램 가능 IC의 시스템 온 칩(SoC; System-on-Chip) 구현을 도시하는 블록도이다.
도 10은 본 명세서에서 설명된 QCC 회로가 사용될 수 있는 프로그램 가능 IC의 필드 프로그램 가능 게이트 어레이(FPGA; Field Programmable Gate Array) 구현을 도시한다.
이해를 용이하게 하기 위해, 가능한 경우 도면들에 공통되는 동일한 컴포넌트들을 지칭하기 위해 동일한 참조 번호들이 사용되었다. 일 예의 요소들이 다른 예들에 유익하게 통합될 수 있음이 고려된다.
이하에서 도면들을 참조하여 다양한 특징들이 설명된다. 도면들은 축척으로 그려지거나 그려지지 않을 수 있고 유사한 구조들 또는 기능들의 요소들은 도면들 전체에 걸쳐 동일한 참조 번호들로 나타내어짐에 유의하여야 한다. 도면들은 오직 특징들의 설명을 용이하게 하도록 의도된 것임에 유의하여야 한다. 이들은 청구된 발명의 완전한 설명 또는 청구된 발명의 범위에 대한 제한으로서 의도되지 않는다. 또한, 도시된 예는 도시된 모든 양상들 또는 이점들을 가질 필요는 없다. 특정 예와 함께 설명된 양상 또는 이점은 반드시 그 예에 제한되지는 않으며 비록 그렇게 도시되지 않았거나 명시적으로 그렇게 설명되지 않았을 지라도 임의의 다른 예들에서 실시될 수 있다.
송신기들에서의 직교 클록 보정을 위한 기법들이 설명된다. 일 예에서, 직교 클록 보정(QCC) 회로는 제1 클록 보정 회로 쌍, 제2 클록 보정 회로 쌍, 검출기 회로 및 교정 회로를 포함한다. 제1 클록 보정 회로 쌍은 각각 4상 클록 신호의 동상 및 반-동상 클록 신호들을 출력한다. 제2 클록 보정 회로 쌍은 각각 4상 클록 신호의 직교 위상 및 반-직교 위상 클록 신호들을 출력한다. 검출기 회로는 4상 클록 신호에서 듀티 사이클 에러 및 동상/직교 위상(IQ) 위상 불일치를 검출하도록 구성된다. 교정 회로는 검출기 회로의 듀티 사이클 에러 및 IQ 위상 불일치에 기반한 출력 모두를 보정하기 위해, 제1 클록 보정 회로 쌍의 각각에 제1 제어 신호 쌍을 공급하고, 제2 클록 보정 회로 쌍의 각각에 제2 제어 신호 쌍을 공급하도록 구성된다. QCC 회로에서, IQ 위상 보정 및 DCD 보정의 두 스테이지는 단일 클록 보정 스테이지로 병합된다. 전체 스테이지 수가 절반이 되기 때문에, 전력 소비는 감소된다. 이러한 그리고 추가적인 양상들이 도면들과 관련하여 아래에서 설명된다.
도 1은 직렬 통신 시스템(100)의 일 예를 도시하는 블록도이다. 직렬 통신 시스템(100)은 송신 매체(160)를 통해 수신기(126)에 결합된(coupled) 송신기(112)를 포함한다. 송신기(112)는 직병렬 변환기(SerDes; Serializer-Deserializer)(116)의 일부일 수 있다. 수신기(126)는 SerDes(125)의 일부일 수 있다. 송신 매체(160)는 송신기(112)와 수신기(126) 간의 전기적 경로를 포함하고 인쇄 회로 기판(PCB; Printed Circuit Board) 트레이스들, 비아들(vias), 케이블들, 커넥터들, 디커플링 커패시터들 등을 포함할 수 있다. SerDes(116)의 수신기 및 SerDes(125)의 송신기는 명확성을 위해 생략된다. 일부 예들에서, SerDes(116)는 집적 회로(IC)(110) 내에 배치될 수 있고, SerDes(125)는 IC(120) 내에 배치될 수 있다.
송신기(112)는 디지털 베이스밴드 변조 기법을 사용하여 직렬 데이터를 송신 매체(160) 상으로 보낸다. 일반적으로, 직렬 데이터는 심볼들로 나누어진다. 송신기(112)는 각각의 심볼을 심볼에 매핑된 아날로그 전압으로 변환한다. 송신기(112)는 각각의 심볼로부터 생성된 아날로그 전압을 송신 매체(160)에 결합(couple)시킨다. 일부 예들에서, 송신기(112)는 이진 비제로 복귀(NRZ; Non-Return-to-Zero) 변조 방식을 사용한다. 이진 NRZ에서, 심볼은 직렬 데이터의 1 비트이며 두 개의 아날로그 전압이 각각의 비트를 나타내는 데 사용된다. 다른 예들에서, 송신기는 펄스 진폭 변조(PAM; Pulse Amplitude Modulation)와 같은 멀티 레벨 디지털 베이스밴드 변조 기법들을 사용하고, 여기서 심볼은 직렬 데이터의 복수의 비트를 포함하고, 각각의 비트를 나타내기 위해 세 개 이상의 아날로그 전압이 사용된다.
송신기(112)는 클록 생성기 회로(“클록 생성기(150)”), 입력 직렬 변환기(114), 직교 클록 보정(QCC) 회로(300), 멀티플렉서 회로(“MUX 회로(115)”) 및 출력 드라이버 회로(118)를 포함한다. 예시에서, 입력 직렬 변환기(114)는 M 비트 디지털 입력 신호를 수신하고 하나 이상의 4 비트 디지털 출력 신호(들)를 출력하며, 여기서 M은 4보다 큰 정수이다(예를 들어, 128 비트). 일부 예들에서, 입력 직렬 변환기(114)는 (예를 들어, 유한 임펄스 응답(FIR: Finite Impulse Response) 필터 등을 사용하여) 프리엠퍼시스 등화(pre-emphasis equalization)를 수행할 수 있다. 이러한 경우에, 입력 직렬 변환기(114)의 출력들은 (예시에서 각각 4의 비트 폭을 갖는) 프리 커서(pre-cursor) 출력, 메인 커서 출력 및 포스트 커서 출력을 포함할 수 있다.
클록 생성기(150)는 동상 차동 클록 신호(in-phase differential clock signal)(120I) 및 직교 위상 차동 클록 신호(120Q)를 생성한다. 직교 위상 차동 클록 신호(120Q)에서의 천이(transition)들은 동상 차동 클록 신호(120I)에서의 천이들에 대하여 90°의 위상 차를 갖는다. QCC 회로(300)는 동상 차동 클록 신호(120I) 및 직교 위상 차동 클록 신호(120Q)를 4상 클록 신호(122)로 변환한다. 4상 클록 신호(122)는 동상 클록 신호(cki), 반-동상 클록 신호(cki_b), 직교 위상 클록 신호(ckq) 및 반-직교 위상 클록 신호(ckq_b)를 포함한다. 클록 신호 쌍 cki 및 ck_b는 서로 180°의 위상 차를 갖는다. 마찬가지로, 클록 신호 쌍 ckq 및 ckq_b는 서로 180°의 위상 차를 갖는다. 클록 신호 쌍 cki 및 ckq는 서로 90°의 위상 차를 갖는다. 마찬가지로, 클록 신호 쌍 cki_b 및 ckq_b는 서로 90°의 위상 차를 갖는다. QCC 회로(300)는 4상 클록 신호(122)를 입력 직렬 변환기(114) 및 MUX 회로(115)에 공급한다. QCC 회로(300)는 아래에서 더 논의되는 바와 같이, 4상 클록 신호(122)의 동상/직교 위상(IQ) 위상 에러 보정 및 듀티 사이클 보정을 수행한다.
MUX 회로(115)는 입력 직렬 변환기(114)의 각각의 4 비트 출력에 대한 멀티플렉서를 포함한다. MUX 회로(115)의 각각의 멀티플렉서는 입력 직렬 변환기(114)의 4 비트 출력(들) 각각을 수신한다. 예를 들어, MUX 회로(115)의 멀티플렉서는 그것의 4 비트 입력을 차동 출력 신호로 멀티플렉싱한다. 따라서, MUX 회로(115)는 고속 출력 신호들을 생성한다.
출력 드라이버 회로(118)는 MUX 회로(115)의 각각의 멀티플렉서에 대한 출력 드라이버를 포함한다. 출력 드라이버 회로(118)의 각각의 출력 드라이버는 MUX 회로(115)의 차동 출력 신호들 각각을 수신한다. 출력 드라이버 회로(118)의 출력 드라이버(들)는 차동 신호를 송신 매체(160) 상에 집합적으로 보낸다. 수신기(126)는 송신된 신호의 수신, 등화(equalizing), 역직렬화(de-serializing) 등을 위한 종래의 컴포넌트들을 포함한다.
송신기(112)의 특정 구조가 예로서 도시되어 있지만, QCC 회로(300)는 도 1에 도시된 것과 상이한 구조들을 갖는 송신기들에서 사용될 수 있음을 이해하여야 한다.
도 2는 일 예에 따른 송신기(112)의 일부(200)를 도시하는 블록도이다. 송신기(112)의 일부(200)는 MUX 회로(115)의 멀티플렉서(들) 중 하나인 MUX(115X)를 포함한다. 송신기(112)의 일부(200)는 또한 QCC 회로(300)를 포함한다. QCC 회로(300)는 동상 차동 클록 신호(120I) 및 직교 위상 차동 클록 신호(120Q)를 수신한다. 동상 차동 클록 신호(120I)는 양의 컴포넌트 신호(cki_p) 및 음의 컴포넌트 신호(cki_n)를 포함한다. 직교 위상 차동 클록 신호(120Q)는 양의 컴포넌트 신호(ckq_p) 및 음의 컴포넌트 신호(ckq_n)를 포함한다. QCC 회로(300)는 동상 차동 클록 신호(120I) 및 직교 위상 차동 클록 신호(120Q)를 네 개의 단일 종단(single-ended) 클록 신호(즉, cki, cki_b, ckq 및 ckq_b)를 갖는 4상 클록 신호(122)로 변환하는 전류 모드 로직(CML; Current-Mode Logic)-상보형 금속 산화물 반도체(CMOS; Complementary Metal Oxide Semicondutor) 변환기(202)를을 포함한다. 4상 클록 신호(122)는 클록 신호 cki 및 cki_b를 갖는 동상 클록 쌍(122I) 및 클록 신호 ckq 및 ckq_b를 갖는 직교 위상 클록 쌍(122Q)를 포함한다. QCC 회로(300)는 동상 클록 쌍(122I)을 버퍼링하는 동상 클록 버퍼(320I) 및 직교 위상 클록 쌍(122Q)을 버퍼링하는 직교 위상 클록 버퍼(320Q)를 포함한다. QCC 회로(300)는 동상 클록 버퍼(302I) 이전에 cki와 cki_b 사이에서 교차 결합된(cross-coupled) 0개 이상의 인버터 쌍(206) 및 동상 클록 버퍼(302I) 이후에 cki와 cki_b 사이에서 교차 결합된 0개 이상의 인버터 쌍(210)을 포함할 수 있다. 마찬가지로, QCC 회로(300)는 직교 위상 클록 버퍼(302Q) 이전에 ckq와 ckq_b 사이에서 교차 결합된 0개 이상의 인버터 쌍(208) 및 직교 위상 클록 버퍼(302Q) 이후에 ckq와 ckq_b 사이에서 교차 결합된 0개 이상의 인버터 쌍(212)을 포함할 수 있다. QCC 회로(300)는 4상 클록 신호(122)를 MUX(115X)에 공급한다.
MUX(115X)는 4상 클록 신호(122) 외에 D0…D3으로 지칭되는 4 비트 입력을 수신한다. 입력 신호 D0…D3는 쿼드 레이트(quad-rate) 신호들(예를 들어, 천이들 간의 네 개의 단위 간격(UI; Unit Interval) 주기)이다. MUX(115X)는 4상 클록 신호(122)를 사용하여 입력 신호 D0…D3를 (Vout으로 지칭되는) 차동 출력 신호(204)로 직렬화한다. 차동 출력 신호(204)는 풀 레이트(full-rate) 신호(예를 들어, 천이들 간의 하나의 UI 주기)이다. 입력 신호 D0…D3는 단일 종단 CMOS 신호들이다.
도 3은 일 예에 따른 QCC 회로(300)를 도시하는 블록도이다. QCC 회로(300)는 동상 클록 버퍼(302I), 직교 위상 클록 버퍼(302Q), 검출기 회로(308) 및 교정 회로(310)를 포함한다. 검출기 회로(308)는 4상 클록 신호(122)(클록 신호 cki, cki_b, ckq 및 ckq_b)를 수신한다. 검출기 회로(308)는 또한 교정 회로(310)에 의해 생성된 N 비트 제어 신호(330)를 수신한다(여기서 N은 양의 정수이다). 검출기 회로(308)는 아래에서 더 설명되는 바와 같이 제어 신호(332)를 생성한다. 검출기 회로(308)는 제어 신호(332)를 교정 회로(310)에 공급한다.
교정 회로(310)는 제1 제어 신호 쌍(312I1 및 312I2)(총괄하여 제어 신호(312I))을 동상 클록 버퍼(302I)에 공급한다. 각각의 제어 신호(312I1 및 312I2)는 M 비트 신호이다(여기서 M은 8과 같은 양의 정수이다). 교정 회로(310)는 제2 제어 신호 쌍(312Q1 및 312Q2)(총괄하여 제어 신호(312Q))을 직교 위상 클록 버퍼(302Q)에 공급한다. 각각의 제어 신호(312Q1 및 312Q2)는 M 비트 신호이다. 제어 신호(312I1)는 cki_riseadj로 지칭되고, 제어 신호(312I2)는 cki_falladj로 지칭된다. 제어 신호(312Q1)는 ckq_riseadj로 지칭되고, 제어 신호(312Q2)는 ckq_falladj로 지칭된다. 검출기 회로(308)로부터 수신된 제어 신호(332)는 vin으로 지칭된다. 검출기 회로(308)에 공급된 제어 신호(330)는 ctrl로 지칭된다.
동상 클록 버퍼(302I)는 클록 보정 회로들(3041 및 3042)을 포함한다. 클록 신호 cki는 0개 이상의 인버터(314), 클록 보정 회로(3041) 및 0개 이상의 인버터(318)를 포함하는 경로에 결합된다. 클록 신호 cki_b는 0개 이상의 인버터(316), 클록 보정 회로(3042) 및 0개 이상의 인버터(320)를 포함하는 경로에 결합된다. 제어 신호(312I)는 클록 보정 회로들(3041 및 3042) 모두에 결합된다.
직교 위상 클록 버퍼(302Q)는 클록 보정 회로들(3043 및 3044)을 포함한다. 클록 신호 ckq는 0개 이상의 인버터(322), 클록 보정 회로(3043) 및 0개 이상의 인버터(326)를 포함하는 경로에 결합된다. 클록 신호 ckq_b는 0개 이상의 인버터(324), 클록 보정 회로(3044) 및 0개 이상의 인버터(328)를 포함하는 경로에 결합된다. 제어 신호(312Q)는 클록 보정 회로들(3043 및 3044) 모두에 결합된다.
동상 클록 버퍼(302I)는 cki 및 cki_b 신호 경로들 사이에서 교차 결합된 0개 이상의 인버터 쌍을 포함할 수 있다(도시되지 않음). 마찬가지로, 직교 위상 클록 버퍼(302Q)는 ckq 및 ckq_b 신호 경로들 사이에서 교차 결합된 0개 이상의 인버터 쌍을 포함할 수 있다(도시되지 않음).
도 4는 일 예에 따른 클록 보정 회로(304)를 도시하는 개략도이다. 도 3에 도시된 각각의 클록 보정 회로(3041…3044)는 도 4에 도시된 클록 보정 회로(304)의 인스턴스를 포함한다. 클록 보정 회로(304)는 인버터(408) 및 제어 회로(416)를 포함한다. 인버터(408)는 노드 N1과 노드 N2 사이에 결합된다. 도시된 예에서, 클록 보정 회로(304)는 클록 입력과 노드 N1 사이에 결합된 인버터(406) 및 노드 N2와 클록 출력 사이에 결합된 인버터(410)를 포함한다. 클록 입력은 동상 또는 직교 위상 차동 클록 신호들(120I, 120Q) 중 하나의 차동 클록 신호의 컴포넌트를 수신한다. 클록 출력은 4상 클록 신호(122)의 하나의 클록 신호를 공급한다. 다른 예들에서, 인버터(406) 및 인버터(410) 중 하나 또는 둘 모두가 생략된다. 즉, 클록 입력은 노드 N1에 직접 결합될 수 있고/결합될 수 있거나 클록 출력은 노드 N2에 직접 결합될 수 있다. 제어 회로(416)는 인버터(408)와 병렬이다(예를 들어, 노드 N1과 노드 N2 사이에 결합됨).
제어 회로(416)는 소스 노드 Vdd와 접지 노드 Gnd 사이에 결합된 p-채널 트랜지스터 MP1 및 MP2와 n-채널 트랜지스터 MN1 및 MN2를 포함한다. 각각의 p-채널 트랜지스터 MP1 및 MP2는 (PMOS 트랜지스터로도 지칭되는) p-형 금속 산화물 반도체 FET(MOSFET)와 같은 p-채널 전계 효과 트랜지스터(FET; Field Effect Transistor)이다. 각각의 n-채널 트랜지스터 MN1 및 MN2는 (NMOS 트랜지스터로도 지칭되는) n-형 MOSFET과 같은 n-채널 FET이다. p-채널 트랜지스터 MP1의 소스(source)는 공급 노드 Vdd에 결합된다. P-채널 트랜지스터 MP1의 드레인(drain)은 p-채널 트랜지스터 MP2의 소스에 결합된다. p-채널 트랜지스터 MP2의 드레인은 n-채널 트랜지스터 MN2의 드레인에 결합된다. n-채널 트랜지스터 MN2의 소스는 n-채널 트랜지스터 MN1의 드레인에 결합된다. n-채널 트랜지스터 MN1의 소스는 접지 노드 Gnd에 결합된다. p-채널 트랜지스터 MP2 및 n-채널 트랜지스터 MN2의 게이트들은 노드 N1에 결합된다. p-채널 트랜지스터 MP2 및 n-채널 트랜지스터 MN2의 드레인들은 노드 N2에 결합된다. 제어 회로(416)는 디지털-아날로그 변환기(DAC; Digital-to-Analog Converter)(402) 및 DAC(404)를 더 포함한다. DAC(402)의 아날로그 출력은 트랜지스터 MP1의 게이트에 결합된다. DAC(404)의 아날로그 출력은 n-채널 트랜지스터 MN1의 게이트에 결합된다. DAC(402)의 디지털 입력은 M 비트 제어 신호 ck*_riseadj(예를 들어, cki_riseadj 또는 ckq_riseadj)를 수신한다. DAC(404)의 디지털 입력은 M 비트 제어 신호 ck*_falladj(예를 들어, cki_falladj 또는 ckq_falladj)를 수신한다.
도 5는 일 예에 따른 송신기에서의 클록 보정 방법(500)을 도시하는 흐름도이다. 도 3-5를 참조하면, 4상 클록 신호(122)는 클록 버퍼들(302I 및 302Q)로부터 출력된다(단계 502). 동상 클록 쌍(122I)은 동상 클록 보정 회로 쌍(3041 및 3042)에 의해 버퍼링된다(단계 504). 직교 위상 클록 쌍(122Q)은 직교 위상 클록 보정 회로 쌍(3043 및 3044)에 의해 버퍼링된다(단계 506). 검출기 회로(308)는 4상 클록 신호에서 듀티 사이클 에러 및 IQ 위상 에러를 검출한다(단계 508).
도 6은 검출기 회로(308)에 의해 수행되는 듀티 사이클 에러 및 IQ 위상 에러의 검출을 위한 단계(508)의 예를 도시하는 흐름도이다. 교정 회로(310) 및 검출기 회로(308)는 다음을 포함하는 검출/보정 프로세스를 구현하기 위해 협력한다: (1) cki와 cki_b 사이의 180° 위상 변위(phase-shift)를 보정하는 단계; (2) ckq와 ckq_b 사이의 180° 위상 변위(phase-shift)를 보정하는 단계; 및 (3) 동상 클록 쌍(122I)과 직교 위상 클록 쌍(122Q) 사이의 90° 위상 변위를 보정하는 단계. 동상 클록 쌍(122I) 및 직교 위상 클록 쌍(122Q)에서의 이상적인 180° 위상 변위에서의 임의의 편차는 듀티 사이클 왜곡(DCD; Duty Cycle Distortion)을 초래한다. 검출기 회로(308)는 cki와 cki_b 간의 공통 모드 레벨(common-mode level)의 차이들을 비교함으로써 동상 클록 쌍(122I)에서 DCD를 검출할 수 있다. 검출기 회로(308)는 동일한 프로세스를 사용하여 직교 위상 클록 쌍(122Q)에서 DCD를 검출할 수 있다. 검출기 회로(308)는 대칭 XOR 게이트들을 사용하여 동상 클록 쌍(122I)과 직교 위상 클록 쌍(122Q) 사이의 IQ 위상 에러를 검출할 수 있다.
교정 회로(310)는 검출기 회로(308)가 세 개의 검출 단계의 시간 멀티플렉싱된 (time-multiplexed) 시퀀스를 수행하도록 하기 위해 검출기 회로(308)에 제어 신호(ctrl)를 제공한다. 단계(602)에서, 검출기 회로(308)는 동상 듀티 사이클 에러를 결정하기 위해 동상 클록 쌍(122I)의 DCD를 측정한다. 단계(604)에서, 검출기 회로(308)는 직교 위상 듀티 사이클 에러를 결정하기 위해 직교 위상 클록 쌍(122Q)의 DCD를 측정한다. 단계(606)에서, 검출기 회로(308)는 IQ 위상 에러를 결정하기 위해 동상 클록 쌍(122I)과 직교 위상 클록 쌍(122Q) 사이의 위상 차를 측정한다. 검출기 회로(308)는 각각의 단계(602…606) 동안 하나 이상의 비교 결과를 출력한다. 비교 결과(들)는 각각의 세 개의 검출 단계 동안, 각각 동상 듀티 사이클 에러, 직교 듀티 사이클 에러 및 IQ 위상 에러를 나타낸다.
도 3-5로 돌아오면, 교정 회로(310)는 듀티 사이클 에러 및 IQ 위상 불일치 모두를 보정하기 위해 클록 보정 회로들(3041…3044)에 제어 신호를 제공한다(단계 510). 교정 회로(310)는 동상 제어 신호 쌍(312I1 및 312I2)을 동상 클록 보정 회로 쌍(3041 및 3042) 각각의 제1 및 제2 DAC들(402 및 404)에 공급한다(단계 512). 교정 회로(310)는 직교 위상 제어 신호 쌍(312Q1 및 312Q2)을 직교 위상 클록 보정 회로 쌍(3043 및 3044) 각각의 제1 및 제2 DAC들(402 및 404)에 공급한다(단계 514).
도 7은 듀티 사이클 에러 및 IQ 위상 불일치 모두를 보정하기 위해 클록 보정 회로들(3041…3044)을 제어하는 단계(510)의 예를 도시하는 흐름도이다. 단계(702)에서, 교정 회로(310)는 동상 듀티 사이클 에러를 나타내는 검출기 회로(308)에 의해 출력된 비교 결과(들)에 응답하여 동상 클록 쌍(122I)에 대한 듀티 사이클 보정을 결정한다.
특히, 단계(704)에서, 교정 회로(310)는 듀티 사이클 보정의 방향을 결정하기 위해 비교 결과(들)를 프로세싱한다. 단계(706)에서, 교정 회로(310)는 결정된 듀티 사이클 보정의 방향에 응답하여, 클록 신호 cki 및 cki_b의 상승 에지들 또는 클록 신호 cki 및 cki_b의 하강 에지들을 조정하기 위해 DAC 코드를 생성한다. 상승 에지들을 조정하기 위해, 교정 회로(310)는 DAC(402)에 입력된 코드를 증가 또는 감소시키기 위해 cki_riseadj 신호를 제어하며, 이는 p-채널 트랜지스터 MP1의 게이트에 인가되는 아날로그 전압을 증가 또는 감소시킨다. 이것은 p-채널 트랜지스터 MP1이 더 적은 또는 더 많은 전류를 공급하게 하고, 이는 노드 N2에서 전압의 상승 시간을 증가 또는 감소시킨다. 하강 에지들을 조정하기 위해, 교정 회로(310)는 DAC(404)에 입력된 코드를 증가 또는 감소시키기 위해 cki_falladj 신호를 제어하며, 이는 n-채널 트랜지스터 MN1의 게이트에 인가되는 아날로그 전압을 증가 또는 감소시킨다. 이것은 n-채널 트랜지스터 MN1이 더 많은 또는 더 적은 전류를 싱킹(sink)하게 하고, 이는 노드 N2에서 전압의 하강 시간을 감소 또는 증가시킨다. 특히, 단계(702) 동안, 교정 회로(310)는 클록 신호 cki 및 cki_b의 상승 시간들 또는 하강 시간들 중 하나를 조정하기 위해 각각의 클록 보정 회로(3041 및 3042)의 DAC들(402 및 404) 중 하나만을 제어한다.
단계(708)에서, 교정 회로(310)는 직교 위상 듀티 사이클 에러를 나타내는 검출기 회로(308)에 의해 출력된 비교 결과(들)에 응답하여 직교 위상 클록 쌍(122Q)에 대한 듀티 사이클 보정을 결정한다.
특히, 단계(710)에서, 교정 회로(310)는 듀티 사이클 보정의 방향을 결정하기 위해 비교 결과(들)를 프로세싱한다. 단계(712)에서, 교정 회로(310)는 결정된 듀티 사이클 보정의 방향에 응답하여, 클록 신호 ckq 및 ckq_b의 상승 에지들 또는 클록 신호 ckq 및 ckq_b의 하강 에지들을 조정하기 위해 DAC 코드를 생성한다. 상승 에지들을 조정하기 위해, 교정 회로(310)는 DAC(402)에 입력된 코드를 증가 또는 감소시키기 위해 ckq_riseadj 신호를 제어하며, 이는 p-채널 트랜지스터 MP1의 게이트에 인가되는 아날로그 전압을 증가 또는 감소시킨다. 이것은 p-채널 트랜지스터 MP1이 더 적은 또는 더 많은 전류를 공급하게 하고, 이는 노드 N2에서 전압의 상승 시간을 증가 또는 감소시킨다. 하강 에지들을 조정하기 위해, 교정 회로(310)는 DAC(404)에 입력된 코드를 증가 또는 감소시키기 위해 ckq_falladj 신호를 제어하며, 이는 n-채널 트랜지스터 MN1의 게이트에 인가되는 아날로그 전압을 증가 또는 감소시킨다. 이것은 n-채널 트랜지스터 MN1이 더 많은 또는 더 적은 전류를 싱킹(sink)하게 하고, 이는 노드 N2에서 전압의 하강 시간을 감소 또는 증가시킨다. 특히, 단계(708) 동안, 교정 회로(310)는 클록 신호 ckq 및 ckq_b의 상승 시간들 또는 하강 시간들 중 하나를 조정하기 위해 각각의 클록 보정 회로(3043 및 3044)의 DAC들(402 및 404) 중 하나만을 제어한다.
단계(714)에서, 교정 회로(310)는 IQ 위상 에러에 응답하여 동상 클록 쌍(122I) 또는 직교 위상 클록 쌍(122Q)에 대한 위상 보정을 결정한다. 특히, 단계(716)에서, 교정 회로(310)는 위상 보정의 방향을 결정한다. 단계(718)에서, 교정 회로(310)는 어떤 클록 쌍이 조정을 위해 선택되는지에 따라, 클록 신호 cki 및 cki_b 또는 클록 신호 ckq 및 ckq_b의 상승 및 하강 에지들 모두를 조정하기 위해 DAC 코드들을 생성한다. 특히, 단계(714) 동안, 교정 회로는 클록 신호 cki 및 cki_b(또는 클록 신호 ckq 및 ckq_b)의 상승 시간들 및 하강 시간들 모두를 조정하기 위해 각각의 클록 보정 회로(3041 및 3042)(또는 각각의 클록 보정 회로 3043 및 3044)에서 DAC들(402 및 404) 모두를 제어한다.
도 8은 본 명세서에서 설명된 QCC 회로(300)가 사용될 수 있는 일 예에 따른 프로그램 가능 IC(1)을 도시하는 블록도이다. 프로그램 가능 IC(1)는 프로그램 가능 로직(3), 구성 로직(25) 및 구성 메모리(26)을 포함한다. 프로그램 가능 IC(1)는 비휘발성 메모리(27), DRAM(28) 및 기타 회로들(29)과 같은 외부 회로들에 결합될 수 있다. 프로그램 가능 로직(3)은 로직 셀들(30), 지원 회로들(31) 및 프로그램 가능 상호연결부(32)를 포함한다. 로직 셀들(30)은 복수의 입력의 일반적인 로직 기능들을 구현하도록 구성될 수 있는 회로들을 포함한다. 지원 회로들(31)은 트랜시버들, 입력/출력 블록들, 디지털 신호 프로세서들, 메모리들 등과 같은 전용 회로들을 포함한다. 로직 셀들 및 지원 회로들(31)은 프로그램 가능 상호연결부(32)를 사용하여 상호 연결될 수 있다. 로직 셀들(30)의 프로그래밍, 지원 회로들(31)의 파라미터들의 설정 및 프로그램 가능 상호연결부(32)의 프로그래밍을 위한 정보는 구성 로직(25)에 의해 구성 메모리(26)에 저장된다. 구성 로직(25)은 비휘발성 메모리(27) 또는 임의의 다른 소스로부터(예를 들어, DRAM(28) 또는 기타 회로들(29)로부터) 구성 데이터를 획득할 수 있다. 일부 예들에서, 프로그램 가능 IC(1)는 프로세싱 시스템(2)을 포함한다. 프로세싱 시스템(2)은 마이크로프로세서(들), 메모리, 지원 회로들, IO 회로들 등을 포함할 수 있다.
도 9는 일 예에 따른 프로그램 가능 IC(1)의 시스템 온 칩(SoC; System-on-Chip) 구현을 도시하는 블록도이다. 이 예에서, 프로그램 가능 IC(1)는 프로세싱 시스템(2) 및 프로그램 가능 로직(3)을 포함한다. 프로세싱 시스템(2)은 실시간 프로세싱 유닛(RPU; Real-time Processing Unit)(4), 어플리케이션 프로세싱 유닛(APU; Application Processing Unit)(5), 그래픽 프로세싱 유닛(GPU; Graphing Processing Unit)(6), 구성 및 보안 유닛(CSU; Configuration and Security Unit)(12), 플랫폼 관리 유닛(PMU; Platform Management Unit)(122) 등과 같은 다양한 프로세싱 유닛들을 포함한다. 프로세싱 시스템(2)은 또한 온 칩 메모리(OCM; On-Chip Memory)(14), 트랜시버들(7), 주변 장치들(peripherals)(8), 상호연결부(16), DMA 회로(9), 메모리 제어기(10), 주변 장치들(15) 및 멀티플렉싱된 IO(MIO; Multiplexed IO) 회로(13)와 같은 다양한 지원 회로들을 포함한다. 프로세싱 유닛들 및 지원 회로들은 상호연결부(16)에 의해 상호 연결된다. 프로그램 가능 로직(3) 또한 상호연결부(16)에 결합된다. 트랜시버들(7)은 외부 핀들(24)에 결합된다. 프로그램 가능 로직(3)은 외부 핀들(23)에 결합된다. 메모리 제어기(10)는 외부 핀들(22)에 결합된다. MIO(13)는 외부 핀들(20)에 결합된다. 프로세싱 시스템(2)은 일반적으로 외부 핀들(21)에 결합된다. APU(5)는 CPU(17), 메모리(18) 및 지원 회로들(19)을 포함할 수 있다.
프로세싱 시스템(2)을 참조하면, 각각의 프로세싱 유닛은 하나 이상의 중앙 처리 유닛(CPU; Central Processing Unit) 및 메모리들, 인터럽트 제어기들, 직접 메모리 액세스(DMA: Direct Memory Access) 제어기들, 메모리 관리 유닛들(MMU; Memory Management Unit), 부동 소수점 유닛들(FPU; Floating Point Unit) 등과 같은 연관된 회로들을 포함한다. 상호연결부(16)는 프로세싱 유닛들을 상호 연결할 뿐만 아니라 프로세싱 시스템(2)의 다른 컴포넌트들을 프로세싱 유닛들에 상호 연결하도록 구성된 다양한 스위치들, 버스들, 통신 링크들 등을 포함한다.
OCM(14)은 하나 이상의 RAM 모듈을 포함하며, 이는 프로세싱 시스템(2) 전체에 분산될 수 있다. 예를 들어, OCM(14)은 배터리 백업 RAM(BBRAM; Battery Backed RAM), 밀착 결합 메모리(TCM; Tightly Coupled Memory) 등을 포함할 수 있다. 메모리 제어기(10)는 외부 DRAM에 액세스하기 위한 DRAM 인터페이스를 포함할 수 있다. 주변 장치들(8, 15)은 프로세싱 시스템(2)에 인터페이스를 제공하는 하나 이상의 컴포넌트를 포함할 수 있다. 예를 들어, 주변 장치들(15)은 그래픽 프로세싱 유닛(GPU), 디스플레이 인터페이스(예를 들어, DisplayPort, 고화질 멀티미디어 인터페이스(HDMI; High-Definition Multimedia Interface) 포트 등), 범용 직렬 버스(USB; Universal Serial Bus) 포트, 이더넷 포트들, 범용 비동기 트랜시버(UART; Universal Asynchronous Transceiver) 포트들, 직렬 주변 장치 인터페이스(SPI; Serial Peripheral Interface) 포트들, 범용 IO(GPIO; General Purpose IO) 포트들, SATA(Serial Advanced Technology Attachment) 포트들, PCIe 포트들 등을 포함할 수 있다. 주변 장치들(15)은 MIO(13)에 결합될 수 있다. 주변 장치들(8)은 트랜시버들(7)에 결합될 수 있다. 트랜시버들(7)은 직병렬 변환기(SERDES) 회로들, MGT들 등을 포함할 수 있다. 트랜시버들(7)은 QCC 회로(300)의 인스턴스(들)를 포함할 수 있다.
도 10은 트랜시버들(37), 구성 가능한 로직 블록들(“CLB”)(33), 랜덤 액세스 메모리 블록들(“BRAM”)(34), 입력/출력 블록들(“IOB”)(36), 구성 및 클록킹 로직(“CONFIG/CLOCKS”)(42), 디지털 신호 프로세싱 클록들(“DSP”)(35), 특수 입력/출력 블록들(“I/O”)(41)(예를 들어, 구성 포트들 및 클록 포트들) 및 디지털 클록 관리자들, 아날로그-디지털 변환기들, 시스템 모니터링 로직 등과 같은 다른 프로그램 가능 로직(39)을 포함하는 다수의 상이한 프로그램 가능 타일을 포함하는 프로그램 가능 IC(1)의 필드 프로그램 가능 게이트 어레이(FPGA; Field Programmable Gate Array) 구현을 도시한다. FPGA는 또한 PCIe 인터페이스들(40), 아날로그-디지털 변환기들(ADC; Analog-to-Digital Converters)(38) 등을 포함할 수 있다. FPGA는 트랜시버들(37) 또는 기타 회로들에 의해 사용되는 QCC 회로(300)의 인스턴스(들)를 포함할 수 있다.
일부 FPGA들에서, 각각의 프로그램 가능 타일은 도 10의 상단에 포함된 예들에 의해 도시된 바와 같이, 동일한 타일 내의 프로그램 가능 로직 요소의 입력 및 출력 단자들(48)로의 연결들을 갖는 적어도 하나의 프로그램 가능 상호연결 요소(“INT”)(43)를 포함할 수 있다. 각각의 프로그램 가능 상호연결 요소(43)는 또한 동일한 타일 또는 다른 타일(들) 내의 인접한 프로그램 가능 상호연결 요소(들)의 상호연결 세그먼트들(49)로의 연결들을 포함할 수 있다. 각각의 프로그램 가능 상호연결 요소(43)는 또한 로직 블록들(도시되지 않음) 사이의 일반적인 라우팅(routing) 자원들의 상호연결 세그먼트들(50)로의 연결들을 포함할 수 있다. 일반적인 라우팅 자원들은 상호연결 세그먼트들(예를 들어, 상호연결 세그먼트들(50))의 트랙들을 포함하는 로직 블록들(도시되지 않음)과 상호연결 세그먼트들을 연결하기 위한 스위치 블록들(도시되지 않음) 사이의 라우팅 채널들을 포함할 수 있다. 일반적인 라우팅 자원들의 상호연결 세그먼트들(예를 들어, 상호연결 세그먼트(50))은 하나 이상의 로직 블록에 걸쳐 있을 수 있다. 프로그램 가능 상호연결 요소들(43)는 일반적인 라우팅 자원들과 함께 도시된 FPGA를 위한 프로그램 가능 상호연결 구조(“프로그램 가능 상호연결부(programmable interconnect)”)를 구현한다.
예시적인 구현에서, CLB(33)는 사용자 로직 및 단일의 프로그램 가능 상호연결 요소(“INT”)(43)를 구현하도록 프로그래밍될 수 있는 구성 가능한 로직 요소(“CLE”)(44)를 포함할 수 있다. BRAM(34)은 하나 이상의 프로그램 가능 상호연결 요소에 더하여 BRAM 로직 요소(“BRL”)(45)를 포함할 수 있다. 일반적으로, 타일 내에 포함된 상호연결 요소들의 수는 타일의 높이에 따라 달라진다. 도시된 예에서, BRAM 타일은 다섯 개의 CLB와 동일한 높이를 갖지만, 다른 수들(예를 들어, 4) 또한 사용될 수 있다. DSP 타일(35)은 적절한 수의 프로그램 가능 상호연결 요소에 더하여 DSP 로직 요소(“DSPL”)(46)를 포함할 수 있다. IOB(36)는, 예를 들어, 프로그램 가능 상호연결 요소(43)의 하나의 인스턴스에 더하여 입력/출력 로직 요소(“IOL”)(47)의 두 개의 인스턴스를 포함할 수 있다. 당업자에게 명백할 바와 같이, 예를 들어, I/O 로직 요소(47)에 연결된 실제 I/O 패드들은 일반적으로 입력/출력 로직 요소(47)의 영역에 국한되지 않는다.
도시된 예에서, 다이(도 10에 도시됨)의 중심 근처의 수평 영역은 구성, 클록 및 다른 제어 로직을 위해 사용된다. 이 수평 영역 또는 열로부터 연장되는 수직 열들(51)은 FPGA의 폭에 걸쳐 클록들 및 구성 신호들을 분배하는 데 사용된다.
도 10에 도시된 아키텍처를 이용하는 일부 FPGA들은 FPGA의 상당 부분을 구성하는 규칙적인 주상(columnar) 구조를 붕괴시키는 추가적인 로직 블록들을 포함한다. 추가적인 로직 블록들은 프로그램 가능 블록들 및/또는 전용 로직일 수 있다.
도 10은 단지 예시적인 FPGA 아키텍처를 도시하도록 의도된 것임에 유의한다. 예를 들어, 행 내의 로직 블록들의 수들, 행들의 상대적 너비, 행들의 수 및 순서, 행들 내에 포함된 로직 블록들의 유형들, 로직 블록들의 상대적 크기들 및 도 10의 상단에 포함된 상호연결부/로직 구현들은 순전히 예시적인 것이다. 예를 들어, 실제 FPGA에서는 사용자 로직의 효율적인 구현을 용이하게 하기 위해 CLB들이 나타나는 곳마다 2개 이상의 인접한 CLB들의 행이 일반적으로 포함되지만, 인접한 CLB 행들의 수는 FPGA의 전체 크기에 따라 다르다.
비제한적인 예들의 목록이 아래에서 제공된다.
일 예에서, 송신기가 제공될 수 있다. 이러한 송신기는 4상 클록 신호에 기반하여 출력 신호를 생성하기 위해 입력 신호를 직렬화하도록 구성된 멀티플렉서 회로; 각각 4상 클록 신호의 동상 및 반-동상 클록 신호들을 출력하는 제1 클록 보정 회로 쌍; 각각 4상 클록 신호의 직교 위상 및 반-직교 위상 클록 신호들을 출력하는 제2 클록 보정 회로 쌍; 4상 클록 신호에서 듀티 사이클 에러 및 동상/직교 위상(IQ) 위상 불일치를 검출하도록 구성된 검출기 회로; 및 검출기 회로의 듀티 사이클 에러 및 IQ 위상 불일치에 기반한 출력 모두를 보정하기 위해, 제1 클록 보정 회로 쌍의 각각에 제1 제어 신호 쌍을 공급하고, 제2 클록 보정 회로 쌍의 각각에 제2 제어 신호 쌍을 공급하도록 구성된 교정 회로를 포함할 수 있다.
이러한 송신기에서, 제1 클록 보정 회로 쌍 및 제2 클록 보정 회로 쌍의 각각의 클록 보정 회로는 제1 인버터; 제2 인버터와 병렬로 결합된 제어 회로를 포함한다.
이러한 일부 송신기에서, 제어 회로는 공급 노드와 접지 노드 사이에 결합된 제1 및 제2 p-채널 트랜지스터들 및 제1 및 제2 n-채널 트랜지스터들 - 제2 p-채널 트랜지스터의 게이트 및 제2 n-채널 트랜지스터의 게이트는 제1 인버터의 입력에 결합되고, 제2 p-채널 트랜지스터의 드레인 및 제2 n-채널 트랜지스터의 드레인은 제1 인버터의 출력에 결합됨; 제1 p-채널 트랜지스터의 게이트에 결합된 제1 디지털-아날로그 변환기(DAC); 및 제1 n-채널 트랜지스터의 게이트에 결합된 제2 DAC를 포함할 수 있다.
이러한 일부 송신기에서, 교정 회로는 제1 클록 보정 회로 쌍 및 제2 클록 보정 회로 쌍의 각각의 클록 보정 회로 내 제어 회로 내의 제1 DAC 및 제2 DAC에 결합될 수 있다.
이러한 일부 송신기에서, 교정 회로는 제1 클록 보정 회로 쌍의 각각 내의 제1 DAC 및 제2 DAC에 각각 제1 제어 신호 쌍을 공급하고, 교정 회로는 제2 클록 보정 회로 쌍의 각각 내의 제1 DAC 및 제2 DAC에 각각 제2 제어 신호 쌍을 공급한다.
이러한 일부 송신기에서, 제1 클록 보정 회로 쌍 및 제2 클록 보정 회로 쌍의 각각의 클록 보정 회로는 제1 인버터의 입력에 결합된 적어도 하나의 제2 인버터; 및 제1 인버터의 출력에 결합된 적어도 하나의 제3 인버터를 더 포함한다.
이러한 일부 송신기는 제1 클록 보정 회로 쌍을 갖는 제1 클록 버퍼에 동상 차동 클록 신호를 공급하고 제2 클록 보정 회로 쌍을 갖는 제2 클록 버퍼에 직교 위상 차동 클록 신호를 공급하는 클록 생성기를 더 포함할 수 있다.
이러한 일부 송신기에서, 교정 회로는 검출기 회로에 제어 신호를 공급할 수 있고, 검출기 회로는, 제어 신호에 응답하여, 동상 듀티 사이클 에러, 직교 위상 듀티 사이클 에러 및 IQ 위상 에러를 검출하도록 구성될 수 있다.
이러한 일부 송신기에서, 교정 회로는 동상 듀티 사이클 에러에 응답하여 동상 및 반-동상 클록 신호들의 상승 에지들 또는 하강 에지들을 조정하고, 직교 위상 듀티 사이클 에러에 응답하여 직교 위상 및 반-직교 위상 클록 신호들의 상승 에지들 또는 하강 에지들을 조정하고, IQ 위상 에러에 응답하여 동상 및 반-동상 클록 신호들 또는 직교 위상 및 반-직교 위상 클록 신호들의 상승 에지들 및 하강 에지들 모두를 조정하도록 구성될 수 있다.
다른 예에서, 송신기에서의 클록 보정 방법이 제공될 수 있다. 이러한 송신기에서의 클록 보정 방법은 제1 클록 보정 회로 쌍으로부터 4상 클록 신호의 동상 및 반-동상 클록 신호들을 각각 출력하는 단계; 제2 클록 보정 회로 쌍으로부터 4상 클록 신호의 직교 위상 및 반-직교 위상 클록 신호들을 각각 출력하는 단계; 4상 클록 신호에서 듀티 사이클 에러 및 동상/직교 위상(IQ) 위상 불일치를 검출하는 단계; 검출기 회로의 듀티 사이클 에러 및 IQ 위상 불일치에 기반한 출력 모두를 보정하기 위해, 제1 클록 보정 회로 쌍의 각각에 제1 제어 신호 쌍을 제공하고, 제2 클록 보정 회로 쌍의 각각에 제2 제어 신호 쌍을 제공하는 단계를 포함할 수 있다.
이러한 방법에서, 제공하는 단계는 제1 클록 보정 회로 쌍의 각각 내의 제1 디지털-아날로그 변환기(DAC) 및 제2 DAC에 각각 제1 제어 신호 쌍을 공급하는 단계; 및 제2 클록 보정 회로 쌍의 각각 내의 제1 DAC 및 제2 DAC에 각각 제2 제어 신호 쌍을 공급하는 단계를 포함할 수 있다.
이러한 일부 방법은 제1 클록 보정 회로 쌍을 갖는 제1 클록 버퍼에 동상 차동 클록 신호를 공급하고 제2 클록 보정 회로 쌍을 갖는 제2 클록 버퍼에 직교 위상 차동 클록 신호를 공급하는 단계를 더 포함할 수 있다.
이러한 일부 방법에서, 검출하는 단계는 동상 듀티 사이클 에러, 직교 위상 듀티 사이클 에러 및 동상-직교 위상(IQ) 위상 에러를 결정하는 단계를 포함할 수 있다.
이러한 일부 방법에서, 제공하는 단계는 동상 듀티 사이클 에러에 응답하여 동상 및 반-동상 클록 신호들의 상승 에지들 또는 하강 에지들을 조정하는 단계; 직교 위상 듀티 사이클 에러에 응답하여 직교 위상 및 반-직교 위상 클록 신호들의 상승 에지들 또는 하강 에지들을 조정하는 단계; 및 IQ 위상 에러에 응답하여 동상 및 반-동상 클록 신호들 또는 직교 위상 및 반-직교 위상 클록 신호들의 상승 에지들 및 하강 에지들 모두를 조정하는 단계를 포함할 수 있다.
또 다른 예에서, 직교 클록 보정(QCC) 회로가 제공될 수 있다. 이러한 QCC 회로는 각각 4상 클록 신호의 동상 및 반-동상 클록 신호들을 출력하는 제1 클록 보정 회로 쌍; 각각 4상 클록 신호의 직교 위상 및 반-직교 위상 클록 신호들을 출력하는 제2 클록 보정 회로 쌍; 4상 클록 신호에서 듀티 사이클 에러 및 동상/직교 위상(IQ) 위상 불일치를 검출하도록 구성된 검출기 회로; 및 검출기 회로의 듀티 사이클 에러 및 IQ 위상 불일치에 기반한 출력 모두를 보정하기 위해, 제1 클록 보정 회로 쌍의 각각에 제1 제어 신호 쌍을 공급하고, 제2 클록 보정 회로 쌍의 각각에 제2 제어 신호 쌍을 공급하도록 구성된 교정 회로를 포함할 수 있다.
이러한 일부 QCC 회로에서, 제1 클록 보정 회로 쌍 및 제2 클록 보정 회로 쌍의 각각의 클록 보정 회로는 제1 인버터; 제2 인버터와 병렬로 결합된 제어 회로를 포함할 수 있다.
이러한 일부 QCC 회로에서, 제어 회로는 공급 노드와 접지 노드 사이에 결합된 제1 및 제2 p-채널 트랜지스터들 및 제1 및 제2 n-채널 트랜지스터들 - 제2 p-채널 트랜지스터의 게이트 및 제2 n-채널 트랜지스터의 게이트는 제1 인버터의 입력에 결합되고, 제2 p-채널 트랜지스터의 드레인 및 제2 n-채널 트랜지스터의 드레인은 제1 인버터의 출력에 결합됨; 제1 p-채널 트랜지스터의 게이트에 결합된 제1 디지털-아날로그 변환기(DAC); 및 제1 n-채널 트랜지스터의 게이트에 결합된 제2 DAC를 포함할 수 있다.
이러한 일부 QCC 회로에서, 교정 회로는 제1 클록 보정 회로 쌍 및 제2 클록 보정 회로 쌍의 각각의 클록 보정 회로 내 제어 회로 내의 제1 DAC 및 제2 DAC에 결합될 수 있다.
이러한 일부 QCC 회로에서, 교정 회로는 제1 클록 보정 회로 쌍의 각각 내의 제1 DAC 및 제2 DAC에 각각 제1 제어 신호 쌍을 공급하고, 교정 회로는 제2 클록 보정 회로 쌍의 각각 내의 제1 DAC 및 제2 DAC에 각각 제2 제어 신호 쌍을 공급한다.
이러한 일부 QCC 회로에서, 교정 회로는 검출기 회로에 제어 신호를 공급하고, 검출기 회로는 제어 신호에 응답하여 동상 듀티 사이클 에러, 직교 위상 듀티 사이클 에러 및 동상-직교 위상(IQ) 위상 에러를 검출하도록 구성될 수 있고, 교정 회로는 동상 듀티 사이클 에러에 응답하여 동상 및 반-동상 클록 신호들의 상승 에지들 또는 하강 에지들을 조정하고, 직교 위상 듀티 사이클 에러에 응답하여 직교 위상 및 반-직교 위상 클록 신호들의 상승 에지들 또는 하강 에지들을 조정하고, IQ 위상 에러에 응답하여 동상 및 반-동상 클록 신호들 또는 직교 위상 및 반-직교 위상 클록 신호들의 상승 에지들 및 하강 에지들 모두를 조정하도록 구성될 수 있다.
앞서 말한 내용은 특정한 예들에 관한 것이지만, 다른 그리고 추가적인 예들이 그 기본적인 범위를 벗어나지 않으면서 고안될 수 있고, 그 범위는 다음의 청구범위에 의해 결정된다.
Claims (14)
- 송신기에 있어서,
동상 차동 클록 신호(in-phase differential clock signal) 및 직교 위상 차동 클록 신호를 생성하는 클록 생성기;
상기 동상 차동 클록 신호 및 상기 직교 위상 차동 클록 신호로부터 획득된 동상 클록 신호, 역위상 클록 신호, 직교 위상 클록 신호 및 역 직교 위상 클록 신호를 포함하는 4상 클록 신호에 기반하여 출력 신호를 생성하기 위해 입력 신호를 직렬화하도록 구성된 멀티플렉서 회로;
각각 상기 4상 클록 신호의 상기 동상 클록 신호 및 상기 역위상 클록 신호를 출력하는 제1 클록 보정 회로 쌍;
각각 상기 4상 클록 신호의 상기 직교 위상 클록 신호 및 상기 역 직교 위상 클록 신호를 출력하는 제2 클록 보정 회로 쌍;
상기 4상 클록 신호에서 듀티 사이클 에러 및 동상/직교 위상(in-phase/quadrature-phase, IQ) 위상 불일치를 검출하도록 구성된 검출기 회로;
상기 검출기 회로의 상기 듀티 사이클 에러 및 상기 IQ 위상 불일치에 기반한 출력 모두를 보정하기 위해, 상기 제1 클록 보정 회로 쌍의 각각에 제1 제어 신호 쌍을 공급하고, 상기 제2 클록 보정 회로 쌍의 각각에 제2 제어 신호 쌍을 공급하도록 구성된 교정 회로를 포함하되,
상기 제1 클록 보정 회로 쌍의 각 클록 보정 회로는 제1 인버터, 상기 제1 인버터의 입력에 결합된 적어도 하나의 제2 인버터, 상기 제1 인버터의 출력에 결합된 적어도 하나의 제3 인버터, 및 상기 제1 인버터와 병렬로 결합된 제어 회로- 상기 제1 클록 보정 회로 쌍의 상기 제어 회로 각각은 상기 제1 제어 신호 쌍을 수신함 - 를 포함하고,
상기 제2 클록 보정 회로 쌍의 각 클록 보정 회로는 제1 인버터, 상기 제1 인버터의 입력에 결합된 적어도 하나의 제2 인버터, 상기 제1 인버터의 출력에 결합된 적어도 하나의 제3 인버터, 및 상기 제1 인버터와 병렬로 결합된 제어 회로 - 상기 제2 클록 보정 회로 쌍의 상기 제어 회로 각각은 상기 제2 제어 신호 쌍을 수신함 - 를 포함하고,
상기 제1 클록 보정 회로 쌍의 제3 인버터는 상기 동상 클록 신호 및 상기 역위상 클록 신호를 각각 상기 검출기 회로에 제공하고, 상기 제2 클록 보정 회로 쌍의 제3 인버터는 상기 직교 위상 클록 신호 및 상기 역 직교 위상 클록 신호를 각각 상기 검출기 회로에 제공하는 것인 송신기. - 제1항에 있어서,
상기 제어 회로는,
공급 노드와 접지 노드 사이에 결합된, 제1 p-채널 트랜지스터 및 제2 p-채널 트랜지스터, 및 제1 n-채널 트랜지스터 및 제2 n-채널 트랜지스터 - 상기 제2 p-채널 트랜지스터의 게이트 및 상기 제2 n-채널 트랜지스터의 게이트는 상기 제1 인버터의 입력에 결합되고, 상기 제2 p-채널 트랜지스터의 드레인 및 상기 제2 n-채널 트랜지스터의 드레인은 상기 제1 인버터의 출력에 결합됨 -;
상기 제1 p-채널 트랜지스터의 게이트에 결합된 제1 디지털-아날로그 변환기(digital-to-analog converter, DAC); 및
상기 제1 n-채널 트랜지스터의 게이트에 결합된 제2 DAC를 포함하는 것인 송신기. - 제2항에 있어서,
상기 교정 회로는 상기 제1 클록 보정 회로 쌍 및 상기 제2 클록 보정 회로 쌍의 각 클록 보정 회로 내 상기 제어 회로 내의 상기 제1 DAC 및 상기 제2 DAC에 결합되는 것인 송신기. - 제3항에 있어서,
상기 교정 회로는 상기 제1 클록 보정 회로 쌍의 각각 내 상기 제1 DAC 및 상기 제2 DAC 각각에 상기 제1 제어 신호 쌍 중 대응하는 제어 신호를 공급하고, 상기 교정 회로는 상기 제2 클록 보정 회로 쌍의 각각 내 상기 제1 DAC 및 상기 제2 DAC 각각에 상기 제2 제어 신호 쌍 중 대응하는 제어 신호를 공급하는 것인 송신기. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 클록 생성기는 상기 제1 클록 보정 회로 쌍을 갖는 제1 클록 버퍼에 상기 동상 차동 클록 신호를 공급하고 상기 제2 클록 보정 회로 쌍을 갖는 제2 클록 버퍼에 상기 직교 위상 차동 클록 신호를 공급하는 것인 송신기. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 교정 회로는 상기 검출기 회로에 제어 신호를 공급하고,
상기 검출기 회로는 상기 제어 신호에 응답하여, 동상 듀티 사이클 에러, 직교 위상 듀티 사이클 에러, 및 IQ 위상 에러를 검출하도록 구성되는 것인 송신기. - 제6항에 있어서,
상기 교정 회로는 상기 동상 듀티 사이클 에러에 응답하여 상기 동상 및 역위상 클록 신호의 상승 에지 또는 하강 에지를 조정하고, 상기 직교 위상 듀티 사이클 에러에 응답하여 상기 직교 위상 및 역 직교 위상 클록 신호의 상승 에지 또는 하강 에지를 조정하며, 상기 IQ 위상 에러에 응답하여 상기 동상 및 역위상 클록 신호 또는 상기 직교 위상 및 역 직교 위상 클록 신호 중 어느 하나의 상승 에지 및 하강 에지 모두를 조정하도록 구성되는 것인 송신기. - 송신기에서의 클록 보정 방법에 있어서,
클록 생성기를 사용하여, 동상 차동 클록 신호 및 직교 위상 차동 클록 신호를 생성하는 단계;
상기 동상 차동 클록 신호 및 상기 직교 위상 차동 클록 신호로부터 획득된 동상 클록 신호, 역위상 클록 신호, 직교 위상 클록 신호 및 역 직교 위상 클록 신호를 포함하는 4상 클록 신호에 기반하여 출력 신호를 생성하기 위해 멀티플렉서 회로를 사용하여 입력 신호를 직렬화하는 단계;
제1 클록 보정 회로 쌍으로부터 상기 4상 클록 신호의 동상 클록 신호 및 역위상 클록 신호를 각각 출력하는 단계;
제2 클록 보정 회로 쌍으로부터 상기 4상 클록 신호의 직교 위상 클록 신호 및 역 직교 위상 클록 신호를 각각 출력하는 단계;
검출기 회로를 사용하여, 상기 4상 클록 신호에서 듀티 사이클 에러 및 동상/직교 위상(IQ) 위상 불일치를 검출하는 단계;
교정 회로에 의해, 상기 검출기 회로의 상기 듀티 사이클 에러 및 상기 IQ 위상 불일치에 기반한 출력 모두를 보정하기 위해, 상기 제1 클록 보정 회로 쌍의 각각에 제1 제어 신호 쌍을 제공하고, 상기 제2 클록 보정 회로 쌍의 각각에 제2 제어 신호 쌍을 제공하는 단계를 포함하되,
상기 제1 클록 보정 회로 쌍의 각 클록 보정 회로는 제1 인버터, 상기 제1 인버터의 입력에 결합된 적어도 하나의 제2 인버터, 상기 제1 인버터의 출력에 결합된 적어도 하나의 제3 인버터, 및 상기 제1 인버터와 병렬로 결합된 제어 회로- 상기 제1 클록 보정 회로 쌍의 상기 제어 회로 각각은 상기 제1 제어 신호 쌍을 수신함 - 를 포함하고,
상기 제2 클록 보정 회로 쌍의 각 클록 보정 회로는 제1 인버터, 상기 제1 인버터의 입력에 결합된 적어도 하나의 제2 인버터, 상기 제1 인버터의 출력에 결합된 적어도 하나의 제3 인버터, 및 상기 제1 인버터와 병렬로 결합된 제어 회로 - 상기 제2 클록 보정 회로 쌍의 상기 제어 회로 각각은 상기 제2 제어 신호 쌍을 수신함 - 를 포함하고,
상기 방법은, 상기 제1 클록 보정 회로 쌍의 제3 인버터에 의해 상기 동상 클록 신호 및 상기 역위상 클록 신호를 각각 상기 검출기 회로에 제공하고, 상기 제2 클록 보정 회로 쌍의 제3 인버터에 의해 상기 직교 위상 클록 신호 및 상기 역 직교 위상 클록 신호를 각각 상기 검출기 회로에 제공하는 단계를 더 포함하는 것인 클록 보정 방법. - 제8항에 있어서,
상기 제1 클록 보정 회로 쌍을 갖는 제1 클록 버퍼에 상기 동상 차동 클록 신호를 공급하고 상기 제2 클록 보정 회로 쌍을 갖는 제2 클록 버퍼에 직교 위상 차동 클록 신호를 공급하는 단계를 더 포함하는 클록 보정 방법. - 제8항 또는 제9항에 있어서,
상기 검출하는 단계는 동상 듀티 사이클 에러, 직교 위상 듀티 사이클 에러, 및 동상-직교 위상(IQ) 위상 에러를 결정하는 단계를 포함하는 것인 클록 보정 방법. - 제10항에 있어서,
상기 제공하는 단계는,
상기 동상 듀티 사이클 에러에 응답하여 상기 동상 및 역위상 클록 신호의 상승 에지 또는 하강 에지를 조정하는 단계;
상기 직교 위상 듀티 사이클 에러에 응답하여 상기 직교 위상 및 역 직교 위상 클록 신호의 상승 에지 또는 하강 에지를 조정하는 단계; 및
상기 IQ 위상 에러에 응답하여, 상기 동상 및 역위상 클록 신호 또는 상기 직교 위상 및 역 직교 위상 클록 신호 중 어느 하나의 상승 에지 및 하강 에지 모두를 조정하는 단계를 포함하는 것인 클록 보정 방법. - 삭제
- 삭제
- 삭제
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