CN102498670A - 具有不依赖于输入信号工作循环变化的延迟的延迟锁定环 - Google Patents
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Abstract
一种延迟锁定环DLL使用延迟线使第一信号延迟一“延迟时间”，藉此产生第二信号。在第一信号的第一边缘开始以第一速率对电容器充电，且持续直到所述第二信号的边缘为止。接着以第二速率使所述电容器放电直到所述第一信号的另一边缘为止。控制环控制所述延迟时间，使得对所述电容器充电的量与对所述电容器放电的量相同。所述延迟时间恒定且大体上不依赖于所述第一信号的工作循环的变化。在一个实例中，通过相对于第一信号工作循环的改变按比例改变所述第一速率来实现工作循环失真消除。在另一实例中，所述第一及第二速率不依赖于所述第一信号的所述工作循环。
Description
技术领域
所揭示的实施例涉及一种延迟锁定环(DLL)，所述延迟锁定环(DLL)使时钟信号延迟实质上恒定且不依赖于所述时钟信号的工作循环的变化的时间量。
背景技术
图1(现有技术)为延迟锁定环(DLL)1的图，所述延迟锁定环(DLL)1在输入引线2上接收传入时钟信号CKREF，且输出CKREF的三个经延迟版本。输出引线3上的信号OUT3/3为信号CKREF的相对于CKREF延迟可编程延迟时间的复本。输出引线4上的信号OUT2/3为信号CKREF的延迟了所述可编程延迟时间的三分之二的复本。输出引线5上的信号OUT1/3为信号CKREF的延迟了所述可编程延迟时间的三分之一的复本。可编程延迟时间是由对电容器6充电的电流IUP与使电容器6放电的电流IDN的比率来确定。可编程电流源7确定上电流IUP的量值。可编程电流源8确定下电流IDN的量值。电容器6上的电压信号由电路9滤波且转换成控制电流IFILT。在此实例中的控制电流IFILT为反相器链10的供应电流。反相器链10使信号CKREF延迟，藉此产生输出信号OUT1/3、OUT2/3及OUT3/3。供应电流IFILT越大，延迟越小。供应电流IFILT越小，延迟越大。涉及“或非”(NOR)门11的反馈控制环控制经由反相器链10的延迟，使得每一循环供应到电容器6的电荷等于每一循环从电容器6汲取的电荷。
图2(现有技术)为说明DLL 1的操作的波形图。波形12说明在CKREF具有50/50工作循环时DLL 1的操作。波形13说明在CKREF具有45/55工作循环时DLL 1的操作。波形14说明在CKREF具有55/45工作循环时DLL 1的操作。电容器6上的电压在NOR门11输出数字逻辑低的时间期间增大，且电容器6上的电压在NOR门11输出数字逻辑高的时间期间减小。控制环调整反相器链10的延迟，使得充电电荷(对电容器6充电)在每一循环期间等于放电电荷(使电容器6放电)。因此，如果固定频率信号CKREF的工作循环固定于50/50，那么所述延迟固定，且视需要由上电流IUP与下电流IDN的比率来确定。DLL 1因此可用以产生CKREF的经延迟版本，其中延迟量可通过设定IUP电流与IDN电流的比率来编程。然而，CKREF的工作循环的改变可导致延迟时间的改变，即使CKREF的频率保持恒定且即使IUP与IDN的比率保持恒定也是如此。
图3(现有技术)为展示CKREF与OUT3/3之间的延迟时间如何依据CKREF的工作循环而改变的曲线图。
发明内容
延迟锁定环(DLL)接收第一信号(例如，传入时钟信号CKREF)，且使用延迟线产生第二信号(例如，延迟时钟信号OUT3/3)。所述第二信号为所述第一信号的经延迟版本。所述第二信号相对于所述第一信号延迟了“延迟时间”。所述延迟时间无关于所述第一信号的工作循环的可能改变而实质上保持恒定。所述DLL具有通用性且可具有许多用途，例如，用于控制将数据信号驱动到串行总线导体上的多级驱动器的启用。
在第一实施例中，所述DLL包括电容器。在所述第一信号的第一边缘的时间开始，以第一速率对所述电容器充电，且持续直到所述第二信号的边缘的时间为止。接着，在所述第二信号的所述边缘的所述时间开始，以第二速率使所述电容器放电。以此方式使所述电容器放电，直到所述第一信号的第二边缘的时间为止。在一个实例中，所述第一信号的第一及第二边缘是所述第一信号的脉冲的上升及下降边缘。所述DLL的控制环控制经由所述延迟线的“延迟时间”，使得在所述第一信号的每一周期期间，对所述电容器充电的量等于使所述电容器放电的量。通过编程所述第一速率(电容器充电速率)与所述第二速率(电容器放电速率)的比率，可设定所述延迟时间。所述DLL相对于所述第一信号的所述工作循环的改变而按比例地自动改变所述第一速率，使得经由所述延迟线的所述延迟时间实质上保持恒定，且不依赖于所述第一信号的所述工作循环的改变。
在第二实施例中，所述DLL还包括电容器。如在所述第一实施例中，从所述第一信号的第一边缘的时间起对所述电容器充电，直到所述第二信号的边缘为止，且接着从所述第二信号的所述边缘的时间起使所述电容器放电，直到所述第一信号的第二边缘为止。在所述第二实施例中，所述第二信号的所述边缘为所述第一信号的经延迟版本，且对应于所述第一信号的所述第一边缘。所述第一信号的所述第一及第二边缘定界所述第一信号的一个完整周期。在所述第二实施例中，充电速率与放电速率两者实质上不依赖于所述第一信号的所述工作循环的改变。如在所述第一实施例中，所述DLL的控制环控制经由延迟线的延迟时间，使得在所述第一信号的一个周期期间，对所述电容器充电的量等于使所述电容器放电的量。经由所述延迟线的所述延迟时间实质上保持恒定，且不依赖于所述第一信号的所述工作循环的改变。
前文为概述，且因此必然含有细节的简化、一般化及省略；因此，所属领域的技术人员将了解，所述概述仅为说明性的，且无意以任何方式为限制性的。如仅由所附权利要求书所界定的本文中所描述的装置及/或方法的其它方面、发明性特征及优势将在本文中所陈述的非限制性具体描述内容中变得明显。
附图说明
图1(现有技术)为延迟锁定环(DLL)的图，所述延迟锁定环(DLL)在输入引线2上接收传入时钟信号CKREF，且在输出引线3、4及5上输出CKREF的三个经延迟版本。
图2(现有技术)为说明图1的DLL的操作的波形图。
图3(现有技术)为展示图1的DLL中的信号CKREF与信号OUT3/3之间的延迟如何依据信号CKREF的工作循环而改变的曲线图。
图4为根据一个新颖方面的系统100的简化图。
图5为图4的系统的DLL的第一实施例101的电路图。
图6为说明图5的DLL的第一实施例101的操作的波形图。
图7为说明图4的DLL 101中的信号CKREF与OUT3/3的对应边缘之间的“延迟时间”如何无关于信号CKREF中的工作循环改变而实质上保持恒定的图。
图8为图4的DLL的第一实施例101的特定实例的图。
图9为图8的DLL的电荷泵140的电路图。
图10为图8的DLL的延迟控制单元(DCU)134的电路图。
图11为图8的DLL的延迟元件链116的电路图。
图12为图8的DLL的第一实施例的操作的方法200的流程图。
图13为图4的系统的DLL的第二实施例300的电路图。
图14为说明图13的DLL的第二实施例300的操作的波形图。
图15为图13的DLL的第二实施例300的操作的方法400的流程图。
具体实施方式
图4为根据一个新颖方面的系统100的简化图。系统100包括：延迟锁定环(DLL)101或300；涉及驱动器103、104及105的多级驱动器102；及通用串行总线(USB)缆线106。在引线107上相对于在引线108上所接收的时钟信号CKREF的边缘同步地接收数据DATA的位。当要改变数据信号的逻辑电平时，多级驱动器102通过标定驱动强度将新数据电平驱动到缆线106上。通过首先仅启用驱动器103，以使得驱动器103开始将导体109驱动到新数字逻辑电平来标定驱动强度。接着在短时间之后，启用驱动器104，以使得驱动器103与驱动器104两者驱动导体109。接着在短时间之后，启用驱动器105，以使得所有三个驱动器103、104及105均驱动导体109。DLL将启用信号提供到三个驱动器。启用信号OUT1/3首先转变，藉此启用驱动器103。接下来启用信号OUT2/3转变，藉此启用驱动器104。接下来启用信号OUT3/3转变，藉此启用驱动器105。系统100仅为DLL的一个说明性应用。DLL具有许多其它应用。
图5为图4的DLL的第一实施例101的详细电路图。DLL包括上电流电路110、下电流电路111、电容器112、压控延迟线(VCDL)113及逻辑电路114。传入时钟信号CKREF供应到压控延迟线(VCDL)113的输入引线115，使得VCDL 113内的延迟元件链116将所述时钟信号的经延迟版本OUT3/3输出到输出引线117上。传入时钟信号CKREF的边缘与输出时钟信号OUT3/3的对应边缘之间的延迟由存在于VCDL 113的输入引线118上的传入电压信号VCAP的直流(DC)分量来确定。延迟元件链116的其它分接头作为输出引线119及120延伸到VCDL 113之外。输出引线120上的信号OUT1/3输出为CKREF的经延迟版本的信号，但CKREF与OUT1/3之间的延迟是CKREF与OUT3/3之间的延迟的三分之一。输出引线119上的信号OUT2/3输出为CKREF的经延迟版本的信号，但CKREF与OUT2/3之间的延迟是CKREF与OUT3/3之间的延迟的三分之二。
图6为说明图5的DLL的第一实施例101的操作的波形图。波形121说明在CKREF具有50/50工作循环时DLL的操作。波形122说明在CKREF具有45/55工作循环时DLL的操作。波形123说明在CKREF具有55/45工作循环时DLL的操作。在第一边缘124上在传入时钟信号CKREF的周期的时间T1开始，对电容器112充电，使得电容器112上的电压VCAP以图6中所说明的第一速率SU1增大。电容器112上的电压VCAP增大直到在时间T2信号OUT3/3的第一边缘125为止。贯穿此时间，上电流电路110正将电流IUP供应到电容器节点126上，且下电流电路111正从电容器节点126传导电流IDN。IUP的量值大于电流IDN的量值，因此净电荷添加到电容器112，且电压VCAP以如所说明的速率SU1增大。
接着，在边缘125上在时间T2开始，电容器112上的电压VCAP以速率SD1减小。电流IUP在时间T2停止流动，但电流IDN持续流动，因此电荷接着被从电容器112移除，且电压VCAP如所说明那样减小。此情况持续直到在时间T4信号CKREF的下一边缘127为止。如图6中所说明，信号CKREF的第一边缘124及第二边缘127定界信号CKREF的高脉冲。在时间T4，下电流电路111停止从节点126汲取电荷，且电容器112上的电压VCAP贯穿信号CKREF的周期的其余部分在边缘128处实质上保持固定。P沟道场效晶体管129用以开始及停止IUP电流流动到节点126上。如果晶体管129被控制为导电，那么电流IUP流动。如果晶体管129被控制为不导电，那么电流IUP不流动。由逻辑电路114输出的信号GOUT作为控制信号被供应到导体130上及晶体管129的栅极上。当信号CKREF为数字逻辑高且信号OUT3/3为数字逻辑低时，那么导体130上的控制信号GOUT具有低数字逻辑电平，藉此使晶体管129导电。信号GOUT为低且晶体管129导电的时间周期在图6的波形中标记为“充电”。
N沟道晶体管131用以开始及停止IDN电流从节点126的流动。如果晶体管131被控制为导电，那么电流IDN流动。如果晶体管131被控制为不导电，那么电流IDN不流动。信号CKREF被供应到晶体管131的栅极上，以使得晶体管131将在信号CKREF具有数字逻辑高信号电平时导电。因此，IDN电流在信号CKREF具有高数字逻辑电平时流动，如图6的波形中的标记“放电”所指示。
VCAP在时间T1与时间T2之间增大的速率是由IUP的量值减去IDN的量值来确定。VCAP在时间T2与时间T4之间减小的速率是由IDN的量值来确定。可通过调整模拟控制信号CNTRLDN来调整IDN的量值。模拟控制信号CNTRLDN控制下电流电路111的受控电流源132。可通过调整模拟控制信号CNTRLUP来调整IUP的量值，模拟控制信号CNTRLUP控制上电流电路110的受控电流源133。在图5中所说明的特定实例中，将流过上电流电路110的电流源133的电流设定为流过下电流电路111的电流源132的电流的两倍大。
如图5中所指示，压控延迟线113包括延迟控制单元(DCU)134以及延迟元件链116。DCU 134接收电压信号VCAP，且从所述电压信号VCAP产生供应电流IFILT。供应电流IFILT经由节点及导体135供应到延迟元件链116。通过图6的波形中的标记IFILT而识别的节点135上的直流DC电压的量值与电压VCAP的DC分量大致成比例。同样，经由节点135供应到延迟元件链116的供应电流与电压VCAP的DC分量大致成比例。在图6的波形121中，节点135上的电压为约1.0伏。
图5的电路形成控制环，所述控制环控制信号CKREF与信号OUT3/3之间的延迟(延迟元件链116的延迟)，使得在CKREF的每一周期期间，供应到电容器112上的电荷实质上等于在所述周期期间从电容器112汲取的电荷。因此，通过设定电流IUP与IDN的相对量值，可设定边缘124与127之间的边缘125的位置(见图6)。在图6的波形121的实例中，将CKREF与OUT3/3之间的延迟设定为五百皮秒。在所述实例中，CKREF的周期为二纳秒。
图6的波形122说明在CKREF的工作循环为45/55时图5的DLL的操作。在图5的DLL中，使上电流IUP的量值的改变与信号CKREF的工作循环的改变成比例。电流IUP因此在45/55工作循环波形实例122中小于在50/50工作循环波形实例121中的电流IUP。电压VCAP在信号CKREF的第一边缘124与OUT3/3的第一边缘125之间的增大速率因此具有较平斜率SU2。电压VCAP在信号OUT3/3的第一边缘125与信号CKREF的第二边缘127之间的减小速率为相同斜率SD1，而与CKREF的工作循环无关。如上文所陈述，控制环操作以调整信号CKREF与信号OUT3/3之间的延迟，使得信号OUT3/3的第一边缘125位于信号CKREF的两个边缘124与127之间，使得在CKREF信号周期期间供应到电容器112上的电荷等于在CKREF信号周期期间从电容器112汲取的电荷。因此，CKREF与OUT3/3之间的延迟在45/55工作循环波形实例122中与在50/50工作循环波形实例121中实质上相同。图5的节点135上的IFILT的电压在图6的45/55工作循环波形实例122中与在图6的50/50工作循环波形实例121中相同(1.0伏)。
图6的波形123说明在CKREF的工作循环为55/45时图5的DLL的操作。因为电流IUP的量值的改变与信号CKREF的工作循环的改变成比例，所以电压VCAP在信号CKREF的第一边缘124与OUT3/3的第一边缘125之间的增大速率为较陡斜率SU3。电压VCAP在信号OUT3/3的第一边缘125与信号CKREF的第二边缘127之间的减小速率为相同斜率SD1，而与CKREF的工作循环无关。控制环操作以调整信号CKREF与信号OUT3/3之间的延迟，使得信号OUT3/3的第一边缘125位于信号CKREF的两个边缘124与127之间，使得在CKREF信号周期期间供应到电容器112上的电荷等于在CKREF信号周期期间从电容器112汲取的电荷。因此，CKREF与OUT3/3之间的延迟在55/45工作循环波形实例123中与在50/50工作循环波形实例121中实质上相同。图5的节点135上的IFILT的电压在55/45工作循环波形实例123中与在50/50工作循环波形实例121中相同(1.0伏)。
图7为说明信号CKREF与OUT3/3之间的延迟时间如何在从45/55工作循环到55/45工作循环的范围内无关于信号CKREF中的工作循环改变而实质上保持恒定于500皮秒的图。与图3(现有技术)中所说明的现有技术的变化的延迟时间与工作循环的关系相比，图7中所说明的延迟时间与工作循环的关系相对恒定。
存在可实现上电流电路110的许多方式。在图5中所陈述的简化实例中，上电流电路110供应IUP电流，所述IUP电流的量值随CKREF的工作循环的改变按比例变化。通过切换两个电流路径而使IUP以此方式变化。这些电流路径中的每一者延伸通过同一电流源133。第一电流路径从N沟道晶体管136的漏极延伸到N沟道晶体管136的源极，且接着通过电流源133并延伸到接地节点。第二电流路径从N沟道晶体管137的漏极延伸到N沟道晶体管137的源极，且接着通过电流源133并延伸到接地节点。引导被吸收到电流源133中的固定电流以视信号CKREF的数字逻辑电平而定而流过第一电流路径或第二电流路径。电流源电流在信号CKREF的数字逻辑电平为数字逻辑高时仅流过第二电流路径。因此，流过第二电流路径的平均电流因电容器143的滤波而与信号CKREF的工作循环成比例变化。电流镜射晶体管138及139将流过第二电流路径的此电流镜射到电流IUP中。电流IUP为流过晶体管139的源极到漏极电流。
图8为图4的系统的DLL的第一实施例101的特定实例的图。在图8的实例中，不存在CNTRLUP控制输入信号或CNTRLDN输入信号。上电流电路110及下电流电路111一起被称为电荷泵140。电容器112实现为N沟道场效晶体管。DLL具有CKREF信号输入引线141、输入电流输入引线142、OUT3/3输出引线144、OUT2/3输出引线145及OUT1/3输出引线146。信号OUT1/3相对于CKREF的延迟多达信号OUT3/3相对于CKREF的延迟的三分之一。信号OUT2/3相对于CKREF的延迟多达信号OUT3/3相对于CKREF的延迟的三分之二。VCDL 113的输出引线117及DLL 101的输出引线144为同一导体。VCDL 113的输出引线119及DLL 101的输出引线145为同一导体。VCDL 113的输出引线120及DLL 101的输出引线146为同一导体。
图9为图8的电荷泵140的更详细电路图。第一经切换电流路径SCP1从供应电压节点147、经由P沟道晶体管148及P沟道共源共栅晶体管149、经由N沟道晶体管136，且接着经由N沟道共源共栅晶体管150并经由电流源N沟道晶体管151延伸到接地节点152。晶体管150及151形成电流源153。流过电流源153的电流为流过第二电流源154的镜射电流的两倍大。电流源153上的“2X”标记及电流源154上的“1X”标记指示此电流关系。电流源154中的晶体管155为对应于电流源153中的电流源晶体管151的电流源晶体管。电流源154中的晶体管156为对应于电流源153中的共源共栅晶体管150的共源共栅晶体管。2X电流在晶体管136导电时流过此第一经切换电流路径SCP1，且晶体管136在信号CKREF具有低数字逻辑电平时导电。IUP电流与IDN电流的相对量值可在电路设计期间通过改变晶体管139及158的大小来改变，或可在电路操作期间通过使用可编程开关可编程地改变晶体管139及158的有效大小来改变。
第二经切换电流路径SCP2从供应电压节点147、经由P沟道晶体管138及P沟道共源共栅晶体管157、经由N沟道晶体管137，且接着经由电流源153延伸到接地节点152。2X电流在晶体管137导电时流过此第二经切换电流路径SCP2，且晶体管137在信号CKREF具有高数字逻辑电平时导电。
晶体管139及138形成电流镜。晶体管158为对应于共源共栅晶体管157的共源共栅晶体管。第三电流路径CP3从供应电压节点147、经由电流镜晶体管139、经由共源共栅晶体管158且延伸到节点160。归因于涉及晶体管139及138的电流镜，流入第三电流路径CP3的此电流镜射到流入第二经切换电流路径SCP2的电流。提供晶体管148及149，使得晶体管136上的负载与晶体管137上的负载大体上相同。晶体管161、162及163为用以对噪声进行滤波的电容。晶体管164及165使共源共栅晶体管149、157及158的栅极电压偏压。增大输入电流IIN致使栅极电压减小，而减小输入电流IIN致使栅极电压增大。
如上文结合图5所解释，当导体130上的信号GOUT处于低数字逻辑电平时，那么P沟道晶体管129导电，且IUP电流流过晶体管129并流到VCAP节点126。电流IUP为流过第三电流路径CP3的电流。当信号GOUT处于高数字逻辑电平时，那么P沟道晶体管129不导电，且电流IUP不流动。
下电流电路111在信号CKREF处于高数字逻辑电平时从VCAP节点126汲取IDN电流。IDN电流从VCAP节点126、经由导电N沟道晶体管131，且经由1X电流源154流到接地节点152。当信号CKREF处于低数字逻辑电平时，那么N沟道晶体管131不导电且IDN电流不流动。
如果流过第三电流路径CP3的电流不能够流出到VCAP节点126，那么允许所述电流流过P沟道晶体管166且流到接地。控制晶体管166在晶体管129不导电时导电。类似地，如果不能从VCAP节点126汲取流过电流源154的1X电流，那么允许经由N沟道晶体管167汲取此1X电流。运算放大器168连接为将必要电流供应到节点169或从节点169拉取必要电流，使得节点169上的电压保持等于节点126上的电压的单位增益放大器。电流源170以及晶体管171及172设定对共源共栅晶体管150、174、172及156加偏压的节点173上的电压。晶体管175及176提供滤波电容。
图10为图8的延迟控制单元(DCU)134的一个实例的详细电路图。DCU 134将变化的电压信号VCAP转换成控制经由延迟线的延迟时间的稳定控制信号IFILT 184。此实例中的控制信号IFILT 184为供应电流，其量值与VCAP信号的DC分量成比例。电压VCAP设定晶体管179的栅极到源极电压。电压VCAP减去跨晶体管179的栅极到源极电压降设定跨电阻器180的电压降，藉此设定电流181。晶体管177及178形成电流镜。大电容183使所得镜射电流182平滑，使得节点135上的电压在CKREF的多个周期内相对恒定。经由节点135输出到延迟元件链116的经平滑电流184因此类似地在CKREF的多个周期内为相对恒定的电流。晶体管185、186及187使电流镜的共源共栅晶体管188及189的栅极电压偏压。电路190对共源共栅晶体管191及186加偏压。使图10的DCU电路134的带宽比整个DLL 101的带宽高得多(高＞十倍)。
图11为图8的延迟元件链116的更详细图。增大经由输入节点135供应到反相器192到197的供应电流IFILT 184的量减小经由反相器链的传播延迟，而减小经由输入节点135供应到反相器192到197的供应电流IFILT 184的量增大传播延迟。
图12为图8的DLL的第一实施例101的操作的方法200的流程图。在第一步骤(步骤201)中，将第一信号供应到延迟线，使得产生第二信号。所述第二信号为所述第一信号的经延迟版本。所述第二信号相对于所述第一信号延迟一“延迟时间”。在所述方法的一个实例中，第一信号为图8中的信号CKREF，且第二信号为图8中的信号OUT3/3。
在第二步骤(步骤202)中，在第一信号的第一边缘上开始对电容器充电。此充电以第一速率持续直到第二信号的第一边缘为止。在所述方法的一个实例中，所述电容器为图8的电容器112，所述第一信号的第一边缘为图6的边缘124，所述第二信号的第一边缘为图6的边缘125，且所述第一速率为图6的斜率SU1。
在第三步骤(步骤203)中，在所述第二信号的第一边缘上开始使电容器放电。此放电以第二速率持续直到第一信号的第二边缘为止。在所述方法的一个实例中，所述第一信号的第二边缘为图6的边缘127，且所述第二速率为图6的斜率SD1。
在第四步骤(步骤204)中，控制延迟时间，使得在第二步骤中对电容器充电的量等于在第三步骤中使电容器放电的量。在所述方法的一个实例中，通过控制由DCU 134供应到图8的延迟线116的供应电流IFILT来控制延迟时间。尽管控制延迟时间在此处被陈述为第四步骤，但标记“第四”并不指示次序或已完成先前列举的步骤。控制延迟时间为进行中的控制功能，且在CKREF的许多周期内持续发生。
在第五步骤(步骤205)中，依据第一信号的工作循环而调整第一速率，使得延迟时间大体上恒定且不依赖于第一信号的工作循环的改变。在所述方法的一个实例中，在CKREF的周期之间相对逐渐地调整第一速率。如果第一信号的工作循环为45/55，那么可调整第一速率为如图6的波形122中所说明的斜率SU2。如果第一信号的工作循环为55/45，那么可调整第一速率为如图6的波形123中所说明的斜率SU3。再次，如在第四步骤的情况下，依据工作循环而调整第一速率的此第五步骤不必按顺序在已完成步骤201到204之后发生。标记“第五”并不指示次序，且并不要求已完成先前列举的步骤。与CKREF的频率相比，以相对较慢的速率发生对第一速率的调整。
图13为图4的DLL的第二实施例300的电路图。与图5的第一实施例101不同，图13的第二实施例300以不依赖于信号CKREF的工作循环的速率对电容器301充电。在图13中不存在对应于图5的晶体管136及137的晶体管。通过受控电流源302来设定对电容器301充电的速率。经由镜射晶体管303及304来镜射流过电流源302的电流。允许此电流IUP在P沟道晶体管305接通且导电时对电容器301充电。通过受控电流源306以及镜射晶体管307及308来设定使电容器301放电的速率。允许此放电电流IDN在N沟道晶体管309接通且导电时从电容器301流动。图13的VCDL 310及逻辑门311具有与图5的VCDL 113及逻辑门114相同的构造。
图14为说明图13的第二实施例300的操作的波形图。波形312说明在信号CKREF具有50/50工作循环时DLL 300的操作。波形313说明在信号CKREF具有45/55工作循环时DLL 300的操作。波形314说明在信号CKREF具有55/45工作循环时DLL 300的操作。当信号GOUT处于数字逻辑低时，P沟道晶体管305导电(IUP流动)，且N沟道晶体管309不导电(IDN不流动)。在第一边缘315上在传入时钟信号CKREF的周期的时间T1开始，通过电流IUP对电容器301充电。电容器301上的电压VCAP增大。此充电的速率不依赖于信号CKREF的工作循环，且由控制信号CNTRLUP设定。充电的持续时间不依赖于信号CKREF的工作循环。
接着，在信号OUT3/3的第一边缘316上开始，通过电流IDN使电容器301放电。当信号GOUT处于数字逻辑高时，P沟道晶体管305不导电(IUP不流动)，但N沟道晶体管309导电(IDN流动)。电容器301上的电压VCAP因此开始减小。电容器301上的电压的减小持续直到信号CKREF的第二边缘317为止。从时间T2到时间T9的电容器301的放电的持续时间因此不依赖于信号CKREF的工作循环。放电的速率也不依赖于信号CKREF的工作循环，且由控制信号CNTRLDN设定。因此，图14的工作循环实例312到314中的每一者中的VCAP波形相同。在图13的DLL 300中，信号CKREF的第一边缘315及第二边缘317定界信号CKREF的周期。在贯穿此周期的所有时间，对电容器301充电或使其放电。确定充电何时停止及放电何时开始的信号OUT3/3的第一边缘316为信号CKREF的第一边缘315的经延迟版本。
图15为图13的DLL的第二实施例300的操作的方法400的流程图。在第一步骤(步骤401)中，将第一信号供应到延迟线以使得产生第二信号。所述第二信号为所述第一信号的经延迟版本。所述第二信号相对于所述第一信号延迟一“延迟时间”。在所述方法的一个实例中，所述第一信号为图13中的信号CKREF，且所述第二信号为图13中的信号OUT3/3。
在第二步骤(步骤402)中，在第一信号的第一边缘上开始对电容器的充电。此充电以第一速率持续直到第二信号的第一边缘为止。在所述方法的一个实例中，所述电容器为图13的电容器301，所述第一信号的第一边缘为图14的边缘315，所述第二信号的第一边缘为图14的边缘316。所述第一速率不依赖于第一信号的工作循环。从时间T1到时间T2的充电的持续时间也不依赖于第一信号的工作循环。
在第三步骤(步骤403)中，在第二信号的第一边缘上开始电容器的放电。此放电以第二速率持续直到第一信号的第二边缘为止。在所述方法的一个实例中，第一信号的第二边缘为图14的边缘317。所述第二速率独立于第一信号的工作循环。从时间T2到时间T9的放电的持续时间也不依赖于第一信号的工作循环。
在第四步骤(步骤404)中，控制延迟时间，使得在第二步骤中对电容器充电的量等于在第三步骤中使电容器放电的量。尽管将控制延迟时间在此处陈述为第四步骤，但标记“第四”并不指示次序或已完成先前列举的步骤。控制延迟时间为进行中的控制功能，且在CKREF的许多周期内持续发生。
尽管上文出于指导的目的而描述某些特定实施例，但此专利文献的教示具有一般适用性，且并不限于上文所描述的特定实施例。在第一实施例中，可变化上电流或下电流，以使得其相对于输入信号的工作循环的改变按比例改变。可使用不同于用于上文所陈述的实例中的特定边缘的时钟边缘来开始及停止电容器充电及放电。可使上电流或下电流中任一者或两者可以软件加以编程。可通过由系统CPU执行的USB驱动器软件来设定控制电流CNTRLDN及CNTRLUP。驱动器软件将数字控制值供应到软件可编程电流源，所述软件可编程电流源又将电流CNTRLDN及CTRLUP分别供应到可控电流源306及302。输出信号OUT3/3、OUT2/3及OUT1/3用以启用多级USB信号驱动器的若干个级。替代如上文所说明的实例中最初将电荷添加到电容器且接着在第一信号的周期期间移除所述电荷，在其它实例中，可最初从电容器移除电荷，且接着可将所述电荷恢复回到其它实例中的电容器中。尽管在上文的实例中使用特定极性的边缘起始及终止充电及放电，但这些极性仅为实例。在其它实例中可使用具有相反极性的信号边缘。尽管供应电流在上文中描述为用以控制延迟线的延迟时间的控制信号的类型的实例，但在其它实例中，可使用控制延迟线的延迟时间的控制信号的其它实例。因此，可在不脱离下文所陈述的所附权利要求书的范围的情况下，实践对所描述的特定实施例的各种特征的各种修改、调适及组合。
Claims (22)
1.一种方法，其包含：
(a)将第一信号供应到延迟线，藉此产生第二信号，其中所述第一信号具有工作循环，其中所述第二信号为所述第一信号的经延迟版本，且其中所述第二信号相对于所述第一信号延迟一延迟时间；
(b)在所述第一信号的第一边缘上开始对电容器充电，且以第一速率对所述电容器持续充电直到所述第二信号的第一边缘为止；
(c)在所述第二信号的所述第一边缘上开始使所述电容器放电，且以第二速率使所述电容器持续放电直到所述第一信号的第二边缘为止；及
(d)控制所述延迟时间，使得在(b)中对所述电容器充电的量等于在(c)中使所述电容器放电的量，且使得所述延迟时间实质上不依赖于所述第一信号的所述工作循环的改变。
2.根据权利要求1所述的方法，其进一步包含：
(e)依据所述第一信号的所述工作循环调整所述第一速率及所述第二速率中的至少一者。
3.根据权利要求2所述的方法，其中所述第一信号的所述第一及第二边缘中的一者为上升边缘，其中所述第一信号的所述第一及第二边缘中的另一者为下降边缘，且其中所述第一信号的所述第一及第二边缘定界所述第一信号的脉冲。
4.根据权利要求1所述的方法，其中所述第一信号的所述第一及第二边缘定界所述第一信号的周期，其中所述第二信号的所述第一边缘为所述第一信号的所述第一边缘的经延迟版本，其中对所述电容器充电的所述第一速率无关于所述第一信号的所述工作循环的改变而在所述第一信号的周期之间大体上保持恒定，且其中对所述电容器放电的所述第二速率无关于所述第一信号的所述工作循环的改变而在所述第一信号的周期之间大体上保持恒定。
5.根据权利要求1所述的方法，其进一步包含：
将所述电容器上的电压信号转换成控制电流；及
将所述控制电流供应到所述延迟线，其中所述第一信号在(a)中供应到所述延迟线的输入引线中，且其中所述第二信号在(a)中从所述延迟线的输出引线输出。
6.根据权利要求2所述的方法，其中(d)的所述控制及(e)的所述调整在所述第一信号的许多周期内在恒定的基础上发生。
7.根据权利要求2所述的方法，其中在(e)中调整所述速率以相对于所述第一信号的所述工作循环的改变按比例改变。
8.根据权利要求1所述的方法，其进一步包含：
(e)通过供应设定所述第一速率及所述第二速率中的至少一者的控制信号来编程所述延迟时间。
9.一种电路，其包含：
电容器，其在第一信号的第一边缘上开始充电并持续充电直到第二信号的第一边缘为止，且在所述第二信号的所述第一边缘上开始放电并持续放电直到所述第一信号的第二边缘为止；
充电电路，其将电荷供应到所述电容器；
放电电路，其从所述电容器移除电荷；
压控延迟线VCDL，其具有第一输入引线、第二输入引线及输出引线，其中所述第一信号存在于所述VCDL的所述第一输入引线上，其中所述VCDL的所述第二输入引线耦合到所述电容器，其中所述第二信号存在于所述VCDL的所述输出引线上，其中所述第二信号为所述第一信号的经延迟版本，且相对于所述第一信号延迟一延迟时间，且其中所述延迟时间大体上恒定，且不依赖于所述第一信号的工作循环的改变；及
逻辑电路，其具有第一输入引线、第二输入引线及输出引线，其中所述第一信号存在于所述逻辑电路的所述第一输入引线上，其中所述第二信号存在于所述逻辑电路的所述第二输入引线上，且其中所述逻辑电路的所述输出引线耦合到所述充电电路的输入引线。
10.根据权利要求9所述的电路，其中所述第一信号的所述第一及第二边缘定界所述第一信号的脉冲，其中所述电容器在所述第一信号的所述第一边缘处开始以一速率充电，并持续直到所述第二信号的所述第一边缘为止，且其中所述速率依据所述第一信号的所述工作循环而调整。
11.根据权利要求9所述的电路，其中所述第一信号的所述第一及第二边缘定界所述第一信号的周期，且其中所述第二信号的所述第一边缘为所述第一信号的所述第一边缘的经延迟版本。
12.根据权利要求10所述的电路，其中所述充电电路调整所述速率，以使得所述速率与所述第一信号的所述工作循环的改变成比例地改变。
13.根据权利要求12所述的电路，其中从所述第一信号的所述第一边缘的时间到所述第二信号的所述第一边缘的时间，所述充电电路将电荷供应到电容器节点，且所述放电电路从所述电容器节点移除电荷，且其中所述电容器耦合到所述电容器节点。
14.根据权利要求9所述的电路，其中所述充电电路包含：
第一经切换电流路径，其经过电流源；
第二经切换电流路径，其经过所述电流源，其中所述第一及第二经切换电流路径经切换，使得电流每次仅流过所述第一及第二经切换电流路径中的一者，其中电流在所述第一信号具有第一数字逻辑电平时流过所述第一经切换电流路径，且其中电流在所述第一信号具有第二数字逻辑电平时流过所述第二经切换电流路径；及
第三电流路径，其延伸到所述电容器，其中流经所述第三电流路径的电流被镜射到流经所述第二经切换电流路径的电流。
15.根据权利要求9所述的电路，其中所述VCDL包括延迟控制单元DCU电路及延迟元件链，其中所述VCDL的所述第二输入引线为所述DCU的输入引线，其中所述DCU将控制电流供应到所述延迟元件链，其中所述VCDL的所述第一输入引线为所述延迟元件链的数据输入引线，且其中所述VCDL的所述输出引线为所述延迟元件链的数据输出引线。
16.一种电路，其包含：
延迟线，其使第一信号延迟一延迟时间且藉此产生第二信号，其中所述第一信号具有工作循环；
电容器；及
用于如下操作的装置：对所述电容器充电、使所述电容器放电、将所述电容器的引线上的电压信号转换成控制信号，及使用所述控制信号来控制所述延迟线，使得所述延迟时间大体上不依赖于所述第一信号的所述工作循环的改变。
17.根据权利要求16所述的电路，其中所述装置以一速率对所述电容器充电，所述速率与所述第一信号的所述工作循环的改变成比例地调整。
18.根据权利要求16所述的电路，其中所述装置以第一速率对所述电容器充电，所述第一速率大体上不依赖于所述第一信号的所述工作循环，且其中所述装置以第二速率使所述电容器放电，所述第二速率大体上不依赖于所述第一信号的所述工作循环。
19.根据权利要求16所述的电路，其中所述装置在所述第一信号的第一边缘的时间开始对所述电容器充电，并持续对所述电容器充电直到所述第二信号的第一边缘的时间为止，且其中所述装置在所述第二信号的所述第一边缘的所述时间开始使所述电容器放电，并持续使所述电容器放电直到所述第一信号的第二边缘的时间为止。
20.根据权利要求19所述的电路，其中所述第一信号的所述第一及第二边缘定界所述第一信号的脉冲，且其中所述第二信号的所述第一边缘为所述第一信号的所述第一边缘的经延迟版本。
21.根据权利要求19所述的电路，其中所述第一信号的所述第一及第二边缘定界所述第一信号的周期，且其中所述第二信号的所述第一边缘为所述第一信号的所述第一边缘的经延迟版本。
22.根据权利要求16所述的电路，其中所述装置接收延迟时间控制输入信号，且使用所述延迟时间控制输入信号来设定所述延迟时间。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104184439B (zh) * | 2013-05-21 | 2017-04-12 | 联发科技股份有限公司 | 数字传送器以及用于校正数字传送器的方法 |
| CN110034750A (zh) * | 2018-01-11 | 2019-07-19 | 恩智浦有限公司 | 时钟延迟电路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9985618B2 (en) | 2015-12-23 | 2018-05-29 | Qualcomm Incorporated | Digital duty cycle correction for frequency multiplier |
| US20240192720A1 (en) * | 2022-12-09 | 2024-06-13 | Nxp B.V. | Phase shifted clock generator |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1388648A (zh) * | 2001-05-29 | 2003-01-01 | 三星电子株式会社 | 脉冲信号转变延迟调节电路 |
| JP2004139268A (ja) * | 2002-10-16 | 2004-05-13 | Handotai Rikougaku Kenkyu Center:Kk | クロック信号発生回路 |
| US20070057714A1 (en) * | 2005-09-15 | 2007-03-15 | Josef Holzle | Method and device for generating an output signal having a predetermined phase shift with respect to an input signal |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133861A (en) | 1998-05-20 | 2000-10-17 | Marvell Technology Group | Selectable delay circuit having immunity to variations in fabrication and operating condition for write precompensation in a read/write channel |
| JP2000315941A (ja) * | 1999-04-30 | 2000-11-14 | Matsushita Electric Ind Co Ltd | 位相調整回路 |
| KR100477808B1 (ko) * | 2002-05-21 | 2005-03-21 | 주식회사 하이닉스반도체 | 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법 |
| US6853231B2 (en) * | 2003-03-31 | 2005-02-08 | Mosaid Technologies Incorporated | Timing vernier using a delay locked loop |
| JP4549958B2 (ja) * | 2005-02-09 | 2010-09-22 | パナソニック株式会社 | 遅延ロックドループ回路 |
| KR100834400B1 (ko) * | 2005-09-28 | 2008-06-04 | 주식회사 하이닉스반도체 | Ｄｒａｍ의 동작 주파수를 높이기 위한 지연고정루프 및 그의 출력드라이버 |
| US7994833B2 (en) * | 2005-09-28 | 2011-08-09 | Hynix Semiconductor Inc. | Delay locked loop for high speed semiconductor memory device |
| KR100776903B1 (ko) * | 2006-04-24 | 2007-11-19 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
| JP2008022480A (ja) * | 2006-07-14 | 2008-01-31 | Ricoh Co Ltd | Ｄｌｌ回路 |
| JP2008078995A (ja) * | 2006-09-21 | 2008-04-03 | Nec Electronics Corp | 移相回路 |
| KR20080037233A (ko) * | 2006-10-25 | 2008-04-30 | 삼성전자주식회사 | 지연 동기 루프 회로 |
| US7459949B2 (en) * | 2007-01-30 | 2008-12-02 | Mosaid Technologies Incorporated | Phase detector circuit and method therefor |
| US7812655B2 (en) * | 2007-10-09 | 2010-10-12 | Nokia Corporation | Delay-locked loop control |
| KR100933805B1 (ko) * | 2008-06-30 | 2009-12-24 | 주식회사 하이닉스반도체 | 듀티비 보정회로 및 그를 포함하는 지연고정루프회로 |
| US7821316B2 (en) * | 2008-08-29 | 2010-10-26 | Microsoft Corporation | Multiphase clock generator with enhanced phase control |
| JP2010088108A (ja) * | 2008-09-08 | 2010-04-15 | Elpida Memory Inc | Ｄｌｌ回路及びその制御方法 |
| KR101551774B1 (ko) * | 2009-02-25 | 2015-09-10 | 삼성전자 주식회사 | 코아스 록킹 페일을 방지하기 위한 지연 고정 루프 회로 |
| JP2010226173A (ja) * | 2009-03-19 | 2010-10-07 | Elpida Memory Inc | デューティ検出回路及びこれを備えるクロック生成回路、並びに、半導体装置 |
-
2009
- 2009-09-15 US US12/559,749 patent/US8076963B2/en active Active
-
2010
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- 2010-09-14 JP JP2012529853A patent/JP5889790B2/ja active Active
- 2010-09-14 CN CN201080041018.6A patent/CN102498670B/zh active Active
- 2010-09-14 EP EP10757675.3A patent/EP2478638B1/en active Active
- 2010-09-15 TW TW099131313A patent/TW201126911A/zh unknown
-
2014
- 2014-10-31 JP JP2014223423A patent/JP2015057913A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1388648A (zh) * | 2001-05-29 | 2003-01-01 | 三星电子株式会社 | 脉冲信号转变延迟调节电路 |
| JP2004139268A (ja) * | 2002-10-16 | 2004-05-13 | Handotai Rikougaku Kenkyu Center:Kk | クロック信号発生回路 |
| US20070057714A1 (en) * | 2005-09-15 | 2007-03-15 | Josef Holzle | Method and device for generating an output signal having a predetermined phase shift with respect to an input signal |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104184439B (zh) * | 2013-05-21 | 2017-04-12 | 联发科技股份有限公司 | 数字传送器以及用于校正数字传送器的方法 |
| CN110034750A (zh) * | 2018-01-11 | 2019-07-19 | 恩智浦有限公司 | 时钟延迟电路 |
| CN110034750B (zh) * | 2018-01-11 | 2024-04-09 | 恩智浦有限公司 | 时钟延迟电路 |
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