JP2013504979A - 入力信号デューティサイクル変動に依存しない遅延を有する遅延ロックループ - Google Patents

Abstract

遅延ロックループ（ＤＬＬ）は、第１の信号を「遅延時間」だけ遅延させ、それによって第２の信号を生成するために、遅延線を使用する。キャパシタは、第１の信号の第１のエッジで開始して第２の信号のエッジまで続く第１の率で充電される。次いで、キャパシタは、第１の信号の別のエッジまで第２の率で放電される。制御ループは、キャパシタが充電される量が、キャパシタが放電される量と同じであるように、遅延時間を制御する。遅延時間は、一定であり、第１の信号のデューティサイクルの変動に実質的に依存しない。一例では、デューティサイクル歪み相殺（duty cycle distortion cancellation）は、第１の信号のデューティサイクルの変化に対して比例して第１の率を変更することによって達成される。別の例では、第１の率および第２の率は、第１の信号のデューティサイクルに依存しない。

Description

背景情報

（技術分野）
開示される実施形態は、実質的に一定であり、かつクロック信号のデューティサイクル(duty cycle)における変動に依存しない時間量だけクロック信号を遅延させる遅延ロックループ(Delay-Locked Loop)（ＤＬＬ）に関する。

（背景情報）
図１（先行技術）は、入力リード線２上で着信クロック信号ＣＫＲＥＦを受信して、ＣＫＲＥＦの３つの遅延バージョンを出力する遅延ロックループ（ＤＬＬ）１の図である。出力リード線３上の信号ＯＵＴ３／３は、ＣＫＲＥＦに対してプログラム可能な遅延時間だけ遅延された、信号ＣＫＲＥＦのレプリカである。出力リード線４上の信号ＯＵＴ２／３は、プログラム可能な遅延時間の２／３だけ遅延された、信号ＣＫＲＥＦのレプリカである。出力リード線５上の信号ＯＵＴ１／３は、プログラム可能な遅延時間の１／３だけ遅延された、信号ＣＫＲＥＦのレプリカである。プログラム可能な遅延時間は、キャパシタ６を放電させる電流ＩＤＮに対するキャパシタ６を充電する電流ＩＵＰの比率によって決定される。上昇電流ＩＵＰ(up current IUP)の大きさは、プログラム可能な電流源７によって決定される。下降電流ＩＤＮ(down current IDN)の大きさは、プログラム可能な電流源８によって決定される。キャパシタ６上の電圧信号は、回路９によってフィルタリングされて制御電流ＩＦＩＬＴに変換される。この例では、制御電流ＩＦＩＬＴは、インバータ１０のチェーンに関する供給電流である。インバータ１０のチェーンは、信号ＣＫＲＥＦを遅延させ、それによって、出力信号ＯＵＴ１／３と、ＯＵＴ２／３と、ＯＵＴ３／３とを生成する。供給電流ＩＦＩＬＴが大きければ大きいほど、遅延は小さくなる。供給電流ＩＦＩＬＴが小さければ小さいほど、遅延は大きくなる。ＮＯＲゲート１１を伴うフィードバック制御ループは、それぞれのサイクルでキャパシタ６に供給される電荷がそれぞれのサイクルでキャパシタ６から引き出される電荷に等しいように、インバータ１０のチェーンを介してこの遅延を制御する。

図２（先行技術）は、ＤＬＬ１の動作を例示する波形図である。波形１２は、ＣＫＲＥＦが５０／５０デューティサイクルを有するときのＤＬＬ１の動作を例示する。波形１３は、ＣＫＲＥＦが４５／５５デューティサイクルを有するときのＤＬＬ１の動作を例示する。波形１４は、ＣＫＲＥＦが５５／４５デューティサイクルを有するときのＤＬＬ１の動作を例示する。キャパシタ６上の電圧は、時間ＮＯＲゲート１１がデジタル論理低(digital logic low)を出力する間に増大し、キャパシタ６上の電圧は、ＮＯＲゲート１１がデジタル論理高(digital logic high)を出力する間に低下する。制御ループは、それぞれのサイクルの間に（キャパシタ６を充電する）チャージアップ電荷(the charge up charge)が（キャパシタ６を放電する）チャージダウン電荷(the charge down charge)に等しいように、インバータ１０のチェーンの遅延を調整する。したがって、固定周波数信号ＣＫＲＥＦのデューティサイクルが５０／５０に固定される場合、遅延は、所望されるように、固定されて、下降電流ＩＤＮに対する上昇電流ＩＵＰの比率によって決定される。ＤＬＬ１は、したがって、ＣＫＲＥＦの遅延バージョンを生成するために使用可能であり、この場合、遅延の量は、ＩＵＰ電流とＩＤＮ電流の比率を設定することによってプログラム可能である。しかし、ＣＫＲＥＦのデューティサイクル内の変化は、ＣＫＲＥＦの周波数がたとえ一定のままであった場合でさえ、また、ＩＤＮに対するＩＵＰの比率がたとえ一定のままであった場合でさえ、遅延時間の変化を引き起こす可能性がある。

図３（先行技術）は、ＣＫＲＥＦのデューティサイクルに応じて、ＣＫＲＥＦとＯＵＴ３／３との間の遅延時間がどのように変化するかを示すグラフである。

遅延ロックループ（ＤＬＬ）は、第１の信号（例えば、着信クロック信号ＣＫＲＥＦ）を受信して、遅延線を使用して、第２の信号（例えば、遅延されたクロック信号ＯＵＴ３／３）を生成する。第２の信号は、第１の信号の遅延バージョンである。第２の信号は、第１の信号に対して「遅延時間」だけ遅延される。遅延時間は、第１の信号のデューティサイクルの考えられる変化にもかかわらず、実質的に一定のままである。ＤＬＬは、一般用途を有し、例えば、データ信号をシリアルバスコンダクタ上に駆動する多段ドライバ(multi-stage driver)を動作可能にすることを制御する際など、多くの用途を予想する。

第一の実施形態では、ＤＬＬはキャパシタを含む。キャパシタは、第１の信号の第１のエッジ(a first edge)の時点で開始して第２の信号のエッジの時点まで続く第１の率で充電される。次いで、第２の信号のエッジの時点で開始して、キャパシタは、第２の率で放電される。キャパシタは、第１の信号の第２のエッジの時点まで、このように放電される。一例では、第１の信号の第１のエッジおよび第２のエッジは、第１の信号のパルスの立ち上がりエッジおよび立ち下りエッジ(the rising and falling edges)である。ＤＬＬの制御ループは、第１の信号のそれぞれの期間の間にキャパシタが充電される量が、キャパシタが放電される量に等しいように、遅延線を介して「遅延時間」を制御する。第２の率（キャパシタ放電率）に対する第１の率（キャパシタ充電率）の比率をプログラムすることによって、遅延時間を設定することが可能である。ＤＬＬは、遅延線を介した遅延時間が、実質的に一定のままであり、第１の信号のデューティサイクルの変化に依存しないように、第１の信号のデューティサイクルの変化に対して比例して第１の率を自動的に変更する。

第２の実施形態では、ＤＬＬはやはりキャパシタを含む。第１の実施形態におけるように、キャパシタは、第１の信号の第１のエッジの時点から第２の信号のエッジまで充電され、次いで、第２の信号のエッジの時点から第１の信号の第２のエッジまで放電される。第２の実施形態では、第２の信号のエッジは、第１の信号の第１のエッジの遅延バージョンであり、かつ第１の信号の第１のエッジに対応する。第１の信号の第１のエッジおよび第２のエッジは、第１の信号の１つの全期間の範囲を定める。第２の実施形態では、電荷率と放電率は両方とも、第１の信号のデューティサイクルの変化に実質的に依存しない。第１の実施形態におけるように、ＤＬＬの制御ループは、第１の信号の一期間の間にキャパシタが充電される量が、キャパシタが放電される量に等しいように、遅延線を介して遅延時間を制御する。遅延線を介した遅延時間は、実質的に一定のままであり、第１の信号のデューティサイクルの変化に依存しない。

前述の説明は、概要であり、したがって、必然的に、詳細の簡素化、一般化、および省略を含み、その結果、当業者は、この概要が例示のためだけであり、決して限定的であることを意図しない点を理解されよう。請求項によってのみ定義される、本明細書で説明されるデバイスならびに／または方法のその他の態様、発明の特徴、および利点は、本明細書に記載された非限定的な詳細な説明において明らかになろう。

入力リード線２上で着信クロック信号ＣＫＲＥＦを受信して、出力リード線３、４、および５上でＣＫＲＥＦの３つの遅延バージョンを出力する遅延ロックループ（ＤＬＬ）の図（先行技術）。 図１のＤＬＬの動作を例示する波形図（先行技術）。 図１のＤＬＬにおいて、信号ＣＫＲＥＦと信号ＯＵＴ３／３との間の遅延が信号ＣＫＲＥＦのデューティサイクルに応じてどのように変化するかを示すグラフ（先行技術）。 新規性のある一態様によるシステム１００の簡易図。 図４のシステムのＤＬＬの第１の実施形態１０１の回路図。 図５のＤＬＬの第１の実施形態１０１の動作を例示する波形図。 図４のＤＬＬ１０１において、信号ＣＫＲＥＦ内のデューティサイクルの変化にかかわらず、信号ＣＫＲＥＦの対応するエッジとＯＵＴ３／３の対応するエッジとの間で「遅延時間」が実質的にどのように一定のままであるかを例示するグラフ。 図４のＤＬＬの第１の実施形態１０１の特定の例を示す図。 図８のＤＬＬのチャージポンプ１４０の回路図。 図８のＤＬＬの遅延制御ユニット（ＤＣＵ）１３４の回路図。 図８のＤＬＬの遅延要素１１６のチェーンの回路図。 図８のＤＬＬの第１の実施形態の動作の方法２００の流れ図。 図４のシステムのＤＬＬの第２の実施形態３００の回路図。 図１３のＤＬＬの第２の実施形態３００の動作を例示する波形図。 図１３のＤＬＬの第２の実施形態３００の動作の方法４００の流れ図。

詳細な説明

図４は、新規性のある一態様によるシステム１００の簡易図である。システム１００は、遅延ロックループ（ＤＬＬ）１０１または３００と、ドライバ１０３、１０４、および１０５を有する多段ドライバ１０２と、ユニバーサルシリアルバス（ＵＳＢ）ケーブル１０６とを含む。データＤＡＴＡのビットは、リード線１０８上で受信されるクロック信号ＣＫＲＥＦのエッジに対して同期してリード線１０７上で受信される。データ信号の論理レベルが変化するとしたとき、多段ドライバ１０２は、段階的な駆動強度を用いて、新しいデータレベルをケーブル１０６上に駆動する。駆動強度は、ドライバ１０３が導体１０９を新しいデジタル論理レベルに駆動するのを開始するように、まず、ドライバ１０３だけを動作可能にすることによって段階的に変更される。次いで、少し後で、ドライバ１０３とドライバ１０４の両方が導体１０９を駆動するように、ドライバ１０４が動作可能にされる。次いで、少し後で、すべての３つのドライバ１０３、１０４、および１０５が導体１０９を駆動するように、ドライバ１０５が動作可能にされる。ＤＬＬは、３つのドライバにイネーブル信号（enable signal）を提供する。イネーブル信号ＯＵＴ１／３がまず遷移し、それによって、ドライバ１０３を動作可能にする。動作可能にされた信号ＯＵＴ２／３が次に遷移し、それによって、ドライバ１０４を動作可能にする。イネーブル信号ＯＵＴ３／３が次に遷移し、それによって、ドライバ１０５を動作可能にする。システム１００は、ＤＬＬのほんの１つの例示的な応用例である。ＤＬＬは、多くのその他の応用例を有する。

図５は、図４のＤＬＬの第１の実施形態１０１の詳細な回路図である。ＤＬＬは、上昇電流回路１１０と、下降電流回路(down current circuit)１１１と、キャパシタ１１２と、電圧制御遅延線（ＶＣＤＬ）１１３と、論理回路１１４とを含む。着信クロック信号ＣＫＲＥＦは、ＶＣＤＬ１１３内の遅延要素のチェーン１１６が、クロック信号の遅延バージョンＯＵＴ３／３を出力リード線１１７上に出力するように、電圧制御遅延線（ＶＣＤＬ）１１３の入力リード線１１５に供給される。着信クロック信号ＣＫＲＥＦのエッジと出力されたクロック信号ＯＵＴ３／３の対応するエッジとの間の遅延は、ＶＣＤＬ１１３の入力リード線１１８上に存在する着信電圧信号ＶＣＡＰの直流（ＤＣ）成分によって決定される。遅延要素のチェーン１１６の他のタップ(taps)は、出力リード線１１９および１２０として、ＶＣＤＬ１１３の外に延びる。出力リード線１２０上の信号ＯＵＴ１／３は、ＣＫＲＥＦの遅延バージョンである信号を出力するが、ＣＫＲＥＦとＯＵＴ１／３との間の遅延は、ＣＫＲＥＦとＯＵＴ３／３との間の遅延の１／３である。出力リード線１１９上の信号ＯＵＴ２／３は、ＣＫＲＥＦの遅延バージョンである信号を出力するが、ＣＫＲＥＦとＯＵＴ２／３との間の遅延は、ＣＫＲＥＦとＯＵＴ３／３との間の遅延の２／３である。

図６は、図５のＤＬＬの第１の実施形態１０１の動作を例示する波形図である。波形１２１は、ＣＫＲＥＦが５０／５０デューティサイクルを有するときのＤＬＬの動作を例示する。波形１２２は、ＣＫＲＥＦが４５／５５デューティサイクルを有するときのＤＬＬの動作を例示する。波形１２３は、ＣＫＲＥＦが５５／４５デューティサイクルを有するときのＤＬＬの動作を例示する。図６に例示されるように、キャパシタ１１２上の電圧ＶＣＡＰが第１の率ＳＵ１で増大するように、着信クロック信号ＣＫＲＥＦの期間の時点Ｔ１において第１のエッジ１２４で開始して、キャパシタ１１２が充電される。キャパシタ１１２上の電圧ＶＣＡＰは、時点Ｔ２における信号ＯＵＴ３／３の第１のエッジ１２５まで増大する。この時間の間、上昇電流回路１１０は、電流ＩＵＰをキャパシタノード１２６に供給しており、下降電流回路１１１は、キャパシタノード１２６から電流ＩＤＮを導電している。ＩＵＰの大きさは、電流ＩＤＮの大きさよりもより大きく、したがって、正味電荷がキャパシタ１１２に加えられ、電圧ＶＣＡＰは、例示されるように、率ＳＵ１で増大する。

次いで、時点Ｔ２においてエッジ１２５で開始して、キャパシタ１１２上の電圧ＶＣＡＰは率ＳＤ１で減少する。電流ＩＵＰは、時点Ｔ２でフローを停止するが、電流ＩＤＮはフローを続け、したがって、そのとき、電荷は、キャパシタ１１２から除去され(removed)、電圧ＶＣＡＰは、例示されるように減少する。この状態は、時点Ｔ４における信号ＣＫＲＥＦの次のエッジ１２７まで続く。図６に例示されるように、信号ＣＫＲＥＦの第１のエッジ１２４および第２のエッジ１２７は、信号ＣＫＲＥＦの高パルスの範囲を定める。時点Ｔ４において、下降電流回路１１１は、ノード１２６から電荷を引き出すのを停止し、キャパシタ１１２上の電圧ＶＣＡＰは、エッジ１２８における信号ＣＫＲＥＦの残りの期間を通して実質的に固定されたままである。ノード１２６上へのＩＵＰ電流フローを開始および停止するために、Ｐチャネル電界効果トランジスタ（P-channel field effect transistor）１２９が使用される。トランジスタ１２９が導電性になるように制御される場合、電流ＩＵＰは流れる。トランジスタ１２９が非導電性になるように制御される場合、電流ＩＵＰは流れない。論理回路１１４によって出力された信号ＧＯＵＴは、制御信号として、導体１３０上に供給され、トランジスタ１２９のゲート上に供給される。信号ＣＫＲＥＦがデジタル論理高であり、信号ＯＵＴ３／３がデジタル論理低であるとき、導体１３０上の制御信号ＧＯＵＴは、低いデジタル論理レベルを有し、それによって、トランジスタ１２９を導電性にする。信号ＧＯＵＴが低く、かつトランジスタ１２９が導電性である期間は、図６の波形において「チャージアップ（CHARGE UP）」とラベル付けされている。

ノード１２６からＩＤＮ電流フローを開始および停止するために、Ｎチャネルトランジスタ１３１が使用される。トランジスタ１３１が導電性になるように制御される場合、電流ＩＤＮは流れる。トランジスタ１３１が非導電性になるように制御される場合、電流ＩＤＮは流れない。信号ＣＫＲＥＦは、トランジスタ１３１のゲート上に供給され、その結果、信号ＣＫＲＥＦがデジタル論理高信号レベルを有するとき、トランジスタ１３１は導電性になる。したがって、信号ＣＫＲＥＦが、図６の波形においてラベル「チャージダウン（CHARGE DN）」によって示されるように、高いデジタル論理レベルを有するとき、ＩＤＮ電流は流れる。

時点Ｔ１とＴ２との間でＶＣＡＰが増大する率は、ＩＵＰの大きさからＩＤＮの大きさを差し引くことによって決定される。時点Ｔ２とＴ４との間でＶＣＡＰが減少する率は、ＩＤＮの大きさによって決定される。ＩＤＮの大きさは、アナログ制御信号ＣＮＴＲＬＤＮを調整することによって調整可能である。アナログ制御信号ＣＮＴＲＬＤＮは、下降電流回路１１１の制御電流源１３２を制御する。ＩＵＰの大きさは、上昇電流回路１１０の制御電流源１３３を制御するアナログ制御信号ＣＮＴＲＬＵＰを調整することによって調整可能である。図５に例示される特定の例では、上昇電流回路１１０の電流源１３３を介して流れる電流は、下降電流回路１１１の電流源１３２を介して流れる電流の２倍に設定される。

図５に例示されるように、電圧制御遅延線１１３は、遅延制御ユニット（ＤＣＵ）１３４、ならびに遅延要素のチェーン１１６を含む。ＤＣＵ１３４は、電圧信号ＶＣＡＰを受信して、そこから、供給電流ＩＦＩＬＴを生成する。供給電流ＩＦＩＬＴは、ノードおよび導体１３５を経由して遅延要素のチェーン１１６に供給される。図６の波形内でラベルＩＦＩＬＴを用いて識別される、ノード１３５上の直流ＤＣ電圧の大きさは、電圧ＶＣＡＰのＤＣ成分におよそ比例する。同様に、ノード１３５を経由して遅延要素のチェーン１１６に供給される供給電流は、電圧ＶＣＡＰのＤＣ成分におよそ比例する。図６の波形１２１内のノード１３５上の電圧は、およそ１．０ボルトである。

図５の回路は、ＣＫＲＥＦのそれぞれの期間中にキャパシタ１１２上に供給された電荷が、その期間中にキャパシタ１１２から引き出された電荷に実質的に等しいように、信号ＣＫＲＥＦと信号ＯＵＴ３／３との間に遅延（遅延要素のチェーン１１６の遅延）を制御する制御ループを形成する。したがって、電流ＩＵＰおよびＩＤＮの相対的な大きさを設定することによって、エッジ１２４とエッジ１２７との間のエッジ１２５の位置（図６を参照されたい）を設定することが可能である。図６の波形１２１の例では、ＣＫＲＥＦとＯＵＴ３／３との間の遅延は、５００ピコ秒に設定されることになる。この例において、ＣＫＲＥＦの期間は、２ナノ秒である。

図６の波形１２２は、ＣＫＲＥＦのデューティサイクルが４５／５５のときの、図５のＤＬＬの動作を例示する。図５のＤＬＬでは、上昇電流ＩＵＰの大きさの変化は信号ＣＫＲＥＦのデューティサイクルの変化に比例するようにされる。したがって、４５／５５デューティサイクル波形例１２２における電流ＩＵＰは、５０／５０デューティサイクル波形例１２１における電流ＩＵＰよりもより小さい。信号ＣＫＲＥＦの第１のエッジ１２４とＯＵＴ３／３の第１のエッジ１２５との間の電圧ＶＣＡＰの増大率は、したがって、より狭い勾配ＳＵ２である。信号ＯＵＴ３／３の第１のエッジ１２５と信号ＣＫＲＥＦの第２のエッジ１２７との間の電圧ＶＣＡＰの減少率は、ＣＫＲＥＦのデューティサイクルにかかわらず、同じ勾配ＳＤ１である。上記のように、制御ループは、ＣＫＲＥＦ信号期間中にキャパシタ１１２上に供給される電荷がＣＫＲＥＦ信号期間中にキャパシタ１１２から引き出される電荷に等しいように、信号ＯＵＴ３／３の第１のエッジ１２５が信号ＣＫＲＥＦの２つのエッジ１２４および１２７の間に位置付けられるように、信号ＣＫＲＥＦと信号ＯＵＴ３／３との間の遅延を調整するように動作する。結果として、４５／５５デューティサイクル波形例１２２におけるＣＫＲＥＦとＯＵＴ３／３との間の遅延は、５０／５０デューティサイクル波形例１２１におけるのと実質的に同じである。図６の４５／５５デューティサイクル波形例１２２における図５のノード１３５上のＩＦＩＬＴの電圧は、図６の５０／５０デューティサイクル波形例１２１におけるのと同じ１．０ボルトである。

図６の波形１２３は、ＣＫＲＥＦのデューティサイクルが５５／４５であるときの、図５のＤＬＬの動作を例示する。電流ＩＵＰの大きさの変化は信号ＣＫＲＥＦのデューティサイクルの変化と比例するため、信号ＣＫＲＥＦの第１のエッジ１２４とＯＵＴ３／３の第１のエッジ１２５との間の電圧ＶＣＡＰの増大率はより急な勾配ＳＵ３(steeper slope SU3)である。信号ＯＵＴ３／３の第１のエッジ１２５と信号ＣＫＲＥＦの第２のエッジ１２７との間の電圧ＶＣＡＰの減少率は、ＣＫＲＥＦのデューティサイクルにかかわらず、同じ勾配ＳＤ１である。制御ループは、ＣＫＲＥＦ信号期間中にキャパシタ１１２上に供給される電荷がＣＫＲＥＦ信号期間中にキャパシタ１１２から引き出される電荷に等しいように、信号ＯＵＴ３／３の第１のエッジ１２５が信号ＣＫＲＥＦの２つのエッジ１２４および１２７の間に位置付けられるように、信号ＣＫＲＥＦと信号ＯＵＴ３／３との間の遅延を調整するように動作する。結果として、５５／４５デューティサイクル波形例１２３におけるＣＫＲＥＦとＯＵＴ３／３との間の遅延は、５０／５０デューティサイクル波形例１２１におけるのと実質的に同じである。５５／４５デューティサイクル波形例１２３における図５のノード１３５上のＩＦＩＬＴの電圧は、５０／５０デューティサイクル波形例１２１におけるのと同じ１．０ボルトである。

図７は、４５／５５デューティサイクルから５５／４５デューティサイクルの範囲にわたる信号ＣＫＲＥＦのデューティサイクル変化にもかかわらず、信号ＣＫＲＥＦとＯＵＴ３／３との間の遅延時間が、どのように、実質的に一定の５００ピコ秒のままであるかを例示するグラフである。図７に例示されるデューティサイクルに対する遅延時間の関係は、図３（先行技術）に例示される先行技術のデューティサイクルに対する可変遅延時間の関係と比べて比較的一定である。

上昇電流回路１１０を実現できる多くの様式が存在する。図５に記載された簡素化された例では、上昇電流回路１１０は、その大きさがＣＫＲＥＦのデューティサイクルの変化と比例して変化するＩＵＰ電流を供給する。ＩＵＰは、２つの電流経路を切り替えることによって、このように可変にされる。これらの電流経路のそれぞれは、同じ電流源１３３を介して延びる。第１の電流経路は、Ｎチャネルトランジスタ１３６のドレインからＮチャネルトランジスタ１３６のソースに延び、次いで、電流源１３３を介して、接地ノード（ground node）に延びる。第２の電流経路は、Ｎチャネルトランジスタ１３７のドレインからＮチャネルトランジスタ１３７のソースに延び、次いで、電流源１３３を介して、接地ノードに延びる。電流源１３３内に流れ込んだ固定電流は、信号ＣＫＲＥＦのデジタル論理に応じて、第１の電流経路または第２の電流経路を介して流れるように導かれる。信号ＣＫＲＥＦのデジタル論理レベルがデジタル論理高である場合、この電流源は、第２の電流経路だけを介して流れる。したがって、第２の電流経路を介した平均電流フローは、キャパシタ１４３によるフィルタリングのため、信号ＣＫＲＥＦのデューティサイクルに比例して変化する。この第２の電流経路を介して流れる電流は、電流ミラートランジスタ１３８および１３９によって電流ＩＵＰにミラーされる（mirrored）。電流ＩＵＰは、トランジスタ１３９を介してソースからドレインへ流れる電流である。

図８は、図４のシステムのＤＬＬの第１の実施形態１０１の特定の例の図である。図８の例では、ＣＮＴＲＬＵＰ制御入力信号またはＣＮＴＲＬＤＮ入力信号は存在しない。上昇電流回路１１０および下降電流回路１１１は、共にチャージポンプ(charge pump)１４０と呼ばれる。キャパシタ１１２は、Ｎチャネル電界効果トランジスタとして実現される。ＤＬＬは、ＣＫＲＥＦ信号入力リード線１４１と、入力電流入力リード線１４２と、ＯＵＴ３／３出力リード線１４４と、ＯＵＴ２／３出力リード線１４５と、ＯＵＴ１／３出力リード線１４６とを有する。信号ＯＵＴ１／３は、ＣＫＲＥＦに対して信号ＯＵＴ３／３が遅延されるのと同じ程度にＣＫＲＥＦに対して１／３遅延される。信号ＯＵＴ２／３は、ＣＫＲＥＦに対して信号ＯＵＴ３／３が遅延されるのと同じ程度にＣＫＲＥＦに対して２／３遅延される。ＶＣＤＬ１１３の出力リード線１１７およびＤＬＬ１０１の出力リード線１４４は、同じ導体である。ＶＣＤＬ１１３の出力リード線１１９およびＤＬＬ１０１の出力リード線１４５は、同じ導体である。ＶＣＤＬ１１３の出力リード線１２０およびＤＬＬ１０１の出力リード線１４６は、同じ導体である。

図９は、図８のチャージポンプ１４０のより詳細な回路図である。第１の交換電流経路ＳＣＰ１は、供給電圧ノード１４７から、Ｐチャネルトランジスタ１４８およびＰチャネルカスコードトランジスタ１４９を介して、Ｎチャネルトランジスタ１３６を介して、次いで、Ｎチャネルカスコードトランジスタ１５０を介して、電流源Ｎチャネルトランジスタ１５１を介して、接地ノード１５２に延びる。トランジスタ１５０および１５１は、電流源１５３を形成する。電流源１５３からの電流フローは、第２の電流源１５４を介して流れるミラー電流の２倍の大きさである。電流源１５３上の「２Ｘ」ラベルおよび電流源１５４上の「１Ｘ」ラベルは、この電流関係を示す。電流源１５４内のトランジスタ１５５は、電流源１５３内の電流源トランジスタ１５１に対応する電流源トランジスタである。電流源１５４内のトランジスタ１５６は、電流源１５３内のカスコードトランジスタ１５０に対応するカスコードトランジスタである。トランジスタ１３６が導電性であるとき、２Ｘ電流はこの第１の切り替え電流経路ＳＣＰ１を介して流れ、信号ＣＫＲＥＦが低いデジタル論理レベルを有するとき、トランジスタ１３６は導電性である。ＩＵＰ電流およびＩＤＮ電流の相対的な大きさは、トランジスタ１３９および１５８のサイズを変更することによって、回路設計の間に変化することが可能であり、またはプログラマブルスイッチを使用して、トランジスタ１３９および１５８の効果サイズをプログラム可能に変更することによって、回路動作の間に変化することが可能である。

第２の交換電流経路ＳＣＰ２は、供給電圧ノード１４７から、Ｐチャネルトランジスタ１３８およびＰチャネルカスコードトランジスタ１５７を介して、Ｎチャネルトランジスタ１３７を介して、次いで、電流源１５３を介して、接地ノード１５２に延びる。トランジスタ１３７が導電性であるとき、２Ｘ電流はこの第２の交換電流経路ＳＣＰ２を介して流れ、信号ＣＫＲＥＦが高いデジタル論理レベルを有するとき、トランジスタ１３７は導電性である。

トランジスタ１３９およびトランジスタ１３８は、電流ミラーを形成する。トランジスタ１５８は、カスコードトランジスタ１５７に対応するカスコードトランジスタである。第３の電流経路ＣＰ３は、供給電圧ノード１４７から、電流ミラートランジスタ１３９を介して、カスコードトランジスタ１５８を介して、ノード１６０に延びる。トランジスタ１３９および１３８を有する電流ミラーにより、第３の電流経路ＣＰ３内を流れるこの電流は、第２の交換電流経路ＳＣＰ２内を流れる電流に対してミラーされる。トランジスタ１３６上の負荷が、トランジスタ１３７上の負荷と実質的に同じであるように、トランジスタ１４８および１４９が提供される。トランジスタ１６１、１６２、および１６３は、雑音をフィルタリングするための容量である。トランジスタ１６４および１６５は、カスコードトランジスタ１４９、１５７、および１５８のゲート電圧をバイアスする。入力電流ＩＩＮを増大させることは、ゲート電圧を減少させ、一方、入力電流ＩＩＮを減少させることは、ゲート電圧を増大させる。

図５に関して上で説明されたように、導体１３０上の信号ＧＯＵＴが低いデジタル論理レベルであるとき、Ｐチャネルトランジスタ１２９は導電性であり、ＩＵＰ電流は、トランジスタ１２９を介してＶＣＡＰノード１２６に流れる。電流ＩＵＰは、第３の電流経路ＣＰ３を介した電流フローである。信号ＧＯＵＴが高いデジタル論理レベルであるとき、Ｐチャネルトランジスタ１２９は、非導電性であり、電流ＩＵＰは流れない。

信号ＣＫＲＥＦが高いデジタル論理レベルであるとき、下降電流回路１１１は、ＶＣＡＰノード１２６からＩＤＮ電流を引き出す。ＩＤＮ電流は、ＶＣＡＰノード１２６から、導電性Ｎチャネルトランジスタ１３１を介して、１Ｘ電流源１５４を介して接地ノード１５２に流れる。信号ＣＫＲＥＦが低いデジタル論理レベルであるとき、Ｎチャネルトランジスタ１３１は、非導電性であり、ＩＤＮ電流は流れない。

第３の電流経路ＣＰ３を介して流れる電流がＶＣＡＰノード１２６に流出できない場合、その電流は、Ｐチャネルトランジスタ１６６を介して接地に流れることが可能にされる。トランジスタ１２９が導電性でない場合、トランジスタ１６６は導電性になるように制御される。同様に、電流源１５４を介して流れる１Ｘ電流をＶＣＡＰノード１２６から引き出すことができない場合、この１Ｘ電流は、Ｎチャネルトランジスタ１６７を介して引き出されることが可能にされる。演算増幅器１６８は、ノード１６９上の電圧がノード１２６上の電圧に等しく維持されるように、必要な電流をノード１６９に供給するか、または必要な電流をノード１６９から引き出すユニティゲイン増幅器（unity gain amplifier）として接続される。電流源１７０、ならびにトランジスタ１７１および１７２は、カスコードトランジスタ１５０、１７４、１７２、および１５６をバイアスする電圧をノード１７３上に設定する。トランジスタ１７５および１７６は、フィルタリング容量を提供する。

図１０は、図８の遅延制御ユニット（ＤＣＵ）１３４の一例の詳細な回路図である。ＤＣＵ１３４は、変化する電圧信号ＶＣＡＰを、遅延線を介して遅延時間を制御する、安定した制御信号ＩＦＩＬＴ１８４に変換する。この例で、制御信号ＩＦＩＬＴ１８４は、その大きさがＶＣＡＰ信号のＤＣ成分に比例する供給電流である。電圧ＶＣＡＰは、トランジスタ１７９のゲートからソースへの電圧を設定する。電圧ＶＣＡＰから、トランジスタ１７９を通したゲートからソースへの電圧降下を差し引いたものが、抵抗器１８０を通した電圧降下を設定し、それによって、電流１８１を設定する。トランジスタ１７７および１７８は、電流ミラーを形成する。結果として生じるミラー電流１８２は、ＣＫＲＥＦの複数の期間にわたってノード１３５上の電圧が比較的一定であるように、大きな容量１８３によって補整される。ノード１３５を経由して遅延要素のチェーン１１６に出力された補整電流１８４は、したがって、同様に、ＣＫＲＥＦの複数の期間にわたって比較的一定の電流である。トランジスタ１８５、１８６、および１８７は、電流ミラーのカスコードトランジスタ１８８および１８９のゲート電圧をバイアスする。回路１９０は、カスコードトランジスタ１９１および１８６をバイアスする。図１０のＤＣＵ回路１３４の帯域幅は、ＤＬＬ１０１全体の帯域幅よりもさらにより高く（＞１０倍高く）される。

図１１は、図８の遅延要素のチェーン１１６のより詳細な図である。入力ノード１３５を経由してインバータ１９２〜１９７に供給される供給電流ＩＦＩＬＴ１８４の量を増大させることは、インバータのチェーンを介した伝搬遅延を減少させ、一方、入力ノード１３５を経由してインバータ１９２〜１９７に供給される供給電流ＩＦＩＬＴ１８４の量を減少させることは、伝搬遅延を増大させる。

図１２は、図８のＤＬＬの第１の実施形態１０１の動作の方法２００の流れ図である。第１のステップ（ステップ２０１）において、第２の信号が生み出されるように、第１の信号が遅延線に供給される。第２の信号は、第１の信号の遅延バージョンである。第２の信号は、第１の信号に対して「遅延時間」だけ遅延される。本方法の一例では、第１の信号は、図８の信号ＣＫＲＥＦであり、第２の信号は、図８の信号ＯＵＴ３／３である。

第２のステップ（ステップ２０２）において、第１の信号の第１のエッジでキャパシタの充電が開始される。この充電は、第２の信号の第１のエッジまで第１の率で続く。本方法の一例では、キャパシタは、図８のキャパシタ１１２であり、第１の信号の第１のエッジは、図６のエッジ１２４であり、第２の信号の第１のエッジは、図６のエッジ１２５であり、第１の率は図６の勾配ＳＵ１である。

第３のステップ（ステップ２０３）において、第２の信号の第１のエッジでキャパシタの放電が開始される。この放電は、第１の信号の第２のエッジまで第２の率で続く。本方法の一例では、第１の信号の第２のエッジは、図６のエッジ１２７であり、第２の率は、図６の勾配ＳＤ１である。

第４のステップ（ステップ２０４）において、第２のステップでキャパシタが充電される量が第３のステップでキャパシタが放電される量に等しいように遅延時間は制御される。本方法の一例では、ＤＣＵ１３４によって図８の遅延線１１６に供給される供給電流ＩＦＩＬＴを制御することによって、遅延時間が制御される。遅延時間の制御は、ここで、第４のステップとして記載されているが、「第４の」というラベルは、ある順序を示さず、または先に列挙されたステップが完了していることを示さない。遅延時間の制御は、進行中の制御機能であり、ＣＫＲＥＦの多くの期間にわたって継続的に発生する。

第５のステップ（ステップ２０５）において、遅延時間が実質的に一定であり、第１の信号のデューティサイクルの変化に依存しないように、第１の信号のデューティサイクルに応じて第１の率が調整される。本方法の一例では、第１の率は、ＣＫＲＥＦの期間ごとに(from period to period of CKREF)比較的漸進的に(relatively gradually)調整される。第１の信号のデューティサイクルが４５／５５である場合、図６の波形１２２において例示されるような勾配ＳＵ２になるように第１の率を調整することが可能である。第１の信号のデューティサイクルが５５／４５である場合、図６の波形１２３に例示されるような勾配ＳＵ３になるように第１の率を調整することが可能である。この場合も、第４のステップの場合のように、デューティサイクルに応じて第１の率を調整するこの第５のステップは、ステップ２０１〜２０４が完了した後に連続的に発生しなくてよい。「第５の」というラベルは、ある順序を示さず、先に列挙されたステップが完了していることを必要としない。第１の率の調整は、ＣＫＲＥＦの周波数と比較して比較的遅い率で発生する。

図１３は、図４のＤＬＬの第２の実施形態３００の回路図である。図５の第１の実施形態１０１と異なり、図１３の第２の実施形態３００は、信号ＣＫＲＥＦのデューティサイクルに依存しない率でキャパシタ３０１を充電する。図５のトランジスタ１３６および１３７に対応するトランジスタは図１３に存在しない。キャパシタ３０１が充電される率は、制御電流源３０２によって設定される。電流源３０２を流れる電流は、ミラートランジスタ３０３および３０４を介してミラーされる。この電流ＩＵＰは、Ｐチャネルトランジスタ３０５がオンであり、かつ導電性であるとき、キャパシタ３０１を充電することが可能にされる。キャパシタ３０１が放電される率は、制御電流源３０６とミラートランジスタ３０７および３０８とによって設定される。Ｎチャネルトランジスタ３０９がオンであり、かつ導電性であるとき、この放電電流ＩＤＮは、キャパシタ３０１から流れることが可能にされる。図１３のＶＣＤＬ３１０および論理ゲート３１１は、図５のＶＣＤＬ１１３および論理ゲート１１４と同じ構造のものである。

図１４は、図１３の第２の実施形態３００の動作を例示する波形図である。波形３１２は、信号ＣＫＲＥＦが５０／５０デューティサイクルを有するときのＤＬＬ３００の動作を例示する。波形３１３は、信号ＣＫＲＥＦが４５／５５デューティサイクルを有するときのＤＬＬ３００の動作を例示する。波形３１４は、信号ＣＫＲＥＦが５５／４５デューティサイクルを有するときのＤＬＬ３００の動作を例示する。信号ＧＯＵＴがデジタル論理低である場合、Ｐチャネルトランジスタ３０５は導電性であり（ＩＵＰは流れ）、Ｎチャネルトランジスタ３０９は非導電性である（ＩＤＮは流れない）。着信クロック信号ＣＫＲＥＦの期間の時点Ｔ１で第１のエッジ３１５で開始して、キャパシタ３０１は、電流フローＩＵＰによって充電される。キャパシタ３０１上の電圧ＶＣＡＰは増大する。この充電率は、信号ＣＫＲＥＦのデューティサイクルに依存せず、制御信号ＣＮＴＲＬＵＰによって設定される。充電の存続時間は、信号ＣＫＲＥＦのデューティサイクルに依存しない。

次いで、信号ＯＵＴ３／３の第１のエッジ３１６で開始して、キャパシタ３０１は、電流フローＩＤＮによって放電される。信号ＧＯＵＴがデジタル論理高であるとき、Ｐチャネルトランジスタ３０５は非導電性である（ＩＵＰは流れない）が、Ｎチャネルトランジスタ３０９は導電性である（ＩＤＮは流れる）。キャパシタ３０１上の電圧ＶＣＡＰは、したがって、減少し始める。キャパシタ３０１上の電圧の減少は、信号ＣＫＲＥＦの第２のエッジ３１７まで続く。時点Ｔ２から時点Ｔ９までのキャパシタ３０１の放電の存続時間は、したがって、信号ＣＫＲＥＦのデューティサイクルに依存しない。放電率も信号ＣＫＲＥＦのデューティサイクルに依存せず、制御信号ＣＮＴＲＬＤＮによって設定される。したがって、図１４のデューティサイクル例３１２〜３１４のそれぞれの中のＶＣＡＰ波形は同じである。図１３のＤＬＬ３００では、信号ＣＫＲＥＦの第１のエッジ３１５および第２のエッジ３１７は、信号ＣＫＲＥＦの期間の範囲を定める。この期間を通して常に、キャパシタ３０１は、充電されているか、または放電されている。いつ充電が終了し、いつ放電が開始するかを決定する信号ＯＵＴ３／３の第１のエッジ３１６は、信号ＣＫＲＥＦの第１のエッジ３１５の遅延バージョンである。

図１５は、図１３のＤＬＬの第２の実施形態３００の動作の方法４００の流れ図である。第１のステップ（ステップ４０１）において、第２の信号が生み出されるように、第１の信号が遅延線に供給される。第２の信号は、第１の信号の遅延バージョンである。第２の信号は、第１の信号に対して「遅延時間」だけ遅延される。本方法の一例では、第１の信号は、図１３の信号ＣＫＲＥＦであり、第２の信号は、図１３の信号ＯＵＴ３／３である。

第２のステップ（ステップ４０２）において、第１の信号の第１のエッジでキャパシタの充電が開始される。この充電は、第２の信号の第１のエッジまで第１の率で続く。本方法の一例では、キャパシタは、図１３のキャパシタ３０１であり、第１の信号の第１のエッジは、図１４のエッジ３１５であり、第２の信号の第１のエッジは、図１４のエッジ３１６である。第１の率は、第１の信号のデューティサイクルに依存しない。時点Ｔ１から時点Ｔ２までの充電の存続期間も第１の信号のデューティサイクルに依存しない。

第３のステップ（ステップ４０３）において、第２の信号の第１のエッジでキャパシタの放電が開始される。この放電は、第１の信号の第２のエッジまで第２の率で続く。本方法の一例では、第１の信号の第２のエッジは、図１４のエッジ３１７である。第２の率は、第１の信号のデューティサイクルに依存しない。時点Ｔ２から時点Ｔ９までの放電の存続時間も第１の信号のデューティサイクルに依存しない。

第４のステップ（ステップ４０４）において、第２のステップでキャパシタが充電される量が第３のステップでキャパシタが放電される量に等しいように、遅延時間が制御される。遅延時間の制御はここで第４のステップとして記載されるが、「第４の」というレベルは、順序を示さず、または先に列挙されたステップが完了していることを示さない。遅延時間の制御は、進行中の制御機能であり、ＣＫＲＥＦの多くの期間にわたって継続的に発生する。

ある特定の実施形態は、教育的な目的のために(for instructional purposes)上記に説明されているが、本特許文書の教示は、一般的な適用性を有し、上記で説明された特定の実施形態に限定されない。第１の実施形態において、上昇電流または下降電流が入力信号のデューティサイクルの変化に対して比例して変化するように、上昇電流または下降電流は変化し得る。キャパシタの充電および放電は、上で記載された例で使用された特定のエッジ以外のクロックエッジを使用して開始および終了することが可能である。上昇電流、下降電流のいずれか、またはそれら両方は、ソフトウェアプログラム可能にされ得る。制御電流ＣＮＴＲＬＤＮおよびＣＮＴＲＬＵＰは、システムＣＰＵによって実行されるＵＳＢドライバソフトウェアによって設定可能である。このドライバソフトウェアは、デジタル制御値を、次に、電流ＣＮＴＲＬＤＮおよびＣＴＲＬＵＰを、それぞれ、制御可能な電流源３０６および３０２に供給するソフトウェアプログラム可能な電流源に供給する。多段ＵＳＢ信号ドライバの段階を動作可能にするために、出力信号ＯＵＴ３／３、ＯＵＴ２／３、およびＯＵＴ１／３が使用される。上記で示された例におけるように、当初、第１の信号の間に電荷をキャパシタに追加し、次いで、その電荷を除去するのではなく、その他の例では、当初、電荷をキャパシタから除去することが可能であり、次いで、その他の例では、電荷をキャパシタ内に再度回復することが可能である。上記の例では、充電および放電を開始および終了するために、ある極性のエッジが使用されるが、これらの極性は単なる例である。他の例では、異極性を有する信号エッジを使用することが可能である。供給電流は、遅延線の遅延時間を制御するために使用可能なあるタイプの制御信号の一例として上で説明されているが、他の例では、遅延線の遅延時間を制御する制御信号の他の例を使用することが可能である。したがって、下記に記載される請求項の範囲から逸脱せずに、説明された特定の実施形態の様々な特徴の修正、適応、および組合せを実行することが可能である。

Claims (22)

1. （ａ）第１の信号を遅延線に供給し、それによって第２の信号を生成することと、なお、前記第１の信号はデューティサイクルを有し、前記第２の信号は、前記第１の信号の遅延バージョンであり、前記第２の信号は前記第１の信号に対して遅延時間だけ遅延される；
   （ｂ）前記第１の信号の第１のエッジでキャパシタの充電を開始して、前記第２の信号の第１のエッジまで第１の率で前記キャパシタを充電し続けることと；
   （c）前記第２の信号の前記第１のエッジで前記キャパシタの放電を開始して、前記第１の信号の第２のエッジまで第２の率で前記キャパシタの放電を続けることと、
   （ｄ）（ｂ）において前記キャパシタが充電される量が、（ｃ）において前記キャパシタが放電される量に等しいように、かつ前記遅延時間が前記第１の信号の前記デューティサイクルにおける変化に実質的に依存しないように、前記遅延時間を制御することと、
   を備える方法。
2. （ｅ）前記第１の信号の前記デューティサイクルに応じて、前記第１の率および前記第２の率のうちの少なくとも１つを調整すること、
   をさらに備える、請求項１に記載の方法。
3. 前記第１の信号の前記第１のエッジおよび前記第２のエッジのうちの一方が、立ち上がりエッジであり、前記第１の信号の前記第１のエッジおよび前記第２のエッジの他方が、立ち下りエッジであり、前記第１の信号の前記第１のエッジおよび前記第２のエッジが、前記第１の信号のパルスの範囲を定める、請求項２に記載の方法。
4. 前記第１の信号の前記第１のエッジおよび前記第２のエッジが、前記第１の信号の期間の範囲を定め、前記第２の信号の前記第１のエッジが、前記第１の信号の前記第１のエッジの遅延バージョンであり、前記キャパシタが充電される前記第１の率が、前記第１の信号の前記デューティサイクルの変化にかかわらず、前記第１の信号の期間ごとに実質的に一定のままであり、前記キャパシタが放電される前記第２の率が、前記第１の信号の前記デューティサイクルの変化にかかわらず、前記第１の信号の期間ごとに実質的に一定のままである、請求項１に記載の方法。
5. 前記キャパシタ上の電圧信号を制御電流に変換することと；
   前記制御電流を前記遅延線に供給することと、なお、前記第１の信号が（ａ）において前記遅延線の入力リード線内に供給され、前記第２の信号が（ａ）において前記遅延線の出力リード線から出力される；
   をさらに備える、請求項１に記載の方法。
6. （ｄ）の前記制御することと、（ｅ）の前記調整することとが、前記第１の信号の多くの期間にわたって常に発生する、請求項２に記載の方法。
7. 前記率が、前記第１の信号の前記デューティサイクルの変化に対して比例して変化するように（ｅ）において調整される、請求項２に記載の方法。
8. （ｅ）前記第１の率および前記第２の率のうちの少なくとも１つを設定する制御信号を供給することによって、前記遅延時間をプログラムすること、
   をさらに備える、請求項１に記載の方法。
9. 第１の信号の第１のエッジで充電を開始して、第２の信号の第１のエッジまで充電を続け、前記第２の信号の前記第１のエッジで放電を開始して、前記第１の信号の第２のエッジまで放電を続けるキャパシタと；
   電荷を前記キャパシタに供給する充電回路と；
   前記キャパシタから電荷を除去する放電回路と；
   第１の入力リード線と、第２の入力リード線と、出力リード線とを有する電圧制御遅延線（ＶＣＤＬ）と、なお、前記第１の信号が前記ＶＣＤＬの前記第１の入力リード線上に存在し、前記ＶＣＤＬの前記第２の入力リード線が前記キャパシタに結合され、前記第２の信号が前記ＶＣＤＬの前記出力リード線上に存在し、前記第２の信号が、前記第１の信号の遅延バージョンであり、かつ前記第１の信号に対して遅延時間だけ遅延され、前記遅延時間が、実質的に一定であり、前記第１の信号の前記デューティサイクルの変化に依存しない；
   第１の入力リード線と、第２の入力リード線と、出力リード線とを有する論理回路と、なお、前記第１の信号が、前記論理回路の前記第１の入力リード線上に存在し、前記第２の信号が、前記論理回路の前記第２の入力リード線上に存在し、前記論理回路の前記出力リード線が、前記充電回路の入力リード線に結合される；
   を備える回路。
10. 前記第１の信号の前記第１のエッジおよび前記第２のエッジが、前記第１の信号のパルスの範囲を定め、前記キャパシタが、前記第１の信号の前記第１のエッジで開始する率で充電されて、前記第２の信号の前記第１のエッジまで続き、前記率が、前記第１の信号の前記デューティサイクルに応じて調整される、請求項９に記載の回路。
11. 前記第１の信号の前記第１のエッジおよび前記第２のエッジが、前記第１の信号の期間の範囲を定め、前記第２の信号の前記第１のエッジが、前記第１の信号の前記第１のエッジの遅延バージョンである、請求項９に記載の回路。
12. 前記充電回路が、前記率が前記第１の信号の前記デューティサイクルの変化と比例して変化するように、前記率を調整する、請求項１０に記載の回路。
13. 前記第１の信号の前記第１のエッジの時点から前記第２の信号の前記第１のエッジの時点まで、前記充電回路がキャパシタノードに電荷を提供しており、前記放電回路が前記キャパシタノードから電荷を除去しており、前記キャパシタが前記キャパシタノードに結合された、請求項１２に記載の回路。
14. 前記充電回路が、
    電流源を通過する第１の交換電流経路と；
    前記電流源を通過する第２の交換電流経路と、なお、電流が前記第１の交換電流経路および前記第２の交換電流経路のうちの１つだけを介して一度に流れるように、前記第１の交換電流経路と前記第２の交換電流経路とが交換され、前記第１の信号が第１のデジタル論理レベルを有する場合、電流が前記第１の交換電流経路を介して流れ、前記第１の信号が第２のデジタル論理レベルを有する場合、電流が前記第２の交換電流経路を介して流れる；
    前記キャパシタへ延びる第３の電流経路と、なお、前記第３の電流経路を介した電流フローが、前記第２の交換電流経路を介して電流フローにミラーされる；
    を備える、請求項９に記載の回路。
15. 前記ＶＣＤＬが、遅延制御ユニット（ＤＣＵ）回路と、遅延要素のチェーンとを含み、前記ＶＣＤＬの前記第２の入力リード線が、前記ＤＣＵの入力リード線であり、前記ＤＣＵが、制御電流を前記遅延要素のチェーンに供給し、前記ＶＣＤＬの前記第１の入力リード線が、前記遅延要素のチェーンのデータ入力リード線であり、前記ＶＣＤＬの前記出力リード線が、前記遅延要素のチェーンのデータ出力リード線である、請求項９に記載の回路。
16. 第１の信号を遅延時間だけ遅延させ、それによって第２の信号を生成する遅延線と、なお、前記第１の信号はデューティサイクルを有する；
    キャパシタと；
    前記キャパシタを充電するための、前記キャパシタを放電するための、前記キャパシタのリード線上の電圧信号を制御信号に変換するための、そして、前記遅延時間が前記第１の信号の前記デューティサイクルの変化に実質的に依存しないように前記遅延線を制御するために前記制御信号を使用するための、手段と；
    を備える回路。
17. 前記手段が、前記第１の信号の前記デューティサイクルの変化に比例して調整された率で前記キャパシタを充電する、請求項１６に記載の回路。
18. 前記手段が、前記第１の信号の前記デューティサイクルに実質的に依存しない第１の率で前記キャパシタを充電し、前記手段が、前記第１の信号の前記デューティサイクルに実質的に依存しない第２の率で前記キャパシタを放電する、請求項１６に記載の回路。
19. 前記手段が、前記第１の信号の第１のエッジの時点で前記キャパシタの充電を開始して、前記第２の信号の第１のエッジの時点まで前記キャパシタの充電を続け、前記手段が、前記第２の信号の前記第１のエッジの時点で前記キャパシタの放電を開始して、前記第１の信号の第２のエッジの時点まで前記キャパシタの放電を続ける、請求項１６に記載の回路。
20. 前記第１の信号の前記第１のエッジおよび前記第２のエッジが、前記第１の信号のパルスの範囲を定め、前記第２の信号の前記第１のエッジが、前記第１の信号の前記第１のエッジの遅延バージョンである、請求項１９に記載の回路。
21. 前記第１の信号の前記第１のエッジおよび前記第２のエッジが、前記第１の信号の期間の範囲を定め、前記第２の信号の前記第１のエッジが、前記第１の信号の前記第１のエッジの遅延バージョンである、請求項１９に記載の回路。
22. 前記手段が、遅延時間制御入力信号を受信して、前記遅延時間を設定するために、前記遅延時間制御入力信号を使用する、請求項１６に記載の回路。

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