JP2023066256A - 遅延パルス生成回路 - Google Patents

Abstract

【課題】遅延パルス信号を出力する遅延パルス生成回路を提供する。【解決手段】クロック信号が入力され、遅延パルス信号を出力する遅延パルス生成回路１０であって、クロック信号と遅延パルス信号が入力され、クロック信号が第１論理に変化したときに一方の論理に変化し、遅延パルス信号が第１論理に変化したときに他方の論理に変化する第１制御信号と、遅延パルス信号が第１論理に変化したときに一方の論理に変化し、遅延パルス信号が第２論理に変化したときに他方の論理に変化する第２制御信号とに基づいて、クロック信号を遅延させた遅延信号を生成する遅延回路３００と、遅延信号に応じた、遅延パルス信号を出力するドライバ５００と、を備える。【選択図】図１

Description

本発明は、遅延パルス生成回路に関する。

特許文献１には、信号パス中に遅延ロックループ（Ｄｅｌａｙ－Ｌｏｃｋｅｄ Ｌｏｏｐ：ＤＬＬ）を組み込み、ドライバの出力をフィードバックさせることで、ＤＬＬにより信号の遅延を調整することが記載されている。
特許文献１ 国際公開第２０１１－０３４８６１号公報

本発明の第１態様においては、クロック信号が入力され、遅延パルス信号を出力する遅延パルス生成回路が提供される。遅延パルス生成回路は、クロック信号と遅延パルス信号が入力され、クロック信号が第１論理に変化したときに一方の論理に変化し、遅延パルス信号が第１論理に変化したときに他方の論理に変化する第１制御信号と、遅延パルス信号が第１論理に変化したときに一方の論理に変化し、遅延パルス信号が第２論理に変化したときに他方の論理に変化する第２制御信号とに基づいて、又はクロック信号が第１論理に変化したときに一方の論理に変化し、クロック信号が次に変化したとき若しくは遅延パルス信号が第１論理に変化したときの早い方で他方の論理に変化する第１制御信号と、クロック信号が次に変化したとき若しくは遅延パルス信号が第１論理に変化したときの早い方で一方の論理に変化し、クロック信号が次に変化したとき若しくは遅延パルス信号が第１論理に変化したときの遅い方で他方の論理に変化する第２制御信号とに基づいて、クロック信号を遅延させた遅延信号を生成する遅延回路を備えてよい。遅延パルス生成回路は、遅延信号に応じた、遅延パルス信号を出力するドライバを備えてよい。

遅延回路は、第１制御信号及び第２制御信号に応じて電流を出力するチャージポンプを有してよい。遅延回路は、チャージポンプが出力する電流に応じて、クロック信号を遅延させた遅延信号を出力する遅延部を有してよい。

遅延回路は、チャージポンプの出力が接続されたノードと基準電位との間に接続されたキャパシタを有してよい。チャージポンプは、第１制御信号及び第２制御信号に応じて電流の向きを変更し、キャパシタの充電又は放電を行ってよい。

遅延回路は、クロック信号が変化したときに立ち上がる第１パルス信号と、遅延パルス信号が変化したときに立ち上がる第２パルス信号とを生成する信号生成部を有してよい。遅延回路は、第１パルス信号と第２パルス信号とに応じて第１制御信号及び第２制御信号の一方を出力するラッチ部を有してよい。チャージポンプは、ラッチ部から出力された第１制御信号及び第２制御信号の一方が入力され、クロック信号が第１制御信号及び第２制御信号の他方として入力され、第１制御信号及び第２制御信号に応じて電流を出力してよい。

信号生成部は、クロック信号が入力される第１パルス生成遅延部と、一方の入力にクロック信号が入力され、他方の入力に第１パルス生成遅延部によってクロック信号を遅延させた信号が入力され、第１パルス信号を出力する第１パルス生成論理積部とを含む第１パルス生成部を有してよい。信号生成部は、遅延パルス信号が入力される第２パルス生成遅延部と、一方の入力に遅延パルス信号が入力され、他方の入力に第２パルス生成遅延部によって遅延パルス信号を遅延させた信号が入力され、第２パルス信号を出力する第２パルス生成論理積部とを含む第２パルス生成部を有してよい。

ラッチ部は、第１パルス信号と第２パルス信号とに応じてＳＲラッチを行い、第１制御信号及び第２制御信号の一方を出力してよい。

遅延回路は、ドライバから出力された又はドライバに入力される遅延パルス信号が入力されてよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態の遅延パルス生成回路１０の構成例を示す。 遅延回路３００の第１構成例を示す。 信号生成部３１０のより詳細な構成例を示す。 チャージポンプ３２０のより詳細な構成例を示す。 遅延部３４０の構成例を示す。 パルス幅調整部４００の構成例を示す。 本実施形態の遅延回路３００のタイミングチャートの一例を示す。 本実施形態の遅延回路３００のタイミングチャートの他の例を示す。 遅延回路３００の第２構成例を示す。 第２構成例の遅延回路３００のタイミングチャートの一例を示す。 本実施形態の遅延パルス生成回路１０の遅延回路３００のタイミングチャートの一例を示す。 本実施形態の遅延パルス生成回路１０の遅延回路３００のタイミングチャートの他の例を示す。 遅延回路３００の信号生成部３１０の他の例を示す。 他の例の信号生成部３１０のタイミングチャートの一例を示す。 比較例の遅延回路３００を示す。 比較例の遅延回路３００のタイミングチャートを示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態の遅延パルス生成回路１０の構成例を示す。遅延パルス生成回路１０は、クロック信号ＣＫＲＥＦが入力され、当該クロック信号ＣＫＲＥＦを遅延させて遅延パルス信号ＯＵＴを生成して出力する。遅延パルス生成回路１０は、光を照射して、その反射光が戻ってくるまでの時間を測定するＴｏＦ（Ｔｉｍｅ ｏｆ Ｆｌｉｇｈｔ）などのシステムに含まれる、光パルスを出力するための電流ドライバに用いることができる。遅延パルス生成回路１０は、入力バッファ２００と、ダミー入力バッファ６００と、遅延回路３００と、パルス幅調整部４００と、ドライバ５００とを備える。

入力バッファ２００は、入力が入力端子１００に接続され、出力が遅延回路３００に接続される。入力バッファ２００は、入力端子１００に入力されたクロック信号ＣＫＲＥＦを遅延回路３００に出力する。ダミー入力バッファ６００は、入力がドライバ５００の出力に接続され、出力が遅延回路３００に接続される。ダミー入力バッファ６００は、遅延パルス生成回路１０の出力端子７００から出力される遅延パルス信号を遅延回路３００に出力する。ダミー入力バッファ６００は、入力バッファ２００に対する信号の位相等を調整するために配置されてよい。

遅延回路３００は、入力されるクロック信号ＣＫＲＥＦを遅延させて遅延信号を出力する。遅延回路３００は、一例として、遅延ロックループ（Ｄｅｌａｙ－Ｌｏｃｋｅｄ Ｌｏｏｐ：ＤＬＬ）の回路である。遅延回路３００は、第１制御信号及び第２制御信号に基づいて、クロック信号ＣＫＲＥＦを遅延させた遅延信号を生成する。より詳細な構成については図２から図５において述べる。

パルス幅調整部４００は、ドライバ５００に接続され、遅延回路３００からの遅延信号を所定のパルス幅に変換して、遅延信号に応じた遅延パルス信号ＯＵＴを生成し、出力する。より詳細な構成については図６において述べる。

ドライバ５００は、出力端子７００とダミー入力バッファ６００に接続され、パルス幅調整部４００から遅延パルス信号ＯＵＴを受信して、出力する。

図２は、遅延回路３００の第１構成例を示す。図２において、入力端子１００と出力端子７００を説明のために示し、遅延回路３００、入力端子１００、及び出力端子７００以外の遅延パルス生成回路１０の構成を省略する。遅延回路３００は、信号生成部３１０と、チャージポンプ３２０と、キャパシタ３３０と、遅延部３４０とを有する。

信号生成部３１０は、入力が入力端子１００及びドライバ５００の出力に接続され、出力がチャージポンプ３２０に接続される。信号生成部３１０は、入力されるクロック信号ＣＫＲＥＦ及び遅延パルス信号ＯＵＴに応じた第１制御信号ＣＫＵＰ及び第２制御信号ＣＫＤＮを生成して、チャージポンプ３２０に出力する。信号生成部３１０は、第１パルス生成部３１２と、第２パルス生成部３１４と、ラッチ部３１６とを有する。

第１パルス生成部３１２は、入力が入力端子１００に接続され、出力がラッチ部３１６に接続される。第１パルス生成部３１２は、入力されるクロック信号ＣＫＲＥＦが変化したときに立ち上がる第１パルス信号を生成する。第１パルス生成部３１２は、第１パルス信号をラッチ部３１６の一方の入力に出力してよい。

第２パルス生成部３１４は、入力が出力端子７００に接続され、出力がラッチ部３１６に接続される。第２パルス生成部３１４は、遅延パルス信号ＯＵＴが変化したときに立ち上がる第２パルス信号を生成する。第２パルス生成部３１４は、第２パルス信号をラッチ部３１６の他方の入力に出力してよい。

ラッチ部３１６は、出力がチャージポンプ３２０に接続される。ラッチ部３１６は、入力される第１パルス信号と第２パルス信号とに応じて第１制御信号ＣＫＵＰ及び第２制御信号ＣＫＤＮの一方を出力する。ラッチ部３１６は、第１パルス信号と第２パルス信号とに応じてＳＲラッチを行い、第１制御信号ＣＫＵＰ及び第２制御信号ＣＫＤＮを出力してよい。本実施形態においては、ラッチ部３１６は、一例として第１制御信号ＣＫＵＰを出力する。

チャージポンプ３２０は、出力がキャパシタ３３０と遅延部３４０の間のノードに接続される。チャージポンプ３２０は、第１制御信号ＣＫＵＰ及び第２制御信号ＣＫＤＮに応じて電流Ｉ＿ＵＰ／Ｉ＿ＤＮを出力する。チャージポンプ３２０は、第１制御信号ＣＫＵＰ及び第２制御信号ＣＫＤＮに応じて電流Ｉ＿ＵＰ／Ｉ＿ＤＮの向きを変更し、キャパシタ３３０の充電又は放電を行ってよい。

キャパシタ３３０は、チャージポンプ３２０の出力が接続されたノードと基準電位（一例としてグランド電位）との間に接続される。キャパシタ３３０は、チャージポンプ３２０からの電流Ｉ＿ＵＰ／Ｉ＿ＤＮに応じて電荷が充電又は放電されてよい。キャパシタ３３０は、チャージポンプ３２０の出力が接続されたノードにおける電圧ＶＣＡＰをフィルタリングしてよい。

遅延部３４０は、入力端子１００と出力端子７００とに接続され、チャージポンプ３２０が出力する電流Ｉ＿ＵＰ／Ｉ＿ＤＮに応じて、クロック信号ＣＫＲＥＦを遅延させた遅延信号を出力端子７００に出力する。

図３は、信号生成部３１０のより詳細な構成例を示す。信号生成部３１０は、入力されるクロック信号ＣＫＲＥＦが変化したエッジ及び遅延パルス信号ＯＵＴが変化したエッジをパルス化してラッチ部３１６に入力でき、これによりラッチ部３１６は、チャージポンプ３２０への第１制御信号ＣＫＵＰを生成することができる。

第１パルス生成部３１２は、複数のバッファと論理積部とを有する。複数のバッファは、入力端子１００と論理積部との間に直列に接続される。複数のバッファは、クロック信号ＣＫＲＥＦを遅延させた信号ＣＫＲＥＦｄを論理積部の一方の入力に出力する。複数のバッファは、クロック信号ＣＫＲＥＦを所定の範囲で遅延させることで、後段のラッチ部３１６が動作可能な範囲のパルス幅の第１パルス信号Ｓｅｔ＿Ｎを生成できる。論理積部は、一方の入力に複数のバッファからの遅延されたクロック信号ＣＫＲＥＦが入力され、他方の入力にクロック信号ＣＫＲＥＦが入力され、論理積によりラッチ部３１６に第１パルス信号Ｓｅｔ＿Ｎを出力する。論理積部は、ＮＡＮＤ回路であってよい。

第２パルス生成部３１４は、複数のバッファと論理積部とを有する。複数のバッファは、ドライバ５００の出力と論理積部との間に直列に接続される。複数のバッファは、遅延パルス信号ＯＵＴを遅延させた信号ＯＵＴｄを、論理積部の一方の入力に出力する。複数のバッファは、遅延パルス信号ＯＵＴを所定の範囲で遅延させることで、後段のラッチ部３１６が動作可能な範囲のパルス幅の第２パルス信号Ｒｅｓｅｔ＿Ｎを生成する。論理積部は、一方の入力に複数のバッファで遅延された遅延パルス信号ＯＵＴが入力され、他方の入力に遅延パルス信号ＯＵＴが入力され、論理積によりラッチ部３１６に第２パルス信号Ｒｅｓｅｔ＿Ｎを出力する。理積部は、ＮＡＮＤ回路であってよい。

ラッチ部３１６は、一例として、２つのＮＡＮＤ回路が組み合わされた負論理のＳＲラッチ回路である。ラッチ部３１６は、入力される第１パルス信号Ｓｅｔ＿Ｎと第２パルス信号Ｒｅｓｅｔ＿Ｎが両方ハイ（Ｈｉｇｈ）の場合、たすき掛けのフィードバックにより、出力Ｑは前の状態が保持される。第２パルス信号Ｒｅｓｅｔ＿Ｎがハイの間に、第１パルス信号Ｓｅｔ＿Ｎがロー（Ｌｏｗ）になった場合、出力Ｑはハイとなり、第１パルス信号Ｓｅｔ＿Ｎがハイに戻った場合も、出力Ｑはハイを保持する。同様に、第１パルス信号Ｓｅｔ＿Ｎがハイの間に第１パルス信号Ｒｅｓｅｔ＿Ｎがローとなった場合、出力Ｑはローとなり、第２パルス信号Ｒｅｓｅｔ＿Ｎがハイに戻った後も出力Ｑはローを保持する。これらの構成により、信号生成部３１０は、例えば、入力される信号のデューティによらず、クロック信号ＣＫＲＥＦの第１エッジから遅延パルス信号ＯＵＴの第１エッジまでの間、出力する第１制御信号ＣＫＵＰをハイにするという動作が可能となる。

図４は、チャージポンプ３２０のより詳細な構成例を示す。チャージポンプ３２０は、ラッチ部３１６から出力された第１制御信号ＣＫＵＰ及び第２制御信号ＣＫＤＮの一方が入力され、クロック信号ＣＫＲＥＦが第１制御信号ＣＫＵＰ及び第２制御信号ＣＫＤＮの他方として入力され、第１制御信号ＣＫＵＰ及び第２制御信号ＣＫＤＮに応じて電流Ｉ＿ＵＰ／Ｉ＿ＤＮを出力してよい。チャージポンプ３２０は、インバータ１０００と、第１電流源１００２と、第２電流源１００４と、第１トランジスタ１０１０と、第２トランジスタ１０２０とを有する。

インバータ１０００は、第１制御信号ＣＫＵＰが入力される端子ＵＰと第１トランジスタ１０１０の間に接続され、入力された第１制御信号ＣＫＵＰの論理レベルを反転させて出力してよい。第１電流源１００２は、第１トランジスタ１０１０に接続され、第１トランジスタ１０１０へ信号ＣＮＴ＿ＩＵＰに応じた大きさの電流Ｉ＿ＵＰを流してよい。第１トランジスタ１０１０は、出力に接続され、制御端子（ゲート端子）にインバータ１０００から流れる第１制御信号ＣＫＵＰに応じて、出力に向かう電流Ｉ＿ＵＰの通電／遮断を制御する。

第２電流源１００４は、第２トランジスタ１０２０に接続され、第２トランジスタ１０２０から、信号ＣＮＴ＿ＩＤＮに応じた大きさの電流Ｉ＿ＤＮを流してよい。第２トランジスタ１０２０は、出力に接続され、制御端子に端子ＤＮから流れる第２制御信号に応じて、出力から第２電流源１００４への電流Ｉ＿ＤＮの通電／遮断を制御する。このような構成により、チャージポンプ３２０は、例えば、第１制御信号ＣＫＵＰのみがハイのとき、電流Ｉ＿ＵＰを出力し、第２制御信号ＣＫＤＮのみがハイのとき、電流Ｉ＿ＤＮを引き込み、第１制御信号ＣＫＵＰ及び第２制御信号ＣＫＤＮの両方がハイのときは、電流の差（Ｉ＿ＵＰ－Ｉ＿ＤＮ）を出力してよい。

第１電流源１００２は、信号ＣＮＴ＿ＩＵＰにより電流Ｉ＿ＵＰの大きさが制御可能であり、第２電流源１００４は、信号ＣＮＴ＿ＩＤＮにより電流Ｉ＿ＤＮの大きさが制御可能である。これにより、チャージポンプ３２０は、クロック信号ＣＫＲＥＦの入力条件、遅延パルス信号ＯＵＴに求められる遅延時間に応じて、第１電流源１００２の電流Ｉ＿ＵＰと第２電流源１００４の電流Ｉ＿ＤＮの比が制御される。

図５は、遅延部３４０の構成例を示す。遅延部３４０は、第３トランジスタ１０３０と、第４トランジスタ１０４０と、抵抗１０５０と、第５トランジスタ１０６０と、第６トランジスタ１０７０と、複数のインバータ１０８０，１０９０，１１００，１１１０、１１２０、１１３０，１１４０、１１５０とを有する。第３トランジスタ１０３０は、電源と第４トランジスタ１０４０との間に接続され、制御端子が第５トランジスタ１０６０の制御端子と第３トランジスタ１０３０及び第４トランジスタ１０４０の間のノードとに接続される。第４トランジスタ１０４０は、抵抗１０５０の一端に接続され、制御端子がキャパシタ３３０に接続される。抵抗１０５０は、他端が基準電位に接続される。第５トランジスタ１０６０は、電源と第６トランジスタ１０７０の一端との間に接続される。第６トランジスタ１０７０は、他端が基準電位に接続され、制御端子が第５トランジスタ１０６０及び第６トランジスタ１０７０の一端の間のノードに接続される。複数のインバータ１０８０，１０９０，１１００，１１１０、１１２０、１１３０，１１４０、１１５０は、第５トランジスタ１０６０及び第６トランジスタ１０７０の一端の間のノードと、基準電位との間にそれぞれ接続され、入力端子１００と出力端子７００との間に直列に複数段で接続される。

遅延部３４０は、キャパシタ３３０に充放電される電圧ＶＣＡＰを第４トランジスタ１０４０と抵抗１０５０で受けて電流を生成する。遅延部３４０は、当該生成した電流を、第３トランジスタ１０３０及び第５トランジスタ１０６０で構成する電流ミラーを介して複数のインバータ１０８０，１０９０，１１００，１１１０、１１２０、１１３０，１１４０、１１５０に供給する。供給する電流が大きいほど複数のインバータ１０８０，１０９０，１１００，１１１０、１１２０、１１３０，１１４０、１１５０の遅延は小さくなり、供給する電流が小さいほど複数のインバータ１０８０，１０９０，１１００，１１１０、１１２０、１１３０，１１４０、１１５０の遅延は大きくなる。

なお、本実施形態では、８段のインバータ１０８０，１０９０，１１００，１１１０、１１２０、１１３０，１１４０、１１５０を用いたが、遅延部３４０におけるインバータは回路用途に応じて、９以上又は８未満の段にしてもよい。また各インバータ１０８０，１０９０，１１００，１１１０、１１２０、１１３０，１１４０、１１５０から信号を出力させ、多相クロックを生成することも可能である。

図６は、パルス幅調整部４００の構成例を示す。パルス幅調整部４００は、パルス幅調整遅延部４０１と、パルス幅調整論理積部４０２とを有する。パルス幅調整遅延部４０１は、入力とパルス幅調整論理積部４０２との間に接続され、遅延回路３００からの遅延信号を受信し、所定のパルス幅分で遅延させて、パルス幅調整論理積部４０２に出力する。パルス幅調整論理積部４０２は、入力と出力の間に接続され、パルス幅調整論理積部４０２は、一方の入力の遅延信号と、他方の入力のパルス幅調整遅延部４０１からの信号との論理積をとり、遅延パルス信号ＯＵＴを生成し、出力する。

図７は、本実施形態の遅延回路３００のタイミングチャートの一例を示す。タイミングチャートにおいて、ＣＫＲＥＦは、入力されるクロック信号ＣＫＲＥＦを示し、ＯＵＴは、出力端子７００から出力される遅延パルス信号ＯＵＴを示し、ＳＥＴは、第１パルス生成部３１２から出力される信号を示し、ＲＥＳＥＴは、第２パルス生成部３１４から出力される信号を示し、ＣＫＵＰは、ラッチ部３１６から出力される信号を示し、ＣＫＤＮは、チャージポンプ３２０に入力されるクロック信号ＣＫＲＥＦを示し、出力電流は、チャージポンプ３２０から出力される電流を示し、ＶＣＡＰは、キャパシタ３３０の電圧を示す。

図７において、クロック信号ＣＫＲＥＦに対する遅延パルス信号ＯＵＴの遅延が大きいため、クロック信号ＣＫＲＥＦのローになるタイミングの後に遅延パルス信号ＯＵＴがハイに変化する。信号生成部３１０は、クロック信号ＣＫＲＥＦと遅延パルス信号ＯＵＴの第１エッジ（以降、奇数番目のエッジ）を検出して、検出に応じた第１制御信号ＣＫＵＰが、クロック信号ＣＫＲＥＦの変化するタイミングに応じた第２制御信号ＣＫＤＮとともにチャージポンプ３２０に入力される。第１制御信号ＣＫＵＰは、クロック信号ＣＫＲＥＦが第１論理（一例として、ハイ）に変化したときに一方の論理（第１論理）に変化し、遅延パルス信号ＯＵＴが第１論理に変化したときに他方の論理（第２論理（一例としてロー））に変化する。第２制御信号ＣＫＤＮは、クロック信号ＣＫＲＥＦが第１論理に変化したときに一方の論理（第１論理）に変化し、クロック信号ＣＫＲＥＦが第２論理に変化したときに他方の論理（第２論理）に変化する。

チャージポンプ３２０は、第１制御信号ＣＫＵＰによりクロック信号ＣＫＲＥＦの第１エッジから遅延パルス信号ＯＵＴの第１エッジまで電流Ｉ＿ＵＰをキャパシタ３３０に充電する。一方、チャージポンプ３２０は、第２制御信号ＣＫＤＮによりクロック信号ＣＫＲＥＦの第１エッジから第２エッジ（以降、偶数番目のエッジ）まで電流Ｉ＿ＤＮをキャパシタ３３０から放電する。電流Ｉ＿ＵＰと電流Ｉ＿ＤＮの電流値は、クロック信号ＣＫＲＥＦと遅延パルス信号ＯＵＴの遅延の関係により設定される。本実施形態のように、クロック信号ＣＫＲＥＦの第２エッジが、遅延パルス信号ＯＵＴの遅延時間より早い場合は、電流値は電流Ｉ＿ＵＰ＜電流Ｉ＿ＤＮに設定されてよい。したがって、チャージポンプ３２０は、クロック信号ＣＫＲＥＦの第１エッジから遅延パルス信号ＯＵＴの第１エッジまで電流の差Ｉ＿ＵＰ－Ｉ＿ＤＮをキャパシタ３３０から放電して電圧ＶＣＡＰを減少させ、クロック信号ＣＫＲＥＦの第２エッジから遅延パルス信号ＯＵＴの第１エッジまで電流Ｉ＿ＵＰをキャパシタ３３０に充電して電圧ＶＣＡＰを上昇させて元のレベルに戻す。放電の間のＶＣＡＰ電圧の減少は遅延を大きくさせる方向に働く。

これにより、クロック信号ＣＫＲＥＦの第２エッジが、遅延時間より早い場合でも、遅延時間を一定にすることができる。ここでクロック信号ＣＫＲＥＦの第２エッジから第３エッジのタイミングは遅延制御とは無関係であり、クロック信号ＣＫＲＥＦの周期（周波数）に依存せず遅延を一定に保つことが可能である。

図８は、本実施形態の遅延回路３００のタイミングチャートの他の例を示す。図８における各記号は、図７と同様の信号を示す。

図８において、クロック信号ＣＫＲＥＦに対する遅延パルス信号ＯＵＴの遅延が小さいため、クロック信号ＣＫＲＥＦのローになるタイミングの前に遅延パルス信号ＯＵＴがハイに変化する。信号生成部３１０は、クロック信号ＣＫＲＥＦと遅延パルス信号ＯＵＴの第１エッジ（ハイに変化する部分）を検出して、検出に応じた第１制御信号ＣＫＵＰが、クロック信号ＣＫＲＥＦの変化するタイミングに応じた第２制御信号ＣＫＤＮとともにチャージポンプ３２０に入力される。

チャージポンプ３２０は、第１制御信号ＣＫＵＰによりクロック信号ＣＫＲＥＦの第１エッジから遅延パルス信号ＯＵＴの第１エッジまで電流Ｉ＿ＵＰをキャパシタ３３０に充電する。一方、チャージポンプ３２０は、第２制御信号ＣＫＤＮによりクロック信号ＣＫＲＥＦの第１エッジから第２エッジまで電流Ｉ＿ＤＮをキャパシタ３３０から放電する。本実施形態のように、クロック信号ＣＫＲＥＦの第２エッジが、遅延パルス信号ＯＵＴの遅延時間より遅い場合は、電流Ｉ＿ＵＰ＞電流Ｉ＿ＤＮに設定されてよい。したがって、チャージポンプ３２０は、クロック信号ＣＫＲＥＦの第１エッジから遅延パルス信号ＯＵＴの第１エッジまで電流の差Ｉ＿ＵＰ－Ｉ＿ＤＮでキャパシタ３３０を充電して電圧ＶＣＡＰを上昇させ、遅延パルス信号ＯＵＴの第１エッジからクロック信号ＣＫＲＥＦの第２エッジまで電流Ｉ＿ＤＮでキャパシタ３３０から放電して電圧ＶＣＡＰを減少させて元のレベルに戻す。

本実施形態の遅延回路３００は、チャージポンプ３２０の充放電の電荷量が同じになるようにフィードバックシステムが作用することができる。例えば、クロック信号ＣＫＲＥＦに対する遅延パルス信号ＯＵＴの遅延が大きいとき、第１制御信号のハイ期間が長くなり、電流Ｉ＿ＵＰが流れる期間が増えることで、キャパシタ３３０での充電の電荷量が増加し、ＶＣＡＰ電圧は上昇する。一方、遅延パルス信号ＯＵＴの遅延が小さいとき、第１制御信号のハイ期間が短くなり、電流Ｉ＿ＵＰが流れる期間が減少することでキャパシタ３３０の充電の電荷量が減少し、ＶＣＡＰ電圧も減少する。キャパシタ３３０の充電の電荷量を決めるのは、電流Ｉ＿ＵＰ電流と遅延パルス信号ＯＵＴの遅延時間であり、キャパシタ３３０の放電の電荷量を決めるのは、電流Ｉ＿ＤＮとクロック信号ＣＫＲＥＦの第１エッジから第２エッジまでの区間となる。つまり、電流Ｉ＿ＵＰ×遅延時間＝電流Ｉ＿ＤＮ×（クロック信号ＣＫＲＥＦの第１エッジから第２エッジまでの区間）となり、電流Ｉ＿ＵＰ及び電流Ｉ＿ＤＮの大きさを適宜設定することで、遅延時間を自由に調整することが可能である。

本実施形態の遅延回路３００は、クロック信号ＣＫＲＥＦの第２エッジから第３エッジのタイミングは遅延制御とは無関係となり、クロック信号ＣＫＲＥＦの周期（周波数）に依存せず遅延を一定に保つことが可能である。遅延回路３００は、信号生成部３１０により、入力される信号のエッジを検出して動作するためクロック信号ＣＫＲＥＦの第１エッジから第２エッジまでの期間が、遅延時間より短い場合でも、クロック信号ＣＫＲＥＦの周波数に依存せず遅延時間を一定にすることができる。さらに、遅延パルス信号ＯＵＴのデューティにも依存しない。

図９は、遅延回路３００の第２構成例を示す。第２構成例の遅延回路３００は、第１構成例の遅延回路３００と同様の構成及び動作を有し、ただし、信号生成部３１０とチャージポンプ３２０の接続が異なる。信号生成部３１０は、第１制御信号ＣＫＤＮをチャージポンプ３２０の端子ＤＮに出力し、第２制御信号ＣＫＵＰをチャージポンプ３２０の端子ＵＰに出力してよい。

図１０は、第２構成例の遅延回路３００のタイミングチャートの一例を示す。図９における各記号は、図７と同様の信号を示し、ただし、ＣＫＤＮは、ラッチ部３１６から出力される信号を示し、ＣＫＵＰは、チャージポンプ３２０に入力されるクロック信号ＣＫＲＥＦを示す。第２構成例の遅延回路３００では、第１構成例に対して第１制御信号と第２制御信号の入力先が入れ替わっているため、チャージポンプ３２０の出力電流の大きさとタイミングが変更される。

クロック信号ＣＫＲＥＦの第１エッジから第２エッジまで、差（Ｉ＿ＵＰ―Ｉ＿ＤＮ）の電流でキャパシタ３３０が充電され、ＶＣＡＰ電圧は上昇する。その後、電流Ｉ＿ＵＰは止まり、遅延パルス信号ＯＵＴの第１エッジまでは、電流Ｉ＿ＤＮのみがキャパシタ３３０に供給されることになり、その間、ＶＣＡＰ電圧は減少して、元のレベルに戻る。この場合、電流Ｉ＿ＤＮ×遅延時間＝Ｉ＿ＵＰ×（クロック信号ＣＫＲＥＦの第１エッジから第２エッジまでの期間）となり、電流Ｉ＿ＵＰ及び電流Ｉ＿ＤＮの大きさを適宜設定することで、遅延時間を自由に調整することが可能である。

図１１は、本実施形態の遅延パルス生成回路１０の遅延回路３００のタイミングチャートの他の例を示す。タイミングチャートにおいて、ＣＫＲＥＦは、入力されるクロック信号ＣＫＲＥＦを示し、ＯＵＴは、出力端子７００から出力される遅延パルス信号ＯＵＴを示し、ＣＫＵＰは、第２制御信号を示し、ＣＫＤＮは、第１制御信号を示し、出力電流は、チャージポンプ３２０から出力される電流を示し、ＶＣＡＰは、キャパシタ３３０の電圧を示す。本実施形態のタイミングチャートは、第１構成例又は第２構成例の遅延回路３００と同様の構成及び動作を有してよく、ただし、チャージポンプ３２０の電流Ｉ＿ＤＮと電流Ｉ＿ＵＰが同時流れる期間に、電流値の絶対値の小さい側の電流を停止し、差分のみを電流Ｉ＿ＤＮから流す。

本実施形態では、第１制御信号ＣＫＤＮは、クロック信号ＣＫＲＥＦが第１論理に変化したときに一方の論理（例えば第１論理）に変化し、クロック信号ＣＫＲＥＦが次に変化したとき若しくは遅延パルス信号ＯＵＴが第１論理に変化したときの早い方で他方の論理（例えば第２論理）に変化し、第２制御信号ＣＫＵＰは、クロック信号ＣＫＲＥＦが次に変化したとき若しくは遅延パルス信号ＯＵＴが第１論理に変化したときの早い方で一方の論理（例えば第１論理）に変化し、クロック信号ＣＫＲＥＦが次に変化したとき若しくは遅延パルス信号ＯＵＴが第１論理に変化したときの遅い方で他方の論理（第２論理）に変化する。

第１制御信号ＣＫＤＮは、クロック信号ＣＫＲＥＦの第１エッジ（以降、奇数番目のエッジ）でハイになり、クロック信号ＣＫＲＥＦの第２エッジ（以降、偶数番目のエッジ）でローになる。第２制御信号は、クロック信号ＣＫＲＥＦの第２エッジでハイになり、遅延パルス信号ＯＵＴの第１エッジでローになる。チャージポンプ３２０は、第１制御信号ＣＫＤＮがハイの期間に、電流Ｉ＿ＤＮのみを流し、電圧ＶＣＡＰを減少させ、第２制御信号ＣＫＵＰがハイの期間に電流Ｉ＿ＵＰのみを流し、電圧ＶＣＡＰを上昇させ、元のレベルに戻す。このような本実施形態の遅延回路３００は適宜構成されてよい。

なお、図１１においてはクロック信号ＣＫＲＥＦの第２エッジが遅延パルス信号の第１エッジよりも早い場合を示したが、クロック信号ＣＫＲＥＦの第２エッジが遅延パルス信号の第１エッジよりも遅い場合、第１制御信号は、クロック信号ＣＫＲＥＦが第１論理に変化したときに一方の論理（第１論理）に変化し、遅延パルス信号ＯＵＴが第１論理に変化したとき他方の論理（第２論理）に変化し、第２制御信号は、遅延パルス信号ＯＵＴが第１論理に変化したとき一方の論理（第１論理）に変化し、クロック信号ＣＫＲＥＦが次に変化したとき他方の論理（第２論理）に変化する。

図１２は、本実施形態の遅延パルス生成回路１０の遅延回路３００のタイミングチャートの他の例を示す。タイミングチャートにおいて、ＣＫＲＥＦは、入力されるクロック信号ＣＫＲＥＦを示し、ＯＵＴは、出力端子７００から出力される遅延パルス信号ＯＵＴを示し、ＣＫＵＰは、第１制御信号を示し、ＣＫＤＮは、第２制御信号を示し、出力電流は、チャージポンプ３２０から出力される電流を示し、ＶＣＡＰは、キャパシタ３３０の電圧を示す。本実施形態のタイミングチャートは、第１構成例又は第２構成例の遅延回路３００と同様の構成及び動作を有してよく、ただし、チャージポンプ３２０の電流Ｉ＿ＤＮと電流Ｉ＿ＵＰが同時に流れる期間に電流値の絶対値の小さい側の電流を停止し、差分のみを電流Ｉ＿ＵＰから流す。

第１制御信号ＣＫＵＰは、クロック信号ＣＫＲＥＦの第１エッジ（以降、奇数番目のエッジ）でハイになり、クロック信号ＣＫＲＥＦの第２エッジ（以降、偶数番目のエッジ）でローになる。第２制御信号ＣＫＤＮは、クロック信号ＣＫＲＥＦの第２エッジでハイになり、遅延パルス信号ＯＵＴの第１エッジ（以降、奇数番目のエッジ）でローになる。チャージポンプ３２０は、第１制御信号ＣＫＲＥＦがハイの期間に、電流Ｉ＿ＵＰのみを流し、電圧ＶＣＡＰを上昇させ、第２制御信号ＣＫＤＮがハイの期間に電流Ｉ＿ＤＮのみを流し、電圧ＶＣＡＰを減少させ、元のレベルに戻す。このような本実施形態の遅延回路３００は適宜構成されてよい。

図１３は、遅延回路３００の信号生成部３１０の他の例を示す。他の例の信号生成部３１０は、第１フリップフロップ部１３００と、第２フリップフロップ部１３１０と、排他的論理和部１３２０とを有する。第１フリップフロップ部１３００は、入力端子１００と排他的論理和部１３２０との間に接続される。第１フリップフロップ部１３００は、ＤＦＦ（ディレイフリップフロップ）で構成され、クロック信号ＣＫＲＥＦが入力されて、排他的論理和部１３２０に信号ＣＫＲＥＦ＿ＦＦを出力する。第２フリップフロップ部１３１０は、ＤＦＦ（ディレイフリップフロップ）で構成され、遅延パルス信号ＯＵＴが入力されて、排他的論理和部１３２０に信号ＯＵＴ＿ＦＦを出力する。排他的論理和部１３２０は、２つの入力の排他的論理和をとり、第１制御信号ＣＫＵＰを出力する。他の例の信号生成部３１０は、図示しないが、第１構成例と同様に、入力されるクロック信号ＣＫＲＥＦを第２制御信号ＣＫＤＮとして出力する。

図１４は、他の例の信号生成部３１０のタイミングチャートの一例を示す。信号ＣＫＲＥＦ＿ＦＦは、クロック信号ＣＫＲＥＦのハイになるタイミングでハイ及びローに変化し、例えば、クロック信号ＣＫＲＥＦの第１エッジでハイになり、第３エッジでローになる。信号ＯＵＴ＿ＦＦは、遅延パルス信号ＯＵＴのハイになるタイミングでハイ及びローに変化し、例えば、遅延パルス信号ＯＵＴの第１エッジでハイになり、第３エッジでローになる。第１制御信号ＣＫＵＰは、信号ＣＫＲＥＦ＿ＦＦと信号ＯＵＴ＿ＦＦの排他的論理和であり、信号ＣＫＲＥＦ＿ＦＦの第１エッジでハイになり、信号ＯＵＴ＿ＦＦの第１エッジでローになり、信号ＣＫＲＥＦ＿ＦＦの第２エッジでハイになり、信号ＯＵＴ＿ＦＦの第２エッジでローになる。

このように本実施形態の信号生成部３１０は、クロック信号ＣＫＲＥＦ及び遅延パルス信号ＯＵＴのエッジをパルス化することなく第１制御信号ＣＫＵＰを生成することができる。

上記のような図１から図１４の本実施形態により、入力されるクロック信号ＣＫＲＥＦの２つエッジ間の時間を基準とし、クロック信号ＣＫＲＥＦから固定の遅延信号を生成する遅延ロックループにおいて、クロック信号ＣＫＲＥＦの第１エッジから第２エッジの期間が、必要とされる遅延時間より短い場合においても、正しくループ動作を行うことが可能となる。クロック信号ＣＫＲＥＦの条件が入力パルス幅固定で周期が変動するような場合、クロック信号ＣＫＲＥＦのパルス幅が、ドライバ５００の出力に要求される遅延時間より短い場合でも遅延回路３００として正しく動作することが可能である。ドライバ５００の出力を遅延回路３００にフィードバックさせることで、遅延回路３００において遅延が調整され、入力端子１００からドライバ５００の出力までの遅延を、入力バッファ２００、パルス幅調整部４００、ドライバ５００の製造ばらつきや、温度など電源電圧の変動といった環境因によらず、一定に保つことが可能である。

なお、上記の図７から図８，図１０から図１２，及び図１４に示すタイミングチャートの論理（ハイ及びロー）の関係は一例であり、逆の論理の関係で構成してもよい。例えばクロック信号ＣＫＲＥＦと遅延パルス信号のＯＵＴの論理が逆でもよい。また、ドライバ５００の出力を信号生成部３１０に入力した例を示したが、ドライバ５００に入力される信号（例えば、パルス幅調整部４００とドライバ５００との間の信号）を遅延パルス信号として信号生成部３１０に入力してもよい。また、本実施形態における図４及び５のトランジスタは、ＭＯＳを使用した例を示したが、ＭＯＳではなくバイポーラでもよい。また、信号生成部３１０において基準となるクロック信号ＣＫＲＥＦのエッジは、第１エッジと第２エッジを使用したが、第２エッジと第３エッジを使用してもよい。

図１５は、比較例の遅延回路を示す。比較例の遅延回路は、図２の遅延回路３００と同様の構成及び動作を有し、ただし、信号生成部３１０の代わりに、論理積部１５１０を有する。論理積部１５１０は、入力端子及び出力端子とチャージポンプ１５２０との間に接続され、入力されるクロック信号ＣＫＲＥＦと遅延パルス信号ＯＵＴの論理積をとり、一方の制御信号ＣＫＵＰを出力する。チャージポンプ１５２０は、当該一方の制御信号ＣＫＵＰと他方の制御信号（クロック信号ＣＫＲＥＦ）が入力され、これらの制御信号に応じてキャパシタ１５３０を充電／放電する。遅延部１５００は、キャパシタ１５３０の電圧に応じた遅延を行う。

図１６は、比較例の遅延回路のタイミングチャートを示す。一方の制御信号ＣＫＵＰは、クロック信号ＣＫＲＥＦの第１エッジでハイになり、第２エッジでローになる。クロック信号ＣＫＲＥＦのパルス幅が、遅延パルス信号の遅延時間よりも短い場合、クロック信号ＣＫＲＥＦの第２エッジが、遅延パルス信号ＯＵＴの第１エッジより早くなり、正しく動作できない。遅延パルス信号ＯＵＴの第１エッジとクロック信号ＣＫＲＥＦの第２エッジの順番が逆転してしまい、電流Ｉ＿ＵＰの制御が破綻してしまう。遅延パルス信号ＯＵＴの遅延量が変化しても、クロック信号ＣＫＲＥＦの第２エッジが、遅延パルス信号ＯＵＴの第１エッジより早い場合、常に電流Ｉ＿ＵＰと電流Ｉ＿ＤＮが同時に出力され、Ｉ＿ＵＰ電流＞Ｉ＿ＤＮ電流に設定すると、最終的には所望の遅延より早い位置でループが安定してしまうという問題点がある。所望の遅延が得られない場合、遅延回路３００で調整するプロパゲーションディレイが、システム自体の最小ディレイより小さくなるため、遅延回路として常に最速の遅延で動作せざるを得なくなり、遅延回路３００による遅延調整ができなくなる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ 遅延パルス生成回路
１００ 入力端子
２００ 入力バッファ
６００ ダミー入力バッファ
３００ 遅延回路
３１０ 信号生成部
３１２ 第１パルス生成部
３１４ 第２パルス生成部
３１６ ラッチ部
３２０ チャージポンプ
３３０ キャパシタ
３４０ 遅延部
４００ パルス幅調整部
４０１ パルス幅調整遅延部
４０２ パルス幅調整論理積部
５００ ドライバ
７００ 出力端子
１０００ インバータ
１００２ 第１電流源
１００４ 第２電流源
１０１０ 第１トランジスタ
１０２０ 第２トランジスタ
１０３０ 第３トランジスタ
１０４０ 第４トランジスタ
１０５０ 抵抗
１０６０ 第５トランジスタ
１０７０ 第６トランジスタ
１０９０ インバータ
１１００ インバータ
１１１０ インバータ
１１２０ インバータ
１１３０ インバータ
１１４０ インバータ
１１５０ インバータ
１３００ 第１フリップフロップ部
１３１０ 第２フリップフロップ部
１３２０ 排他的論理和部
１５００ 遅延部
１５１０ 論理積部
１５２０ チャージポンプ
１５３０ キャパシタ

Claims (7)

1. クロック信号が入力され、遅延パルス信号を出力する遅延パルス生成回路であって、
   前記クロック信号と前記遅延パルス信号が入力され、
   前記クロック信号が第１論理に変化したときに一方の論理に変化し、前記遅延パルス信号が第１論理に変化したときに他方の論理に変化する第１制御信号と、前記クロック信号が第１論理に変化したときに一方の論理に変化し、前記クロック信号が第２論理に変化したときに他方の論理に変化する第２制御信号とに基づいて、又は
   前記クロック信号が第１論理に変化したときに一方の論理に変化し、前記クロック信号が次に変化したとき若しくは前記遅延パルス信号が第１論理に変化したときの早い方で他方の論理に変化する第１制御信号と、前記クロック信号が次に変化したとき若しくは前記遅延パルス信号が第１論理に変化したときの早い方で一方の論理に変化し、前記クロック信号が次に変化したとき若しくは前記遅延パルス信号が第１論理に変化したときの遅い方で他方の論理に変化する第２制御信号とに基づいて、
   前記クロック信号を遅延させた遅延信号を生成する遅延回路と、
   前記遅延信号に応じた、遅延パルス信号を出力するドライバと、を備える
   遅延パルス生成回路。
2. 前記遅延回路は、
   前記第１制御信号及び前記第２制御信号に応じて電流を出力するチャージポンプと、
   前記チャージポンプが出力する電流に応じて、前記クロック信号を遅延させた前記遅延信号を出力する遅延部と、を有する
   請求項１に記載の遅延パルス生成回路。
3. 前記遅延回路は、前記チャージポンプの出力が接続されたノードと基準電位との間に接続されたキャパシタを有し、
   前記チャージポンプは、前記第１制御信号及び前記第２制御信号に応じて電流の向きを変更し、前記キャパシタの充電又は放電を行う
   請求項２に記載の遅延パルス生成回路。
4. 前記遅延回路は、
   前記クロック信号が変化したときに立ち上がる第１パルス信号と、前記遅延パルス信号が変化したときに立ち上がる第２パルス信号とを生成する信号生成部と、
   前記第１パルス信号と前記第２パルス信号とに応じて前記第１制御信号及び前記第２制御信号の一方を出力するラッチ部と、を有し、
   前記チャージポンプは、前記ラッチ部から出力された前記第１制御信号及び前記第２制御信号の一方が入力され、前記クロック信号が前記第１制御信号及び前記第２制御信号の他方として入力され、前記第１制御信号及び前記第２制御信号に応じて電流を出力する
   請求項２又は３に記載の遅延パルス生成回路。
5. 前記信号生成部は、
   前記クロック信号が入力される第１パルス生成遅延部と、一方の入力に前記クロック信号が入力され、他方の入力に前記第１パルス生成遅延部によって前記クロック信号を遅延させた信号が入力され、前記第１パルス信号を出力する第１パルス生成論理積部とを含む第１パルス生成部と、
   前記遅延パルス信号が入力される第２パルス生成遅延部と、一方の入力に前記遅延パルス信号が入力され、他方の入力に前記第２パルス生成遅延部によって前記遅延パルス信号を遅延させた信号が入力され、前記第２パルス信号を出力する第２パルス生成論理積部とを含む第２パルス生成部と、を有する
   請求項４に記載の遅延パルス生成回路。
6. 前記ラッチ部は、前記第１パルス信号と前記第２パルス信号とに応じてＳＲラッチを行い、前記第１制御信号及び前記第２制御信号の一方を出力する
   請求項４又は５に記載の遅延パルス生成回路。
7. 前記遅延回路は、前記ドライバから出力された又は前記ドライバに入力される前記遅延パルス信号が入力される
   請求項１から６のいずれか一項に記載の遅延パルス生成回路。

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