KR100858592B1 - 스위칭 조정기 - Google Patents

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Abstract

본 발명은 아날로그 램프 회로와 개방-루프 아날로그 볼트 클램프 회로를 포함하는 스위칭 조정기(예를 들어, 강압 컨버터)를 위한 아날로그 소프트-스타트(soft-start) 회로에 관한 것이다. 전압 램프 회로는 매우 낮고 안정적인 전류 신호를 생성하는 2-스테이지 전류 분배기 회로와 상기 매우 낮은 전류 신호에 따라 램프 전압 신호를 생성하는 상대적으로 작은 적분 커패시터를 포함하는 캐패시터를 사용한다. 아날로그 전압 클램프 회로는 램프 전압 신호가 기설정된 전압 레벨로 증가할 때까지 조정된 출력 신호를 램프 전압으로 클램프하고, 이에 의해 조정된 출력 전압은 소프트-스타트 특성을 나타내게 된다. 아날로그 클램프 회로는 램프 전압 신호가 기설정된 레벨이 될때 까지 클램핑 소자(예컨대, 다이오드)를 통해 에러 증폭기 출력 스테이지를 강하하는 클램프 전류를 생성하는 전류 미러 회로를 포함한다.
Figure R1020060080439
아날로그, 클램프, 회로, 스위칭, 조정기

Description

스위칭 조정기{ANALOG INTERNAL SOFT-START AND CLAMP CIRCUIT FOR SWITCHING REGULATOR}
도 1 은 본 발명의 일 실시예에 따라 부하 회로에 조정된 출력 전압을 공급하는 강압 컨버터를 개략적으로 나타내는 수정된 블록도이고,
도 2 는 본 발명의 일 실시예에 따라 도 1 의 강압 회로의 아날로그 소프트-스타트 회로를 나타내는 회로도이고,
도 3 은 종래의 스위칭 조정기를 개략적으로 나타내는 블록도이다.
본 발명은 스위칭 조정기에 관한 것으로, 특히, 강압 컨버터의 시동에 관한 것이다.
스위칭-타입 조정기는 대체로 스위치를 작동하고 제어 전압 입력 또는 피드백의 기능으로서 그 듀티 사이클(duty cycle)을 변화시키는 펄스 폭 변조기(pulse width modulator, 이하 PWM라 칭함) 및 발진기와 함께 고전류 스위치(예를 들면, MOSFET)를 포함한다. 적절한 외부 컴포넌트와 결합될 때, 그러한 조정기는 조정된 직류 전압 출력 신호를 제공한다. 강압 컨버터는 출력 전압이 인가된 입력 전압보 다 실질적으로 낮은("스텝 다운") 스위칭-타입 전압 조정기이다. 반면에 상향-컨버터는 조정된 출력이 입력 공급 전압을 초과하는 스위칭-타입 전압 조정기이고, p-n(positive to negative) 또는 n-p(negative to pogitive) 극성 컨버터는 조정된 출력이 반전되는 스위칭-타입 전압 조정기이다. 전압 공급기에 관하여 효율적인 스위칭-타입 조정기는 약 90% 또는 그 이상에서 동작할 수 있다.
도 3 은 종래의 강압 컨버터(10)를 포함하는 단순화된 회로를 나타내는 도면이다. 강압 컨버터(10)는 그 비반전 입력으로 기준 전압(VREF)을 수신하고 그 반전 신호에 피드백 신호(VFB)를 수신하는 에러 증폭기(50)를 포함한다. 에러 증폭기(50)로부터의 출력 신호(VEA - OUT)가 PWM 회로(70)의 하나의 입력 단자에 인가되고, PWM 회로(70)의 제 2 입력 단자는 발진기(80)로부터 발진 램프 신호(VOSC - RAMP)를 수신하도록 연결된다. PWM 회로(70)는 에러 증폭기의 출력 신호(VEA - OUT)와 발진 램프 신호(VOSC - RAMP)를 비교하여 그 순간치가 에러 증폭기 출력 신호(VEA - OUT)의 전압 레벨에 관련된 듀티 사이클을 가지는 방형파 신호(VPULSE)를 생성한다. 방형파 신호(VPULSE)는 파워 트랜지스터(75)의 게이트에 인가되어, 인덕터(LL), 커패시터(CL), 및 저항(RL)에 의해 표시되는 부하에 인가되는 조정된 출력 전압(VOUT)을 생성한다. 적절한 피드백 회로(예를 들면, 저항 R1,R2에 의해 형성되는 분배기)를 통해 조정된 출력 전압(VOUT) 부분을 피드백하는 것에 의해, PWM 회로(70)의 듀티 사이틀은 요구되 는 조정된 전압을 생성하는 데 필요한 듀티 사이클을 생성하는 레벨에서 유지될 수 있다.
종래 강압 컨버터와 관련된 문제는 시동 시의 전압 오버슈트이다. 시동 전, 부하 커패시턴스(CL)은 완전히 방전되고, 출력 전압(VOUT)은 '0'이다. 시동 시(예를 들면, 전압(VDD)이 인가될 때), 피드백 전압(VFB)은 초기에 '0'이므로, 기준 전압(VREF)이 에러 증폭기(50)의 작동을 좌우하고, 이는 가능한 빠르게 부하 캐패시터(CL)를 충전하는 작용 중에 PWM 회로(70)의 듀티 사이클을 최대화하는 출력 신호(VEA - OUT)를 생성하도록 한다. 결과적인 써지가 출력 트랜지스터(75)를 손상하고, 일반적으로 요구되는 출력 전압을 오버슈트하고, 입력 전압을 과부할 수 있고/있거나, 부하 회로를 손상한다. 써지는 커다란 입력 전류 또한 생성하여, 입력 전압에 경고 한계에 닿게 된다. 따라서, "소프트-스타트(soft-start)"의 형태 중 몇몇은 시동 서지를 피하고자 하는 것이다.
시동 오버슈트 문제를 해결하기 위한 종래 기술 중 하나는 "소프트-스타트"의 형태를 채용하는 것으로, 시동 시 '0'에서 요구되는 정상 레벨로 점차 증가하는 전압(VOUT)을 출력하도록 하는 것에 의해 시동 서지를 피하는 것이다. 이러한 소프트-스타트 기능을 달성하는 일반적인 방법은 에러 증폭기 출력 신호를 제어하는 외부 커패시터를 시동 시 에러 증폭기 출력 신호가 점차 증가하도록 사용하고, 이에 의해 PWM(70)의 듀티 사이클이 점차 증가하도록 하여 기대하는 출력 전압(VOUT)이 달성될 때 현저한 오버슈트를 방지하게 된다. 사용중인 증폭기 전류가 일반적으로 실용 반도체(즉, 집적된) 커패시터의 사용을 지지하기에는 너무 크기 때문에 외부 커패시터가 소프트-스타트 기능을 생성하는 데 사용된다. 외부 커패시터의 크기(커패시턴스)는 원하는 출력 특성을 달성할 수 있도록 선택되고(즉, 부하 회로 임피던스와 원하는 오버슈트 특성에 기초하여), 외부 커패시터는 전용 핀 방식에 의해 조립되는 동안 일반적으로 사용중인 증폭기에 연결된다.
원하는 소프트-스타트 특성을 생성하는 외부 커패시터 사용을 실행하는 데의 문제는 외부 커패시터의 사용은 외부 커패시터를 설치하는데 관련하여 컴포넌트 비용과 조립 비용 모두에 비교적 비용을 증가시킨다. 또한, 외부 커패시터는 귀중한 디바이스 핀을 차지하여 다른 입/출력 신호를 위한 핀의 사용을 막는다.
시동 오버슈트 문제를 해결하기 위한 종래 기술 중 하나는 디지털 소프트-스타트 회로를 사용하여, 디지털 방식으로 시동하는 동안 조정기의 듀티 사이클을 제어하고, 이에 의해 커다란 외부 커패시터 없이도 소프트-스타트 기능을 제공하는 것이다. 디지털 소프트-스타트 회로의 문제점은, 아날로그 솔루션보다 상당히 많은 양의 칩 영역을 필요로 하므로, 아날로그 소프트-스타트 솔루션이 간단한 구성과 비용 면에서 이점이 있다.
스위칭 조정기를 위한 아날로그 소프트-스타트 회로에 필요한 것은 전용 디바이스 핀과 외부 커패시터 없이 램프 전압을 생성하는 것이다. 또한, 스위칭 조정기를 위한 아날로그 소프트-스타트 회로에 필요한 것은 현저한 오버슈트 없이 원하는 전압 레벨로 조정된 출력 전압을 램프하는 아날로그 전압 클램프 회로를 사용 하는 것이다.
본 발명은 매우 낮은 전류 신호를 생성하는 전류 분배기 회로, 및 비교적 작고, 매우 낮은 전류 신호에 의해 충전되어 램프 전압 신호를 생성하는 내장 커패시터를 포함하는 적분 회로를 이용하여, 외부 커패시터를 사용하지 않고 시동 시 램프 전압을 생성하는 개선된 스위칭 조정기를 위한 램프 전압 아날로그 소프트-스타트 회로를 대상으로 한다. 전압 분배기는 공급된 전압 노이즈에 민감하지 않은 방식으로 매우 낮은 전류 신호를 제공하여, 적분 커패시터가 공급된 전압 노이즈에 민감하지 않은 방식으로 램프 전압을 제공하도록 한다. 아날로그 경신동 회로는 또한 램프 전압 신호가 기설정된 전압 레벨로 증가할 때까지 램프 전압에 조정된 출력 신호를 클램프하는 개방-루프 아날로그 전압 클램프 회로를 포함하고, 이에 의해 스위칭 조정기 출력 단자에 원하는 소프트-스타트(SOFT-START)를 생성하고 조정된 출력 전압의 현저한 오버 슈트를 방지하게 된다.
본 발명의 일 실시예에 따르면, 강압 컨버터는 조정된 출력 전압을 부하 회로에 공급하는 아날로그 소프트-스타트 회로를 이용한다. 종래의 강압 컨버터와 마찬가지로, 본 발명의 강압 컨버터는 조정된 출력 전압을 생성하는 파워 트랜지스터, 에러 증폭기 회로, 출력 제어 회로를 이용한다. 에러 증폭기는 조정된 출력 저압의 피드백 부분을 수신하는 반전 입력 단자와, 기설정된 기준 전압을 수신하는 비반전 입력단자를 구비하고, 이 두 신호에 응답하여 증폭기 제어 (출력) 신호를 생성하는 비교기를 포함한다. 에러 증폭기는 또한 증폭기 제어 신호에 의해 제어되는 출력 트랜지스터를 포함하는 출력 스테이지(output stage)를 포함한다. 예를 들면, 출력 제어 회로는 내부 발진기 회로에 의해 생성되는 발진 램프(톱니,sawtooth) 신호와 증폭기 출력 신호에 응답하여 펄스 출력 신호를 생성하는 PWM 회로를 포함한다. 펄스 출력 신호는 파워 트랜지스터의 게이트 단자에 인가되어, 기설정된 기준 전압에 의해 결정된 레벨에서 조정된 출력 전압을 생성한다.
본 발명의 일 측면에 의하면, 아날로그 전압 램프 회로는 상대적으로 높은 전류를 생성하는 전류원, 및 안정적으로 생성하도록 상대적으로 높은 전류와 상대적으로 낮은 전류를 분배하는 2-스테이지 전류 분배기를 포함한다.
본 발명의 다른 측면에 따르면, 아날로그 적분기 회로는 상대적으로 낮은 전류에 응답하여 램프 전압 신호를 생성하는 상대적으로 작은 내부 (즉, 조립된 CMOS ) 밀러 커패시터를 구비한 밀러 적분기 사용하여 실행된다. 시스템 파워가 처음 강압 컨버터에 인가될 때(또는, 리셋될 때), 전류는 밀러 커패시터 주위로 분기되어, 램프 전압 신호와 커패시터 전압이 '0' 볼트에서 유지된다. 소프트-스타트 리센 제어 신호가 표명될 때(즉, 시스템 전압이 안정화되고 시스템 '이네이블' 제어 신호가 표명될 때), 스위치는 턴 오프 되고(오픈되고), 상대적으로 작은 전류를 아날로그 전압 분배기에 의해 밀러 커패시터를 통해 끌어와서, 램프 전압 신호가 밀러 커패시턴스와 상대적으로 낮은 전류에 의해 결정된 느린 속도에서 증가하기 시작하고, 이에 의해 외부 커패시터 및/또는 전용 디바이스 핀 없이도 신뢰성 높은 램프 전압의 생성을 용이하게 한다. 램프의 최종 스테이지는 스위치의 드래인이 시스템 파워 레벨에 도달할 때 일어난다.
본 발명의 다른 측면에 따르면, 아날로그 전압 클램프 회로는 램프 전압 신호로 증폭기 제어 신호를 효과적으로 클램프하는 개방 루프 회로(즉, 내부 피드백이 없음)이고, 이에 의해 조정된 출력 전압이 원하는 소프트-스타트 특성을 보이게 된다. 아날로그 클램프 회로는 클램프 전류를 생성하는 전류 미러 회로를 포함한다. 전류 미러 회로는 클램핑 소자(즉, 다이오드 또는 트랜지스터)를 통해 에러 증폭기 출력 스테이지에 연결되고, 그 게이트가 램프 전압 신호에 의해 제어되는 NMOS (스위치) 트랜지스터에도 연결된다. 램프 전압 신호가 낮은('0' 볼트) 동안, 스위치 트랜지스터는 턴 오프 상태로 남아 있어, 모든 클램프 전류를 클램프 소자를 통해 에러 증폭기 출력 스테이지로부터 끌어 오도록 하고, 그리하여 에러 증폭기 출력 신호를 끌어 내리고 조정된 출력 전압이 최소화 되도록 한다. 파워 업(또는 리셋) 시, 램프 전압 신호가 '0' 볼트에서 기설정된 전압 레벨로 증가하는 동안, 스위치 트랜지스터는 전류 미러 회로에 의해 당겨온 클램프 전류의 증가 부분을 공급하기 위해 점차 턴온되고, 차례로 클램프 소자를 통해 에러 증폭기 출력 스테이지로부터 당겨온 전류는 점차 감소하고, 이에 의해 증폭기 제어 신호는 램프 전압 신호에 응답하여 점차 증가하고 강압 컨버터는 원하는 소프트-스타트 조정 출력 전압을 제공하게 도니다. 램프 전압 신호가 기 설정된 전압 레벨에 도달할 때, 스위치 트랜지스터는 전류 미러 회로에 의해 당겨온 전체 클램프 전류를 공급하기 위해 완전히 턴온되고, 차례로 에러 증폭기 출력 스테이지로부터 클램핑 소자를 통 해 흐르는 전류를 차단한다. 따라서, 전류 에러 증폭기 출력 스테이지는 아날로그 소프트-스타트 회로로부터 효과적으로 차단되고, 종래 방식으로 조정된 출력 전압을 생성하도록 작동한다.
본 발명의 이러 저러한 측면, 특징 및 이점은 이하의 설명, 덧붙인 청구범위 및 도면과 관련하여 보다 더 잘 이해될 것이다.
본 발명은 개선된 스위칭 조정기에 관한 것으로, 특히 소프트-스타트 기능을 제공하는 아날로그 회로를 이용한 스위칭 조정기에 관한 것이다. 본 발명은 PWM을 활용한 강압 컨버터를 예를 들어 이하에서 설명되지만, 당업자라면 이하에서 설명되는 아날로그 소프트-스타트 회로는 부스트, 플라이백 컨버터 또는 펄스 주파수 변조기와 같은 다른 형태의 스위칭 조정기가 사용될 수 있다.
도 1 은 조정된 출력 전압(VOUT)을 부하 회로(190)에 공급하는 강압 컨버터(100)를 나타내는 변형된 블록도이다. 종래의 강압 컨버터와 마찬가지로, 강압 컨버터(100)는 조정된 출력 전압(VOUT)을 생성하는 파워 트랜지스터(180), 에러 증폭기 회로(150), 및 출력 제어 회로(170)를 포함한다. 강압 컨버터는 종래의 강압 컨버터와 달리 아날로그 소프트-스타트 회로(110)를 포함하여 이하에서 설명되는 방식으로 동작한다.
에러 증폭기(150)는 일반적으로 입력 차동 스테이지(155)와 출력 스테이지(160)을 포함한다. 입력 차동 스테이지(155)는 피드백 신호(VFB)(일 실시예에서 조정된 출력 전압(VOUT)의 일부)를 수신하도록 연결된 반전 입력 단자와, 기설정된 기준 전압(VREF)에 연결된 비반전 입력단자를 포함한다. 알려진 기술에 따르면, 입력 차동 스테이지(155)는 조정된 출력 전압(VOUT)이 기설정된 전압 레벨에 유지되도록 증폭기 제어 신호(VEA - CON)를 제어하도록 네거티브 피드백 신호(VFB)와 기준 전압(VREF)에 응답하여 증폭기 제어 신호(VEA - CON)를 생성한다. 출력 스테이지(160)는 전압(VDD)과 출력 제어 회로(170) 사이에 연결된 출력 트랜지스터(165)를 포함한다. 출력 트랜지스터(165)의 게이트 단자는 비교기(155)의 출력 단자, 상대적으로 작은 전류원(167), 및 아날로그 소프트-스타트 회로(110)에도 연결된다.
출력 제어 회로(170)는 조정된 출력 신호(VOUT)이 파워 트랜지스터(180)의 선택된 단자에서 생성되도록 증폭기 출력 신호(VEA - OUT)에 응답하여 파워 트랜지스터(180)를 제어한다. 출력 제어 회로(170)는 일반적으로 발진기 회로(172)와 PWM 회로(175)를 포함한다. 발진기 회로는 낮은 전압 레벨과 높은 전압 레벨 사이에서 선형 방식으로 변화하는 발진 램프 (톱니) 신호(VOSC - RAMP)를 생성한다. PWM 회로(175)는 제 1 입력 단자가 증폭기 출력 신호(VEA - OUT)를 수신하도록 출력 트랜지스터(165)에 연결된 제 1 입력 단자와, 발진 램프 신호(VOSC - RAMP)를 수신하도록 연결된 제 2 입력 단자를 구비한다. 기존의 기술을 사용하면, PWM 회로(175)는 펄스 출력 신호(VPULSE)의 듀티 사이클이 증폭기 출력 신호(VEA - OUT)의 증가에 따라 증가하고, 증 폭기 출력 신호(VEA - OUT)의 감소에 따라 감소하도록 발진 램프 신호(VOSC - RAMP)와 증폭기 출력 신호(VEA - OUT) 사이의 비교에 따라 펄스 출력 신호를 생성한다.
예를 들면, 파워 트랜지스터(180)는 전압원(VDD)에 연결된 제 1 단자, 부하 회로(190)에 연결된 제 2 단자, 및 PWM 회로(175)의 출력 단자에 연결된 게이트 KS자를 구비한 N-채널 MOSFET(NMOS) 트랜지스터이다. 기존의 기술에 따르면, 파워 트랜지스터(180)는 펄스 출력 신호(VPULSE)에 의해 반복해서 턴온 및 턴 오프 되어, 출력 전압(VOUT)이 원하는 레벨에서 유지된다.
본 발명에 따르면, 아날로그 소프트-스타트 회로(110)는 안정적인 낮은 전류 IAV1/(mxn)을 생성하는 전류 분배기 회로(124)와 전류원(122)을 이용하고, 적절한 램프 전압 신호(VRAMP)를 생성하는 상대적으로 작은 내장 커패시터를 포함하는 적분기 회로를 이용하여, 외부 커패시터와 전용 디바이스 핀을 이용하지 않고 램프 전압을 생성하는 아날로그 전압 램프 회로(120) 를 포함한다. 소프트-스타트 회로(110)는 램프 전압 신호(VRAMP)가 기설정된 최소 전압 레벨로 감소할 때까지 증폭기 제어 신호(VEA - CON)를 램프 전압 신호(VRAMP)로 클램프하는 아날로그 전압 클램프 회로(130)도 포함하여, 시동 시 조정된 출력 전압(VOUT)의 현저한 오버슈트를 방지하게 된다.
도 1 의 우상방 부분을 참조하면, 소프트-스타트 리셋 제어 신호(SSReset)는 간단히 형성되는 NAND 게이트(115)로 표현되는 내부 회로에 의해 생성된다. 특히, 전압원(VDD)이 기설정된 전압 레벨 이하를 유지하거나/유지하고, ENABLE 제어 신호가 나타나지 않는 동안(high), 소프트-스타트 리셋 제어 신호(SSReset)는 높은 전압 상태를 유지한다. 반면에, 전압원(VDD)이 기설정된 전압 레벨이 되고 ENABLE 제어 신호가 나타나면, 소프트-스타트 리셋 제어 신호(SSReset)는 낮은 전압 상태로 스위칭도니다. 소프트-스타트 리셋 제어 신호(SSReset)는 이하에서 설명되는 바와 같이, 소프트-스타트 리셋 제어 신호(SSReset)가 하이에서 로우로 스위칭될 때 램프 전압 신호(VRAMP)가 '0' 볼트에서 그 관련된 최대값으로 증가하기 시작하도록 적분기 회로(127)를 제어한다.
도 2 는 본 발명의 일 실시예에 따른 아날로그 소프트-스타트 회로(110A)를 나타낸 회로도이다. 일반화된 소프트-스타트 회로(110)와 일치하여, 아날로그 소프트-스타트 회로(110A)는 전류 분배기 회로(125A)와 밀러 적분기 회로(127A)를 포함하는 아날로그 전압 램프 회로(120A)를 포함한다.도 2 의 좌측을 참조하면, 전류 분배기(125A)는 상대적으로 높은 (제 1) 전류(IAV1)를 생성하는 전류원(122), 전류(IAV1)에 따라 중간 전류를 생성하는 제 1 전류 미러(225-1), 및 중간 전류(IAV1/m)에 따라 상대적으로 낮은 (제 2) 전류(IAV1/(mxn)를 생성하는 제 2 전류 미러(225-2)를 포함한다. 특히, 제 1 전류 미러(225-1)는 (제 1) PMOS 트랜지스터(M1)와 (제 2) PMOS 트랜지스터(M2)를포함한다. 트랜지스터(M1)은 전압원(VDD)와 그라운드 사이의 전류원(122)에 직렬로 연결되어, 트랜지스터(M1)의 게이트 단자가 상대적으로 높은 제 1 전류(IAV1)가 트랜지스터(M1)을 통과하여 지나가도록 전류원(122)에 연결된다. 트랜지스터(M2)는 전압원(VDD)에 연결된 제 1 단자와 전류원(122)에 연결된 게이트 단자를 구비하여, 트랜지스터 M1과 M2 모두가 같은 게이트 전압을 형성하게 된다. 그러나 트랜지스터(M2)는 더 작은 PMOS 트랜지스터를 포함하고, 그 사이즈가 트랜지스터(M2)를 통과하여 흐르는 전류(IAV1/m)가 트랜지스터(M1)을 통과하여 흐르는 전류(IAV1)보다 m배 더 작도록 선택된다(실시예에서 m은 10이다). 제 2 전류 미러(225-2)는 (제 3) NMOS 트랜지스터(M6)와 (제 4) NMOS 트랜지스터(M7)을 포함하고, 이들은 중간 전류(IAV1/m)에 따라 상대적으로 더 작은 전류(IAV1/mxn)를 생성하도록 선택된다. 트랜지스터(M6)는 트랜지스터(M2)의 제 2 (더 낮은) 단자에 연결된 게이트 단자와 제 1 단자 및 그라운드에 연결된 제 2 단자를 구비하고, 트랜지스터(M7)는 적분기 회로(127)에 연결된 제 1 단자, 제 2 트랜지스터(M2)의 제 2 단자에 연결된 게이트 단자, 및 그라운드에 연결된 제 2 단자를 구비한다. 트랜지스터(M7)는 n(실시예에서 n은 10)의 계수에 의해 트랜지스터(M6)보다 더 작아, 트랜지스터(M7)를 통과한 전류(IAV1/(mxn))가 트랜지스터(M1)를 통과한 전류(IAV1) 보다 mxn(예를 들면, 100)배 더 작다. 두 스테이지(즉, 전류 미러(225-1,225-2))에서 분배 전류(IAV1)는 다른 방법(예를 들면, 단일 스테이지 분배기)에 의해 생성된 낮은 전류보다 실질적으로 보다 더 안적정인 낮은 전류를 생성하고, 공급되는 노이즈의 캡쳐(capture)를 피하게 된다. 이러한 고도로 안정적인 낮은 전류 신호는 작은 적분 커패시터(즉, 여기에서 설명된 NMOS 및 PMOS 트랜지스터를 형성하는데 사용 되는 것과 같이 같은 CMOS 제조 기술을 사용한 같은 기판위에 제조된 커패시터)의 사용을 용이하게 한다.
도 2 의 중심 부분을 참조하면, 적분기 회로(127A)는 전류 분배기(125A)에 연결되고, 제 2 전류 미러(225-2)에 의해 생성된 상대적으로 낮은 전류(IAV1/(mxn))가 적분기 회로(127A)를 통과하도록 동작되고, 밀러 커패시터(C)을 점차 충전하는 데 사용되어, 에러 증폭기 출력 신호(VEA - OUT)를 클램프하는 데 사용되는 램프 전압 신호(VRAMP)를공급하는 밀러 커패시터의 전하가 점차 증가하게 된다. 적분 회로(127A)는 전압원(VDD)에 연결된 제 1 단자와 전류원(122)에 연결된 게이트 단자를 구비한 (제 5) PMOS 트랜지스터(M3)를 포함한다. 실질적으로 같은 전류(IAV1)이양 트랜지스터(M1,M3)를 통과하도록 트랜지스터(M3)는 트랜지스터(M1)과 실질적으로 같은 크기이다. 밀러 커패시터(C1)는 트랜지스터(M3)의 제 2 단자에 연결된 제 1 (포지티브 또는 "+") 단자, 및 그라운드에 연결된 제 2 ("-") 단자를 구비한다. (제 6)트랜지스터(M12)는 밀러 커패시터(C1)의 제 2 단자에 연결된 제 1 단자와, 그라운드에 연결된 제 2 단자를 구비한다. (제 7) 트랜지스터(M10)는 밀러 커패시터(C1)의 제 1 단자에 연결된 제1 단자, 트랜지스터(M12)의 제 1 단자에 연결된 게이트 단자, 및 그라운드에 연결된 제 2 단자를 구비한다. (제 8) 트랜지스터(M11) 는 트랜지스터(M10)의 제 1 단자와 트랜지스터(M7)의 제 1 단자 사이에 연결된다. 트랜지스터(M12,M11)의 각 게이트 단자는 상술된 리셋 제어 신호(SSReset)를 수신하도록 연결된다.
적분기 회로(127A)는 다음과 같이 동작한다. 시동 시, 그러나 리셋 제어 신호(SSReset)가 '하이'에서 '로우'로 스위칭 되기 전에, 양 트랜지스터(M11,M12)는 턴온되어, 전류가 트랜지스터(M3)를 통과하여 그라운드로 분기된다(즉, 트랜지스터(M3)를 통과하여 트랜지스터(M11)로, 트랜지스터(M11)로부터 트랜지스터(M12)를통과하여 그라운드로). 이 동안, 전압원(VIAV1)은 그 정상치로 증가하고, 이에 의해 전류 분배기 회로(125A)는 트랜지스터(M7)를 통과하여 아날로그 전압 램프 회로(127)로부터 상대적으로 낮은 전류(IAV1/(mxn))를 생성하게 된다. 리셋 제어 신호(SSReset)이 '하이'에서 '로우'로 스위칭될 때, 트랜지스터(M11,M12)가 턴 오프되어 상대적으로 낮은 전류(IAV1/(mxn))가 밀러 커패시터(C1)을 통과하도록 하여, 밀러 커패시터(C1)가 충전을 시작하고, 차례로 램프 전압 신호(VRAMP)가 밀러 커패시터(C1)의 커패시턴스와 상대적으로 낮은 전류(IAV1/(mxn))에 의해 결정되는 낮은 속도에서 '0'볼트로부터 증가하기 시작한다. 일 실시예에 의하면, 밀러 커패시터는 8pF(8 pico-Farads)의 커패시턴스를 가지고, 전류(IAV1/(mxn))는 거의 14nA(9 nano-Amp)가지며, 이에 의해 거의 1.75mV/μs(1.75 millivolts/microsecond)의 느린 속도로 증가하도록 램프 전압 신호(VRAMP)를 생성하게 된다. 이러한 낮은 속도는 원하 는 소프트-스타트 특성으로 조정된 출력 전압을 제공하도록 선택된다.
본 발명의 다른 측면에 따르면, 아날로그 전압 클램프 회로(160)는 증폭기 제어 신호(VEA-CON)를램프 전압 신호(VRAMP)로 강하시키는 개방 루프 회로(즉, 내부 피드백이 없음)이고, 이에 의해 조정된 출력 전압(VOUT)은 원하는 소프트-스타트 특성(즉, 원하는 출력 레벨로 점차 증가시키고 현저한 오버슈트를 방지함)을 보여주게 된다.
아날로그 클램프 회로(160)은 램프 전압 신호(VRAMP)에 의해 제어되는 양 (제 12) 트랜지스터(M15)에 인가되는 기설정된 클램프 전류(ICLAMP)를 생성하는 (제 9) 트랜지스터(M4), (제 10) 트랜지스터(M13), (제 11) 트랜지스터(M14)와, 램프전압 신호(VRAMP)가 기설정된 전압 레벨 이하일 때 클램핑 소자로서 실행하는 클램핑 (제 13) 트랜지스터(M16)에 의해 형성된 전류 미러 회로를 포함한다. 트랜지스터(M4)는 제 1 전압원(VDD)에 연결된 제 1 단자와 전류원(122)에 연결된 게이트 단자를 구비한다. 트랜지스터(M4)는 트랜지스터(M1)과 실질적으로 같은 크기이고, 이에 의해 실질적으로 같은 전류(IAV1)가 트랜지스터(M4)를 통과하여 흐르게 된다. 트랜지스터(M13)은 트랜지스터(M4)의 제 2 단자에 연결된 게이트 단자와 제 1 단자를 구비하고, 그라운드에 연결된 제 2 단자를 구비한다. 트랜지스터(M14)는 트랜지스터(M4)의 제 2 단자에 연결된 게이트 단자와 제 1 단자를 구비하고, 그라운드에 연결된 제 2 단자를 구비한다. 본 발명의 일 측면에 따르면, 트랜지스터(M13,M14)는 에러 증폭기 전류(IEA)보다 큰 원하는 클램프 전류(ICLAMP)를 생성하도록 선택된다(즉, 에러 증폭기 출력 스테이지(160)의 전류원(162)에 의해 생성된 전류 성분이 클램프 전류(ICLAMP) 보다 작음). NMOS 스위치 트랜지스터(M15)는 전압원(VDD)에 연결된 제 1 단자, 트랜지스터(M14)의 제 1 단자에 연결된 제 2 단자, 및 밀러 커패시터(C1)의 제 1 단자에 연결된 게이트 단자(즉, 램프 전압 신호(VRAMP)를 수신하도록 연결됨)를 구비한다. 클램핑 트랜지스터(M16)은 에러 증폭기 출력 스테이지(160)(특히, 스위치 트랜지스터(165A)의 게이트 단자에)에 연결된 제 1 단자와 게이트 단자, 및 트랜지스터(M14)의 제 1 단자에 연결된 제 2 단자를 구비한다.
동작 중에, 램프 전압 신호(VRAMP)가 낮은 동안('0' 볼트), 스위치 트랜지스터(M15)는 턴오프 상태를 유지하여, 모든 전류가 클램핑 트랜지스터(M16)을 통해 에러 증폭기 출력 스테이지(160)으로부터 클램프 전류(ICLAMP)가 끌어오도록 하고, 이에 의해 증폭기 제어신호(VEA - CON)를 강화시키고, 조정된 출력 전압(VOUT)을 최소화시킨다. 파워업 시(또는 리셋시), 램프 전압 신호(VRAMP)가 '0' 볼트에서 기설정된 전압 레벨로 증가하는 동안, 스위치 트랜지스터(M15)는 클램프 전류(ICLAMP) 부분의 증가를 공급하도록 점차 턴온되고, 차례로 에러 증폭기 출력 스테이지(160)로부터 클램프 트랜지스터(M16)을 통과하여 당겨져 온 전류 부분이 점차 감소한다. 클램프 트랜지스터(M16)을 통과하여 당겨져온 전류 부분은 램프 전압 신호에 응답하여 감소하고, 증폭기 제어 신호(VEA - CON)는 점차 증가하여, 에러 증폭기 출력 신호(VEA-OUT)가 '0'V 에서 최대 출력으로 스윙하게 됨으로써, 원하는 소프트-스타트 특성이 제공된다. 램프 전압 신호(VRAMP)가 기설정된 전압 레벨에 도달하면, 스위치 트랜지스터(M15)는 클램프 전류(ICLAMP)가 스위치 트랜지스터(M15)를 통과하여 전적으로 당겨져 오도록 완전히 턴온되고, 클램핑 트랜지스터(m16)은 턴오프 되어, 효과적으로 에러 증폭기 출력 스테이지(160)을 차단하게 된다. 램프 전압 신호(VRAMP)가 기설정된 전압 레벨을 유지하는 동안, 전류 에러 증폭기 출력 스테이지(160)는 종래 방식으로 에러 증폭기 제어 신호(VEA - CON)에 따라 에러 증폭기 출력 전압(VEA - OUT)을 생성하도록 작동한다.
본 발명은 일정한 실시예에 관하여 설명되었지만, 이는 본 발명의 발명의 특성은 다른 실시예에 적용 가능한 것은 물론이고, 모두 본 발명의 측면에 넣을 수 있다는 것은 당업자에게 자명할 것이다.
본 발명에 의한 스위칭 조정기는 아날로그 소프트-스타트 회로가 전용 디바이스 핀과 외부 커패시터 없이 램프 전압을 생성하고, 현저한 오버슈트 없이 원하는 전압 레벨로 조정된 출력 전압을 램프하는 아날로그 전압 클램프 회로를 사용할 수 있게 되어 구성이 간단하고 비용 면에서 이점이 있다.

Claims (17)

  1. 부하 회로에 조정된 출력 전압을 공급하는 스위칭 조정기에 있어서,
    기설정된 기준 전압과 상기 조정된 출력 전압의 일부분에 따라 증폭기 제어 신호를 생성하는 비교기와, 상기 제어 신호에 따라 증폭기 출력 신호를 생성하는 출력 스테이지를 구비하는 에러 증폭기 회로; 및
    상대적으로 높은 제 1 전류를 생성하는 전류원, 상기 제 1 전류에 따라 상대적으로 낮은 제 2 전류를 생성하는 전류 분배기, 상기 제 2 전류에 따라 램프 전압 신호를 생성하는 집적회로, 및 상기 램프 전압 신호가 최종 전압 레벨로 증가할 때까지 상기 램프 전압 신호로 상기 증폭기 제어 신호를 클램핑하는 아날로그 전압 클램프 회로를 구비하는 아날로그 전압 램프 회로를 포함하는 것을 특징으로 하는 스위칭 조정기.
  2. 제 1 항에 있어서,
    상기 증폭기 출력 신호에 따라 파워 트랜지스터를 제어하는 출력 제어 회로를 추가로 포함하고, 상기 조정된 출력 신호는 상기 파워 트랜지스터의 단자에서 생성되는 것을 특징으로 하는 스위칭 조정기.
  3. 제 2 항에 있어서,
    상기 출력 제어 회로는 발진 램프 신호를 생성하는 발진기 회로, 및 상기 발 진 램프 신호와 상기 증폭기 출력 신호에 따라 펄스 신호를 생성하는 펄스 폭 변조기를 포함하고, 상기 펄스 신호는 상기 파워 트랜지스터의 게이트 단자에 인가되는 것을 특징으로 하는 스위칭 조정기.
  4. 제 1 항에 있어서,
    상기 전류 분배기는:
    상기 상대적으로 높은 제 1 전류를 생성하는 전류원;
    상기 상대적으로 높은 전류에 따라 중간 전류를 생성하는 제 1 전류 미러; 및
    상기 중간 전류에 따라 상대적으로 낮은 제 2 전류를 생성하는 제 2 전류 미러를 포함하고,
    상기 상대적으로 낮은 제 2 전류는 실질적으로 상기 중간 전류보다 더 낮고, 상기 중간 전류는 실질적으로 상기 제 1 전류보다 더 낮은 것을 특징으로 하는 스위칭 조정기.
  5. 제 4 항에 있어서,
    상기 상대적으로 낮은 제 2 전류가 상기 집적회로와 상기 제 2 전류 미러 사이로 흐르도록, 상기 집적회로는 상기 전류 분배기에 연결되는 것을 특징으로 하는 스위칭 조정기.
  6. 제 5 항에 있어서,
    상기 집적회로는,
    밀러 커패시터와, 상기 상대적으로 낮은 제 2 전류가 상기 밀러 커패시터를 점차적으로 충전하도록 하는 수단을 포함하여, 상기 밀러 커패시터에 대하여 점차적으로 증가하는 전하가 상기 램프 전압 신호를 공급하는 것을 특징으로 하는 스위칭 조정기.
  7. 제 6 항에 있어서,
    상기 클램프 회로는,
    상기 램프 전압 신호가 상기 최종 전압 레벨로 증가할 때까지 상대적으로 높은 전류를 상기 에러 증폭기 회로의 상기 출력 스테이지를 통해 끌어오는 수단을 포함하는 것을 특징으로 하는 스위칭 조정기.
  8. 제 4 항에 있어서,
    상기 제 1 전류 미러는:
    제 1 전압원과 제 2 전압원 사이의 상기 전류원과 직렬로 연결된 제 1 트랜지스터, 및
    상기 제 1 전압원에 연결된 제 1 단자와, 상기 전류원에 연결된 게이트 단자를 구비한 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 게이트 단자는 상기 상대적으로 높은 제 1 전류가 상기 제 1 트랜지스터를 통과하여 흐르도록 상기 전류원에 연결되고;
    상기 제 2 트랜지스터의 크기는 상기 중간 전류가 상기 제 1 전류보다 더 낮도록 선택되며;
    상기 제 2 전류 미러는:
    상기 제 2 트랜지스터의 제 2 단자에 연결된 게이트 단자와 제 1 단자, 및 상기 제 2 전압원에 연결된 제 2 단자를 구비한 제 3 트랜지스터; 및
    상기 집적 회로에 연결된 제 1 단자, 상기 제 2 트랜지스터의 제 2 단자에 연결된 게이트 단자, 및 상기 제 2 전압원에 연결된 제 2 단자를 구비한 제 4 트랜지스터를 포함하는 것을 특징으로 하는 스위칭 조정기.
  9. 제 8 항에 있어서,
    상기 집적 회로는:
    상기 제 1 전압원에 연결된 제 1 단자와 상기 전류원에 연결된 게이트 단자를 구비한 제 5 트랜지스터,
    상기 제 5 트랜지스터의 제 2 단자에 연결된 제1 단자 및 제 2 트랜지스터를 구비한 커패시터;
    상기 커패시터의 상기 제 2 단자에 연결된 제 1 단자, 및 상기 제 2 전압원에 연결된 제 2 단자를 구비한 제 6 트랜지스터;
    상기 커패시터의 제 1 단자에 연결된 제 1 단자, 상기 제 6 트랜지스터의 상기 제 1 단자에 연결된 게이트 단자, 및 상기 제 2 전압원에 연결된 제 2 단자를 구비한 제 7 트랜지스터; 및
    상기 제 7 트랜지스터의 상기 제 1 단자와 상기 제 4 트랜지스터의 제 1 단자 사이에 연결된 제 8 트랜지스터를 포함하고;
    상기 제 5 트랜지스터의 크기는 상기 상대적으로 높은 제 1 전류가 상기 제 5 트랜지스터를 통과하여 흐르도록 상기 제 1 트랜지스터의 크기와 실질적으로 동일하며;
    상기 제 6 트랜지스터와 상기 제 8 트랜지스터의 게이트 단자들은 리셋 제어신호를 수신하도록 각각 연결되는 것을 특징으로 하는 스위칭 조정기.
  10. 제 9 항에 있어서,
    상기 커패시터는 밀러 커패시터를 포함하는 것을 특징으로 하는 스위칭 조정기.
  11. 제 10 항에 있어서,
    상기 아날로그 전압 클램프 회로는:
    상기 제 1 전압원에 연결된 제 1 단자와 상기 전류원에 연결된 게이트 단자를 구비한 제 9 트랜지스터,
    상기 제 9 트랜지스터의 제 2 단자에 연결된 게이트 단자와 제 1 단자, 및 상기 제 2 전압원에 연결된 제 2 단자를 구비한 제 10 트랜지스터;
    제 1 단자, 상기 제 9 트랜지스터의 상기 제 2 단자에 연결된 게이트 단자, 및 상기 제 2 전압원에 연결된 제 2 단자를 구비한 제 11 트랜지스터;
    상기 제 1 전압원에 연결된 제 1 단자, 상기 제 11 트랜지스터의 상기 제 1 단자에 연결된 제 2 단자, 및 상기 커패시터의 상기 제 1 단자에 연결된 게이트 단자를 구비한 제 12 트랜지스터; 및
    상기 에러 증폭기의 상기 출력 스테이지에 연결된 제 1 단자와 게이트 단자, 및 상기 제 11 트랜지스터의 상기 제 1 단자에 연결된 제 2 단자를 구비한 제 13 트랜지스터를 포함하고,
    상기 제 9 트랜지스터의 크기는 상기 제 1 전류가 상기 제 9 트랜지스터를 통과하여 흐르도록 상기 제 1 트랜지스터의 크기와 실질적으로 동일한 것을 특징으로 하는 스위칭 조정기.
  12. 제 11 항에 있어서,
    상기 에러 증폭기의 상기 출력 스테이지는:
    증폭기 전류원; 및
    상기 증폭기의 전류원 및 상기 제 13 트랜지스터의 상기 게이트와 제 1 단자에 연결된 게이트 단자를 구비한 출력 트랜지스터를 포함하고,
    상기 증폭기 전류원에 의해 생성되는 증폭기 전류는 상기 제 9 트랜지스터를 통과하여 흐르는 상기 상대적으로 높은 제 1 전류보다 더 낮은 것을 특징으로 하는 스위칭 조정기.
  13. 부하 회로에 조정된 출력 전압을 공급하는 스위칭 조정기에 있어서,
    조정된 출력 전압과 기설정된 기준 전압에 따라 증폭기 제어 신호를 생성하는 증폭기 수단; 및
    램프 전압 신호를 생성하는 아날로그 전압 램프 회로와, 상기 램프 전압 신호가 기설정된 전압 레벨로 상승할 때까지 상기 램프 전압 신호로 상기 증폭기 제어 신호를 클램핑하는 아날로그 전압 클램핑 회로를 포함하는 아날로그 소프트-스타트 회로를 포함하고,
    상기 아날로그 클램프 회로는:
    기설정된 클램프 전압을 생성하는 전류 미러; 상기 램프 전압 신호가 상기 기설정된 전압 레벨 이하인 동안 상기 클램프 전압의 전부 또는 일부가 상기 클램프 회로를 통해 인출되도록 상기 증폭기 수단과 상기 전류 미러 사이에 연결되는 클램프 소자; 및 전압원과 상기 전류 미러 사이에 연결되는 스위치를 포함하고,
    상기 스위치는 상기 램프 전압 신호가 상기 기설정된 전압 레벨과 동일할 때 실질적으로 모든 클램프 전압이 상기 스위치를 통해 인출되도록 상기 램프 전압 신호에 의해 제어되는 것을 특징으로 하는 스위칭 조정기.
  14. 제 13 항에 있어서,
    상기 전류 미러는:
    상기 전압원에 연결된 제 1 단자와 전류원에 연결된 게이트 단자를 구비한 제 9 트랜지스터;
    상기 제 9 트랜지스터의 제 2 단자에 연결된 게이트 단자와 제 1 단자, 및 제 2 전압원에 연결된 제 2 단자를 구비한 제 10 트랜지스터; 및
    제 1 단자, 상기 제 9 트랜지스터의 상기 제 2 단자에 연결된 게이트 단자, 및 상기 제 2 전압원에 연결된 제 2 단자를 구비한 제 11 트랜지스터를 포함하고,
    상기 제 11 트랜지스터의 상기 제 1 단자는 상기 클램핑 소자와 상기 스위치에 연결되는 것을 특징으로 하는 스위칭 조정기.
  15. 제 14 항에 있어서,
    상기 클램핑 소자는,
    상기 증폭기 수단에 연결된 제 1 단자와 게이트 단자, 및 상기 제 11 트랜지스터의 상기 제 1 단자에 연결된 제 2 단자를 구비한 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 스위칭 조정기.
  16. 제 15 항에 있어서,
    상기 스위치는,
    상기 전압원에 연결된 제 1 단자, 상기 아날로그 전압 클램프 회로에 연결된 게이트 단자, 및 상기 제 11 트랜지스터의 상기 제 1 단자에 연결된 제 2 단자를 구비한 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 스위칭 조정기.
  17. 부하 회로에 상대적으로 높은 전류를 가지는 조정된 출력 전압을 공급하는 스위칭 조정기에 있어서,
    상기 조정된 출력 전압과 기설정된 기준 전압에 따라 증폭기 제어 신호를 생성하는 수단;
    상대적으로 낮은 전류를 생성하는 수단; 및
    상기 상대적으로 낮은 전류에 따라 램프 전압 신호를 생성하는 수단; 및
    상기 램프 전압 신호가 기설정된 전압 레벨로 증가할 때까지 상기 램프 전압 신호로 상기 증폭기 제어 신호를 클램핑하는 수단을 포함하는 것을 특징으로 하는 스위칭 조정기.
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