CN110827872A - 延迟锁相环电路、半导体存储器设备和操作该电路的方法 - Google Patents

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Abstract

一种延迟锁相环电路，包括第一占空比校正器和第二占空比校正器、以及第一占空比检测器和第二占空比检测器。第一占空比校正器响应于第一校正码，调整第一分频时钟信号至第四分频时钟信号中的一些的占空比，以提供第一校正时钟信号至第四校正时钟信号。第二占空比校正器响应于第二校正码，调整第二延迟时钟信号至第四延迟时钟信号中的一些的延迟，以提供第一源时钟信号至第四源时钟信号。第一占空比检测器检测第一传播时钟信号的占空比，以产生第一校正码的第一子校正码，并且检测第一复时钟信号和第二恢复时钟信号的占空比以产生第二校正码。第二占空比检测器检测第二传播时钟信号的占空比，以产生第一校正码的第二子校正码。

Description

延迟锁相环电路、半导体存储器设备和操作该电路的方法
相关申请的交叉引用
2018年8月14日在韩国知识产权局递交的题为“延迟锁相环电路、半导体存储器设备以及操作延迟锁相环电路的方法”的韩国专利申请No.10-2018-0094830的全部公开内容通过引用并入本文。
技术领域
本公开涉及存储器，更具体地，涉及延迟锁相环电路、半导体存储器设备以及操作半导体存储器设备中的延迟锁相环电路的方法。
背景技术
一般地，半导体器件在其间以高速与时钟信号同步地发送或接收数据。用于将时钟信号的占空比调整到约50％的占空比校正器(DCC)可用于增强提供给半导体器件的时钟信号的特性。
近来，高速工作的半导体存储器设备对外部时钟信号进行分频并且使用分频时钟信号来解决半导体存储器设备中核心电路的频率限制。
发明内容
根据示例实施例，一种半导体存储器设备的延迟锁相环(DLL)电路包括第一占空比校正器、第二占空比校正器、时钟树、第一占空比检测器和第二占空比检测器。第一占空比校正器响应于第一校正码调整第一至第四分频时钟信号中至少一些的占空比，以提供第一至第四校正时钟信号，第一至第四分频时钟信号具有多相位并相对于彼此具有90度相位差。第二占空比校正器响应于第二校正码调整第一至第四延迟时钟信号中的第二至第四延迟时钟信号中至少一些的延迟，以提供第一至第四源时钟信号。时钟树将第一至第四源时钟信号提供到半导体存储器设备内作为第一至第四传播时钟信号。第一占空比检测器检测第一传播时钟信号的占空比，以产生第一校正码的第一子校正码，并且检测第一和第二恢复时钟信号的占空比以产生第二校正码。第二占空比检测器检测第二传播时钟信号的占空比，以产生第一校正码的第二子校正码。
根据示例实施例，一种半导体存储器设备包括DLL电路、存储器单元阵列和数据输入/输出缓冲器。DLL电路接收参考时钟信号，并且校正第一至第四分频时钟信号的占空比误差以提供与参考时钟信号同步的输出时钟信号。通过对参考时钟信号进行分频来产生第一至第四分频时钟信号。存储器单元阵列包括多个动态存储器单元。数据输入/输出缓冲器存储从存储器单元阵列读取的数据并且与输出时钟信号同步地输出数据。DLL电路包括第一占空比校正器、第二占空比校正器、时钟树、第一占空比检测器和第二占空比检测器。第一占空比校正器响应于第一校正码调整第一至第四分频时钟信号中至少一些的占空比，以提供第一至第四校正时钟信号，第一至第四分频时钟信号具有多相位并相对于彼此具有90度相位差。第二占空比校正器响应于第二校正码调整第一至第四延迟时钟信号中的第二至第四延迟时钟信号中至少一些的延迟，以提供第一至第四源时钟信号。时钟树将第一至第四源时钟信号提供到半导体存储器设备内作为第一至第四传播时钟信号。第一占空比检测器检测第一传播时钟信号的占空比，以产生第一校正码的第一子校正码，并且检测第一和第二恢复时钟信号的占空比以产生第二校正码。第二占空比检测器检测第二传播时钟信号的占空比，以产生第一校正码的第二子校正码。
根据示例实施例，在操作DLL电路的方法中，基于参考时钟信号产生第一至第四分频时钟信号，第一至第四分频时钟信号相对于彼此具有90度相位差。基于第一和第二分频时钟信号检测第一和第二传播时钟信号的占空比，以调整第一和第二分频时钟信号的边沿的斜率。基于第一至第四分频时钟信号产生恢复时钟信号。检测恢复时钟信号的占空比以调整第一和第二分频时钟信号之间的偏移。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：
图1示出了根据示例实施例的存储器系统。
图2示出了根据示例实施例的图1中的半导体存储器设备。
图3示出了图2的半导体存储器设备中的第一存储体阵列的示例。
图4示出了根据示例实施例的图2的半导体存储器设备中的DLL电路。
图5示出了根据示例实施例的图4中的多相时钟发生器的示例。
图6示出了根据示例实施例的图4中的第一DCD的示例。
图7示出了图6中的电荷泵。
图8示出了根据示例实施例的图6中的电荷泵。
图9示出了根据示例实施例的图4中的第一DCC的示例。
图10示出了根据示例实施例的图9的第一DCC中的第一子校正器的配置的示例。
图11示出了根据示例实施例的图9的第一DCC中的第一子校正器的配置的另一示例。
图12示出了说明根据示例实施例的图4中的第二DCC的示例的框图。
图13示出了根据示例实施例的图12的第二DCC中的第二子校正器的配置的示例。
图14示出了图4的DLL电路中的各种时钟信号。
图15示出了根据示例实施例的图4中的时钟恢复电路的示例。
图16示出了图15的时钟恢复电路的操作。
图17示出了图10的第一子校正器的操作。
图18示出了图11的第一子校正器的操作。
图19示出了图13的第二子校正器的操作。
图20示出了根据示例实施例的图4的DLL电路的操作的流程图。
图21示出了根据示例实施例的图4的DLL电路的操作的流程图。
图22示出了根据示例实施例的半导体存储器设备的框图。
图23示出了根据示例实施例的包括堆叠存储器设备的半导体封装。
具体实施方式
下面将参照附图更全面地描述各种示例实施例，在附图中示出了示例实施例。
图1示出了根据示例实施例的存储器系统。参考图1，存储器系统20可以包括存储器控制器100和半导体存储器设备200。
存储器控制器100可以控制存储器系统20的整体操作。存储器控制器100可以控制外部主机和半导体存储器设备200之间的整体数据交换。例如，存储器控制器100可以响应于来自主机的请求，在半导体存储器设备200中写入数据或从半导体存储器设备200读取数据。此外，存储器控制器100可以向半导体存储器设备200发出操作命令，以控制半导体存储器设备200。
在一些示例实施例中，半导体存储器没备200是包括动态存储器单元的存储器设备，例如，动态随机存取存储器(DRAM)、双倍数据率4(DDR4)同步DRAM(SDRAM)、低功耗DDR4(LPDDR4)SDRAM或LPDDR5SDRAM。
存储器控制器100向半导体存储器设备200发送时钟信号CLK、命令信号CMD和地址(信号)ADDR，并且与半导体存储器设备200交换数据DQ。
半导体存储器设备200包括存储数据DQ的存储器单元阵列(MCA)300、控制逻辑电路210和延迟锁相环(DLL)电路500。DLL电路500校正通过对参考时钟信号进行分频而产生的第一至第四分频时钟信号的占空比误差，以产生与参考时钟信号同步的输出时钟信号。控制逻辑电路210基于命令CMD和地址ADDR控制对存储器单元阵列300的访问并且控制DLL电路500的操作。
图2示出了根据示例实施例的图1中的半导体存储器设备。参考图2，半导体存储器设备200包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新计数器245、行地址复用器(MUX)240、列地址锁存器250、行解码器260、列解码器270、存储器单元阵列300、读出放大器单元285、I/O选通电路290、纠错码(ECC)引擎400、时钟缓冲器430、DLL电路500和数据I/O缓冲器295。
存储器单元阵列300包括第一存储体阵列310至第八存储体阵列380。行解码器260包括第一存储体行解码器260a至第八存储体行解码器260h，它们分别耦接到第一存储体阵列310至第八存储体阵列380。列解码器270包括第一存储体列解码器270a至第八存储体列解码器270h，它们分别耦接到第一存储体阵列310至第八存储体阵列380。读出放大器单元285包括第一存储体读出放大器285a至第八存储体读出放大器285h，它们分别耦接到第一存储体阵列310至第八存储体阵列380。
第一存储体阵列310至第八存储体阵列380、第一存储体行解码器260a至第八存储体行解码器260h、第一存储体列解码器270a至第八存储体列解码器270h以及第一存储体读出放大器285a至第八存储体读出放大器285h可以形成第一存储体至第八存储体。第一存储体阵列310至第八存储体阵列380中的每一个包括形成在多条字线WL和多条位线BTL的交点处的多个存储器单元MC。
地址寄存器220从存储器控制器100接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220将接收的存储体地址BANK_ADDR提供给存储体控制逻辑230，将接收的行地址ROW_ADDR提供给行地址复用器240，并且将接收的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230响应于存储体地址BANK_ADDR产生存储体控制信号。响应于存储体控制信号而激活第一存储体行解码器260a至第八存储体行解码器260h中与存储体地址BANK_ADDR相对应的解码器，并且响应于存储体控制信号而激活第一存储体列解码器270a至第八存储体列解码器270h中与存储体地址BANK_ADDR相对应的解码器。
行地址(RA)复用器440从地址寄存器220接收行地址ROW_ADDR，并且从刷新计数器245接收刷新行地址REF_ADDR。行地址复用器240选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。将从行地址复用器240输出的行地址RA应用于第一存储体行解码器260a至第八存储体行解码器260h。
刷新计数器245可以在控制逻辑电路210的控制下将刷新行地址REF_ADDR顺序地输出到行地址复用器240。
由存储体控制逻辑230激活的第一存储体行解码器260a至第八存储体行解码器260h之一对行地址复用器240输出的行地址RA进行解码，并且激活与行地址RA相对应的字线。例如，经激活的存储体行解码器将字线驱动电压施加到与行地址相对应的字线。
列地址(CA)锁存器450从地址寄存器220接收列地址COL_ADDR，并且可以临时存储接收的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250产生从接收的列地址COL_ADDR递增(例如，以步进方式增加)的列地址。列地址锁存器250将临时存储或产生的列地址应用于第一存储体列解码器270a至第八存储体列解码器270h。
第一存储体列解码器270a至第八存储体列解码器270h中被激活的存储体列解码器通过I/O选通电路290激活读出放大器285a至285h中与存储体地址BANK_ADDR和列地址COL_ADDR相对应的读出放大器。
I/O选通电路290包括用于选通输入/输出数据的电路，且还包括输入数据屏蔽逻辑、用于存储从第一存储体阵列310至第八存储体阵列380输出的数据的读数据锁存器、以及用于向第一存储体阵列310至第八存储体阵列380写入数据的写入驱动器。
从第一存储体阵列310至第八存储体阵列380中的一个存储体阵列中读取的码字CW由与要从其读取数据的存储体阵列耦接的相应读出放大器感测，并且被存储在I/O选通电路290的读数据锁存器中。存储在读数据锁存器中的码字CW可以被提供给ECC引擎400以对码字CW进行ECC解码，然后经由数据I/O缓冲器295输出到存储器控制器100。
要写入第一存储体阵列310至第八存储体阵列380中的一个存储体阵列的数据DQ可以从存储体控制器100提供给数据I/O缓冲器295，可以从数据I/O缓冲器295提供给ECC引擎400，ECC引擎400可以对数据DQ执行ECC编码以产生奇偶校验位，ECC引擎400可以将数据DQ和奇偶校验位提供给I/O选通电路290，并且I/O选通电路290可以通过写入驱动器将数据DQ和奇偶校验位写入一个存储体阵列的子页中。
数据I/O缓冲器295可以基于时钟信号CLK，在半导体存储器设备200的写操作中将数据DQ从存储器控制器100提供给ECC引擎400，并且可以基于DLL电路500提供的输出时钟信号OCLK，在半导体存储器设备200的读操作中将数据DQ从ECC引擎400提供给存储器控制器100。ECC引擎400可以基于来自控制逻辑电路210的第一控制信号CTL1对数据DQ执行ECC编码和ECC解码。
时钟缓冲器430接收时钟信号CLK以提供参考时钟信号REFCLK。DLL电路500可以从时钟缓冲器430接收参考时钟信号REFCLK，可以校正第一至第四分频时钟信号的占空比误差以产生传播时钟信号，并且可以产生与参考时钟信号REFCLK具有相同频率的输出时钟信号OCLK，其中第一至第四分频时钟信号是通过对参考时钟信号REFCLK进行分频而产生的且相对于彼此具有90度相位差。DLL电路500可以将输出时钟信号OCLK提供给数据I/O缓冲器295并且输出传播时钟信号PCLK。DLL电路500可以响应于来自控制逻辑电路210的第二控制信号CTL2来操作。
控制逻辑电路210可以控制半导体存储器设备200的操作。例如，控制逻辑电路210可以产生针对半导体存储器设备200的控制信号，以执行写操作或读操作。控制逻辑电路210包括对从存储器控制器100接收的命令CMD进行解码的命令解码器211、以及设置半导体存储器设备200的操作模式的模式寄存器212。
例如，命令解码器211可以通过对写使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来产生与命令CMD相对应的控制信号。控制逻辑电路210可以产生第一控制信号CTL1以控制ECC引擎400，并且产生第二控制信号CTL2以控制DLL电路500。
图3示出了图2的半导体存储器设备中的第一存储体阵列的示例。参考图3，第一存储体阵列310包括多条字线WL1至WLm(m是大于2的自然数)、多条位线BTL1至BTLn(n是大于2的自然数)以及位于字线WL1至WLm和位线BTL1至BTLn之间的交点处的多个存储器单元MC。存储器单元MC中的每一个包括单元晶体管和耦接到单元晶体管的单元电容器，其中单元晶体管耦接到字线WL1至WLm中的每条字线和位线BTL1至BTLn中的每条位线。例如，每个单元晶体管可以包括连接到字线的栅电极、连接到位线的第一电极和连接到单元电容器的第二电极，而单元电容器接地。
图4是示出了根据示例实施例的图2的半导体存储器设备中的DLL电路的框图。参考图4，DLL电路500可以包括多相时钟发生器510、第一占空比校正器(DCC)520、延迟线545、第二DCC 550、时钟树580、时钟恢复电路610、时钟复用器640、时序控制器650、第一占空比检测器(DCD)660和第二DCD 680。DLL电路500还可以包括数据复制路径585、时钟复制路径590和相位检测器595。
多相时钟发生器510可以接收参考时钟信号REFCLK，并且可以对参考时钟信号REFCLK的频率进行分频以产生第一至第四分频时钟信号MCLK0、MCLK90、MCLK180和MCLK270，其中第一至第四分频时钟信号相对于彼此具有90度相位差。第一至第四分频时钟信号MCLK0、MCLK90、MCLK180和MCLK270中的每一个的频率可以是参考时钟信号REFCLK的频率的一半。
响应于第一校正码(例如，第一至第四校正子码CRCD0、CRCD90、CRCD180和CRCD270)，第一DCC 520可以校正第一至第四分频时钟信号MCLK0、MCLK90、MCLK180和MCLK270中的至少一些的占空比误差，以提供第一至第四校正时钟信号FCLK0、FCLK90、FCLK180和FCLK270。例如，第一DCC 520可以使用第一至第四校正子码补偿占空比误差。
延迟线545可以延迟第一至第四校正时钟信号FCLK0、FCLK90、FCLK180和FCLK270中的至少一些来提供第一至第四延迟时钟信号DCLK0、DCLK90、DCLK180和DCLK270。
响应于第二校正码QEC，第二DCC 550可以调整第一至第四延迟时钟信号DCLK0、DCLK90、DCLK180和DCLK270中的第二至第四延迟时钟信号DCLK90、DCLK180和DCLK270中的至少一些的延迟，以提供第一至第四源时钟信号SCLK0、SCLK90、SCLK180和SCLK270。例如，第二DCC 550可以补偿相位偏移。
时钟树580可以将第一至第四源时钟信号SCLK0、SCLK90、SCLK180和SCLK270提供给半导体存储器设备200的内部，作为第一至第四传播时钟信号PCLK0、PCLK90、PCLK180和PCLK270。
数据复制路径585可以提供与数据I/O缓冲器295的延迟基本相同的延迟。时钟复制路径590可以提供与时钟缓冲器430的延迟基本相同的延迟。数据复制路径585和时钟复制路径585可以延迟时钟树580提供的平均传播时钟信号MPCLK，以将反馈时钟信号FBCLK提供给相位检测器595。
相位检测器595可以检测平均分频时钟信号MMCLK和平均传播时钟信号MPCLK之间的相位差，并且可以根据相位差调整延迟线545的延迟量。多相时钟发生器510可以将平均分频时钟信号MMCLK提供给相位检测器595。
时钟恢复电路610可以接收第一至第四传播时钟信号PCLK0、PCLK90、PCLK180和PCLK270，可以基于第一至第四传播时钟信号PCLK0、PCLK90、PCLK180和PCLK270产生第一恢复时钟信号RCLK0和第二恢复时钟信号RCLK180，并且可以输出第一恢复时钟信号RCLK0和第二恢复时钟信号RCLK180之一作为输出时钟信号OCLK。
时钟复用器640可以接收包括第一恢复时钟信号RCLK0和第二恢复时钟信号RCLK180的第一对、以及包括第一传播时钟信号PCLK0和第三传播时钟信号PCLK180的第二对，并且可以根据时序控制器650的控制选择第一对和第二对之一，以将所选择的对输出到第一DCD 660。
第一DCD 660可以检测第一传播时钟信号PCLK0和第三传播时钟信号PCLK180的占空比误差，可以基于检测到的占空比误差产生第一子校正码CRCD0和第三子校正码CRCD180，并且可以检测第一恢复时钟信号RCLK0和第二恢复时钟信号RCLK180的占空比误差以产生第二校正码QEC。第一DCD 660可以将第一子校正码CRCD0和第三子校正码CRCD180提供给第一DCC 520，并且可以将第二校正码QEC提供给第二DCC 550。
第二DCD 680可以检测第二传播时钟信号PCLK90和第四传播时钟信号PCLK270的占空比误差，并且可以基于检测到的占空比误差产生第二子校正码CRCD90和第四子校正码CRCD270。第二DCD 680可以将第二子校正码CRCD90和第四子校正码CRCD270提供给第一DCC520。
时序控制器650可以控制第一DCD 660、第二DCD 680和时钟复用器640的操作时序。
图5是示出了根据示例实施例的图4中的多相时钟发生器510的示例的框图。参考图5，多相时钟发生器510可以包括分相器511和时钟分频器513。
分相器511可以划分参考时钟信号REFCLK的相位以输出具有180度相位差的第一参考时钟信号REFCLK0和第二参考时钟信号REFCLK180。时钟分频器513可以对第一参考时钟信号REFCLK0和第二参考时钟信号REFCLK180进行分频以产生第一至第四分频时钟信号MCLK0、MCLK90、MCLK180和MCLK270。
图6是示出了根据示例实施例的图4中的第一DCD 660的示例的框图。参考图6，第一DCD 660可以包括电荷泵661、比较器671和计数器673。
电荷泵661可以基于第一传播时钟信号PCLK0和第三传播时钟信号PCLK180的占空比或者第一恢复时钟信号RCLK0和第二恢复时钟信号RCLK180的占空比，输出第一泵电压CP0和第二泵电压CP0B。比较器671可以比较第一泵电压CP0和第二泵电压CP0B的电平以输出比较信号COUT。计数器673可以对比较信号COUT进行计数以输出第一子校正码CRCD0和第三子校正码CRCD 180、以及第二校正码QEC。
电荷泵661可以基于来自时序控制器650的感测控制信号CSEN和预充电控制信号CPRE来操作。计数器673可以基于来自时序控制器650的控制信号CCT来操作。
图7是示出了图6中的电荷泵661的框图。图8是示出了根据示例实施例的图6中的电荷泵661的电路图。参考图7和图8，电荷泵661可以包括充电单元662、感测控制单元665和预充电控制单元667。
充电单元662可以包括连接在第一节点N11和接地电压GND之间的第一电容器C1、连接在第二节点N12和接地电压GND之间的第二电容器C2、以及第一开关T11至第四开关T14。
第一开关T11连接在电源电压VDD和第二节点N12之间，并且接收第一传播时钟信号PCLK0。第三开关T13连接在电源电压VDD和第一节点N11之间，并且接收第三传播时钟信号PCLK180。第二开关T12连接在第二节点N12和接地电压GND之间，并且接收第三传播时钟信号PCLK180。第四开关T14连接在第一节点N11和接地电压GND之间，并且接收第一传播时钟信号PCLK0。
感测控制单元665可以包括第一开关T21和第二开关T22。第一开关T21连接在第一节点N11和比较器671的第一输入端子之间。第二开关T22连接在第二节点N12和比较器671的第二输入端子之间。第一开关T21响应于感测控制信号CSEN控制第一节点N11和预充电控制单元667的第一输入端子之间的连接。第二开关T22响应于感测控制信号CSEN控制第二节点N12和预充电控制单元667的第二输入端子之间的连接。
预充电控制单元667可以包括连接在第一节点N11和第二节点N12之间的第三开关T23。第三开关T23控制第一节点N11和第二节点N12之间的连接。
参考图6至图8，第一电容器C1和第二电容器C2基于第一传播时钟信号PCLK0和第三传播时钟信号PCLK180的占空比执行充放电操作。基于第一传播时钟信号PCLK0和第三传播时钟信号PCLK180的占空比确定第一泵电压CP0和第二泵电压CP0B。也就是说，电荷泵661可以向第一DCD 660的比较器671提供第一泵电压CP0和第二泵电压CP0B，第一泵电压CP0和第二泵电压CP0B具有根据第一传播时钟信号PCLK0和第三传播时钟信号PCLK180的占空比的电平。因此，第一DCD 660的计数器673可以向第一DCC 520提供第一子校正码CRCD0和第三子校正码CRCD180，第一子校正码CRCD0和第三子校正码CRCD180表示第一传播时钟信号PCLK0和第三传播时钟信号PCLK180的占空比特性。
图9是示出了根据示例实施例的图4中的第一DCC 520的示例的框图。参考图9，第一DCC 520可以包括第一至第四子校正器520a、520b、520c和520d。
第一子校正器520a可以基于第一子校正码CRCD0校正第一分频时钟信号MCLK0的占空比误差(可以调整占空比)，以输出第一校正时钟信号FCLK0。第二子校正器520b可以基于第二子校正码CRCD90校正第二分频时钟信号MCLK90的占空比误差，以输出第二校正时钟信号FCLK90。第三子校正器520c可以基于第三子校正码CRCD 180校正第三分频时钟信号MCLK180的占空比误差，以输出第三校正时钟信号FCLK180。第四子校正器520d可以基于第四子校正码CRCD270校正第四分频时钟信号MCLK270的占空比误差，以输出第四校正时钟信号FCLK270。
图10示出了根据示例实施例的图9的第一DCC 520中的第一子校正器520a的配置的示例。第二至第四子校正器520b、520c和520d中的每一个的配置与第一子校正器520a的配置基本相同。参考图10，第一子校正器520a可以包括第一级STG11和第二级STG12。第一级STG11可以将第一中间时钟信号ICLK0提供给第二级STG12。
第一级STG11可以包括并联连接到电源电压VDD的p沟道金属氧化物半导体(PMOS)晶体管521、522和523、连接在PMOS晶体管521和第一节点N21之间的PMOS晶体管524、连接在PMOS晶体管522和第一节点N21之间的PMOS晶体管525、并联连接到第一节点N21的n沟道金属氧化物半导体(NMOS)晶体管526和527、以及并联连接到电压VSS(例如，接地电压)的NMOS晶体管528、529和530。NMOS晶体管528连接在NMOS晶体管526和电压VSS之间，NMOS晶体管529连接在NMOS晶体管527和电压VSS之间，并且NMOS晶体管530连接在第一节点N21和电压VSS之间。
将第一分频时钟信号MCLK0施加到PMOS晶体管521、522和523的每个栅极以及NMOS晶体管528、529和530的每个栅极。将第一解析码TDC1施加到PMOS晶体管524的栅极，将第二解析码TDC2施加到NMOS晶体管526的栅极。将第一反相子校正码CRCD0B施加到PMOS晶体管525的栅极，将固定码FXC施加到NMOS晶体管527的栅极。可以通过对第一DCD输出的第一校正子码CRCD0进行反相来产生第一反相子校正码CRCD0B。第一解析码TDC1、第二解析码TDC2和固定码FXC可以包括在图2的第二控制信号CTL2中。备选地，控制逻辑电路210可以与第二控制信号CTL2分开地提供第一解析码TDC1、第二解析码TDC2和/或固定码FXC。
第一解析码TDC1和第二解析码TDC2具有不同的逻辑电平。第二解析码TDC2可以在粗锁定模式中具有低电平，在精细锁定模式中具有高电平。固定码FXC可以具有低电平。因此，当第一分频时钟信号MCLK0具有低电平时，第一级STG11可以通过调整从第一节点N21流到第二级STG12的电流量并且调整第一分频时钟信号MCLK0的边沿(例如，下降沿)的斜率来提供第一中间时钟信号ICLK0。
第二级STG12可以包括并联连接到电源电压VDD的PMOS晶体管531、532和533、连接在PMOS晶体管531和第二节点N22之间的PMOS晶体管534、连接在PMOS晶体管532和第二节点N22之间的PMOS晶体管535、并联连接到第二节点N22的NMOS晶体管536和537、以及并联连接到电压VSS的NMOS晶体管538、539和540。NMOS晶体管538连接在NMOS晶体管536和电压VSS之间，NMOS晶体管539连接在NMOS晶体管537和电压VSS之间，NMOS晶体管540连接在第二节点N22和电压VSS之间。
将第一中间时钟信号ICLK0施加到PMOS晶体管531、532和533的每个栅极以及NMOS晶体管538、539和540的每个栅极，将第一解析码TDC1施加到PMOS晶体管534的栅极，将第二解析码TDC2施加到NMOS晶体管536的栅极，将固定码FXC施加到PMOS晶体管535的栅极，将第一子校正码CRCD0施加到NMOS晶体管537的栅极。因此，当第一中间时钟信号ICLK0具有高电平时，第二级STG12可以通过调整从第二节点N22流到第二级STG12的电流量并且调整第一中间时钟信号ICLK0的边沿(例如，下降沿)的斜率来提供第一校正时钟信号FCLK0。
图11示出了根据示例实施例的图9的第一DCC中的第一子校正器的配置的另一示例。图11中的第一子校正器520aa与第一子校正器520a不同之处在于：将第一子校正码CRCD0而不是固定码FXC施加到NMOS晶体管527的栅极，并且将第一反相子校正码而不是固定码FXC施加到PMOS晶体管535的栅极。因此，第一子校正器520aa可以响应于第一子校正码CRCD0和第一反相子校正码CRCD0B调整第一分频时钟信号MCLK0的上升沿和下降沿，以提供第一校正时钟信号FCLK0。
图9的第一DCC 520可以响应于第一子校正码CRCD0调整第一分频时钟信号MCLK0的边沿的斜率，以提供第一校正时钟信号FCLK0，并且可以响应于第二子校正码CRCD90调整第二分频时钟信号MCLK90的边沿的斜率，以提供第二校正时钟信号FCLK90。
图12是示出了根据示例实施例的图4中的第二DCC 550的示例的框图。参考图12，第二DCC 550可以包括第一至第四子校正器550a、550b、550c和550d。
第一子校正器550a可以基于第二校正码QEC维持和/或调整第一延迟时钟信号DCLK0的延迟，以输出第一源时钟信号SCLK0。第二子校正器550b可以基于第二校正码QEC调整第二延迟时钟信号DCLK90的延迟，以输出第二源时钟信号SCLK90。第三子校正器550c可以基于第二校正码QEC调整第三延迟时钟信号DCLK180的延迟，以输出第三源时钟信号SCLK180。第四子校正器550d可以基于第二校正码QEC调整第四延迟时钟信号DCLK270的延迟，以输出第四源时钟信号SCLK270。
也就是说，第二DCC 550可以调整第二至第四延迟时钟信号DCLK90、DCLK180和DCLK270中的至少一些的延迟，以提供第一至第四源时钟信号SCL0、SCLK90、SCLK180和SCLK270。
图13示出了根据示例实施例的图12的第二DCC 550中的第二子校正器550b的配置的示例。第一子校正器550a、第三子校正器550c和第四子校正器550d中的每一个的配置与第二子校正器550b的配置基本相同。
参考图13，第二子校正器550b可以包括第一级STG21和第二级STG22。第一级STG21可以将第二中间时钟信号ICLK90提供给第二级STG22。
第一级STG21可以包括PMOS晶体管551至555和NMOS晶体管556至560。第二级STG22可以包括PMOS晶体管561至565和NMOS晶体管566至570。第一级STG21接收第二延迟时钟信号DCLK90，并且在第一节点N31处提供第二中间时钟信号ICLK90。第二级STG22接收第二中间时钟信号ICLK90，并且在第二节点N32处输出第二源时钟信号SCLK90。
第一级STG21和第二级STG22中的每个配置可以与图10的第一级STG11和第二级STG12中的每个配置基本相同。第二子校正器550b与图10的第一子校正器520a不同之处在于：将第二校正码QEC施加到PMOS晶体管555和PMOS晶体管565的栅极，将第二反相的第二校正码QECB施加到NMOS晶体管557和NMOS晶体管567的栅极。可以通过对第二校正码QEC进行反相来产生第二反相的第二校正码QECB。
因此，当第二延迟时钟信号DCLK90具有高电平时，第二子校正器550b可以调整从第一节点N31流到电压VSS的电流量，并且可以调整从电源电压VDD流到第二节点N32的电流量。此外，当第二延迟时钟信号DCLK90具有低电平时，第二子校正器550b可以调整从第一节点N31流到第二级STG32的电流量，并且可以调整从第二节点N32流到电压VSS的电流量。因此，第二子校正器550b可以调整第二延迟时钟信号DCLK90的延迟，以提供第二源时钟信号SCLK90。
图14示出了图4的DLL电路中的各种时钟信号。在图14中，为了便于解释，还示出了时钟信号CLK。
参考图2、图4、图5和图14，时钟缓冲器430延迟时钟信号CLK以提供参考时钟信号REFCLK。多相时钟发生器510对参考时钟信号REFCLK进行分频以产生对于彼此具有90度相位差的第一至第四分频时钟信号MCLK0、MCLK90、MCLK180和MCLK270。
在第一至第四分频时钟信号MCLK0、MCLK90、MCLK180和MCLK270中可能发生误差。例如，分频时钟信号MCLK0’示出了占空比误差(由附图标记691表示)，或者在分频时钟信号MCLK90’中示出相位偏移(由附图标记692表示)。在第一至第四分频时钟信号MCLK0、MCLK90、MCLK180和MCLK270中可能发生占空比误差或相位偏移，并且第一恢复时钟信号RCLK0和第二恢复时钟信号RCLK180也可以具有占空比误差。示例实施例可以通过两个占空比校正来校正分频时钟信号中的占空比误差和相位偏移。
图15是示出了根据示例实施例的图4中的时钟恢复电路610的示例的框图。图16示出了图15的时钟恢复电路的操作。参考图15和图16，时钟恢复电路610可以包括复用器611至615、反相器616和缓冲器617。
复用器611至614中的每一个可以是双倍数据率(DDR)复用器，复用器615可以是平衡复用器，例如，经过复用器615的延迟路径是等同的。响应于选择信号SS11至SS14，复用器611至614中的每一个可以分别输出第一选择时钟信号SSCLK1至第四选择时钟信号SSCLK4，其中第一选择时钟信号SSCLK1至第四选择时钟信号SSCLK4中的每一个在第一至第四传播时钟信号PCLK0、PCLK90、PCLK180和PCLK270中的每一个的四分之一周期期间被使能。
复用器615接收第一选择时钟信号SSCLK1至第四选择时钟信号SSCLK4，并且响应于选择信号SS15交替选择第一选择时钟信号SSCLK1和第三选择时钟信号SSCLK3，以输出第一恢复时钟信号RCLK0。反相器616对第一恢复时钟信号RCLK0进行反相以输出第二恢复时钟信号RCLK180。缓冲器617缓冲第一恢复时钟信号RCLK0以输出输出时钟信号OCLK。选择信号SS11至SS15可以包括在图2的第二控制信号CTL2中。备选地，复用器615接收第一选择时钟信号SSCLK1至第四选择时钟信号SSCLK4，并且响应于选择信号SS15交替选择第二选择时钟信号SSCLK2和第四选择时钟信号SSCLK4，以输出第二恢复时钟信号RCLK180(未示出)。在这种情况下，缓冲器617可以缓冲第二恢复时钟信号RCLK180以输出输出时钟信号OCLK(未示出)。
图17示出了图10的第一子校正器520a的操作。参考图10和图17，第一子校正器520a可以响应于第一子校正码CRCD0调整第一分频时钟信号MCLK0的下降沿的斜率，以输出第一校正时钟信号FCLK0，如附图标记711所示。例如，可以减小下降沿的斜率。因此，可以补偿占空比误差。
图18示出了图11的第一子校正器520aa的操作。参考图11和图18，第一子校正器520aa可以调整第一分频时钟信号MCLK0的下降沿(由附图标记711表示)的斜率，并且可以调整第一分频时钟信号MCLK0的上升沿(由713表示)的斜率，以输出第一校正时钟信号FCLK0。例如，可以减小下降沿和上升沿两者的斜率。因此，可以补偿占空比误差。
图19示出了图13的第二子校正器550b的操作。参考图13和图19，第二子校正器550b可以响应于第二校正码QEC调整第二延迟信号DCLK90(由715表示)的延迟，以输出第二源时钟信号SCLK90。例如，可以将上升沿和下降沿的开始时间延迟相同的量，例如，第二延迟信号DCLK90可以被移位。因此，可以补偿相位偏移误差。
图20示出了根据示例实施例的图4的DLL电路500的操作的流程图。参考图4至图20，激活DLL电路500(S210)。重置DLL电路500(S220)。DLL电路500重置第一校正码CRCD和第二校正码QEC。第一DCC 520响应于第一校正码CRCD校正分频时钟信号(输入时钟信号)MCLK0、MCLK90、MCLK180和MCLK270的占空比误差，第一校正码CRCD是基于第一至第四传播时钟信号PCLK0、PCLK90、PCLK180和PCLK270的占空比误差而产生的(S230)。第二DCC 550基于第二校正码QEC校正延迟时钟信号(输出时钟信号)DCLK0、DCLK90、DCLK180和DCLK270的占空比误差，第二校正码QEC是基于恢复时钟信号RCLK0和RCLK180的占空比误差而产生的。可以在操作(S230和S240)之间执行(S235)快速粗锁定，例如，可以将低电平的第二解析码TDC2施加到DLL电路500的第一DCC 520，然后可以将高电平的第二解析码TDC2施加到DLL电路500的第一DCC 520。
图21示出了根据示例实施例的图4的DLL电路500的操作的流程图。参考图4至图19、图21，在操作DLL电路500的方法中，基于参考时钟信号REFCLK产生相对于彼此具有90度相位差的第一至第四分频时钟信号MCLK0、MCLK90、MCLK180和MCLK270(S310)。
通过检测第一传播时钟信号PCLK0和第二传播时钟信号PCLK90的占空比，调整第一分频时钟信号MCLK0和第二分频时钟信号MCLK90的边沿(例如，下降沿和/或上升沿)的斜率(S320)。
基于第一至第四分频时钟信号MCLK0、MCLK90、MCLK180和MCLK270产生恢复时钟信号RCLK0和RCLK180(S330)。通过检测恢复时钟信号RCLK0和RCLK180的占空比调整通过延迟第二分频时钟信号MCLK90而产生的第二延迟信号DCLK90的延迟(S340)。
根据示例实施例，检测第一传播时钟信号PCLK0和第二传播时钟信号PCLK90的占空比，基于检测到的第一传播时钟信号PCLK0和第二传播时钟信号PCLK90的占空比调整第一分频时钟信号MCLK0和第二分频时钟信号MCLK90的边沿的斜率，并且补偿第一分频时钟信号MCLK0和第三分频时钟信号MCLK180之间的偏移。检测恢复时钟信号RCLK0的占空比，基于检测到的恢复时钟信号RCLK0的占空比调整第二延迟时钟信号DCLK90的延迟，并且补偿第一分频时钟信号MCLK0和第二分频时钟信号MCLK90之间的偏移。
图22示出了根据示例实施例的半导体存储器设备。参考图22，半导体存储器设备700可以包括第一组管芯710和第二组管芯720，第二组管芯720在堆叠芯片结构中提供软误差分析和校正功能。
第一组管芯710可以包括至少一个缓冲管芯711。第二组管芯720可以包括堆叠在第一组管芯710上的多个存储器管芯720-1至720-p，并且通过多个硅通孔(TSV)线传送数据。
存储器管芯720-1至720-p中的至少一个可以包括第一类型ECC引擎722，第一类型ECC引擎722基于要发送到第一组管芯710的传输数据产生传输奇偶校验位(即，传输奇偶校验数据)。第一类型ECC引擎722可以被称为“单元核心ECC引擎”。
缓冲管芯711可以包括第二类型ECC引擎712，当在通过硅通孔(TSV)线接收的传输数据中检测到传输错误时，使用传输奇偶校验位校正传输错误，并且产生纠错后的数据。第二类型ECC引擎712可以被称为“通孔ECC引擎”。缓冲管芯711还可以包括DLL电路714和数据I/O缓冲器716。DLL电路714可以采用图4的DLL电路500。DLL电路714接收时钟信号CLK并且向数据I/O缓冲器716提供与时钟信号CLK同步的输出时钟信号OCLK。数据I/O缓冲器716可以输出来自第二类型ECC引擎712的数据DQ。
半导体存储器设备700可以是堆叠芯片型存储器设备或通过TSV线传送数据和控制信号的堆叠存储器设备。TSV线也可以被称为“通过电极”。
第一类型ECC引擎722可以在发送传输数据之前，对存储器管芯720-p输出的数据执行纠错。
传输数据处发生的传输错误可能是由TSV线处发生的噪声引起的。由于TSV线处发生的噪声引起的数据故障可以与存储器管芯的错误操作引起的数据故障区分开，因此可以将其视为软数据故障(或软误差)。软数据故障可能由传输路径上的传输故障产生，并且可以通过ECC操作检测和补救。
例如，当传输数据是128位数据时，可以将传输奇偶校验位设置为8位。然而，传输奇偶校验位的数量可以增加或减少。
利用以上描述，一个存储器管芯720-p处的数据TSV线组632可以包括128条TSV线L1至Lp，并且奇偶校验TSV线组634可以包括8条TSV线L10至Lq。数据TSV线组632的TSV线L1至Lp和奇偶校验TSV线组634的奇偶校验TSV线L10至Lq可以连接到在存储器管芯720-1至720-p之间相应地形成的微凸块MCB。存储器管芯720-1至720-p中的至少一个可以包括DRAM单元，每个DRAM单元包括至少一个存取晶体管和一个存储电容器。
半导体存储器设备700可以具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与主机通信。缓冲管芯711可以通过数据总线B10与存储器控制器连接。
表示为单元核心ECC引擎的第一类型ECC引擎722可以通过奇偶校验TSV线组634和数据TSV线组632分别输出传输奇偶校验位和传输数据。输出的传输数据可以是由第一类型ECC引擎722进行了纠错的数据。
表示为通孔ECC引擎的第二类型ECC引擎712可以基于通过奇偶校验TSV线组634接收的传输奇偶校验位，确定通过数据TSV线组632接收的传输数据是否发生了传输错误。当检测到传输错误时，第二类型ECC引擎712可以使用传输奇偶校验位校正传输数据上的传输错误。当传输错误不可校正时，第二类型ECC引擎712可以输出指示发生了不可校正的数据错误的信息。
当从高带宽存储器(HBM)或堆叠存储器结构中的读取数据检测到错误时，该错误是通过TSV传输数据时由于噪声引起的错误。
根据示例实施例，如图22所示，单元核心ECC引擎722可以包括在存储器管芯中，通孔ECC引擎712可以包括在缓冲管芯中。因此，可以检测并校正软数据故障。软数据故障可以包括当通过TSV线传输数据时由于噪声引起的传输错误。
图23示出了根据示例实施例的包括堆叠存储器设备的半导体封装。参考图23，半导体封装900可以包括一个或多个堆叠存储器设备910和存储器控制器(CONT)920。
堆叠存储器设备910和存储器控制器920可以安装在中介层930上。中介层930和存储器控制器920可以安装在封装基板940上。中介层930可以包括TSV，以具有TSV形式或印刷电路板(PCB)形式的非TSV方式包括嵌入式多管芯互连桥(EMIB)(例如，有机封装基板)。存储器控制器920可以与多个堆叠存储器设备910通信。
存储器控制器920可以与可执行存储器控制功能的半导体器件相对应，并且例如，存储器控制器920可以实现为应用处理器(AP)。
堆叠存储器设备910可以以各种形式实现，并且堆叠存储器设备910可以是高带宽存储器(HBM)形式的存储器设备，其中堆叠了多个层。因此，堆叠存储器设备910可以包括缓冲管芯和多个存储器管芯，并且缓冲管芯可以包括DLL电路。
例如，堆叠存储器设备910和存储器控制器920中的每一个可以包括物理区域，并且可以通过物理区域在堆叠存储器设备910和存储器控制器920之间执行通信。同时，当堆叠存储器设备910包括直接存取区域时，可以通过安装在封装基板940下方的导电装置(例如，焊球950)和直接存取区域将测试信号提供到堆叠存储器设备910中。
根据示例实施例，通过对参考时钟信号分频来产生分频时钟信号，并且通过用两个占空比校正补偿分频时钟信号之间的偏移来产生恢复时钟信号。因此，DLL电路可以在管理半导体存储器设备的核心电路的频率限制的同时，防止分频时钟信号和恢复时钟信号的占空比误差。
实施例可以应用于使用半导体存储器设备的系统，其中该半导体存储器设备采用动态存储器单元和DLL电路。实施例可以应用于使用半导体存储器设备作为工作存储器的系统，例如，智能电话、导航系统、笔记本计算机、台式计算机、游戏控制台等。
以功能块、单元和/或模块来描述并在附图中示出一些实施例。本领域技术人员将理解，这些块、单元和/或模块通过诸如逻辑电路、分立组件、微处理器、硬连线电路、存储器元件、布线连接等的电子(或光学)电路物理地实现，其中所述电子(或光学)电路可以使用基于半导体的制造技术或其他制造技术来形成。在块、单元和/或模块由微处理器等实现的情况下，它们可以使用软件(例如，微代码)来编程以执行本文讨论的各种功能，并且可以可选地由固件和/或软件驱动。备选地，每个块、单元和/或模块可以通过专用硬件实现或实现为执行一些功能的专用硬件和执行其他功能的处理器(例如，一个或多个编程的微处理器和相关联的电路)的组合。此外，在不脱离本公开的范围的情况下，实施例的每个块、单元和/或模块可以物理地分成两个或更多个交互和分立的块、单元和/或模块。此外，在不脱离本公开的范围的情况下，实施例的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且将被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，截至本申请递交之时，本领域技术人员清楚，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件相结合。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器设备的延迟锁相环DLL电路，所述DLL电路包括：
第一占空比校正器，响应于第一校正码调整第一分频时钟信号至第四分频时钟信号中至少一些的占空比，以提供第一校正时钟信号至第四校正时钟信号，其中，第一分频时钟信号至第四分频时钟信号是基于参考时钟信号产生的，并且相对于彼此具有90度相位差；
第二占空比校正器，响应于第二校正码调整第一延迟时钟信号至第四延迟时钟信号中的第二延迟时钟信号至第四延迟时钟信号中至少一些的延迟，以提供第一源时钟信号至第四源时钟信号，其中，第一延迟时钟信号至第四延迟时钟信号是通过延迟第一校正时钟信号至第四校正时钟信号产生的；
时钟树，将第一源时钟信号至第四源时钟信号提供到所述半导体存储器设备内作为第一传播时钟信号至第四传播时钟信号；
第一占空比检测器，检测第一传播时钟信号的占空比，以产生第一校正码的第一子校正码，并且检测第一恢复时钟信号和第二恢复时钟信号的占空比，以产生第二校正码，其中，第一恢复时钟信号和第二恢复时钟信号是基于第一传播时钟信号至第四传播时钟信号恢复的；以及
第二占空比检测器，检测第二传播时钟信号的占空比，以产生第一校正码的第二子校正码。
2.根据权利要求1所述的DLL电路，还包括：
时序控制器，控制第一占空比检测器和第二占空比检测器的操作，以及
其中，第一子校正码与第一分频时钟信号相关联，第二子校正码与第二分频时钟信号相关联。
3.根据权利要求1所述的DLL电路，其中：
第一分频时钟信号至第四分频时钟信号中的每一个的频率与所述参考时钟信号的频率的一半相对应；以及
第一恢复时钟信号和第二恢复时钟信号中的每一个的频率与所述参考时钟信号的频率相同。
4.根据权利要求1所述的DLL电路，其中，第一占空比校正器执行以下操作：
响应于第一子校正码调整第一分频时钟信号的边沿的斜率，以提供第一校正时钟信号；以及
响应于第二子校正码调整第二分频时钟信号的边沿的斜率，以提供第二校正时钟信号。
5.根据权利要求4所述的DLL电路，其中，第一占空比校正器通过调整第一分频时钟信号的边沿的斜率，补偿第一校正时钟信号和第二校正时钟信号之间的偏移。
6.根据权利要求1所述的DLL电路，其中，第二占空比校正器响应于第二校正码调整第二延迟时钟信号的延迟，以提供第二源时钟信号。
7.根据权利要求6所述的DLL电路，其中，第二占空比校正器通过调整第二延迟时钟信号的延迟，补偿第一源时钟信号和第二源时钟信号之间的偏移。
8.根据权利要求1所述的DLL电路，其中，第一占空比检测器包括：
电荷泵，基于第一传播时钟信号和第三传播时钟信号的占空比或者第一恢复时钟信号和第三恢复时钟信号的占空比，输出第一泵电压和第二泵电压；
比较器，基于对第一泵电压和第二泵电压的电平的比较产生比较信号；以及
计数器，通过基于所述比较信号执行计数操作，产生第一子校正码或第二子校正码。
9.根据权利要求8所述的DLL电路，其中，所述电荷泵包括：
第一电容器，连接至第一节点；
第二电容器，连接至第二节点；
第一开关，连接至第一节点以控制第一节点和所述比较器的第一输入端子之间的电连接；
第二开关，连接至第二节点以控制第二节点和所述比较器的第二输入端子之间的电连接；以及
第三开关，控制第一节点和第二节点之间的电连接。
10.根据权利要求1所述的DLL电路，其中，第一占空比校正器包括第一子校正器至第四子校正器，以及
其中，第一子校正器包括：
第一级，接收第一分频时钟信号并且响应于第一反相子校正码调整第一分频时钟信号的边沿的斜率，以提供第一中间时钟信号，其中，第一反相子校正码是通过对第一子校正码进行反相产生的；以及
连接至第一级的第二级，第二级响应于第一子校正码调整第一中间时钟信号的边沿的斜率，以提供第一校正时钟信号。
11.根据权利要求1所述的DLL电路，其中，第一占空比校正器包括第一子校正器至第四子校正器，以及
其中，第一子校正器包括：
第一级，接收第一分频时钟信号，并且响应于第一子校正码和第一反相子校正码调整第一分频时钟信号的上升沿的斜率和下降沿的斜率，以提供第一中间时钟信号，其中，第一反相子校正码是通过对第一子校正码进行反相产生的；以及
连接至第一级的第二级，第二级响应于第一子校正码和第一反相子校正码调整第一中间时钟信号的上升沿的斜率和下降沿的斜率，以提供第一校正时钟信号。
12.根据权利要求1所述的DLL电路，其中，第二占空比校正器包括第一子校正器至第四子校正器，以及
其中，第二子校正器包括：
第一级，接收第二延迟时钟信号，并且响应于第二校正码和第二反相校正码调整第二延迟时钟信号的延迟，以提供第一中间时钟信号，其中，第二反相校正码是通过对第二校正码进行反相产生的；以及
连接至第一级的第二级，第二级响应于第二校正码和第二反相校正码调整第一中间时钟信号的延迟，以提供第二源时钟信号。
13.根据权利要求1所述的DLL电路，还包括：
时钟恢复电路，基于第一传播时钟信号至第四传播时钟信号产生第一恢复时钟信号和第二恢复时钟信号。
14.根据权利要求13所述的DLL电路，其中，所述时钟恢复电路包括：
第一复用器，接收第一传播时钟信号至第四传播时钟信号，以响应于第一选择信号输出在第一传播时钟信号的四分之一周期期间使能的第一选择时钟信号；
第二复用器，接收第一传播时钟信号至第四传播时钟信号，以响应于第二选择信号输出在第二传播时钟信号的四分之一周期期间使能的第二选择时钟信号；
第三复用器，接收第一传播时钟信号至第四传播时钟信号，以响应于第三选择信号输出在第三传播时钟信号的四分之一周期期间使能的第三选择时钟信号；
第四复用器，接收第一传播时钟信号至第四传播时钟信号，以响应于第四选择信号输出在第四传播时钟信号的四分之一周期期间使能的第四选择时钟信号；以及
第五复用器，接收第一选择时钟信号至第四选择时钟信号，并且响应于第五选择信号交替地选择第一选择时钟信号和第三选择时钟信号，以输出第一恢复时钟信号。
15.一种半导体存储器设备，包括：
延迟锁相环DLL电路，接收参考时钟信号，并且校正第一分频时钟信号至第四分频时钟信号的占空比误差，以提供与所述参考时钟信号同步的输出时钟信号，其中第一分频时钟信号至第四分频时钟信号是通过对所述参考时钟信号进行分频产生的；
存储器单元阵列，包括多个动态存储器单元；以及
数据输入/输出缓冲器，存储从所述存储器单元阵列读取的数据并且与所述输出时钟信号同步地输出所述数据，
其中，所述DLL电路包括：
第一占空比校正器，响应于第一校正码调整第一分频时钟信号至第四分频时钟信号中至少一些的占空比，以提供第一校正时钟信号至第四校正时钟信号，其中，第一分频时钟信号至第四分频时钟信号相对于彼此具有90度相位差；
第二占空比校正器，响应于第二校正码调整第一延迟时钟信号至第四延迟时钟信号中的第二延迟时钟信号至第四延迟时钟信号中至少一些的延迟，以提供第一源时钟信号至第四源时钟信号，其中，第一延迟时钟信号至第四延迟时钟信号是通过延迟第一校正时钟信号至第四校正时钟信号产生的；
时钟树，将第一源时钟信号至第四源时钟信号提供到所述半导体存储器设备内作为第一传播时钟信号至第四播时钟信号；
第一占空比检测器，检测第一传播时钟信号的占空比，以产生第一校正码的第一子校正码，并且检测第一恢复时钟信号和第二恢复时钟信号的占空比，以产生第二校正码，其中，第一恢复时钟信号和第二恢复时钟信号是基于第一传播时钟信号至第四传播时钟信号恢复的；以及
第二占空比检测器，检测第二传播时钟信号的占空比，以产生第一校正码的第二子校正码。
16.根据权利要求15所述的半导体存储器设备，其中：
第一子校正码与第一分频时钟信号相关联，第二子校正码与第二分频时钟信号相关联；
第一分频时钟信号至第四分频时钟信号中的每一个的频率与所述参考时钟信号的频率的一半相对应；以及
第一恢复时钟信号和第二恢复时钟信号中的每一个的频率与所述参考时钟信号的频率相同。
17.根据权利要求15所述的半导体存储器设备，其中：
第一占空比校正器响应于第一子校正码调整第一分频时钟信号的边沿的斜率以提供第一校正时钟信号，并且响应于第二子校正码调整第二分频时钟信号的边沿的斜率以提供第二校正时钟信号；以及
第二占空比校正器响应于第二校正码调整第二延迟时钟信号的延迟，以提供第二源时钟信号。
18.根据权利要求15所述的半导体存储器设备，其中，第一占空比校正器包括第一子校正器至第四子校正器，以及
其中，第一子校正器包括：
第一级，接收第一分频时钟信号并且响应于第一反相子校正码调整第一分频时钟信号的边沿的斜率，以提供第一中间时钟信号，其中，第一反相子校正码是通过对第一子校正码进行反相产生的；以及
连接至第一级的第二级，第二级响应于第一子校正码调整第一中间时钟信号的边沿的斜率，以提供第一校正时钟信号。
19.根据权利要求15所述的半导体存储器设备，其中，第二占空比校正器包括第一子校正器至第四子校正器，以及
其中，第二子校正器包括：
第一级，接收第二延迟时钟信号，并且响应于第二校正码和第二反相校正码调整第二延迟时钟信号的延迟，以提供第一中间时钟信号，其中，第二反相校正码是通过对第二校正码进行反相产生的；以及
连接至第一级的第二级，第二级响应于第二校正码和第二反相校正码调整第一中间时钟信号的延迟，以提供第二源时钟信号。
20.一种操作半导体存储器设备中的延迟锁相环电路的方法，所述方法包括：
基于参考时钟信号产生第一分频时钟信号至第四分频时钟信号，其中第一分频时钟信号至第四分频时钟信号相对于彼此具有90度相位差；
基于第一分频时钟信号和第二分频时钟信号检测第一传播时钟信号和第二传播时钟信号的占空比，以调整第一分频时钟信号和第二分频时钟信号的边沿的斜率；
基于第一分频时钟信号至第四分频时钟信号产生恢复时钟信号；以及
检测所述恢复时钟信号的占空比以调整第一分频时钟信号和第二分频时钟信号之间的偏移。
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