KR20110099562A - 2상 딜레이 라인과 듀티 교정회로를 갖는 지연 동기 루프 및 그의 듀티 교정방법 - Google Patents

2상 딜레이 라인과 듀티 교정회로를 갖는 지연 동기 루프 및 그의 듀티 교정방법 Download PDF

Info

Publication number
KR20110099562A
KR20110099562A KR1020100018656A KR20100018656A KR20110099562A KR 20110099562 A KR20110099562 A KR 20110099562A KR 1020100018656 A KR1020100018656 A KR 1020100018656A KR 20100018656 A KR20100018656 A KR 20100018656A KR 20110099562 A KR20110099562 A KR 20110099562A
Authority
KR
South Korea
Prior art keywords
delay
clock signal
signal
phase
delayed
Prior art date
Application number
KR1020100018656A
Other languages
English (en)
Other versions
KR101685630B1 (ko
Inventor
오지훈
이동환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100018656A priority Critical patent/KR101685630B1/ko
Priority to US13/033,057 priority patent/US8536914B2/en
Publication of KR20110099562A publication Critical patent/KR20110099562A/ko
Application granted granted Critical
Publication of KR101685630B1 publication Critical patent/KR101685630B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)

Abstract

데이터 처리 장치에 채용 가능하며, 듀티 교정회로를 갖는 지연 동기 루프 및 그의 듀티 교정방법이 개시된다. 그러한 듀티 교정회로를 구비한 지연 동기 루프에서의 듀티 교정 방법은, 딜레이 제어신호에 응답하여 외부 클럭 신호를 제1,2 설정 위상만큼 지연하여 서로 다른 위상 차를 가지는 제1,2 지연 클럭 신호들을 생성하는 단계를 포함한다. 또한, 상기 제1,2 지연 클럭 신호들에 각기 동기된 제1,2 펄스 신호들을 생성하는 단계와; 상기 제1,2 펄스 신호들을 이용하여 설정된 듀티 비를 갖는 출력 클럭 신호를 발생하는 단계를 가진다. 본 발명의 실시 예에 따르면, 하프 사이클 타임 딜레이 라인이나 매칭 딜레이 라인을 구비함이 없이도 보다 정확한 듀티 교정 동작을 행할 수 있다.

Description

2상 딜레이 라인과 듀티 교정회로를 갖는 지연 동기 루프 및 그의 듀티 교정방법{DLL having 2-phase delay line and duty correction circuit and duty correction method thereof}
본 발명은 지연 동기 루프에 관한 것으로, 보다 구체적으로 듀티 교정회로를 갖는 지연 동기 루프 및 그의 듀티 교정방법에 관한 것이다.
일반적으로, 컴퓨터나 휴대용 전자기기 등과 같은 데이터 처리 장치에 탑재가능한 동기 반도체 메모리 장치는 지연 동기 루프(Delayed Locked Loop: 이하 "DLL"이라 함)를 대개 채용한다.
그러한 DLL은 반도체 장치의 동작이 외부 클럭 신호에 동기적으로 수행될 수 있도록 하기 위해 외부 클럭 신호에 위상 동기 된 내부 클럭 신호를 출력 클럭 신호로서 생성한다. 즉, 내부에서 활용되는 클럭 신호가 반도체 장치의 클럭 버퍼와 전송라인을 거치게 될 경우에 필연적으로 타이밍 지연이 발생하므로, 상기 DLL은 상기 내부 클럭 신호가 상기 외부 클럭 신호에 동기 되도록 하는 위상 조절 역할을 담당한다.
DLL로부터 생성되는 출력 클럭 신호를 이용하는 반도체 메모리 장치의 경우에, 출력 클럭 신호의 듀티 사이클(duty cycle)비율이 50%로 유지되어야 신호 타이밍 마진(timing margin)이 최대로 보장될 수 있다. 그러나 DLL의 외부의 지터(Jitter) 특성 및 DLL의 내부의 지연 소자들이 갖는 불균일한 지연 값 등에 의해, 상기 출력 클럭 신호의 듀티 비는 상기 50%로부터 빈번히 벗어난다. 따라서, 듀티 교정동작을 수행하기 위해, DLL의 내부에는 듀티 교정회로가 통상적으로 채용되어져 왔다.
특히, DDR(Double Data Rate) 타입의 반도체 메모리 장치와 같이 클럭(clock)의 듀티(duty)에 민감한 IP(Intellecture Property)의 경우에는 DLL의 내부에 듀티 교정회로(Duty correction circuit: 이하 "DCC"라 칭함)가 내장되는 것이 거의 필수적이다.
상기 DCC에서의 중요한 이슈는 듀티 교정 동작이 보다 정확해야 하고, 회로 구현이 쉬우며 칩의 점유 면적이 보다 작아야 하는 것이다.
그러나, 통상적인 듀티 교정 회로는, 180°위상 지연된 클럭(clock)신호와 0°위상 지연된 클럭 신호를 이용하여 듀티비 50%의 출력 클럭 신호를 만들어 왔다. 그러한 듀티 교정 회로는 DLL의 내부에 하프 사이클 타임 딜레이 라인(Half Cycle Time Delay Line: "HCDL")과 매칭 딜레이 라인(Matching Delay Line: "MDL")의 추가적 구비를 필요로 한다. 즉, 1 클럭 주기(clock period)를 측정하고 하프 사이클 만큼 지연된 180°클럭 신호를 만들기 위해서는 상기 HCDL이 필요하고, 상기 HCDL의 인트린식 지연(intrinsic delay)를 보상하기 위해서는 상기 MDL이 필요하다.
여기서, HCDL은 1 사이클에 필요한 지연 셀(delay cell)의 개수(n)를 구한 후 실제로 하프 사이클을 지연시킬 때에는 n/2개의 지연 셀을 사용하게 된다. 따라서 n이 홀수인 경우에 단위 딜레이(unit delay)/2 만큼의 양자화 에러(quantization error)가 듀티에 필연적으로 반영된다.
반도체 장치의 고속화, 고집적화 및 저전력화 추세에 따라, 보다 향상된 정확도의 듀티 비를 보장하는 듀티 교정회로 및 그 듀티 교정회로를 채용한 지연 동기 루프가 본 분야에서 절실히 요망된다.
본 발명이 해결하고자 하는 기술적 과제는, 보다 정확한 듀티 교정 동작을 갖는 듀티 교정회로를 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 회로 구현이 보다 쉬운 듀티 교정회로를 갖는 지연 동기 루프 및 그의 듀티 교정방법을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 칩의 점유면적이 보다 작은 듀티 교정회로를 갖는 지연 동기 루프 및 그의 듀티 교정방법을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 하프 사이클 타임 딜레이 라인을 구비할 필요가 없는 개선된 지연 동기 루프 및 그의 듀티 교정방법을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 매칭 딜레이 라인을 구비할 필요가 없는 개선된 지연 동기 루프 및 그의 듀티 교정방법을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 듀티 교정 시에 양자화 에러를 제거할 수 있는 듀티 교정방법을 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 2-상 딜레이 라인(2-phase delay line)을 이용하여 듀티 교정을 수행할 수 있는 전 디지털 지연 동기 루프(All-Digital Delay Locked Loop)및 그의 듀티 교정방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예의 일 양상에 따른지연 동기 루프는;
출력 클럭 신호와 외부 클럭 신호의 위상을 비교하여 위상 검출 신호를 생성하는 위상 검출기와;
상기 위상 검출 신호에 응답하여 딜레이 타임을 결정하기 위한 딜레이 제어 신호를 생성하는 딜레이 제어기와;
상기 딜레이 제어신호에 응답하여 상기 외부 클럭 신호를 제1,2 설정 위상만큼 지연하여 서로 다른 위상 차를 가지는 제1,2 지연 클럭 신호들을 생성하는 2상 딜레이 라인과;
상기 제1,2 지연 클럭 신호들을 이용하여 듀티 교정을 수행하여 상기 출력 클럭 신호의 듀티 사이클이 설정된 듀티 비를 갖도록 하는 듀티 교정회로를 구비한다.
본 발명의 실시 예에서, 상기 제1 지연 클럭 신호가 상기 외부 클럭 신호에 비해 180도 위상 딜레이된 신호일 경우에 상기 제2 지연 클럭 신호는 상기 외부 클럭 신호에 비해 360도 위상 지연된 신호일 수 있다.
본 발명의 실시 예에서, 상기 2상 딜레이 라인은, 제1,2 딜레이 셀 그룹으로 구성되며, 각 딜레이 셀 그룹에는 설정된 단위 딜레이를 복수로 갖는 코아스 딜레이 셀들과, 인에이블 시에 상기 설정된 단위 딜레이의 하프 딜레이를 갖는 파인 딜레이 셀이 구비될 수 있다.
본 발명의 실시 예에서, 상기 듀티 교정회로는:
상기 제1 지연 클럭 신호의 라이징 에지에 동기된 제1 펄스 신호를 발생하는 제1 펄스 발생기와;
상기 제2 지연 클럭 신호의 라이징 에지에 동기된 제2 펄스 신호를 발생하는 제2 펄스 발생기와;
상기 제1,2 펄스 신호들을 이용하여 상기 설정된 듀티 비를 갖는 상기 출력 클럭 신호를 출력하는 래치를 구비할 수 있다.
본 발명의 실시 예에서, 상기 래치는, 상기 제1 펄스 신호를 리셋 입력단으로 수신하고 상기 제2 펄스 신호를 셋 입력단으로 수신하여 SR 래치동작을 수행하는 SR 플립플롭일 수 있다. 또한, 상기 설정된 듀티비는 50%의 듀티 사이클일 수 있다.
본 발명의 실시 예의 다른 양상에 따라, 듀티 교정회로를 구비한 지연 동기 루프에서의 듀티 교정 방법은:
딜레이 제어신호에 응답하여 외부 클럭 신호를 제1,2 설정 위상만큼 지연하여 서로 다른 위상 차를 가지는 제1,2 지연 클럭 신호들을 생성하는 단계와;
상기 제1,2 지연 클럭 신호들에 각기 동기된 제1,2 펄스 신호들을 생성하는 단계와;
상기 제1,2 펄스 신호들을 이용하여 설정된 듀티 비를 갖는 출력 클럭 신호를 발생하는 단계를 가진다.
본 발명의 실시 예에서, 상기 제1 지연 클럭 신호가 상기 외부 클럭 신호에 비해 180도 위상 딜레이된 신호일 경우에 상기 제2 지연 클럭 신호는 상기 외부 클럭 신호에 비해 360도 위상 지연된 신호일 수 있다.
본 발명의 실시 예에서, 상기 제1,2 지연 클럭 신호들은 서로 대칭되는 제1,2 딜레이 셀 그룹에 의해 생성될 수 있으며, 상기 제1,2 딜레이 셀 그룹에는 설정된 단위 딜레이를 복수로 갖는 코아스 딜레이 셀들과, 인에이블 시에 상기 설정된 단위 딜레이의 하프 딜레이를 갖는 파인 딜레이 셀이 구비될 수 있다.
본 발명의 실시 예에서, 상기 출력 클럭 신호를 발생하는 단계는, 상기 제1 펄스 신호를 리셋 입력단으로 수신하고 상기 제2 펄스 신호를 셋 입력단으로 수신하여 SR 래치동작을 수행하는 SR 플립플롭에 의해 수행될 수 있다. 또한, 상기 제1,2 펄스 신호들은 제1,2 지연 클럭 신호들의 라이징 에지에 각기 동기되어 생성될 수 있다.
본 발명의 실시 예에서, 상기 제1,2 펄스 신호들은 50% 보다 작은 듀티 사이클을 가지는 펄스들일 수 있다.
본 발명의 실시 예의 또 다른 양상에 따라, 출력 클럭 신호와 외부 클럭 신호의 위상을 비교하여 위상 검출 신호를 생성하는 위상 검출기와, 상기 위상 검출 신호에 응답하여 딜레이 타임을 결정하기 위한 딜레이 제어 신호를 생성하는 딜레이 제어기를 가지는 지연 동기 루프를 구비하는 데이터 처리 장치에 있어서:
상기 지연 동기 루프는, 상기 딜레이 제어신호에 응답하여 상기 외부 클럭 신호를 제1,2 설정 위상만큼 지연하여 서로 다른 위상 차를 가지는 제1,2 지연 클럭 신호들을 생성하는 2상 딜레이 라인과, 상기 제1,2 지연 클럭 신호들을 이용하여 듀티 교정을 수행하여 상기 출력 클럭 신호의 듀티 사이클이 설정된 듀티 비를 갖도록 하는 듀티 교정회로를 구비한다.
본 발명의 실시 예에서, 상기 반도체 장치는 SDRAM이나 메모리 컨트롤러가 될 수 있다.
바람직하기로, 상기 듀티 교정회로는: 상기 제1 지연 클럭 신호의 라이징 에지에 동기된 제1 펄스 신호를 발생하는 제1 펄스 발생기와; 상기 제2 지연 클럭 신호의 라이징 에지에 동기된 제2 펄스 신호를 발생하는 제2 펄스 발생기와; 상기 제1,2 펄스 신호들을 이용하여 상기 설정된 듀티 비를 갖는 상기 출력 클럭 신호를 출력하는 SR 래치를 구비한다.
2 상 딜레이 라인(2-phase delay line)을 이용하여 듀티 교정을 수행하는 본 발명의 실시 예에 따르면, 하프 사이클 타임 딜레이 라인이나 매칭 딜레이 라인을 구비함이 없이도 보다 정확한 듀티 교정 동작을 행할 수 있는 지연 동기 루프가 얻어진다. 또한, 지연 동기 루프는 회로 구현이 보다 쉽고 사이즈가 보다 콤팩트해지며, 듀티 교정 시에 양자화 에러도 제거된다.
도 1은 본 발명의 실시 예에 따른 지연 동기 루프의 회로 블록도
도 2는 도 1중 듀티 교정회로의 일 구현 예를 보여주는 도면
도 3은 도 1중 2-상 딜레이 라인의 일 구현 예를 보여주는 도면
도 4는 도 1에 관련된 신호 파형들의 동작 타이밍도
도 5 및 도 6은 도 1의 지연 동기 루프를 데이터 처리 장치들에 적용한 예들을 보여주는 도면들
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결 된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DLL의 일반적인 회로 구성이나 그에 따른 DLL 동작은 본 발명의 요지를 모호하지 않도록 하기 위해 생략됨을 유의하라.
먼저, 도 1은 본 발명의 실시 예에 따른 지연 동기 루프의 회로 블록도이다.
도면을 참조하면, 지연 동기 루프는, 2-상 디지털 콘트롤 딜레이 라인(100), 듀티 교정회로(200), 위상 검출기(300), 및 딜레이 제어기(400)를 포함한다.
상기 위상 검출기(300)는 라인(L5)를 통해 상기 듀티 교정회로(200)와 연결되며, 출력 클럭 신호(OCLK)와 외부 클럭 신호(ECLK)의 위상을 비교하여 위상 검출 신호를 생성한다. 여기서, 상기 위상 검출기(300)는 디지털 회로로 구현될 수 있으며 그러한 경우에 상기 위상 검출 신호는 디지털 데이터로서 생성된다. 상기 위상 검출기(300)는 상기 출력 클럭 신호(OCLK)와 외부 클럭 신호(ECLK)의 위상을 비교하는 대신에 상기 외부 클럭 신호(ECLK)와 상기 외부 클럭 신호(ECLK)를 360도 위상 지연한 신호를 비교할 수도 있다.
상기 딜레이 제어기(400)는 라인(L7)을 통해 상기 위상 검출기(300)와 연결되며, 상기 위상 검출 신호에 응답하여 딜레이 타임을 결정하기 위한 딜레이 제어 신호를 생성한다.
상기 2상 디지털 콘트롤 딜레이 라인(100)은 라인(L8)을 통해 상기 딜레이 제어기(400)와 연결되고 라인(L1)을 통해 상기 외부 클럭 신호(ECLK)를 수신한다. 상기 2상 디지털 콘트롤 딜레이 라인(100)은 상기 딜레이 제어신호에 응답하여 상기 외부 클럭 신호(ECLK)를 제1,2 설정 위상만큼 지연하여 서로 다른 위상 차를 가지는 제1,2 지연 클럭 신호들을 생성한다.
상기 2상 디지털 콘트롤 딜레이 라인(100)은 예를 들어 도 3과 같이 구현될 수 있다.
상기 듀티 교정회로(200)는 상기 제1,2 지연 클럭 신호들을 이용하여 듀티 교정을 수행하여 상기 출력 클럭 신호(OCLK)의 듀티 사이클이 설정된 듀티 비(예를 들어 50%)를 갖도록 한다. 상기 듀티 교정회로(200)는 도 2와 같이 구현될 수 있다.
도 1과 같이 구성된 상기 지연 동기 루프는 상기 2상 디지털 콘트롤 딜레이 라인(100)을 구비하기 때문에 하프 사이클 타임 딜레이 라인이나 매칭 딜레이 라인을 별도로 구비할 필요가 없다.
상기 2상 디지털 콘트롤 딜레이 라인(100)으로부터 출력되는 상기 제1 지연 클럭 신호(FCLK)가 상기 외부 클럭 신호(ECLK)에 비해 180도 위상 딜레이된 신호일 경우에 상기 제2 지연 클럭 신호(SCLK)는 상기 외부 클럭 신호(ECLK)에 비해 360도 위상 지연된 신호일 수 있다. 결국, 2상 디지털 콘트롤 딜레이 라인(100)에서 제1 지연 클럭 신호(FCLK)와 제2 지연 클럭 신호(SCLK)가 만들어지기 때문에, 별도의 하프 사이클 타임 딜레이 라인이 필요 없다. 또한 입력되는 외부 클럭 신호(ECLK)를 사용하는 대신에 상기 외부 클럭 신호(ECLK)에 비해 360도 위상 지연된 신호인 상기 제2 지연 클럭 신호(SCLK)를 듀티 교정을 위한 클럭으로서 이용하기 때문에 딜레이 라인의 인트린식 딜레이(intrinsic delay)를 보상하기 위한 매칭 딜레이 라인도 불필요하다.
도 3을 참조하면, 상기 2상 디지털 콘트롤 딜레이 라인(100)은 서로 대칭적으로 배열된 제1,2 딜레이 셀 그룹으로 구성된다.
즉, 제1 딜레이 셀 그룹은 설정된 단위 딜레이를 복수로 갖는 코아스 딜레이 셀들(20,21-25)과, 인에이블 시에 상기 설정된 단위 딜레이의 하프(half) 딜레이를 갖는 파인 딜레이 셀(10)을 포함할 수 있다.
제2 딜레이 셀 그룹은 설정된 단위 딜레이를 복수로 갖는 코아스 딜레이 셀들(30,31-35)과, 인에이블 시에 상기 설정된 단위 딜레이의 하프(half) 딜레이를 갖는 파인 딜레이 셀(11)을 포함할 수 있다.
도 3에서, 외부 클럭 신호(ECLK)가 인가되고 제1 딜레이 셀 그룹 제어신호(DLCS1)에 의해 파인 딜레이 셀(10)과 코아스 딜레이 셀들(20,21,22,23)이 인에이블되어 지연 동작에 참여하면, 상기 외부 클럭 신호(ECLK)가 180도 위상 지연된 클럭 신호 즉 상기 제1 지연 클럭 신호(FCLK)가 생성된다. 이 경우에, 상기 파인 딜레이 셀(10)은 파인 딜레이 인에이블 신호(FDEN)의 활성화에 의해 인에이블 된다.
또한, 제2 딜레이 셀 그룹 제어신호(DLCS2)에 의해 파인 딜레이 셀(11)과 코아스 딜레이 셀들(30,31,32,33)이 인에이블 되어 지연 동작에 참여하면, 상기 외부 클럭 신호(ECLK)가 360도 위상 지연된 클럭 신호 즉 상기 제2 지연 클럭 신호(SCLK)가 생성된다. 이 경우에, 상기 파인 딜레이 셀(11)은 파인 딜레이 인에이블 신호(FDEN)의 활성화에 의해 인에이블 된다.
상기 파인 딜레이 인에이블 신호(FDEN)와 상기 제1,2 딜레이 셀 그룹 제어신호(DLCS1,2)는 상기 딜레이 제어신호를 이용하여 만들어질 수 있는 신호들이다.
보다 구체적으로 예를 들어, 상기 코아스 딜레이 셀(20)이 Δ만큼 설정된 단위 딜레이(unit delay)를 가진다면, 상기 파인 딜레이 셀(10)은 0.5Δ만큼 설정된 딜레이를 갖는다. 만약, 1 클럭 주기(clock period)를 록킹(locking)하는데 필요한 단위 딜레이 셀의 개수가 n개라면, 각각의 딜레이 셀 그룹에는 n/2의 코아스(coarse)딜레이 셀이 인에이블(enable)된다. 여기서, 상기 n이 홀수이면, 2로 나눌 때 나머지가 발생하므로 1 단위 딜레이(unit delay)만큼의 오차가 발생될 수 있다. 이를 해결하기 위해, 각각의 딜레이 셀 그룹에는 파인 딜레이 셀이 각기 존재한다. 결국, 상기 파인 딜레이 셀은 상기 n이 홀수일 때 인에이블 되어 오차를 제거하는 역할을 하는 것이다.
도 4는 도 1에 관련된 신호 파형들의 동작 타이밍도로서, 상기 외부 클럭 신호(ECLK), 상기 제1 지연 클럭 신호(FCLK), 상기 제2 지연 클럭 신호(SCLK), 상기 제1 지연 클럭 신호(FCLK)의 라이징 에지에 동기된 제1 펄스 신호(A), 상기 제2 지연 클럭 신호(SCLK)의 라이징 에지에 동기된 제2 펄스 신호(B), 및 출력 클럭 신호(OCLK)에 대한 타이밍이 각기 대응적으로 나타나 있다.
이제 도 2를 참조하면, 상기 듀티 교정회로(200)는, 제1 펄스 발생기(210), 제2 펄스 발생기(220), 및 SR 래치(230)를 포함한다.
상기 제1 펄스 발생기(210)는 상기 제1 지연 클럭 신호(FCLK)의 라이징 에지에 동기된 제1 펄스 신호(A)를 발생한다. 도 4를 참조하면, 도 4의 타임 포인트들(t10,t11,t12)에서 상기 제1 펄스 신호(A)가 상기 제1 지연 클럭 신호(FCLK)의 라이징 에지에 동기 되어 생성되는 것이 보여진다.
또한, 상기 제2 펄스 발생기(220)는 상기 제2 지연 클럭 신호(SCLK)의 라이징 에지에 동기된 제2 펄스 신호(B)를 발생한다. 도 4의 타이밍도에서 상기 제2 펄스 신호(B)는 상기 제2 지연 클럭 신호(SCLK)의 라이징 에지에 동기 됨을 알 수 있다.
상기 SR 래치(230)는 상기 제1,2 펄스 신호들(A,B)을 이용하여 듀티 사이클 50%를 갖는 상기 출력 클럭 신호(OCLK)를 출력하기 위해, 상기 제1 펄스 신호(A)를 리셋 입력단(R)으로 수신하고 상기 제2 펄스 신호(B)를 셋 입력단(S)으로 수신하여 SR 래치동작을 수행한다. 즉, 상기 SR 래치(230)는 SR 플립플롭으로서 구현될 수 있으며, 180°딜레이된 클럭(FCLK)이 하이 상태일 경우에는 리셋 동작을 하고, 360°딜레이된 클럭(SCLK)이 하이 상태일 경우에는 셋 동작을 하여, 50% 듀티(duty) 사이클을 갖는 출력 클럭 신호(output clock signal)가 생성되도록 한다.
이에 따라, 도 4의 타이밍도에서 보여지는 상기 출력 클럭 신호(OCLK)가 얻어진다. 타임 구간들(T1,T2,T3)은 각기 1 클럭 주기를 나타내며, 각 클럭 주기 내에서 출력 클럭 신호(OCLK)의 듀티 비는 50%가 됨을 알 수 있다.
한편, 상기 제1 펄스 신호(A)와 상기 제2 펄스 신호(B)를 협 펄스(narrow pulse)로서 생성하는 이유는 상기 SR 래치(230)의 리셋 입력단(R)과 셋 입력단(S)이 동시에 하이 상태로 되는 경우를 방지하기 위해서이다. 즉, 상기 SR 래치(230)의 불능 상태(impossible state)를 막기 위해, 상기 제1 펄스 신호(A)와 상기 제2 펄스 신호(B)는 50% 보다 작은 듀티 사이클을 가지는 협 펄스(narrow pulse)로서 생성된다.
상술한 바와 같이, 듀티 교정회로를 구비한 지연 동기 루프에서의 듀티 교정 방법은, 외부 클럭 신호를 제1,2 설정 위상만큼 지연하여 서로 다른 위상 차를 가지는 제1,2 지연 클럭 신호들을 생성하고, 상기 제1,2 지연 클럭 신호들에 각기 동기된 제1,2 펄스 신호들을 생성한 후, 상기 제1,2 펄스 신호들을 이용하여 설정된 듀티 비를 갖는 출력 클럭 신호를 발생한다. 이에 따라, 하프 사이클 타임 딜레이 라인이나 매칭 딜레이 라인이 지연 동기 루프에 별도로 구비될 필요가 없게 된다.
도 5 및 도 6을 참조하면, 도 1의 지연 동기 루프를 데이터 처리 장치들에 적용한 예들이 나타나 있다.
먼저, 도 5를 참조하면, 메모리 시스템과 같은 데이터 처리 장치(1000)는 메모리 컨트롤러(1100) 및 메모리 장치(1200)를 포함한다.
상기 메모리 컨트롤러(1100)는 클럭 신호(CLK), 어드레스 신호(ADDR), 데이터 스트로브 신호(DQS), 데이터 입출력 신호(DQ) 및 제어신호들(CTRL)을 상기 메모리 장치(1200)에 전송한다. 상기 메모리 장치(1200)는 데이터 스트로브 신호(DQS)와 데이터 입출력 신호(DQ)를 메모리 컨트롤러(1100)에 전송한다. 예를 들어, 메모리 장치(1200)는 디램(DRAM), 에스디램(SDRAM)과 같은 반도체 메모리 장치가 될 수 있다.
상기 데이터 스트로브 신호(DQS)는 데이터 입출력 신호(DQ)와 동기되어 출력되도록 메모리 컨트롤러(1100) 내의 제1 지연 동기 루프(1110)에서 발생될 수 있다. 상기 데이터 스트로브 신호(DQS)는 메모리 장치(1200)의 제2 지연 동기 루프(1210)로 인가되며, 상기 제2 지연 동기 루프(1210)는 상기 메모리 장치(1200)로 인가되는 데이터 입출력 신호(DQ)를 래치하기 위하여 상기 클럭 신호(CLK)에 동기되고 듀티 교정된 출력 클럭신호를 생성한다. 이 경우, 도 5의 제2 지연 동기 루프(1210)는 도 1과 같이 구성된 지연 동기 루프로써 구현될 수 있다. 또한, 도 5의 제1 지연 동기 루프(1110)도 도 1의 지연 동기 루프로써 구현될 수 있다.
도 6을 참조하면, 메모리 시스템과 같은 데이터 처리 장치(2000)는 메모리 컨트롤러(2100) 및 메모리 장치(2200)를 포함한다. 도 6의 경우에는 도 5와는 달리 메모리 컨트롤러(2100)의 내부에는 지연 동기 루프(2210)가 채용되지 않고, 지연 동기 루프(2210)는 메모리 장치(2200)의 내부에만 채용된다. 도 6과 같은 데이터 처리 장치(2000)에서도 상기 지연 동기 루프(2210)는 도 1과 같이 구성된 지연 동기 루프로써 구현될 수 있음은 물론이다.
상술한 바와 같이, 2 상 딜레이 라인(2-phase delay line)을 이용하여 듀티 교정을 수행하는 본 발명의 실시 예에 따르면, 하프 사이클 타임 딜레이 라인이나 매칭 딜레이 라인을 구비함이 없이도 보다 정확한 듀티 교정 동작을 행할 수 있는 지연 동기 루프가 얻어진다. 또한, 지연 동기 루프는 회로 구현이 보다 쉽고 사이즈가 보다 콤팩트해져 제조 코스트의 저렴화에 기여한다. 더구나, 듀티 교정의 동작 시에 하프 딜레이를 갖는 파인 딜레이 셀을 선택적으로 구동할 수 있으므로 양자화 에러도 제거된다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 2 상 디지털 콘트롤 딜레이 라인의 내부적 회로 구성 또는 이와 연결되는 회로 블록들의 배치순서 및 세부 구성을 다양하게 변형 또는 변경할 수 있음은 물론이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 2-상 디지털 콘트롤 딜레이 라인 200 : 듀티 교정회로
400 : 딜레이 제어기 300 : 위상 검출기

Claims (10)

  1. 출력 클럭 신호와 외부 클럭 신호의 위상을 비교하여 위상 검출 신호를 생성하는 위상 검출기와;
    상기 위상 검출 신호에 응답하여 딜레이 타임을 결정하기 위한 딜레이 제어 신호를 생성하는 딜레이 제어기와;
    상기 딜레이 제어신호에 응답하여 상기 외부 클럭 신호를 제1,2 설정 위상만큼 지연하여 서로 다른 위상 차를 가지는 제1,2 지연 클럭 신호들을 생성하는 2상 딜레이 라인과;
    상기 제1,2 지연 클럭 신호들을 이용하여 듀티 교정을 수행하여 상기 출력 클럭 신호의 듀티 사이클이 설정된 듀티 비를 갖도록 하는 듀티 교정회로를 구비함을 특징으로 하는 지연 동기 루프.
  2. 제1항에 있어서, 상기 제1 지연 클럭 신호는 상기 외부 클럭 신호에 비해 180도 위상 지연된 신호임을 특징으로 하는 지연 동기 루프.
  3. 제2항에 있어서, 상기 제2 지연 클럭 신호는 상기 외부 클럭 신호에 비해 360도 위상 지연된 신호임을 특징으로 하는 지연 동기 루프.
  4. 제1항에 있어서, 상기 제1 지연 클럭 신호가 상기 외부 클럭 신호에 비해 180도 위상 딜레이된 신호일 경우에 상기 제2 지연 클럭 신호는 상기 외부 클럭 신호에 비해 360도 위상 지연된 신호임을 특징으로 하는 지연 동기 루프.
  5. 제1항에 있어서, 상기 2상 딜레이 라인은, 제1,2 딜레이 셀 그룹으로 구성되며, 각 딜레이 셀 그룹에는 설정된 단위 딜레이를 복수로 갖는 코아스 딜레이 셀들과, 인에이블 시에 상기 설정된 단위 딜레이의 하프 딜레이를 갖는 파인 딜레이 셀이 구비됨을 특징으로 하는 지연 동기 루프.
  6. 제1항에 있어서, 상기 듀티 교정회로는:
    상기 제1 지연 클럭 신호의 라이징 에지에 동기된 제1 펄스 신호를 발생하는 제1 펄스 발생기와;
    상기 제2 지연 클럭 신호의 라이징 에지에 동기된 제2 펄스 신호를 발생하는 제2 펄스 발생기와;
    상기 제1,2 펄스 신호들을 이용하여 상기 설정된 듀티 비를 갖는 상기 출력 클럭 신호를 출력하는 래치를 구비함을 특징으로 하는 지연 동기 루프.
  7. 제6항에 있어서, 상기 래치는,
    상기 제1 펄스 신호를 리셋 입력단으로 수신하고 상기 제2 펄스 신호를 셋 입력단으로 수신하여 SR 래치동작을 수행하는 SR 플립플롭임을 특징으로 하는 지연 동기 루프.
  8. 제6항에 있어서, 상기 설정된 듀티비는 50%의 듀티 사이클임을 특징으로 하는 지연 동기 루프.
  9. 듀티 교정회로를 구비한 지연 동기 루프에서의 듀티 교정 방법에 있어서:
    딜레이 제어신호에 응답하여 외부 클럭 신호를 제1,2 설정 위상만큼 지연하여 서로 다른 위상 차를 가지는 제1,2 지연 클럭 신호들을 생성하는 단계와;
    상기 제1,2 지연 클럭 신호들에 각기 동기된 제1,2 펄스 신호들을 생성하는 단계와;
    상기 제1,2 펄스 신호들을 이용하여 설정된 듀티 비를 갖는 출력 클럭 신호를 발생하는 단계를 가짐을 특징으로 하는 듀티 교정 방법.
  10. 제9항에 있어서, 상기 제1 지연 클럭 신호가 상기 외부 클럭 신호에 비해 180도 위상 딜레이된 신호일 경우에 상기 제2 지연 클럭 신호는 상기 외부 클럭 신호에 비해 360도 위상 지연된 신호임을 특징으로 하는 듀티 교정 방법.
KR1020100018656A 2010-03-02 2010-03-02 2상 딜레이 라인과 듀티 교정회로를 갖는 지연 동기 루프 및 그의 듀티 교정방법 KR101685630B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100018656A KR101685630B1 (ko) 2010-03-02 2010-03-02 2상 딜레이 라인과 듀티 교정회로를 갖는 지연 동기 루프 및 그의 듀티 교정방법
US13/033,057 US8536914B2 (en) 2010-03-02 2011-02-23 DLL including 2-phase delay line and duty correction circuit and duty correction method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100018656A KR101685630B1 (ko) 2010-03-02 2010-03-02 2상 딜레이 라인과 듀티 교정회로를 갖는 지연 동기 루프 및 그의 듀티 교정방법

Publications (2)

Publication Number Publication Date
KR20110099562A true KR20110099562A (ko) 2011-09-08
KR101685630B1 KR101685630B1 (ko) 2016-12-13

Family

ID=44530813

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100018656A KR101685630B1 (ko) 2010-03-02 2010-03-02 2상 딜레이 라인과 듀티 교정회로를 갖는 지연 동기 루프 및 그의 듀티 교정방법

Country Status (2)

Country Link
US (1) US8536914B2 (ko)
KR (1) KR101685630B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104492785A (zh) * 2014-11-24 2015-04-08 中国航空工业集团公司洛阳电光设备研究所 一种物理销毁系统
KR20190061367A (ko) * 2017-11-27 2019-06-05 삼성전자주식회사 듀티 사이클 보정기 및 그 동작 방법
CN110827872A (zh) * 2018-08-14 2020-02-21 三星电子株式会社 延迟锁相环电路、半导体存储器设备和操作该电路的方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100135552A (ko) * 2009-06-17 2010-12-27 삼성전자주식회사 입력 클락과 출력 클락의 듀티를 보정하는 지연 동기 루프
US8564345B2 (en) * 2011-04-01 2013-10-22 Intel Corporation Digitally controlled delay lines with fine grain and coarse grain delay elements, and methods and systems to adjust in fine grain increments
US9124257B2 (en) 2011-12-29 2015-09-01 Intel Corporation Digital clock placement engine apparatus and method with duty cycle correction and quadrature placement
US8957714B2 (en) 2013-03-14 2015-02-17 Qualcomm Incorporated Measure-based delay circuit
KR20150116052A (ko) * 2014-04-04 2015-10-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US9742386B2 (en) * 2015-12-15 2017-08-22 Apple Inc. Efficient duty-cycle balanced clock generation circuit for single and multiple-phase clock signals
CN105610433B (zh) * 2016-02-26 2018-08-14 西安紫光国芯半导体有限公司 一种同时实现占空比矫正和延迟锁相的延迟锁相环电路
CN105577173B (zh) * 2016-02-26 2018-05-15 西安紫光国芯半导体有限公司 一种检测最终时钟输出的延迟锁相环和占空比矫正电路
CN106209076B (zh) * 2016-07-06 2018-05-08 西安紫光国芯半导体有限公司 一种延迟锁相环及其控制方法
TWI649971B (zh) * 2018-01-26 2019-02-01 茂達電子股份有限公司 相位調整裝置及系統
KR102403183B1 (ko) 2019-05-29 2022-05-30 한국전자통신연구원 디지털 클럭 생성 장치 및 방법
TWI743652B (zh) * 2020-01-09 2021-10-21 呂錦山 具新型ｔｔ控制之零電壓電力逆變電路
KR20220104490A (ko) 2021-01-18 2022-07-26 에스케이하이닉스 주식회사 클럭 생성 회로 및 이를 포함하는 전압 생성 회로

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060261866A1 (en) * 1999-04-30 2006-11-23 Demone Paul W Frequency-doubling delay locked loop
KR20070084784A (ko) * 2006-02-22 2007-08-27 주식회사 하이닉스반도체 지연 고정 루프 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1048545A1 (fr) 1999-04-30 2000-11-02 Alstom Belgium S.A. Procédé de mesure de la vitesse d'un véhicule sur rails et installation destinée à cet effet
KR100384781B1 (ko) 2000-12-29 2003-05-22 주식회사 하이닉스반도체 듀티 사이클 보정 회로
US7259604B2 (en) * 2005-08-03 2007-08-21 Micron Technology, Inc. Initialization scheme for a reduced-frequency, fifty percent duty cycle corrector
US7227809B2 (en) * 2005-10-14 2007-06-05 Micron Technology, Inc. Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration
KR100808594B1 (ko) 2006-09-07 2008-03-03 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법
US8081021B2 (en) * 2006-09-29 2011-12-20 Hynix Semiconductor Inc. Delay locked loop
US7733143B2 (en) 2007-12-21 2010-06-08 Agere Systems Inc. Duty cycle correction circuit for high-speed clock signals
KR20100072704A (ko) * 2008-12-22 2010-07-01 삼성전자주식회사 칼럼 어드레스 스트로브 기입 레이턴시에 의해 제어되는 지연동기 루프 회로
KR101605459B1 (ko) * 2009-02-02 2016-03-23 삼성전자 주식회사 지연 고정 루프 회로 및 그를 채용한 반도체 메모리 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060261866A1 (en) * 1999-04-30 2006-11-23 Demone Paul W Frequency-doubling delay locked loop
KR20070084784A (ko) * 2006-02-22 2007-08-27 주식회사 하이닉스반도체 지연 고정 루프 장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104492785A (zh) * 2014-11-24 2015-04-08 中国航空工业集团公司洛阳电光设备研究所 一种物理销毁系统
KR20190061367A (ko) * 2017-11-27 2019-06-05 삼성전자주식회사 듀티 사이클 보정기 및 그 동작 방법
CN110827872A (zh) * 2018-08-14 2020-02-21 三星电子株式会社 延迟锁相环电路、半导体存储器设备和操作该电路的方法
CN110827872B (zh) * 2018-08-14 2024-05-10 三星电子株式会社 延迟锁相环电路、半导体存储器设备和操作该电路的方法

Also Published As

Publication number Publication date
US8536914B2 (en) 2013-09-17
US20110215851A1 (en) 2011-09-08
KR101685630B1 (ko) 2016-12-13

Similar Documents

Publication Publication Date Title
KR101685630B1 (ko) 2상 딜레이 라인과 듀티 교정회로를 갖는 지연 동기 루프 및 그의 듀티 교정방법
US8115529B2 (en) Device and control method of device
US8531908B2 (en) Multi-phase duty-cycle corrected clock signal generator and memory having same
US7629829B2 (en) Phase mixing device for use in duty cycle correction
JP5537568B2 (ja) 信号受信回路、メモリコントローラ、プロセッサ、コンピュータ及び位相制御方法
TW415154B (en) A clock phase correction circuit
KR100701423B1 (ko) 듀티 보정 장치
TWI330948B (ko)
KR100811263B1 (ko) 듀티사이클 보정회로 및 이를 이용한 지연고정루프 회로
US7570542B2 (en) Circuit and method for generating data output control signal for semiconductor integrated circuit
JP4649480B2 (ja) 試験装置、クロック発生装置、及び電子デバイス
US9602112B2 (en) Clock delay detecting circuit and semiconductor apparatus using the same
JP2020113987A (ja) クロック信号に同期される信号生成回路及びこれを用いる半導体装置
JP4944373B2 (ja) 遅延固定ループ回路
KR20110131738A (ko) 위상 보정 회로
KR20190032651A (ko) 인스턴트 온 4상 신호 생성기를 위한 장치 및 방법
US7605624B2 (en) Delay locked loop (DLL) circuit for generating clock signal for memory device
US7649802B2 (en) Method for controlling time point for data output in synchronous memory device
EP1260899A2 (en) Circuit and method for generating a delayed internal clock signal
KR100800139B1 (ko) 디엘엘 장치
JP2010171826A (ja) メモリモジュールのコントローラ
KR101027760B1 (ko) 지연 동기 루프의 클럭 발생부 및 그것의 클럭 신호 생성 방법
KR20080001431A (ko) 지연고정루프 제어회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant