KR101027760B1 - 지연 동기 루프의 클럭 발생부 및 그것의 클럭 신호 생성 방법 - Google Patents

지연 동기 루프의 클럭 발생부 및 그것의 클럭 신호 생성 방법 Download PDF

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Abstract

본 발명은 지연 동기 루프의 클럭 발생부 및 그것의 클럭 신호 생성 방법에 관한 것이다. 본 발명의 기술적 사상의 실시 예에 따른 지연 동기 루프의 클럭 발생부는 기준 클럭 신호에 대해서 제 1 위상 차를 갖는 제 1 지연 클럭 신호를 발생하는 제 1 지연 라인, 상기 제 1 지연 클럭 신호에 대해서 제 2 위상 차를 갖는 제 2 지연 클럭 신호를 발생하는 제 2 지연 라인 및 상기 제 1 지연 클럭 신호와 상기 제 2 지연 클럭 신호를 결합하여 출력 클럭 신호를 생성하는 결합부를 포함한다. 본 발명의 기술적 사상의 실시 예에 따른 지연 동기 루프의 클럭 발생부는 적은 면적에 구현이 가능하다.

Description

지연 동기 루프의 클럭 발생부 및 그것의 클럭 신호 생성 방법{CLOCK GENERATING DEVICE FOR DELAYED LOCKED LOOP AND CLOCK GENERATING METHOD THEREOF}
본 발명은 지연 동기 루프에 관한 것으로, 좀 더 상세하게는 지연 동기 루프의 클럭 발생부 및 그것의 클럭 신호 생성 방법에 관한 것이다.
지연 동기 루프(DLL, Delayed Locked Loop)는 시스템의 외부로부터 입력되는 외부 클럭 신호를 수신하여, 외부 클럭 신호에 동기된 출력 클럭 신호를 발생하는 회로이다. 예를 들어, 디램(DRAM), 에스디램(SRAM)과 같은 반도체 메모리 장치는 지연 동기 루프를 포함한다.
지연 동기 루프의 출력 클럭 신호를 이용하는 메모리 장치에서, 타이밍 마진(timing margin)이 최대로 확보되기 위해서는, 출력 클럭 신호의 듀티 사이클(duty cycle)이 50%로 유지될 필요가 있다. 또한, 데이터 샘플링이 효과적으로 수행되기 위해서는 출력 클럭 신호와 외부 클럭 신호가 소정의 위상 차로 유지될 필요가 있다.
그러나, 일반적인 지연 동기 루프는 출력 클럭 신호의 듀티 사이클을 보정하 기 위한 부분과 출력 클럭 신호와 외부 클럭 신호의 위상 차를 제어하기 위한 부분을 각각 구비한다. 이 경우, 지연 동기 루프를 구현하기 위해서는 많은 면적이 필요로 되는 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명은 적은 면적에 구현할 수 있는 지연 동기 루프의 클럭 발생부 및 그것의 클럭 생성 방법을 제공하는데 목적이 있다.
본 발명의 기술적 사상의 실시 예에 따른 지연 동기 루프의 클럭 발생부는 기준 클럭 신호를 지연시켜 제 1 지연 클럭 신호를 생성하는 제 1 지연 라인, 상기 제 1 지연 라인에 직렬로 연결되며, 상기 제 1 지연 클럭 신호를 지연시켜 제 2 지연 클럭 신호를 생성하는 제 2 지연 라인, 상기 제 2 지연 라인에 직렬로 연결되며, 상기 제 2 지연 클럭 신호를 지연시켜 제 3 지연 클럭 신호를 생성하는 제 3 지연 라인, 상기 제 3 지연 라인에 직렬로 연결되며, 상기 제 3 지연 클럭 신호를 지연시켜 제 4 지연 클럭 신호를 생성하는 제 4 지연 라인, 상기 제 1 지연 라인과 상기 제 2 지연 라인 사이에 연결되며, 상기 제 1 지연 클럭 신호와 상기 제 3 지연 클럭 신호를 결합하여 제 1 출력 클럭 신호를 생성하는 제 1 클럭 합성기, 상기 제 2 지연 라인과 상기 제 3 지연 라인 사이에 연결되며, 상기 제 2 지연 클럭 신호와 상기 제 4 지연 클럭 신호를 결합하여 제 2 출력 클럭 신호를 생성하는 제 2 클럭 합성기, 상기 제 3 지연 라인과 상기 제 4 지연 라인 사이에 연결되며, 상기 제 3 지연 클럭 신호와 상기 제 1 지연 클럭 신호를 결합하여 제 3 출력 클럭 신호를 생성하는 제 3 클럭 합성기 및 상기 제 4 지연 라인에 연결되며, 상기 제 4 지연 클럭 신호와 상기 제 2 지연 클럭 신호를 결합하여 제 4 출력 클럭 신호를 생성하는 제 4 클럭 합성기를 포함한다.
실시 예로서, 상기 제 1 출력 클럭 신호의 상승 에지는 상기 제 1 지연 클럭 신호의 상승 에지에 대응하며, 상기 제 1 출력 클럭 신호의 하강 에지는 상기 제 3 지연 클럭 신호의 상승 에지에 대응한다.
실시 예로서, 상기 제 2 출력 클럭 신호의 상승 에지는 상기 제 2 지연 클럭 신호의 상승 에지에 대응하며, 상기 제 2 출력 클럭 신호의 하강 에지는 상기 제 4 출력 클럭 신호의 상승 에지에 대응한다.
실시 예로서, 상기 제 3 출력 클럭 신호의 상승 에지는 상기 제 3 지연 클럭 신호의 상승 에지에 대응하며, 상기 제 3 출력 클럭 신호의 하강 에지는 상기 제 1 지연 클럭 신호의 상승 에지에 대응한다.
실시 예로서, 상기 제 4 출력 클럭 신호의 상승 에지는 상기 제 4 지연 클럭 신호의 상승 에지에 대응하며, 상기 제 4 출력 클럭 신호의 하강 에지는 상기 제 2 지연 클럭 신호의 상승 에지에 대응한다.
본 발명의 기술적 사상의 실시 예에 따른 지연 동기 루프의 클럭 발생부는 기준 클럭 신호와 제 1 위상 차를 갖는 제 1 지연 클럭 신호를 발생하는 제 1 지연 라인, 상기 제 1 지연 클럭 신호와 제 2 위상 차를 갖는 제 2 지연 클럭 신호를 발생하는 제 2 지연 라인 및 상기 제 1 지연 클럭 신호와 상기 제 2 지연 클럭 신호를 결합하여 출력 클럭 신호를 생성하는 결합부를 포함한다.
실시 예로서, 상기 결합부는 상기 제 1 지연 클럭 신호의 상승 에지와 상기 제 2 지연 클럭 신호의 상승 에지를 결합하여 출력 클럭 신호를 생성한다.
실시 예로서, 상기 제 1 지연 클럭 신호의 상승 에지는 상기 출력 클럭 신호의 상승 에지에 대응하고, 상기 제 2 지연 클럭 신호의 상승 에지는 상기 출력 클럭 신호의 하강 에지에 대응한다.
실시 예로서, 상기 출력 클럭 신호는 상기 기준 클럭 신호와 상기 제 1 위상 차를 갖는 것을 특징으로 한다.
실시 예로서, 상기 제 2 지연 클럭 신호의 상승 에지는 상기 출력 클럭 신호의 상승 에지에 대응하고, 상기 제 1 지연 클럭 신호의 상승 에지는 상기 출력 클럭 신호의 하강 에지에 대응한다.
실시 예로서, 상기 출력 클럭 신호는 상기 기준 클럭 신호보다 상기 제 1 위상 차 및 상기 제 2 위상 차의 합에 해당하는 위상 차를 갖는다.
실시 예로서, 상기 제 2 지연 클럭 신호는 상기 제 1 지연 클럭 신호와 180°의 위상 차를 가지며, 상기 출력 클럭 신호는 50%의 듀티 사이클을 갖는다.
실시 예로서, 상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상 차를 검출하는 위상 검출기를 더 포함한다.
본 발명의 기술적 사상의 실시 예에 따른 지연 동기 루프의 클럭 신호 생성 방법은 기준 클럭 신호와 제 1 위상 차를 갖는 제 1 지연 클럭 신호를 생성하는 단계, 상기 기준 클럭 신호와 제 2 위상 차를 갖는 제 2 지연 클럭 신호를 생성하는 단계 및 상기 제 1 지연 클럭 신호와 상기 제 2 지연 클럭 신호를 결합하여, 출력 클럭 신호를 생성하는 단계를 포함한다.
실시 예로서, 상기 출력 클럭 신호의 상승 에지는 상기 제 1 지연 클럭 신호의 상승 에지에 동기 되어 생성되고, 상기 출력 클럭 신호의 상승 에지는 상기 제 2 지연 클럭 신호의 하강 에지에 동기 되어 생성된다.
실시 예로서, 상기 출력 클럭 신호의 상승 에지와 상기 기준 클럭 신호의 상승 에지는 상기 제 1 위상 차를 갖는다.
실시 예로서, 상기 출력 클럭 신호의 상승 에지는 상기 제 2 지연 클럭 신호의 상승 에지에 동기 되어 생성되고, 상기 출력 클럭 신호의 하강 에지는 상기 제 1 지연 클럭 신호의 하강 에지에 동기 되어 생성된다.
실시 예로서, 상기 출력 클럭 신호의 상승 에지와 상기 기준 클럭 신호의 상승 에지는 상기 제 2 위상 차를 갖는다.
본 발명의 기술적 사상의 실시 예에 따른 지연 동기 루프는 적은 면적에 구현이 가능하다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 기술적 사상의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 기술적 사상의 실시 예에 따른 지연 동기 루프를 보여주는 블록도이다. 도 1에서는 지연 동기 루프의 예로서, 다중 위상 출력을 갖는 지연 동기 루프가 도시되어 있다. 도 1을 참조하면, 지연 동기 루프(100)는 위상 검출기(110), 업/다운 카운터(120) 및 클럭 발생부(130)를 포함한다.
위상 검출기(110)는 외부로부터 기준 클럭 신호(CLK_ref)를 인가받는다. 위상 검출기(110)는 클럭 발생부(130)의 제 4 클럭 합성기(138)로부터 제 4 출력 클럭 신호(CLK_out4)를 인가받는다. 예를 들어, 이 경우에 제 4 출력 클럭 신호(CLK_out4)는 기준 클럭 신호(CLK_ref)와 360°의 위상 차를 가진다.
위상 검출기(110)는 기준 클럭 신호(CLK_ref)와 제 4 출력 클럭 신호(CLK_out4)의 위상 차를 비교한다. 위상 검출기(110)는 기준 클럭 신호(CLK_ref)와 제 4 출력 클럭 신호(CLK_out4)의 위상 차를 비교하여 업 신호(UP), 다운 신호(DN) 또는 락 신호(LOCK)를 발생한다.
예를 들어, 위상 검출기(110)는 기준 클럭 신호((CLK_ref)의 상승 에지(rising edge)와 제 4 출력 클럭 신호(CLK_out4)의 상승 에지(rising edge)가 되도록 업 신호(UP), 다운 신호(DN) 또는 락 신호(LOCK)를 발생한다.
예를 들어, 위상 검출기(110)는 기준 클럭 신호((CLK_ref)와 제 4 출력 클럭 신호(CLK_out4)의 상승 에지(rising edge)가 소정의 범위 내에서 동기되는 경우에 락 신호(LOCK)를 발생한다. 다른 예로, 위상 검출기(110)는 기준 클럭 신호((CLK_ref)의 상승 에지(rising edge)와 제 4 출력 클럭 신호(CLK_out4)의 상 승 에지(rising edge)의 위상 차가 180°이하인 경우에 업(UP) 신호를 발생한다. 다른 예로, 위상 검출기(110)는 기준 클럭 신호((CLK_ref)의 상승 에지(rising edge)와 제 4 출력 클럭 신호(CLK_out4)의 상승 에지(rising edge)의 위상 차가 180°이상인 경우에 다운 신호(DN)를 발생한다.
업/다운 카운터(120)는 위상 검출기(110)로부터 업 신호(UP), 다운 신호(DN) 또는 락 신호(LOCK)를 전달받는다. 업/다운 카운터(120)는 전달받은 업 신호(UP), 다운 신호(DN) 또는 락 신호(LOCK)에 기초하여 제어 신호(CTRL)를 발생한다. 예를들어, 업/다운 카운터(120)는 전달받은 업 신호(UP)에 대한 카운팅을 수행하여, 클럭 발생부(130)에 인가될 제어 신호(CTRL)를 발생한다.
클럭 발생부(130)는 외부로부터 기준 클럭 신호(CLK_ref)를 인가받는다. 클럭 발생부(130)는 업/다운 카운터(120)로부터 제어 신호(CTRL)를 인가받는다. 클럭 발생부(130)는 제어 신호(CTRL)에 응답하여 제 1 내지 제 4 출력 클럭 신호(CLK_out1~CLK_out4)를 발생한다.
본 발명의 기술적 사상에 따른 실시 예에 있어서, 클럭 발생부(130)는 기준 클럭 신호(CLK_ref)를 소정 시간 지연시켜 출력한다. 예를 들어, 클럭 발생부(130)는 기준 클럭 신호(CLK_ref)와 제 1 내지 제 4 출력 클럭 신호(CLK_out1~CLK_out4)의 위상 차가 각각 90°, 180°, 270° 및 360°가 되도록 제어한다.
또한, 클럭 발생부(130)는 제 1 내지 제 4 출력 클럭 신호(CLK_out1~CLK_out4)의 듀티 사이클(duty cycle)을 보정한다. 예를 들어, 클럭 발생부(130)는 제 1 내지 제 4 출력 클럭 신호(CLK_out1~CLK_out4)가 각각 50%의 듀티 사이클을 갖도록 제어한다.
이 경우, 클럭 발생부(130)는 기준 클럭 신호(CLK_ref)와 제 1 내지 제 4 출력 클럭 신호(CLK_out1~CLK_out4)의 위상 차를 제어하는 동작과 제 1 내지 제 4 출력 클럭 신호(CLK_out1~CLK_out4)의 듀티 사이클을 보정하는 동작을 함께 수행한다. 즉, 클럭 발생부(130)는, 일반적인 지연 동기 루프와 달리, 듀티 사이클을 보정하기 위한 별도의 듀티 사이클 보정 회로를 필요로 하지 않을 수 있다.
자세히 설명하면, 클럭 발생부(130)는 제 1 내지 제 4 지연 라인(131, 133, 135, 137), 제 1 내지 제 4 클럭 합성기(132, 134, 136, 138) 및 더미 지연 라인(139)을 포함한다.
제 1 내지 제 4 지연 라인들(131, 133, 135, 137)은 업/다운 카운터(120)로부터 제어신호(CTRL)를 인가받는다. 제 1 내지 제 4 지연 라인(131, 133, 135, 137)은 제어신호(CTRL)에 응답하여 각각 기준 클럭 신호(CLK_ref) 및 제 1 내지 제 3 출력 클럭 신호(CLK_out1~CLK_out3)를 지연시켜 출력한다.
예를 들어, 제 1 지연 라인(131)은 외부로부터 기준 클럭 신호(CLK_ref)를 인가받는다. 제 1 지연 라인(131)은 제어 신호(CTRL)에 응답하여, 기준 클럭 신호(CLK_ref)와 90°의 위상 차를 갖는 제 1 지연 클럭 신호(CLK_dly1)를 출력한다.
제 2 내지 제 4 지연 라인(133, 135, 137)의 동작은 제 1 지연 라인(131)의 동작과 유사하다. 다만, 제 2 지연 라인(133)은 제 1 출력 클럭 신호(CLK_out1)를 인가받아, 제 1 클럭 신호(CLK_out1)와 90°의 위상 차를 갖는 제 2 지연 클럭 신 호(CLK_dly2)를 출력한다. 마찬가지로, 제 3 지연 라인(135)은 제 2 출력 클럭 신호(CLK_out2)를 인가받아, 제 2 클럭 신호(CLK_out2)와 90°의 위상 차를 갖는 제 3 지연 클럭 신호(CLK_dly3)를 출력한다. 마찬가지로, 제 4 지연 라인(137)은 제 3 출력 클럭 신호(CLK_out3)를 인가받아, 제 3 클럭 신호(CLK_out3)와 90°의 위상 차를 갖는 제 4 지연 클럭 신호(CLK_dly4)를 출력한다.
제 1 내지 제 4 클럭 합성기들(132, 134, 136, 138)은 각각 제 1 내지 제 4 지연 클럭 신호들(CLK_dly1~CLK_dly4) 중 대응하는 두 개의 지연 클럭 신호들을 인가받는다. 제 1 내지 제 4 클럭 합성기(132, 134, 136, 138)은 인가받은 지연 클럭 신호들을 결합하여, 듀티 사이클이 보정된 제 1 내지 제 4 출력 클럭 신호들(CLK_out1~CLK_out4)을 출력한다.
예를 들어, 제 1 클럭 합성기(132)는 제 1 지연 라인(131)으로부터 제 1 지연 클럭 신호(CLK_dly1)를 인가받는다. 제 1 클럭 합성기(132)는 제 3 지연 라인(135)으로부터 제 3 지연 클럭 신호(CLK_dly3)를 인가받는다. 제 1 클럭 합성기(132)는 제 1 지연 클럭 신호(CLK_dly1)와 제 3 지연 클럭 신호((CLK_dly3)를 결합하여 제 1 출력 클럭 신호(CLK_out1)를 출력한다.
이 경우, 제 1 지연 클럭 신호(CLK_dly1)의 상승 에지(rising edge)는 제 1 출력 클럭 신호(CLK_out1)의 상승 에지(rising edge)를 형성하는데 사용된다. 제 3 지연 클럭 신호(CLK_dly3)의 상승 에지(rising edge)는 제 1 출력 클럭 신호(CLK_out_1)의 하강 에지(falling edge)를 형성하는데 사용된다.
이 경우, 제 1 지연 클럭 신호(CLK_dly1)와 제 3 지연 클럭 신호(CLK_dly3) 는 180°의 위상 차를 갖는다. 따라서, 제 1 클럭 합성기(132)는 제 1 지연 클럭 신호(CLK_dly1)와 제 3 지연 클럭 신호(CLK_dly3)를 결합함으로써, 50%의 듀티 사이클을 갖는 제 1 출력 클럭 신호(CLK_out1)를 출력할 수 있다. 이는 이하의 도 2에서 좀더 자세히 설명될 것이다.
제 2 클럭 합성기(134)의 동작은 제 1 클럭 합성기(132)의 동작과 유사하다. 다만, 제 2 클럭 합성기(134)는 제 2 및 제 제 4 지연 라인(133, 137)으로부터 각각 제 2 및 제 4 지연 클럭 신호(CLK_dly2, CLK_dly4)를 인가받는다. 이 경우, 제 2 지연 클럭 신호(CLK_dly2)의 상승 에지(rising edge)는 제 2 출력 클럭 신호(CLK_out2)의 상승 에지(rising edge)를 형성하는데 사용된다. 제 4 지연 클럭 신호(CLK_dly4)의 상승 에지(rising edge)는 제 2 출력 클럭 신호(CLK_out2)의 하강 에지(falling edge)를 형성하는데 사용된다. 이는 이하의 도 3에서 좀더 자세히 설명될 것이다.
마찬가지로, 제 3 클럭 합성기(136)의 동작은 제 1 클럭 합성기(132)의 동작과 유사하다. 다만, 제 3 클럭 합성기(136)는 제 1 및 제 3 지연 라인(131, 135)으로부터 각각 제 1 및 제 3 지연 클럭 신호(CLK_dly1, CLK_dly3)를 인가받는다. 이 경우, 제 1 지연 클럭 신호(CLK_dly1)의 상승 에지(rising edge)는 제 3 출력 클럭 신호(CLK_out2)의 하강 에지(falling edge)를 형성하는데 사용된다. 제 3 지연 클럭 신호(CLK_dly4)의 상승 에지(rising edge)는 제 3 출력 클럭 신호(CLK_out3)의 상승 에지(rising edge)를 형성하는데 사용된다. 이는 이하의 도 4에서 좀더 자세히 설명될 것이다.
마찬가지로, 제 4 클럭 합성기(138)의 동작은 제 1 클럭 합성기(132)의 동작과 유사하다. 다만, 제 4 클럭 합성기(138)는 제 2 및 제 4 지연 라인(133, 137)으로부터 각각 제 2 및 제 4 지연 클럭 신호(CLK_dly2, CLK_dly4)를 인가받는다. 이 경우, 제 2 지연 클럭 신호(CLK_dly2)의 상승 에지(rising edge)는 제 4 출력 클럭 신호(CLK_out4)의 하강 에지(falling edge)를 형성하는데 사용된다. 제 4 지연 클럭 신호(CLK_dly4)의 상승 에지(rising edge)는 제 4 출력 클럭 신호(CLK_out4)의 상승 에지(rising edge)를 형성하는데 사용된다. 이는 이하의 도 5에서 좀더 자세히 설명될 것이다.
상술한 바와 같이, 본 발명의 기술적 사상에 따른 실시 예에 있어서, 클럭 발생부(130)는 기준 클럭 신호(CLK_out)와 제 1 내지 제 4 출력 클럭 신호(CLK_out1~CLK_out4)의 위상 차를 제어하는 동작과 제 1 내지 제 4 출력 클럭 신호(CLK_out1~CLK_out4)의 듀티 사이클을 보정하는 동작을 함께 수행한다. 따라서, 지연 동기 루프(100)는 듀티 사이클을 보정하기 위한 별도의 듀티 사이클 보정 회로 및 이를 제어하기 위한 제어 회로를 필요로 하지 않는다.
한편, 상술한 설명은 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 도 1에서는 간략한 설명을 위하여, 지연 동기 루프(100)는 기준 클럭 신호(CLK_ref)와 90°, 180°, 270° 및 360°의 위상 차를 갖는 제 1 내지 제 4 출력 클럭 신호(CLK_out1~CLK_out4)를 발생한다고 가정되었다. 다만, 이는 예시적인 것으로 본 발명의 기술적 사상은 이에 한정되지 않음이 이해될 것이다.
도 2는 도 1의 제 1 클럭 합성기(132)의 동작을 보여주는 타이밍도이다.
간략한 설명을 위하여, 도 2에서는 기준 클럭 신호(CLK_ref)와 제 1 내지 제 4 지연 클럭 신호(CLK_dly1~CLK_dly4)의 위상 차가 각각 90°, 180°, 270° 및 360°라고 가정된다. 즉, 위상 검출기(110, 도 1 참조)가 기준 클럭 신호(CLK_ref)와 제 4 출력 클럭 신호(CLK_out4)를 비교하여 락 신호(LOCK)를 발생한다고 가정된다.
도 2를 참조하면, 제 1 지연 클럭 신호(CLK_dly1)는 제 1 지연 라인(131)에 의하여 기준 클럭 신호(CLK_ref)와 90°의 위상 차를 갖는다. 제 2 지연 클럭 신호(CLK_dly2)는 제 2 지연 라인(133)에 의하여 제 1 지연 클럭 신호(CLK_dly1)와 90°의 위상 차를 갖는다. 즉, 제 2 지연 클럭 신호(CLK_dly2)는 기준 클럭 신호(CLK_ref)와 180°의 위상 차를 갖는다. 마찬가지로, 제 3 및 제 4 지연 클럭 신호(CLK_dly3, CLK_dly4)는 기준 클럭 신호(CLK_ref)와 각각 270°및 360° 의 위상 차를 갖는다.
제 1 클럭 합성기(132)는 제 1 지연 클럭 신호(CLK_dly1)와 제 3 지연 클럭 신호(CLK_dly3)를 인가받아 제 1 출력 클럭 신호(CLK_out1)를 출력한다. 이 경우, 제 1 지연 클럭 신호(CLK_dly1)의 상승 에지(rising edge)는 제 1 출력 클럭 신호(CLK_out1)의 상승 에지(rising edge)를 형성하는데 사용된다. 제 3 지연 클럭 신호(CLK_dly3)의 상승 에지(rising edge)는 제 1 출력 클럭 신호(CLK_out1)의 하강 에지(falling edge)를 형성하는데 사용된다.
제 1 지연 클럭 신호(CLK_dly1)와 제 3 지연 클럭 신호(CLK_dly3)의 위상 차가 180°이므로, 제 1 클럭 합성기(132)는 50%의 듀티 사이클을 갖는 제 1 출력 클럭 신호(CLK_out1)를 출력한다. 이는 위상 검출기(110)에서 기준 클럭 신호(CLK_ref)와 제 4 지연 클럭 신호(CLK_dly1~CLK_dly4)를 비교하여 락 신호(LOCK)가 발생되면, 제 1 클럭 합성기(132)는 50%의 듀티 사이클을 갖으며 기준 클럭 신호(CLK_ref)와 90°의 위상 차를 갖는 제 1 출력 클럭 신호(CLK_out1)를 출력함을 의미한다.
따라서, 본 발명의 기술적 사상의 실시 예에 클럭 발생부(130)는 기준 클럭 신호(CLK_out)와 제 1 내지 제 4 출력 클럭 신호(CLK_out1~CLK_out4)의 위상 차를 제어하는 동작과 제 1 내지 제 4 출력 클럭 신호(CLK_out1~CLK_out4)의 듀티 사이클을 보정하는 동작을 함께 수행할 수 있다.
도 3은 도 1의 제 2 클럭 합성기(134)의 동작을 보여주는 타이밍도이다.
제 2 클럭 합성기(134)의 동작은 도 2에서 설명된 제 1 클럭 합성기(132)의 동작과 유사하다. 따라서, 이하에서는 제 1 클럭 합성기(132)와의 차이점이 중점적으로 설명될 것이다.
도 1 및 도 3을 참조하면, 제 2 클럭 합성기(134)는 제 2 지연 클럭 신호(CLK_dly2)와 제 4 지연 클럭 신호(CLK_dly4)를 인가받아, 제 2 출력 클럭 신호(CLK_out2)를 출력한다.
이 경우에 제 2 지연 클럭 신호(CLK_dly2)의 상승 에지(rising edge)는 제 2 출력 클럭 신호(CLK_out2)의 상승 에지(rising edge)를 형성하는데 사용된다. 제 4 지연 클럭 신호(CLK_dly4)의 상승 에지(rising dege)는 제 2 출력 클럭 신호(CLK_out2)의 하강 에지(falling edge)를 형성하는데 사용된다.
제 2 지연 클럭 신호(CLK_dly2)와 제 4 지연 클럭 신호(CLK_dly4)는 180°의 위상 차를 갖기 때문에, 제 2 클럭 합성기(133)는 50%의 듀티 사이클을 갖는 제 2 출력 클럭 신호(CLK_out2)를 출력한다. 다시 말하면, 위상 검출기(110)에서 기준 클럭 신호(CLK_ref)와 제 4 지연 클럭 신호(CLK_dly1~CLK_dly4)를 비교하여 락 신호(LOCK)가 발생되면, 제 2 클럭 합성기(134)는 50%의 듀티 사이클을 가지며 기준 클럭 신호(CLK_ref)와 180°의 위상 차를 갖는 제 2 출력 클럭 신호(CLK_out2)를 출력한다.
도 4는 도 1의 제 3 클럭 합성기(136)의 동작을 보여주는 타이밍도이다.
제 3 클럭 합성기(136)의 동작은 제 1 클럭 합성기(132)의 동작과 유사하다. 따라서, 이하에서는 제 1 클럭 합성기(132)와의 차이점이 중점적으로 설명될 것이다.
도 1 및 도 2를 참조하면, 제 1 클럭 합성기(132)는 제 1 지연 클럭 신호(CLK_dly1)의 상승 에지(rising edge)를 제 1 출력 클럭 신호(CLK_out1)의 상승 에지(rising edge)를 형성하는데 사용한다. 또한, 제 1 클럭 합성기(132)는 제 3 지연 클럭 신호(CLK_dly3)의 상승 에지(rising edge)를 제 1 출력 클럭 신호(CLK_out1)의 하강 에지(falling edge)를 형성하는데 사용한다.
그러나, 도 1 및 도 4를 참조하면, 제 3 클럭 합성기(136)는 제 1 지연 클럭 신호(CLK_dly1)의 상승 에지(rising edge)를 제 3 출력 클럭 신호(CLK_out3)의 하강 에지(falling edge)를 형성하는데 사용한다. 또한, 제 3 클럭 합성기(136)는 제 3 지연 클럭 신호(CLK_dly3)의 상승 에지(rising edge)를 제 3 출력 클럭 신호(CLK_out3)의 상승 에지(rising edge)를 형성하는데 사용한다.
이 경우, 제 3 클럭 합성기(136)는 50%의 듀티 사이클을 가지며 기준 클럭 신호(CLK_ref)와 270°의 위상 차를 갖는 제 3 출력 클럭 신호(CLK_out3)를 출력한다.
도 5는 도 1의 제 4 클럭 합성기(138)의 동작을 보여주는 타이밍도이다.
제 4 클럭 합성기(138)의 동작은 제 2 클럭 합성기(134)의 동작과 유사하다. 따라서, 이하에서는 제 2 클럭 합성기(134)와의 차이점이 중점적으로 설명될 것이다.
도 1 및 도 3를 참조하면, 제 2 클럭 합성기(134)는 제 2 지연 클럭 신호(CLK_dly2)의 상승 에지(rising edge)를 제 2 출력 클럭 신호(CLK_out2)의 상승 에지(rising edge)를 형성하는데 사용한다. 또한, 제 2 클럭 합성기(134)는 제 3 지연 클럭 신호(CLK_dly3)의 상승 에지(rising edge)를 제 2 출력 클럭 신호(CLK_out2)의 하강 에지(falling edge)를 형성하는데 사용한다.
그러나, 도 1 및 도 5를 참조하면, 제 4 클럭 합성기(138)는 제 2 지연 클럭 신호(CLK_dly2)의 상승 에지(rising edge)를 제 4 출력 클럭 신호(CLK_out3)의 하강 에지(falling edge)를 형성하는데 사용한다. 또한, 제 4 클럭 합성기(138)는 제 4 지연 클럭 신호(CLK_dly4)의 상승 에지(rising edge)를 제 4 출력 클럭 신호(CLK_out4)의 상승 에지(rising edge)를 형성하는데 사용한다.
이 경우, 제 4 클럭 합성기(138)는 50%의 듀티 사이클을 가지며 기준 클럭 신호(CLK_ref)와 360°의 위상 차를 갖는 제 4 출력 클럭 신호(CLK_out4)를 출력한 다.
도 6은 본 발명의 기술적 사상의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 6을 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 메모리 장치(1200)를 포함한다.
메모리 컨트롤러(1100)는 클럭 신호(CLK), 어드레스 신호(ADDR), 데이터 스트로브 신호(DQS), 데이터 입출력 신호(DQ) 및 제어신호들(CTRLs)을 메모리 장치(1200)에 전달한다. 메모리 장치(1200)는 데이터 스트로브 신호(DQS)와 데이터 입출력 신호(DQ)를 메모리 컨트롤러(1100)에 전달한다. 예를 들어, 메모리 장치(1200)는 디램(DRAM), 에스디램(SDRAM)과 같은 반도체 메모리 장치를 포함한다.
데이터 스트로브 신호(DQS)는 데이터 입출력 신호(DQ)와 동기되어 출력되도록 메모리 장치(1200)의 지연 동기 루프(1210)에서 발생된다. 또한, 데이터 스트로브 신호(DQS)는 메모리 컨트롤러(1100)의 지연 동기 루프(1110)로 제공되어 메모리 장치(1200)에서 독출 되는 데이터 입출력 신호(DQ)를 래치하기 위하여 그 위상을 조절한다. 이 경우, 도 6의 제 1 지연 동기 루프(1100)로 도 1의 지연 동기 루프(100)가 사용될 수 있다. 또한, 도 6의 제 2 지연 동기 루프(1200)로 도 1의 지연 동기 루프(100)가 사용될 수 있다.
도 7은 본 발명의 기술적 사상의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 7의 메모리 시스템(2000)은 도 6의 메모리 시스템(1000)과 유사하다. 다만, 도 6의 메모리 시스템(1000)과 달리, 도 7의 메모리 시스템(2000)의 메모리 컨트롤러(2100)는 지연 동기 루프를 포함하지 않는다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1은 본 발명의 기술적 사상의 실시 예에 따른 지연 동기 루프를 보여주는 블록도이다.
도 2는 도 1의 제 1 클럭 합성기(132)의 동작을 보여주는 타이밍도이다.
도 3은 도 1의 제 2 클럭 합성기(134)의 동작을 보여주는 타이밍도이다.
도 4는 도 1의 제 3 클럭 합성기(136)의 동작을 보여주는 타이밍도이다.
도 5는 도 1의 제 4 클럭 합성기(138)의 동작을 보여주는 타이밍도이다.
도 6은 본 발명의 기술적 사상의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 7은 본 발명의 기술적 사상의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.

Claims (18)

  1. 기준 클럭 신호를 지연시켜 제 1 지연 클럭 신호를 생성하는 제 1 지연 라인;
    상기 제 1 지연 라인에 직렬로 연결되며, 상기 제 1 지연 클럭 신호를 지연시켜 제 2 지연 클럭 신호를 생성하는 제 2 지연 라인;
    상기 제 2 지연 라인에 직렬로 연결되며, 상기 제 2 지연 클럭 신호를 지연시켜 제 3 지연 클럭 신호를 생성하는 제 3 지연 라인;
    상기 제 3 지연 라인에 직렬로 연결되며, 상기 제 3 지연 클럭 신호를 지연시켜 제 4 지연 클럭 신호를 생성하는 제 4 지연 라인;
    상기 제 1 지연 라인과 상기 제 2 지연 라인 사이에 연결되며, 상기 제 1 지연 클럭 신호와 상기 제 3 지연 클럭 신호를 결합하여 제 1 출력 클럭 신호를 생성하는 제 1 클럭 합성기;
    상기 제 2 지연 라인과 상기 제 3 지연 라인 사이에 연결되며, 상기 제 2 지연 클럭 신호와 상기 제 4 지연 클럭 신호를 결합하여 제 2 출력 클럭 신호를 생성하는 제 2 클럭 합성기;
    상기 제 3 지연 라인과 상기 제 4 지연 라인 사이에 연결되며, 상기 제 3 지연 클럭 신호와 상기 제 1 지연 클럭 신호를 결합하여 제 3 출력 클럭 신호를 생성하는 제 3 클럭 합성기; 및
    상기 제 4 지연 라인에 연결되며, 상기 제 4 지연 클럭 신호와 상기 제 2 지 연 클럭 신호를 결합하여 제 4 출력 클럭 신호를 생성하는 제 4 클럭 합성기를 포함하는 지연 동기 루프의 클럭 발생부.
  2. 제 1 항에 있어서,
    상기 제 1 출력 클럭 신호의 상승 에지는 상기 제 1 지연 클럭 신호의 상승 에지에 대응하며, 상기 제 1 출력 클럭 신호의 하강 에지는 상기 제 3 지연 클럭 신호의 상승 에지에 대응하는 지연 동기 루프의 클럭 발생부.
  3. 제 2 항에 있어서,
    상기 제 2 출력 클럭 신호의 상승 에지는 상기 제 2 지연 클럭 신호의 상승 에지에 대응하며, 상기 제 2 출력 클럭 신호의 하강 에지는 상기 제 4 출력 클럭 신호의 상승 에지에 대응하는 지연 동기 루프의 클럭 발생부.
  4. 제 3 항에 있어서,
    상기 제 3 출력 클럭 신호의 상승 에지는 상기 제 3 지연 클럭 신호의 상승 에지에 대응하며, 상기 제 3 출력 클럭 신호의 하강 에지는 상기 제 1 지연 클럭 신호의 상승 에지에 대응하는 지연 동기 루프의 클럭 발생부.
  5. 제 4 항에 있어서,
    상기 제 4 출력 클럭 신호의 상승 에지는 상기 제 4 지연 클럭 신호의 상승 에지에 대응하며, 상기 제 4 출력 클럭 신호의 하강 에지는 상기 제 2 지연 클럭 신호의 상승 에지에 대응하는 지연 동기 루프의 클럭 발생부.
  6. 기준 클럭 신호와 제 1 위상 차를 갖는 제 1 지연 클럭 신호를 발생하는 제 1 지연 라인;
    상기 제 1 지연 클럭 신호와 제 2 위상 차를 갖는 제 2 지연 클럭 신호를 발생하는 제 2 지연 라인; 및
    상기 제 1 지연 클럭 신호와 상기 제 2 지연 클럭 신호를 결합하여 출력 클럭 신호를 생성하는 결합부를 포함하는 지연 동기 루프의 클럭 발생부.
  7. 제 6 항에 있어서,
    상기 결합부는 상기 제 1 지연 클럭 신호의 상승 에지와 상기 제 2 지연 클럭 신호의 상승 에지를 결합하여 출력 클럭 신호를 생성하는 지연 동기 루프의 클럭 발생부
  8. 제 7 항에 있어서,
    상기 제 1 지연 클럭 신호의 상승 에지는 상기 출력 클럭 신호의 상승 에지에 대응하고, 상기 제 2 지연 클럭 신호의 상승 에지는 상기 출력 클럭 신호의 하강 에지에 대응하는 지연 동기 루프의 클럭 발생부.
  9. 제 8 항에 있어서,
    상기 출력 클럭 신호는 상기 기준 클럭 신호와 상기 제 1 위상 차를 갖는 것을 특징으로 하는 지연 동기 루프의 클럭 발생부.
  10. 제 7 항에 있어서,
    상기 제 2 지연 클럭 신호의 상승 에지는 상기 출력 클럭 신호의 상승 에지에 대응하고, 상기 제 1 지연 클럭 신호의 상승 에지는 상기 출력 클럭 신호의 하강 에지에 대응하는 지연 동기 루프의 클럭 발생부.
  11. 제 10 항에 있어서,
    상기 출력 클럭 신호는 상기 기준 클럭 신호보다 상기 제 1 위상 차 및 상기 제 2 위상 차의 합에 해당하는 위상 차를 갖는 지연 동기 루프의 클럭 발생부.
  12. 제 6 항에 있어서,
    상기 제 2 지연 클럭 신호는 상기 제 1 지연 클럭 신호와 180°의 위상 차를 가지며, 상기 출력 클럭 신호는 50%의 듀티 사이클을 갖는 지연 동기 루프의 클럭 발생부.
  13. 제 6 항에 있어서,
    상기 기준 클럭 신호와 상기 출력 클럭 신호의 위상 차를 검출하는 위상 검 출기를 더 포함하는 지연 동기 루프의 클럭 발생부.
  14. 기준 클럭 신호와 제 1 위상 차를 갖는 제 1 지연 클럭 신호를 생성하는 단계;
    상기 기준 클럭 신호와 제 2 위상 차를 갖는 제 2 지연 클럭 신호를 생성하는 단계; 및
    상기 제 1 지연 클럭 신호와 상기 제 2 지연 클럭 신호를 결합하여, 출력 클럭 신호를 생성하는 단계를 포함하는 지연 동기 루프의 클럭 신호 생성 방법.
  15. 제 14 항에 있어서,
    상기 출력 클럭 신호의 상승 에지는 상기 제 1 지연 클럭 신호의 상승 에지에 동기 되어 생성되고, 상기 출력 클럭 신호의 상승 에지는 상기 제 2 지연 클럭 신호의 하강 에지에 동기 되어 생성되는 지연 동기 루프의 클럭 신호 생성 방법.
  16. 제 15 항에 있어서,
    상기 출력 클럭 신호의 상승 에지와 상기 기준 클럭 신호의 상승 에지는 상기 제 1 위상 차를 갖는 지연 동기 루프의 클럭 신호 생성 방법.
  17. 제 14 항에 있어서,
    상기 출력 클럭 신호의 상승 에지는 상기 제 2 지연 클럭 신호의 상승 에지 에 동기 되어 생성되고, 상기 출력 클럭 신호의 하강 에지는 상기 제 1 지연 클럭 신호의 하강 에지에 동기 되어 생성되는 지연 동기 루프의 클럭 신호 생성 방법.
  18. 제 17 항에 있어서,
    상기 출력 클럭 신호의 상승 에지와 상기 기준 클럭 신호의 상승 에지는 상기 제 2 위상 차를 갖는 지연 동기 루프의 클럭 신호 생성 방법.
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