KR20110131738A - 위상 보정 회로 - Google Patents

위상 보정 회로 Download PDF

Info

Publication number
KR20110131738A
KR20110131738A KR1020100051325A KR20100051325A KR20110131738A KR 20110131738 A KR20110131738 A KR 20110131738A KR 1020100051325 A KR1020100051325 A KR 1020100051325A KR 20100051325 A KR20100051325 A KR 20100051325A KR 20110131738 A KR20110131738 A KR 20110131738A
Authority
KR
South Korea
Prior art keywords
phase
signal
skew detection
delay
time
Prior art date
Application number
KR1020100051325A
Other languages
English (en)
Other versions
KR101201842B1 (ko
Inventor
김관동
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100051325A priority Critical patent/KR101201842B1/ko
Priority to US12/981,468 priority patent/US8400196B2/en
Priority to JP2011035324A priority patent/JP2011254448A/ja
Publication of KR20110131738A publication Critical patent/KR20110131738A/ko
Application granted granted Critical
Publication of KR101201842B1 publication Critical patent/KR101201842B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00052—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter by mixing the outputs of fixed delayed signals with each other or with the input signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)

Abstract

위상 보정 회로는 다중 위상 신호를 비교하여 제 1 스큐 검출 신호 및 제 2 스큐 검출 신호를 생성하도록 구성된 스큐 검출부, 제 1 스큐 검출 신호와 제 2 스큐 검출 신호를 조합하여 복수의 위상 제어 신호를 생성하도록 구성된 위상 제어 신호 발생부, 및 다중 위상 신호를 복수의 위상 제어 신호에 상응하는 지연 시간만큼 각각 지연시킴으로써 다중 위상 신호의 위상을 조정하도록 구성된 위상 조정부를 포함한다.

Description

위상 보정 회로{PHASE CORRECTION CIRCUIT}
본 발명은, 반도체 회로에 관한 것으로서, 특히 위상 보정 회로에 관한 것이다.
반도체 회로 예를 들어, 디램(DRAM)은 리드 또는 라이트 동작을 위한 기준 신호로서, 클럭 신호가 사용된다.
특히, 그래픽 디램 예를 들어, GDDR5 DDR SDRAM의 규격에 따르면, 다중 위상 신호 예를 들어, 4 위상 클럭 신호(4-Phase Clock Signal)를 사용한다.
이때 4 위상 클럭 신호는 외부에서 제공된 2 위상 클럭 신호(2-Phase Clock Signal)의 위상을 분리하여 생성할 수 있다.
그래픽 디램의 경우, 2 위상 클럭 신호를 리시버를 통해 입력 받고, 위상 분리기를 통해 분리하여 4 위상 클럭 신호를 생성하여 사용한다.
이때 외부에서 제공된 2 위상 클럭 신호의 듀티 비가 정확히 50:50인 경우, 2 위상 클럭 신호의 위상을 분리하여 생성한 4 위상 클럭 신호는 서로 정확히 90도의 위상 차를 갖게 된다.
그러나 2 위상 클럭 신호의 듀티 비(Duty rate) 스큐가 존재하는 경우, 4 위상 클럭 신호의 듀티는 일정한 값으로 유지되는 반면, 도 1과 같이, 4 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)의 위상 스큐가 발생하게 된다.
즉, 4 위상 클럭 신호 중에서 ICLK와 ICLKB는 서로 반대의 위상 즉, 180도의 위상 차를 갖고, QCLK와 QCLKB 또한 180도의 위상 차를 갖지만, ICLK와 QCLK의 위상차가 90도가 아닌 것을 확인할 수 있다.
이와 같이, 4 위상 클럭 신호의 위상 스큐가 발생되는 경우, 이를 이용하여 데이터를 수신 또는 전송하는 회로의 셋 업 마진(Set up Margin) 또는 홀드 마진(Hold Margin)을 감소시키는 문제를 발생시킬 수 있다.
본 발명의 실시예는 다중 위상 신호의 위상 차를 목표 값으로 정확하게 보정할 수 있도록 한 위상 보정 회로를 제공하고자 한다.
본 발명의 실시예는 다중 위상 신호를 비교하여 제 1 스큐 검출 신호 및 제 2 스큐 검출 신호를 생성하도록 구성된 스큐 검출부, 제 1 스큐 검출 신호와 제 2 스큐 검출 신호를 조합하여 복수의 위상 제어 신호를 생성하도록 구성된 위상 제어 신호 발생부, 및 다중 위상 신호를 복수의 위상 제어 신호에 상응하는 지연 시간만큼 각각 지연시킴으로써 다중 위상 신호의 위상을 조정하도록 구성된 위상 조정부를 포함함을 특징으로 한다.
본 발명의 실시예는 4 위상 신호(4-Phase signal) 중에서 제 1 위상 신호를 기준으로 순차적으로 지연된 제 2 위상 신호를 샘플링하고, 제 3 위상 신호를 기준으로 순차적으로 지연된 제 1 위상 신호를 샘플링하여 제 1 스큐 검출 신호 및 제 2 스큐 검출 신호를 생성하도록 구성된 스큐 검출부, 제 1 스큐 검출 신호와 제 2 스큐 검출 신호를 조합하여 위상 제어 신호를 생성하도록 구성된 위상 제어 신호 발생부, 및 제 1 위상 신호와 제 4 위상 신호를 위상 제어 신호에 상응하는 지연 시간만큼 지연시킴으로써 4 위상 신호의 위상 차를 보정하도록 구성된 위상 조정부를 포함함을 다른 특징으로 한다.
본 발명의 실시예는 다중 위상 신호 서로 간의 위상차를 검출하여 목표 값에 맞도록 보정하므로 이를 이용하여 신호 처리를 수행하는 회로의 셋 업 마진 또는 홀드 마진의 감소를 최소화할 수 있다.
도 1은 종래의 기술에 따른 다중 위상 신호의 스큐 발생을 보여주는 파형도,
도 2는 본 발명의 실시예에 따른 위상 보정 회로(100)의 블록도,
도 3은 도 2의 시간/디지털 변환기(400)의 회로도,
도 4는 도 3의 시간/디지털 변환기(400)의 출력 타이밍도,
도 5는 도 2의 제 1 위상 조정기(610)의 회로도,
도 6은 본 발명의 실시예에 따른 위상 보정 회로(100)의 출력 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
본 발명의 실시예의 설명에 앞서, 본 발명 실시예의 구현 원리를 설명하면 다음과 같다.
도 1에서 알 수 있는 바와 같이, 외부 클럭 신호(CLK, CLKB)의 듀티 비가 50:50이 아닌 경우, 4 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 서로 간의 스큐가 존재하는 클럭 신호는 ICLK와 QCLK 그리고 ICLKB와 QCLKB이다. ICLK와 ICLKB 그리고 QCLK와 QCLKB는 서로 반전된 위상을 가질 뿐 스큐는 존재하지 않는다.
따라서 4 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)의 위상 차가 목표 값이 되도록 하기 위해서는 ICLK와 QCLK 중에서 어느 하나의 위상을 조정하면 된다.
본 발명의 실시예에서는 ICLK와 QCLK 중에서 어느 하나의 지연시간을 다른 하나와 다르게 조정함으로써 위상 조정을 수행하고자 한다.
그리고 ICLKB와 ICLK와 동일한 지연 시간을 갖도록 하고, QCLKB는 QCLK와 동일한 지연 시간을 갖도록 하면 된다.
따라서 이하의 실시예는 QCLK의 지연 시간을 조정하도록 구성된 위상 보정 회로(100)의 예를 들기로 한다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 위상 보정 회로(100)는 스큐 검출부(400), 위상 제어 신호 발생부(500) 및 위상 조정부(600)를 포함한다.
스큐 검출부(400)는 다중 위상 신호 즉, 4 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 비교하여 제 1 스큐 검출 신호(Q1<0:N>) 및 제 2 스큐 검출 신호(Q2<0:N>)를 생성하도록 구성된다.
이때 4 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)는 위상 분주기(300)가 외부 클럭 신호(CLK, CLKB)의 위상을 분리하여 생성한다.
스큐 검출부(400)는 4 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 어느 하나와 그에 비해 앞선 위상의 신호 및 뒤진 위상의 신호를 각각 비교하여 제 1 스큐 검출 신호(Q1<0:N>) 및 제 2 스큐 검출 신호(Q2<0:N>)를 생성하도록 구성된다.
스큐 검출부(400)는 제 1 시간/디지털 변환기(410), 제 2 시간 디지털/변환기(420), 제 1 지연기(DLY1) 및 제 2 지연기(DLY2)를 포함한다.
제 1 시간/디지털 변환기(410)는 클럭 신호(QCLK)를 기준으로 제 1 지연기(DLY1)를 통해 지연된 클럭 신호(ICLK)를 샘플링(Sampling)하여 제 1 스큐 검출 신호(Q1<0:N>)를 생성하도록 구성된다.
제 2 시간/디지털 변환기(410)는 클럭 신호(ICLKB)를 기준으로 제 2 지연기(DLY2)를 통해 지연된 클럭 신호(QCLK)를 샘플링(Sampling)하여 제 2 스큐 검출 신호(Q2<0:N>)를 생성하도록 구성된다.
이때 제 1 지연기(DLY1) 및 제 2 지연기(DLY2)는 제 1 시간/디지털 변환기(410) 및 제 2 시간/디지털 변환기(410)의 샘플링 해상도를 높이기 위한 구성으로서, 제 1 지연기(DLY1) 및 제 2 지연기(DLY2)가 없더라도 본 발명 실시예의 구현이 가능하다.
위상 제어 신호 발생부(500)는 제 1 스큐 검출 신호(Q1<0:N>) 및 제 2 스큐 검출 신호(Q2<0:N>)를 조합하여 위상 제어 신호(QCODE<0:M>, QBCODE<0:M>, ICODE<0:M>, IBCODE<0:M>)를 생성하도록 구성된다.
위상 제어 신호 발생부(500)는 제 1 스큐 검출 신호(Q1<0:N>) 및 제 2 스큐 검출 신호(Q2<0:N>)의 차이 값을 인코딩한 코드 신호를 위상 제어 신호(QCODE<0:M>, QBCODE<0:M>, ICODE<0:M>, IBCODE<0:M>)로서 출력하도록 구성된다.
이때 위상 제어 신호 중에서 QCODE<0:M>는 제 1 스큐 검출 신호(Q1<0:N>) 및 제 2 스큐 검출 신호(Q2<0:N>)의 차이 값을 인코딩한 신호이고, QBCODE<0:M>는 QCODE<0:M>와 동일한 값을 갖는 신호이며, ICODE<0:M>는 임의의 값으로 기 설정된 신호이며, IBCODE<0:M>는 ICODE<0:M>와 동일한 값을 갖는 신호이다.
위상 제어 신호 발생부(500)는 IBCODE<0:M>와 ICODE<0:M>를 저장하기 위한 레지스터를 포함할 수 있다. 물론 별도의 저장 회로에 IBCODE<0:M>와 ICODE<0:M>를 저장할 수도 있다.
위상 조정부(600)는 4 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 위상 제어 신호(QCODE<0:M>, QBCODE<0:M>, ICODE<0:M>, IBCODE<0:M>)에 상응하는 지연 시간만큼 지연시켜 4 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)의 위상을 보정한 위상 조정 신호(ICLK_C, QCLK_C, ICLKB_C, QCLKB_C)를 출력하도록 구성된다.
위상 조정부(600)는 제 1 내지 제 4 위상 조정기(610 ~ 640)를 포함한다.
도 3에 도시된 바와 같이, 제 1 시간/디지털 변환기(410)는 복수의 지연기(DLY)(412) 및 복수의 샘플러(411)를 포함한다. 이때 복수의 샘플러(411)는 플립플롭으로 구성할 수 있다.
도 4에 도시된 바와 같이, 제 1 시간/디지털 변환기(410)는 복수의 지연기(DLY)(412)를 이용하여 순차적으로 지연시킨 ICLK를 복수의 샘플러(411)를 이용하여 QCLK에 따라 샘플링하여 제 1 스큐 검출 신호(Q1<0:N>)를 생성하도록 구성된다.
제 2 시간/디지털 변환기(420)는 제 1 시간/디지털 변환기(410)와 동일하게 구성할 수 있다.
제 2 시간/디지털 변환기(420)는 복수의 지연기(DLY)(412)를 이용하여 순차적으로 지연시킨 QCLK를 복수의 샘플러(411)를 이용하여 ICLKB에 따라 샘플링하여 제 2 스큐 검출 신호(Q2<0:N>)를 생성하도록 구성된다.
도 5에 도시된 바와 같이, 제 1 위상 조정기(610)는 복수의 인버터(IV1 ~ IV4) 및 복수의 유닛 딜레이(UD)를 포함한다.
유닛 딜레이(UD)는 전원단과 연결된 커패시터, 접지단과 연결된 커패시터 및 복수의 트랜지스터로 구성할 수 있다.
이때 복수의 유닛 딜레이(UD)는 바이너리 웨이팅(binary weighting) 방식으로 구현된다. 즉, 순차적으로 증가 또는 감소하는 지연 시간을 갖도록 복수의 유닛 딜레이(UD)를 구성하고, 위상 제어 신호(QCODE<0:M>)를 이용하여 그 중 하나를 선택할 수 있도록 함으로써 지연 시간을 증가 또는 감소시킬 수 있도록 한 것이다.
물론, 상술한 제 1 위상 조정기(610)의 구성은 일 예를 든 것일 뿐, 다른 방식으로 구현하는 것도 가능하다.
이와 같이 구성된 본 발명의 실시예의 위상 보정 동작을 설명하면 다음과 같다.
도 4에 도시된 바와 같이, 제 1 시간/디지털 변환기(410)에서 출력된 제 1 스큐 검출 신호(Q1<0:N>)는 예를 들어, Q<0> ~ Q<18>는 '1'이 되고, Q<19> 이후부터는 '0'이 된다. 즉, QCLK가 ICLK에 비해 어느 정도 뒤져 있는지 디지털 신호 형태로 표현할 수 있다.
또한 동일한 방식으로, 제 2 시간/디지털 변환기(420)에서 출력된 제 2 스큐 검출 신호(Q2<0:N>)를 통해 QCLK가 ICLKB에 비해 어느 정도 뒤져 있는지 디지털 신호 형태로 표현할 수 있다.
만일, ICLK, QCLK와 ICLKB가 서로 정확히 90도의 위상 차를 가진 다면, 제 1 스큐 검출 신호(Q1<0:N>)와 제 2 스큐 검출 신호(Q2<0:N>)는 동일한 값을 가지게 되고, 두 신호의 차이 값은 '0'이 될 것이다.
그러나 실제 ICLK와 QCLK의 위상 차가 90도가 아닐 경우, 제 1 스큐 검출 신호(Q1<0:N>)와 제 2 스큐 검출 신호(Q2<0:N>)는 서로 다른 값을 가지게 되고, 두 신호의 차이 값은 '0'이 아닌 어떤 값이 될 것이다.
예를 들어, 제 1 스큐 검출 신호(Q1<0:N>)의 값이 제 2 스큐 검출 신호(Q2<0:N>)에 비해 큰 값을 갖는 경우, 제 2 위상 조정기(620)의 지연 시간이 제 1 위상 조정기(610)의 지연 시간에 비해 짧아지도록 해야 한다.
한편, 제 1 스큐 검출 신호(Q1<0:N>)의 값이 제 2 스큐 검출 신호(Q2<0:N>)에 비해 작은 값을 갖는 경우, 제 2 위상 조정기(620)의 지연 시간이 제 1 위상 조정기(610)의 지연 시간에 비해 길도록 해야 한다.
위상 제어 신호 발생부(500)는 상술한 원리로 제 1 내지 제 4 위상 조정기(610 ~ 640)의 지연 시간을 조정할 수 있도록 인코딩 로직이 구성되어 있다.
따라서 위상 제어 신호 발생부(500)는 제 1 스큐 검출 신호(Q1<0:N>)에서 제 2 스큐 검출 신호(Q2<0:N>)를 감산한 결과를 인코딩하여 위상 제어 신호(QCODE<0:M>)를 생성한다.
또한 위상 제어 신호 발생부(500)는 QCODE<0:M>와 동일한 값으로 QBCODE<0:M>를 출력하고, 기 설정된 값의 IBCODE<0:M>와 ICODE<0:M>를 출력한다.
위상 조정부(600)는 위상 제어 신호(QCODE<0:M>, QBCODE<0:M>, ICODE<0:M>, IBCODE<0:M>)에 따라 설정된 지연 시간만큼 4 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 지연시켜 위상 조정 신호(ICLK_C, QCLK_C, ICLKB_C, QCLKB_C)를 출력한다.
따라서 도 6에 도시된 바와 같이, QCLK_C와 QCLKB_C의 위상이 보정되어 ICLK_C, QCLK_C, ICLKB_C와 QCLKB_C는 실질적으로 서로 90도의 위상 차를 갖게 되는 것을 알 수 있다.
이때 실질적으로 위상 조정 신호(ICLK_C, QCLK_C, ICLKB_C, QCLKB_C)는 4 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 비해 지연된 상태이다. 그러나 도 6은 위상 보정을 설명하기 위해 편의상 위상 조정 신호(ICLK_C, QCLK_C, ICLKB_C, QCLKB_C)와 4 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 동일한 타이밍에 맞추어 도시한 것이다.
GDDR5 SDR DRAM과 같은 디램에는 듀티 싸이클을 보정하기 위해 DCC(Duty Cycle Corrector)를 구비하고 있다.
GDDR5 SDR DRAM에서 사용되는 4 위상 클럭 신호와 같은 다중 위상 신호는 위상 스큐가 존재하지만 그 듀티 비는 일정하므로 DCC(Duty Cycle Corrector)를 이용하여 위상 스큐를 보정할 수 없다.
그러나 본 발명의 실시예는 상술한 바와 같이, 위상 스큐의 정도를 검출하고, 그에 맞도록 4 위상 클럭 신호의 지연량을 조정하는 방식을 사용하므로 4 위상 클럭 신호의 위상 보정이 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (14)

  1. 다중 위상 신호를 비교하여 제 1 스큐 검출 신호 및 제 2 스큐 검출 신호를 생성하도록 구성된 스큐 검출부;
    상기 제 1 스큐 검출 신호와 상기 제 2 스큐 검출 신호를 조합하여 복수의 위상 제어 신호를 생성하도록 구성된 위상 제어 신호 발생부; 및
    상기 다중 위상 신호를 상기 복수의 위상 제어 신호에 상응하는 지연 시간만큼 각각 지연시키도록 구성된 위상 조정부를 포함하는 위상 보정 회로.
  2. 제 1 항에 있어서,
    상기 스큐 검출부는
    상기 다중 위상 신호 중에서 제 1 위상 신호와 상기 제 1 위상 신호에 비해 앞선 제 2 위상 신호 그리고 상기 제 1 위상 신호에 비해 뒤진 제 3 위상의 신호를 각각 비교하여 상기 제 1 스큐 검출 신호와 상기 제 2 스큐 검출 신호를 생성하도록 구성되는 위상 보정 회로.
  3. 제 2 항에 있어서,
    상기 스큐 검출부는
    상기 제 1 위상 신호를 기준으로 상기 제 2 위상 신호를 샘플링(Sampling)하여 상기 제 1 스큐 검출 신호를 생성하도록 구성된 제 1 시간/디지털 변환기, 및
    상기 제 3 위상 신호를 기준으로 상기 제 1 위상 신호를 샘플링(Sampling)하여 상기 제 2 스큐 검출 신호를 생성하도록 구성된 제 2 시간/디지털 변환기를 포함하는 위상 보정 회로.
  4. 제 3 항에 있어서,
    상기 제 2 위상 신호를 지연시켜 상기 제 1 시간/디지털 변환기에 제공하도록 구성된 제 1 지연기, 및
    상기 제 1 위상 신호를 지연시켜 상기 제 2 시간/디지털 변환기에 제공하도록 구성된 제 2 지연기를 더 포함하는 위상 보정 회로.
  5. 제 3 항에 있어서,
    상기 제 1 시간/디지털 변환기는
    상기 제 2 위상 신호를 순차적으로 지연시키도록 구성된 복수의 지연기, 및
    상기 제 1 위상 신호에 따라 상기 복수의 지연기의 출력을 샘플링 하도록 구성된 복수의 샘플러를 포함하는 위상 보정 회로.
  6. 제 3 항에 있어서,
    상기 제 2 시간/디지털 변환기는
    상기 제 1 위상 신호를 순차적으로 지연시키도록 구성된 복수의 지연기, 및
    상기 제 3 위상 신호에 따라 상기 복수의 지연기의 출력을 샘플링 하도록 구성된 복수의 샘플러를 포함하는 위상 보정 회로.
  7. 제 1 항에 있어서,
    상기 위상 제어 신호 발생부는
    상기 제 1 스큐 검출 신호 및 상기 제 2 스큐 검출 신호의 차이 값을 인코딩하여 상기 복수의 위상 제어 신호를 생성하도록 구성되는 위상 보정 회로.
  8. 4 위상 신호(4-Phase signal) 중에서 제 1 위상 신호를 기준으로 순차적으로 지연된 제 2 위상 신호를 샘플링하고, 제 3 위상 신호를 기준으로 순차적으로 지연된 제 1 위상 신호를 샘플링하여 제 1 스큐 검출 신호 및 제 2 스큐 검출 신호를 생성하도록 구성된 스큐 검출부;
    상기 제 1 스큐 검출 신호와 상기 제 2 스큐 검출 신호를 조합하여 위상 제어 신호를 생성하도록 구성된 위상 제어 신호 발생부; 및
    상기 제 1 위상 신호와 제 4 위상 신호를 상기 위상 제어 신호에 상응하는 지연 시간만큼 지연시킴으로써 상기 4 위상 신호의 위상 차를 보정하도록 구성된 위상 조정부를 포함하는 위상 보정 회로.
  9. 제 8 항에 있어서,
    상기 스큐 검출부는
    상기 제 1 위상 신호를 기준으로 상기 제 2 위상 신호를 샘플링(Sampling)하여 상기 제 1 스큐 검출 신호를 생성하도록 구성된 제 1 시간/디지털 변환기, 및
    상기 제 3 위상 신호를 기준으로 상기 제 1 위상 신호를 샘플링(Sampling)하여 상기 제 2 스큐 검출 신호를 생성하도록 구성된 제 2 시간/디지털 변환기를 포함하는 위상 보정 회로.
  10. 제 9 항에 있어서,
    상기 제 2 위상 신호를 지연시켜 상기 제 1 시간/디지털 변환기에 제공하도록 구성된 제 1 지연기, 및
    상기 제 1 위상 신호를 지연시켜 상기 제 2 시간/디지털 변환기에 제공하도록 구성된 제 2 지연기를 더 포함하는 위상 보정 회로.
  11. 제 9 항에 있어서,
    상기 제 1 시간/디지털 변환기는
    상기 제 2 위상 신호를 순차적으로 지연시키도록 구성된 복수의 지연기, 및
    상기 제 1 위상 신호에 따라 상기 복수의 지연기의 출력을 샘플링 하도록 구성된 복수의 샘플러를 포함하는 위상 보정 회로.
  12. 제 9 항에 있어서,
    상기 제 2 시간/디지털 변환기는
    상기 제 1 위상 신호를 순차적으로 지연시키도록 구성된 복수의 지연기, 및
    상기 제 3 위상 신호에 따라 상기 복수의 지연기의 출력을 샘플링 하도록 구성된 복수의 샘플러를 포함하는 위상 보정 회로.
  13. 제 8 항에 있어서,
    상기 위상 조정부는
    상기 제 1 위상 신호를 상기 위상 제어 신호에 상응하는 시간만큼 지연시키도록 구성된 제 1 위상 조정기,
    상기 제 2 위상 신호를 기 설정된 시간만큼 지연 시키도록 구성된 제 2 위상 조정기,
    상기 제 3 위상 신호를 기설정된 시간만큼 지연 시키도록 구성된 제 3 위상 조정기, 및
    상기 제 4 위상 신호를 상기 위상 제어 신호에 상응하는 시간만큼 지연 시키도록 구성된 제 4 위상 조정기를 포함하는 위상 보정 회로.
  14. 제 13 항에 있어서,
    상기 기설정된 시간을 설정하기 위한 별도의 위상 제어 신호를 저장하도록 구성된 레지스터를 더 포함하는 위상 보정 회로.
KR1020100051325A 2010-05-31 2010-05-31 위상 보정 회로 KR101201842B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100051325A KR101201842B1 (ko) 2010-05-31 2010-05-31 위상 보정 회로
US12/981,468 US8400196B2 (en) 2010-05-31 2010-12-29 Phase correction circuit for multi-phase signals with skew detection
JP2011035324A JP2011254448A (ja) 2010-05-31 2011-02-22 位相補正回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100051325A KR101201842B1 (ko) 2010-05-31 2010-05-31 위상 보정 회로

Publications (2)

Publication Number Publication Date
KR20110131738A true KR20110131738A (ko) 2011-12-07
KR101201842B1 KR101201842B1 (ko) 2012-11-15

Family

ID=45021584

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100051325A KR101201842B1 (ko) 2010-05-31 2010-05-31 위상 보정 회로

Country Status (3)

Country Link
US (1) US8400196B2 (ko)
JP (1) JP2011254448A (ko)
KR (1) KR101201842B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160069538A (ko) * 2014-12-08 2016-06-17 에스케이하이닉스 주식회사 분수형 완전 디지털 위상 고정 루프, 반도체 장치 및 휴대 정보 기기
KR20160074969A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 지연 고정 루프 회로

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120111281A (ko) * 2011-03-31 2012-10-10 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 회로
WO2013031013A1 (ja) * 2011-09-02 2013-03-07 富士通株式会社 位相調整回路及びインターフェイス回路
US8519765B2 (en) * 2011-09-09 2013-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for signal phase calibration
US8638124B1 (en) * 2012-12-07 2014-01-28 International Business Machines Corporation Clock phase shift detector
US9484900B2 (en) 2014-11-07 2016-11-01 Qualcomm Incorporated Digital-to-phase converter
KR102578322B1 (ko) * 2016-12-19 2023-09-13 에스케이하이닉스 주식회사 비동기 클록 신호 발생 장치 및 비동기 클록 신호를 이용하여 다위상 신호를 보정하는 반도체 장치
US10444785B2 (en) * 2018-03-15 2019-10-15 Samsung Display Co., Ltd. Compact and accurate quadrature clock generation circuits
KR102605646B1 (ko) * 2018-06-07 2023-11-24 에스케이하이닉스 주식회사 비대칭 펄스 폭 비교 회로 및 이를 포함하는 클럭 위상 보정 회로
US10432249B1 (en) * 2018-06-14 2019-10-01 The Boeing Company Universal nonlinear variable delay filter
KR102567922B1 (ko) * 2018-07-03 2023-08-18 에스케이하이닉스 주식회사 지연회로 및 이를 이용한 반도체시스템
KR20220062701A (ko) 2020-11-09 2022-05-17 삼성전자주식회사 메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 메모리 시스템
KR20220133478A (ko) * 2021-03-25 2022-10-05 에스케이하이닉스 주식회사 위상 보정 회로, 이를 포함하는 클럭 버퍼 및 반도체 장치
KR20230026106A (ko) 2021-08-17 2023-02-24 에스케이하이닉스 주식회사 위상 보정 회로, 이를 포함하는 클럭 버퍼 및 반도체 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100232018B1 (ko) 1997-03-14 1999-12-01 김영환 클럭 위상 보정 회로
KR100305646B1 (ko) 1998-05-29 2001-11-30 박종섭 클럭보정회로
US6043694A (en) 1998-06-24 2000-03-28 Siemens Aktiengesellschaft Lock arrangement for a calibrated DLL in DDR SDRAM applications
JP3647364B2 (ja) 2000-07-21 2005-05-11 Ｎｅｃエレクトロニクス株式会社 クロック制御方法及び回路
TWI298223B (en) * 2002-11-04 2008-06-21 Mstar Semiconductor Inc Data recovery circuit, phase detection circuit and method for detecting and correcting phase conditions
KR101208951B1 (ko) 2006-08-11 2012-12-06 에스케이하이닉스 주식회사 클럭 신호 매칭 회로
KR20080044543A (ko) 2006-11-16 2008-05-21 삼성전자주식회사 병렬 인터페이스를 이용하는 메모리 장치의 스큐를보상하는 방법
KR20080082450A (ko) 2007-03-08 2008-09-11 삼성전자주식회사 메모리 컨트롤러 및 이를 포함하는 컴퓨터장치
KR100930415B1 (ko) 2008-05-09 2009-12-08 주식회사 하이닉스반도체 클럭 제어 회로 및 이를 포함하는 반도체 메모리 장치
JP5347955B2 (ja) * 2009-12-28 2013-11-20 日本電気株式会社 多相クロック間の相間スキュー検出回路、相間スキュー調整回路、および半導体集積回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160069538A (ko) * 2014-12-08 2016-06-17 에스케이하이닉스 주식회사 분수형 완전 디지털 위상 고정 루프, 반도체 장치 및 휴대 정보 기기
KR20160074969A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 지연 고정 루프 회로

Also Published As

Publication number Publication date
US8400196B2 (en) 2013-03-19
US20110291722A1 (en) 2011-12-01
KR101201842B1 (ko) 2012-11-15
JP2011254448A (ja) 2011-12-15

Similar Documents

Publication Publication Date Title
KR101201842B1 (ko) 위상 보정 회로
US9030242B2 (en) Data output timing control circuit for semiconductor apparatus
KR100701423B1 (ko) 듀티 보정 장치
US8952737B2 (en) Methods and systems for calibration of a delay locked loop
KR101685630B1 (ko) 2상 딜레이 라인과 듀티 교정회로를 갖는 지연 동기 루프 및 그의 듀티 교정방법
USRE46231E1 (en) Duty detection circuit, clock generation circuit including the duty detection circuit, and semiconductor device
US8542045B2 (en) Duty correcting circuit, delay-locked loop circuit and method of correcting duty
US8674734B2 (en) Synchronous semiconductor device having delay locked loop for latency control
US10128853B2 (en) Delay locked loop circuit and integrated circuit including the same
JP2020113987A (ja) クロック信号に同期される信号生成回路及びこれを用いる半導体装置
KR20150142852A (ko) 다중 위상 클럭을 생성하는 반도체 시스템 및 이의 트레이닝 방법
KR20160074969A (ko) 지연 고정 루프 회로
JP2005251368A (ja) 半導体記憶素子におけるディレイロックループ及びそのロック方法
JP4944373B2 (ja) 遅延固定ループ回路
KR101699787B1 (ko) 지연동기루프 회로, 이를 포함하는 반도체 장치 및 메모리 시스템
KR101062741B1 (ko) Ｄｌｌ 회로 및 그 제어 방법
KR20090117552A (ko) 클럭 제어 회로 및 이를 포함하는 반도체 메모리 장치
KR100843002B1 (ko) 듀티 사이클 보정 회로 및 이를 갖는 지연 고정 루프
US7605624B2 (en) Delay locked loop (DLL) circuit for generating clock signal for memory device
US8258840B2 (en) Delay locked loop and integrated circuit including the same
KR101027347B1 (ko) 지연고정루프 회로
KR20060135234A (ko) 디엘엘 장치
KR20120027850A (ko) 듀티 검출기를 포함하는 듀티 보정 회로, 이를 포함하는 지연동기루프 회로 및 듀티 보정 방법
KR101027760B1 (ko) 지연 동기 루프의 클럭 발생부 및 그것의 클럭 신호 생성 방법
KR100892636B1 (ko) 반도체 집적 회로의 클럭 제어 장치 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151020

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161024

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171025

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181022

Year of fee payment: 7