CN115694438A - 一种轻量级宽电压域时序错误检测单元 - Google Patents

Abstract

本发明公开了一种轻量级宽电压域时序错误检测单元，包括输入反相器电路、主级错误信号生成电路、从级错误信号锁存电路和输出反相器电路。通过更改主级错误信号生成电路中并联NMOS管数量，实现时序错误检测单元扇入的灵活调节，可以根据设计指标对面积开销与检错响应速度权衡；从级错误信号锁存电路的加入，可以在单元内完成时序错误检测信号的锁存输出。与传统的时序错误检测实现方式相比，本发明无需在根时钟节点处生成错误复位信号，时序错误探测策略的实现不受低电压下高延时时钟网络的影响，在宽电压域下具有更高的功能稳定性。因此，该种轻量级时序错误检测单元能够在低电压下生成稳定的错误检测信号，对超低电压芯片的设计具有重要意义。

Description

一种轻量级宽电压域时序错误检测单元

技术领域

本发明属于宽电压域时序纠错领域，更具体地，涉及一种轻量级宽电压域时序错误检测单元。

背景技术

物联网、医疗电子、可穿戴设备等应用领域对极低功耗的强烈需求，低电压技术尤其是超低电压技术越来越多的被用来降低芯片的功耗。芯片在超低电压下工作时，时序路径受工艺、环境、电压偏差的影响将会变得尤为显著，这给超低电压的芯片设计带来了严峻挑战。

为保证超低压芯片的稳定工作，集成电路的时序错误检测与纠正技术受到了人们的关注。因此在超低电压下，如何保证时序错误被正确检测并保持直到下一个时钟周期上升沿到来时被时序错误纠正电路正确识别成为重中之重。专利CN 107425841 A中提到了一种基于跳变检错结构的时序错误检测单元，这种基于中间节点电压值检测的方法在低压下稳定性很差，严重会导致单元功能出错；同时由于低电压下片内时钟网络延时极大，根时钟与片内各时序元件时钟信号之间存在着巨大相位差，以该专利为代表的依赖根时钟节点生成的全局错误复位信号控制动态CMOS结构进行时序错误锁存的方法存在着很大的弊端，在低电压下将无法正常工作。

发明内容

针对现有技术的缺陷和改进需求，本发明提供了一种轻量级宽电压域时序错误检测单元，支持多时序元件端点共用，面积开销小，并且能够在低电压下生成稳定锁存的时序错误检测信号被时序错误纠正电路正确识别。

为实现上述目的，本发明提供了一种轻量级宽电压域时序错误检测单元，包括输入反相器电路、主级错误信号生成电路、从级错误信号锁存电路和输出反相器电路；

所述输入反相器电路用于对基于时序元件时钟端生成的第一输入信号做反相处理，得到第一输入反相信号；

所述主级错误信号生成电路包括第二PMOS管、第二NMOS管、并联NMOS网络和第一开关结构；

其中，第二PMOS管的源极接电源电压，栅极接第一输入信号，漏极接第二NMOS管的漏极；所述并联NMOS网络包括若干并联的NMOS管，其源极均接地，栅极分别接基于各时序元件数据端生成的脉冲输入信号，漏极均接第二NMOS管的源极；第二NMOS管的栅极接第一输入信号，漏极接第一开关结构的数据输入端；第一开关结构的第一控制端和第二控制端分别接第一输入信号和第一输入反相信号；

所述从级错误信号锁存电路包括反相结构、第二开关结构；

其中，反相结构的输入端接第一开关结构的数据输出端，其输出端接第二开关结构的数据输入端；第二开关结构的数据输出端接反相结构的输入端，其第一控制端和第二控制端分别接第一输入反相信号和第一输入信号；

所述输出反相器电路用于对反相结构输出的信号做反相处理，得到时序错误检测结果。

进一步地，所述输入反相器电路包括第一PMOS管和第一NMOS管；

所述第一PMOS管的源极接电源电压，栅极接第一输入信号，漏极接所述第一NMOS管的漏极；

所述第一NMOS管的源极接地，栅极接第一输入信号，漏极接所述第一PMOS管的漏极。

进一步地，所述第一开关结构包括：第三PMOS管、第四PMOS管、第七NMOS管和第八NMOS管；

所述第三PMOS管的源极接电源电压，栅极接第一输入反相信号，漏极接第四PMOS管的源极；

所述第四PMOS管的源极接第三PMOS管的漏极，栅极接所述第二PMOS管的漏极，漏极接所述第七NMOS管的漏极；

所述第七NMOS管的源极接第八NMOS管的漏极，栅极接所述第二PMOS管的漏极，漏极接所述第四PMOS管的漏极；

所述第八NMOS管的源极接地，栅极接第一输入信号，漏极接第七NMOS管的源极。

进一步地，所述反相结构包括第五PMOS管和第九NMOS管；

所述第五PMOS管的源极接电源电压，栅极接第四PMOS管的漏极，漏极接所述第九NMOS管的漏极；

所述第九NMOS管的源极接地，栅极接第四PMOS管的漏极，漏极接所述第五PMOS管的漏极。

进一步地，所述第二开关结构包括：第六PMOS管、第七PMOS管、第十NMOS管和第十一NMOS管；

所述第六PMOS管的源极接电源电压，栅极接第一输入信号，漏极接第七PMOS管的源极；

所述第七PMOS管的源极接第六PMOS管的漏极，栅极接第十NMOS管的栅极，漏极接第四PMOS管的漏极；

所述第十NMOS管的源极接第十一NMOS管的漏极，栅极接所述第五PMOS管的漏极，漏极接所述第七PMOS管的漏极；

所述第十一NMOS管的源极接地，栅极接第一输入反相信号，漏极接第十NMOS管的源极。

进一步地，所述输出反相器电路包括第八PMOS管和第十二NMOS管；

所述第八PMOS管的源极接电源电压，栅极接所述第五PMOS管的漏极，漏极接第十二NMOS管的漏极；

所述第十二NMOS管的源极接地，栅极接第八PMOS管的栅极，漏极接第八PMOS管的漏极。

进一步地，所述并联NMOS网络包括并联的第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管；

所述第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，其源极均接地，栅极分别接第二输入信号、第三输入信号、第四输入信号和第五输入信号，漏极均连接至第二NMOS管的源极。

总体而言，通过本发明所构思的以上技术方案，能够取得以下有益效果：

本发明公开了一种轻量级宽电压域时序错误探测单元，可以通过更改实施例中并联NMOS管网络（MN3 MN4 MN5 MN6）中的并联NMOS管数量灵活调节单元的扇入，实现宽电压域下多时序元件端点的检错单元共用。主级错误信号生成电路采用动态CMOS逻辑灵活实现DW信号窗口内的时序元件数据端信号翻转检测，当DW信号为高期间，TD1、TD2、TD3和TD4任一脉冲信号同时为高，主级错误信号生成电路传递高电平信号至从级错误信号锁存电路。从级错误信号锁存电路是由DW信号控制的锁存电路，在DW信号下降沿对前级传递的错误信号进行锁存，保证错误信号的稳定锁存输出。基于本发明提出的轻量级时序错误检测单元，可以实现轻量级、高稳定性的具有时序错误检测能力的超低压芯片设计。

附图说明

图1为本发明轻量级宽电压域时序错误探测单元的逻辑电路图。

图2为本发明轻量级宽电压域时序错误探测单元的输入输出信号时序图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

在本发明中，本发明及附图中的术语“第一”、“第二”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

本发明的目的是提供一种轻量级的可工作于宽电压域的时序错误探测单元，在时序错误探测策略具体实现过程中，可以实现多时序端点共用此单元，缩减时序错误探测策略加入带来的额外面积开销，并且能够稳定工作在从亚阈值到标压的宽电压区间内。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

如图1所示，为本发明轻量级宽电压域的时序错误探测单元逻辑电路图，本发明单元包括：输入反相器电路、主级错误信号生成电路、从级错误信号锁存电路和输出反相器电路。

其中，输入反相器电路，用于对第一输入信号DW实现反相操作，生成反相后的第一输入反相信号DW-。

示例性的，输入反相器电路包括第一PMOS管MP1和第一NMOS管MN1。

具体的，第一PMOS管MP1的源极接电源电压VDD，栅极接第一输入信号DW，漏极接第一NMOS管MN1的漏极、第三PMOS管MP3的栅极和第十一NMOS管MN11的栅极。

第一NMOS管MN1的源极接地，栅极接第一输入信号DW，漏极接第一PMOS管MP1的漏极、第三PMOS管MP3的栅极和第十一NMOS管MN11的栅极。

需要说明的是，以上输入反相器电路的具体结构仅为一个优选结构，任何能够对第一输入信号DW实现反相操作的电路结构均可用于本发明。

主级错误信号生成电路包括第二PMOS管MP2、第二NMOS管MN2、并联NMOS网络和第一开关结构；其中，第二PMOS管MP2的源极接电源电压，栅极接第一输入信号DW，漏极接第二NMOS管MN2的漏极；并联NMOS网络包括若干并联的NMOS管，其源极均接地，栅极分别接基于各时序元件数据端生成的输入信号，漏极均接第二NMOS管MN2的源极；第二NMOS管MN2的栅极接第一输入信号（DW），漏极接第一开关结构的数据输入端；第一开关结构的第一控制端和第二控制端分别接第一输入信号DW和第一输入反相信号DW-。

示例性的，并联NMOS网络包括第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5和第六NMOS管MN6；第一开关结构包括第三PMOS管MP3、第四PMOS管MP4、第七NMOS管MN7和第八NMOS管MN8。

具体的，第二PMOS管MP2的源极接电源电压VDD，栅极接第一输入信号DW，漏极接第二NMOS管MN2的漏极、第四PMOS管MP4的栅极和第七NMOS管MN7的栅极。

第三PMOS管MP3的源极接电源电压，栅极接第一PMOS管MP1的漏极和第一NMOS管MN1的漏极、第三PMOS管MP3的栅极和第十一NMOS管MN11的栅极，漏极接第四PMOS管MP4的源极。

第四PMOS管MP4的源极接第三PMOS管MP3的漏极，栅极接第二PMOS管MP2的漏极、第二NMOS管MN2的漏极和第七NMOS管MN7的栅极，漏极接第七NMOS管MN7的漏极、第五PMOS管MP5的栅极、第九NMOS管MN9的栅极、第七PMOS管MP7的漏极和第十NMOS管MN10的漏极。

第二NMOS管MN2的源极接第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6的漏极，栅极接第一输入信号DW，漏极接第二PMOS管MP2的漏极、第四PMOS管MP4的栅极和第七NMOS管MN7的栅极。

第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5和第六NMOS管MN6并联连接，其源极均接地，栅极分别接第二输入信号TD1、第三输入信号TD2、第四输入信号TD3和第五输入信号TD4，漏极均连接至第二NMOS管MN2的源极。

第七NMOS管MN7的源极接第八NMOS管MN8的漏极，栅极接第二PMOS管MP2的漏极、第二NMOS管MN2的漏极和第四PMOS管MP4的栅极，漏极接所述第四PMOS管MP4的漏极、第五PMOS管MP5的栅极、第九NMOS管MN9的栅极、第七PMOS管MP7的漏极和第十NMOS管MN10的漏极。

第八NMOS管MN8的源极接地，栅极接第一输入信号DW，漏极接第七NMOS管MN7的源极。

主级错误信号生成电路采用动态CMOS逻辑结构，在第一输入信号DW高有效窗口内，实现对第二输入信号TD1、第三输入信号TD2、第四输入信号TD3和第五输入信号TD4的高电平跳变检测，并生成第二中间信号MIDT2，连接至第五PMOS管MP5的栅极、第九NMOS管MN9的栅极、第七PMOS管MP7的漏极和第十NMOS管MN10的漏极。

当第一输入信号DW为低电平时，电源电压通过第二PMOS管MP2对第一中间信号节点MIDT1充电至高电平。当第一输入信号DW为高电平时，若第二输入信号TD1、第三输入信号TD2、第四输入信号TD3和第五输入信号TD4中任一信号为高电平，第一中间信号节点MIDT1会通过第二NMOS管MN2和第三/第四/第五/第六NMOS管对地放电至低电平。电源电压VDD会通过第三PMOS管MP3与第四PMOS管MP4将第二中间信号节点MIDT2充电至高电平。

可以理解的是，在第一开关结构中，第一控制信号与第二控制信号应互为反相信号，当第一控制信号为高电平、第二控制信号为低电平时，第一、二控制信号控制的MOS管导通，开关结构可以等效为一反相器结构，对第一输入信号实现反相功能并输出；当第一控制信号为低电平、第二控制信号为高电平时，第一、二控制信号控制的MOS管关闭，第一输入信号无法传递到输出端，输出端电平取决于其他连接端电平值。

需要说明的是，以上第一开关结构的具体结构仅为一个优选结构，其他例如传输门等起开关作用的结构也同样可用于本发明。

从级错误信号锁存电路包括反相结构、第二开关结构；其中，反相结构的输入端接第一开关结构的数据输出端，其输出端接第二开关结构的数据输入端；第二开关结构的数据输出端接反相结构的输入端，其第一控制端和第二控制端分别接第一输入反相信号DW-和第一输入信号DW。

示例性的，反相结构包括：第五PMOS管MP5和第九NMOS管MN9；第二开关结构包括第六PMOS管MP6、第七PMOS管MP7、第十NMOS管MN10和第十一NMOS管MN11。

具体的，第五PMOS管MP5的源极接电源电压VDD，栅极接第九NMOS管MN9的栅极、第四PMOS管MP4的漏极和第七NMOS管MN7的漏极、第七PMOS管MP7的漏极和第十NMOS管MN10的漏极，漏极接第九NMOS管MN9的漏极、第八PMOS管MP8的栅极、第十二NMOS管MN12的栅极、第七PMOS管MP7的栅极和第十NMOS管MN10的栅极。

第六PMOS管MP6的源极接电源电压，栅极接第一输入信号DW，漏极接第七PMOS管MP7的源极。

第七PMOS管MP7的源极接第六PMOS管MP6的漏极，栅极接第五PMOS管MP5的漏极、第九NMOS管MN9的漏极、第八PMOS管MP8的栅极、第十二NMOS管MN12的栅极和第十NMOS管MN10的栅极，漏极接第十NMOS管MN10的漏极、第九NMOS管MN9的栅极、第五PMOS管MP5的栅极、第四PMOS管MP4的漏极和第七NMOS管MN7的漏极。

第九NMOS管MN9的源极接地，栅极接第五PMOS管MP5的栅极、第四PMOS管MP4的漏极和第七NMOS管MN7的漏极、第七PMOS管MP7的漏极和第十NMOS管MN10的漏极，漏极接所述第五PMOS管MP5的漏极、第八PMOS管MP8的栅极、第十二NMOS管MN12的栅极、第七PMOS管MP7的栅极和第十NMOS管MN10的栅极。

第十NMOS管MN10的源极接第十一NMOS管MN11的漏极，栅极接第五PMOS管MP5的漏极、第九NMOS管MN9的漏极、第八PMOS管MP8的栅极、第十二NMOS管MN12的栅极和第七PMOS管MP7的栅极，漏极接第七PMOS管MP7的漏极、第九NMOS管MN9的栅极、第五PMOS管MP5的栅极、第四PMOS管MP4的漏极和第七NMOS管MN7的漏极。

第十一NMOS管MN11的源接地，栅极接第一NMOS管MN1的漏极、第一PMOS管MP1的漏极、第三PMOS管MP3的栅极，漏极接第十NMOS管MN10的源极。

从级错误信号锁存电路由第一输入信号DW和第一输入反相信号DW-共同控制，对第二中间信号MIDT2进行锁存，在宽电压域下稳定输出第三中间信号MIDT3，连接至第八PMOS管MP8的栅极和第十二NMOS管MN12的栅极。当第一输入信号DW为高电平时，第二中间信号MIDT2通过第五PMOS管MP5和第九NMOS管MN9反相生成第三中间信号MIDT3；当第一输入信号DW为低电平时，第二中间信号MIDT2被第五PMOS管MP5、第九NMOS管MN9、第六PMOS管MP6、第七PMOS管MP7、第十NMOS管MN10和第十一NMOS管MN11形成的双稳电路锁存，稳定输出第三中间信号MIDT3。

需要说明的是，第二开关结构与第一开关结构的结构本身相同，区别在于，本发明中，第一开关结构的第一控制端和第二控制端分别接第一输入信号DW和第一反相输入信号DW-，而第二开关结构的数据输出端接反相结构的输入端，其第一控制端和第二控制端分别接第一反相输入信号DW-和第一输入信号DW。同样地，以上第二开关结构的具体结构仅为一个优选结构，其他例如传输门等起开关作用的结构也同样可用于本发明。

输出反相电路用于对反相结构输出的信号做反相处理，得到检测结果。

示例性的，输出反相电路包括第八PMOS管MP8和第十二NMOS管MN12。

具体的，第八PMOS管MP8的源极接电源电压VDD，栅极接第五PMOS管MP5的漏极、第九NMOS管MN9的漏极、第十二NMOS管MN12的栅极、第十NMOS管MN10的栅极和第七PMOS管MP7的栅极，漏极接第十二NMOS管MN12的漏极。

第十二NMOS管MN12的源极接地GND，栅极接第五PMOS管MP5的漏极、第九NMOS管MN9的漏极、第八PMOS管MP8的栅极、第十NMOS管MN10的栅极和第七PMOS管MP7的栅极，漏极接第八PMOS管MP8的漏极。

需要说明的是，以上输出反相器电路的具体结构仅为一个优选结构，任何能够对反相结构输出的信号实现反相操作的电路结构均可用于本发明。

如图2所示，为本发明轻量级宽电压域的时序错误探测单元输入输出信号时序图，当第一输入信号DW为高电平期间，第二、第三、第四、第五输入信号中任一信号存在高电平状态，输出的时序错误探测信号ERRORM便维持高电平至下一个第一输入信号DW的上升沿到来，再刷新输出信号状态。

本发明可以在芯片设计过程中，实现轻量级的时序错误策略插入。如前面描述，一个时序错误检测单元可以完成多个时序路径端点的错误检测，通过更改主级时序错误生成电路中并联NMOS管数量，时序错误检测策略可以在不同程度下对面积开销与检错响应速度进行权衡。本发明中，从级时序错误锁存电路可以在单元内对时序错误信号完成锁存，单元输出结果经过简单的或操作后即可作为最终时序错误探测信号控制其他电路运行（如错误改正模块）。避免了在低电压下常规时序错误检测方法中，由于时序错误复位信号过早复位错误信号而造成的芯片异常工作，在宽电压域下具有更高的功能稳定性。

本发明是一种轻量级宽电压域适用的时序错误检测单元，适用于超低压下时序错误检测与改正策略的需要。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种轻量级宽电压域时序错误检测单元，其特征在于，包括输入反相器电路、主级错误信号生成电路、从级错误信号锁存电路和输出反相器电路；

所述输入反相器电路用于对基于时序元件时钟端生成的第一输入信号（DW）做反相处理，得到第一输入反相信号（DW-）；

所述主级错误信号生成电路包括第二PMOS管（MP2）、第二NMOS管（MN2）、并联NMOS网络和第一开关结构；

其中，第二PMOS管（MP2）的源极接电源电压，栅极接第一输入信号（DW），漏极接第二NMOS管（MN2）的漏极；所述并联NMOS网络包括若干并联的NMOS管，其源极均接地，栅极分别接基于各时序元件数据端生成的脉冲输入信号，漏极均接第二NMOS管（MN2）的源极；第二NMOS管（MN2）的栅极接第一输入信号（DW），漏极接第一开关结构的数据输入端；第一开关结构的第一控制端和第二控制端分别接第一输入信号（DW）和第一输入反相信号（DW-）；

所述从级错误信号锁存电路包括反相结构、第二开关结构；

其中，反相结构的输入端接第一开关结构的数据输出端，其输出端接第二开关结构的数据输入端；第二开关结构的数据输出端接反相结构的输入端，其第一控制端和第二控制端分别接第一输入反相信号（DW-）和第一输入信号（DW）；

所述输出反相器电路用于对反相结构输出的信号做反相处理，得到时序错误检测结果。

2.根据权利要求1所述的轻量级宽电压域时序错误检测单元，其特征在于，所述输入反相器电路包括第一PMOS管（MP1）和第一NMOS管（MN1）；

所述第一PMOS管（MP1）的源极接电源电压，栅极接第一输入信号（DW），漏极接所述第一NMOS管（MN1）的漏极；

所述第一NMOS管（MN1）的源极接地，栅极接第一输入信号（DW），漏极接所述第一PMOS管（MP1）的漏极。

3.根据权利要求1所述的轻量级宽电压域时序错误检测单元，其特征在于，所述第一开关结构包括：第三PMOS管（MP3）、第四PMOS管（MP4）、第七NMOS管（MN7）和第八NMOS管（MN8）；

所述第三PMOS管（MP3）的源极接电源电压，栅极接第一输入反相信号（DW-），漏极接第四PMOS管（MP4）的源极；

所述第四PMOS管（MP4）的源极接第三PMOS管（MP3）的漏极，栅极接所述第二PMOS管（MP2）的漏极，漏极接所述第七NMOS管（MN7）的漏极；

所述第七NMOS管（MN7）的源极接第八NMOS管（MN8）的漏极，栅极接所述第二PMOS管（MP2）的漏极，漏极接所述第四PMOS管（MP4）的漏极；

所述第八NMOS管（MN8）的源极接地，栅极接第一输入信号（DW），漏极接第七NMOS管（MN7）的源极。

4.根据权利要求3所述的轻量级宽电压域时序错误检测单元，其特征在于，所述反相结构包括第五PMOS管（MP5）和第九NMOS管（MN9）；

所述第五PMOS管（MP5）的源极接电源电压，栅极接第四PMOS管（MP4）的漏极，漏极接所述第九NMOS管（MN9）的漏极；

所述第九NMOS管（MN9）的源极接地，栅极接第四PMOS管（MP4）的漏极，漏极接所述第五PMOS管（MP5）的漏极。

5.根据权利要求4所述的轻量级宽电压域时序错误检测单元，其特征在于，所述第二开关结构包括：第六PMOS管（MP6）、第七PMOS管（MP7）、第十NMOS管（MN10）和第十一NMOS管（MN11）；

所述第六PMOS管（MP6）的源极接电源电压，栅极接第一输入信号（DW），漏极接第七PMOS管（MP7）的源极；

所述第七PMOS管（MP7）的源极接第六PMOS管（MP6）的漏极，栅极接第十NMOS管（MN10）的栅极，漏极接第四PMOS管（MP4）的漏极；

所述第十NMOS管（MN10）的源极接第十一NMOS管（MN11）的漏极，栅极接所述第五PMOS管（MP5）的漏极，漏极接所述第七PMOS管（MP7）的漏极；

所述第十一NMOS管（MN11）的源极接地，栅极接第一输入反相信号（DW-），漏极接第十NMOS管（MN10）的源极。

6.根据权利要求5所述的轻量级宽电压域时序错误检测单元，其特征在于，所述输出反相器电路包括第八PMOS管（MP8）和第十二NMOS管（MN12）；

所述第八PMOS管（MP8）的源极接电源电压，栅极接所述第五PMOS管（MP5）的漏极，漏极接第十二NMOS管（MN12）的漏极；

所述第十二NMOS管（MN12）的源极接地，栅极接第八PMOS管（MP8）的栅极，漏极接第八PMOS管（MP8）的漏极。

7.根据权利要求1所述的轻量级宽电压域时序错误检测单元，其特征在于，所述并联NMOS网络包括并联的第三NMOS管（MN3）、第四NMOS管（MN4）、第五NMOS管（MN5）和第六NMOS管（MN6）；

所述第三NMOS管（MN3）、第四NMOS管（MN4）、第五NMOS管（MN5）和第六NMOS管（MN6），其源极均接地，栅极分别接第二输入信号（TD1）、第三输入信号（TD2）、第四输入信号（TD3）和第五输入信号（TD4），漏极均连接至第二NMOS管（MN2）的源极。

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