CN114696791B - 时钟信号接收电路及时钟信号传输电路 - Google Patents

Abstract

本发明涉及一种时钟信号接收电路及时钟信号传输电路。其中，时钟信号接收电路，包括：RS触发单元、第一负反馈单元、第二负反馈单元、第一反相器、第二反相器、第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管。本发明通过第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管构成动态锁存，与第一负反馈单元、第二负反馈单元构成负反馈通路，第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管级联交叉耦合的方式实现差分信号传递，降低信号传输的整体功耗，同时确保信号传递的稳定性，并且增加了时钟频率的工作范围。

Description

时钟信号接收电路及时钟信号传输电路

技术领域

本发明涉及射频通信技术领域，特别是涉及一种时钟信号接收电路及时钟信号传输电路。

背景技术

在射频通信领域中，通过将晶体振荡电路产生的参考时钟信号输入至芯片的各个模块，使得芯片正常工作，参考时钟信号在发送和接收过程中会出现抖动误差，但对于芯片各模块能够保持正常工作的最基本要求即参考时钟信号需要保证高精度、低抖动和低温漂。因此，参考时钟信号的稳定性直接影响芯片各模块是否工作正常，并且对芯片整体性能和功能均有影响。

目前对于参考时钟信号的传输一般通过运放电流驱动方式进行传输，但电路结构功耗占比太大，不利于芯片的应用和开发。

发明内容

基于此，有必要提供一种能够远距离传输的低功耗时钟信号接收电路及时钟信号传输电路。

一种时钟信号接收电路，包括：RS触发单元、第一负反馈单元、第二负反馈单元、第一反相器、第二反相器、第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管；

所述第一PMOS管的栅极与所述第二PMOS管的漏极连接，所述第一PMOS管的源极与所述第一负反馈单元的输出端连接，所述第一PMOS管的漏极用于接收第一时钟信号；

所述第一NMOS管的栅极与所述第二NMOS管的漏极连接，所述第一NMOS管的源极与所述第一负反馈单元的输出端连接，所述第一NMOS管的漏极与所述第一PMOS管的漏极连接；

所述第二PMOS管的栅极与所述第一PMOS管的漏极连接，所述第二PMOS管的源极与所述第二负反馈单元的输出端连接；

所述第二NMOS管的栅极与所述第一NMOS管的漏极连接，所述第二NMOS管的源极与所述第二负反馈单元的输出端连接，所述第二NMOS管的漏极用于接收第二时钟信号；所述第一时钟信号与第二时钟信号互为差分时钟信号；

所述RS触发单元的第一输入端与所述第一PMOS管的漏极连接，所述RS触发单元的第二输入端与所述第二NMOS管的漏极连接，所述RS触发单元的第一输出端与所述第一反相器的输入端连接，所述RS触发单元的第二输出端与所述第二反相器的输入端连接；

所述第一反相器用于输出第一时钟传输信号，所述第二反相器用于输出第二时钟传输信号。

在其中一个实施例中，时钟信号接收电路还包括：

第一缓冲器，所述第一缓冲器的输入端用于连接所述第一PMOS管的漏极，所述第一缓冲器的输出端与所述RS触发单元的第一输入端连接；

第二缓冲器，所述第二缓冲器的输入端用于连接所述第二NMOS管的漏极，所述第二缓冲器的输出端与所述RS触发单元的第二输入端连接。

在其中一个实施例中，所述RS触发单元包括：第一与非门及第二与非门；

所述第一与非门的第一输入端用于连接所述第一PMOS管的漏极，所述第一与非门的第二输入端与所述第二与非门的输出端连接，所述第一与非门的输出端与所述第一反相器的输入端连接；

所述第二与非门的第一输入端用于连接所述第二NMOS管的漏极，所述第二与非门的第二输入端与所述第一与非门的输出端连接，所述第二与非门的输出端与所述第二反相器的输入端连接。

在其中一个实施例中，所述第一负反馈单元包括：第一负反馈延时模组、第三PMOS管、第四PMOS管、第三NMOS管及第四NMOS管；

所述第一负反馈延时模组的输入端与所述第一反相器的输出端连接，所述第一负反馈延时模组的输出端分别与所述第三PMOS管的栅极、所述第三NMOS管的栅极连接；

所述第三PMOS管的源极与所述第四PMOS管的源极连接，所述第三PMOS管的漏极与所述第一PMOS管的源极连接；

所述第三NMOS管的源极与所述第四NMOS管的源极连接，所述第三NMOS管的漏极与所述第一NMOS管的源极连接；

所述第四PMOS管的源极用于与工作电源连接，所述第四PMOS管的漏极与所述第三PMOS管的漏极连接，所述第四POMS管的栅极用于接收第一控制信号；

所述第四NMOS管的源极用于接地，所述第四NMOS管的漏极与所述第三NMOS管的漏极连接，所述第四NMOS管的栅极用于接收第二控制信号。

在其中一个实施例中，所述第一负反馈延时模组包括第三缓冲器及第四缓冲器；

所述第三缓冲器的输入端与所述第一反相器的输出端连接，所述第三缓冲器的输出端与所述第四缓冲器的输入端连接；

所述第四缓冲器的输出端分别与所述第三PMOS管的栅极、所述第三NMOS管的栅极连接。

在其中一个实施例中，所述第二负反馈单元包括：第二负反馈延时模组、第五PMOS管、第六PMOS管、第五NMOS管及第六NMOS管；

所述第二负反馈延时模组的输入端与所述第二反相器的输出端连接，所述第二负反馈延时模组的输出端分别与所述第五PMOS管的栅极、所述第五NMOS管的栅极连接；

所述第五PMOS管的源极与所述第六PMOS管的源极连接，所述第五PMOS管的漏极与所述第二PMOS管的源极连接；

所述第五NMOS管的源极与所述第六NMOS管的源极连接，所述第五NMOS管的漏极与所述第二NMOS管的源极连接；

所述第六PMOS管的源极用于与工作电源连接，所述第六PMOS管的漏极与所述第五PMOS管的漏极连接，所述第六POMS管的栅极用于接收第一控制信号；

所述第六NMOS管的源极用于接地，所述第六NMOS管的漏极与所述第五NMOS管的漏极连接，所述第六NMOS管的栅极用于接收第二控制信号。

在其中一个实施例中，所述第二负反馈延时模组包括第五缓冲器及第六缓冲器；

所述第五缓冲器的输入端与所述第二反相器的输出端连接，所述第五缓冲器的输出端与所述第六缓冲器的输入端连接；

所述第六缓冲器的输出端分别与所述第五PMOS管的栅极、所述第五NMOS管的栅极连接。

在其中一个实施例中，所述时钟信号接收电路还包括：第七NMOS管及第八NMOS管；

所述第七NMOS管的源极与所述第一PMOS管的漏极连接，所述第七NMOS管的漏极用于连接所述第一PMOS管的漏极，所述第七NMOS管的栅极用于连接使能信号输出端；

所述第八NMOS管的源极与所述RS触发单元的第一输入端连接，所述第八NMOS管的漏极用于连接所述第二NMOS管的漏极，所述第八NMOS管的栅极用于连接所述使能信号输出端。

一种时钟信号传输电路，包括如上述的时钟信号接收电路，以及

时钟信号发送电路，所述时钟信号发送电路包括第三反相器、第四反相器、第一电流源及第二电流源；

所述第三反相器的输入端用于接收第一参考时钟信号，所述第三反相器的输出端用于输出第一时钟信号，所述第三反相器的电源端用于连接所述第一电流源的输出端，所述第三反相器的接地端与所述第二电流源的输入端连接；所述第一电流源的输入端用于连接工作电源；所述第二电流源的输出端接地；

所述第四反相器的输入端用于接收第二参考时钟信号，所述第四反相器的输出端用于输出第二时钟信号，所述第四反相器的电源端用于连接所述第一电流源，所述第四反相器的接地端经所述第二电流源接地，所述第一参考时钟信号与所述第二参考时钟信号互为差分信号。

在其中一个实施例中，所述时钟信号发送电路还包括：

电容，所述电容的第一端与所述第一电流源的输出端连接，所述电容的第二端与所述第二电流源的输入端连接。

上述时钟信号接收电路及时钟信号传输电路，通过第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管构成动态锁存，与第一负反馈单元、第二负反馈单元构成负反馈通路，第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管级联交叉耦合的方式实现差分信号传递，降低信号传输的整体功耗，同时确保信号传递的稳定性，并且增加了时钟频率的工作范围。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例中，时钟信号接收电路的结构示意图之一；

图2为一实施例中，时钟信号接收电路的结构示意图之二；

图3为一实施例中，时钟信号接收电路的结构示意图之三；

图4为一实施例中，时钟信号传输电路的结构框图；

图5为一实施例中，时钟信号发送电路的结构示意图。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一反相器称为第二反相器，且类似地，可将第二反相器称为第一反相器。第一反相器和第二反相器两者都是反相器，但其不是同一反相器。

可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。

在其中一个实施例中，如图1所示，提供了一种时钟信号接收电路100，包括RS触发单元103、第一负反馈单元101、第二负反馈单元102、第一反相器Inv1、第二反相器Inv2、第一PMOS管MP5、第二PMOS管MP6、第一NMOS管MN3及第二NMOS管MN4。其中，第一PMOS管MP5的栅极与第二PMOS管MP6的漏极连接，第一PMOS管MP5的源极与第一负反馈单元101的输出端连接，第一PMOS管MP5的漏极用于接收第一时钟信号VIN；第一NMOS管MN3的栅极与第二NMOS管MN4的漏极连接，第一NMOS管MN3的源极与第一负反馈单元101的输出端连接，第一NMOS管MN3的漏极与第一PMOS管MP5的漏极连接；第二PMOS管MP6的栅极与第一PMOS管MP5的漏极连接，第二PMOS管MP6的源极与第二负反馈单元102的输出端连接；第二NMOS管MN4的栅极与第一NMOS管MN3的漏极连接，第二NMOS管MN4的源极与第二负反馈单元102的输出端连接，第二NMOS管MN4的漏极用于接收第二时钟信号VIP；第一时钟信号VIN与第二时钟信号VIP互为差分时钟信号；RS触发单元103的第一输入端与第一PMOS管MP5的漏极连接，RS触发单元103的第二输入端与第二NMOS管MN4的漏极连接，RS触发单元103的第一输出端与第一反相器Inv1的输入端连接，RS触发单元103的第二输出端与第二反相器Inv2的输入端连接；第一反相器Inv1用于输出第一时钟传输信号VON，第二反相器Inv2用于输出第二时钟传输信号VOP。

第一时钟信号VIN经过RS触发单元103、第一反相器Inv1处理后，输出第一时钟传输信号VON，且第一时钟传输信号VON与第一时钟信号VIN的相位一致；第二时钟信号VIP经过RS触发单元103、第二反相器Inv2处理后，输出第二时钟传输信号VOP，且第二时钟传输信号VOP与第时钟信号VIP的相位一致。由于第一时钟信号VIN与第二时钟信号VIP互为差分时钟信号(即振幅相同且相位相反的时钟信号)，因此第一时钟传输信号VON与第二时钟传输信号VOP也互为差分时钟信号。第一时钟信号VIN直接连接交叉耦合PMOS锁存器(即第一PMOS管MP5与第二PMOS管MP6构成的电路)的输出端，第二时钟信号VIP直接连接(即非正反馈连接)交叉耦合NMOS锁存器(即第一NMOS管MN3与第二NMOS管MN4构成的电路)的输出端，保证PMOS管锁存器与NMOS管锁存器两者的输出端一个为高电平另一个为低电平，有效抑制了传输线路上的电压振幅，从而降低了时钟信号接收电路100的整体功耗。另外，通过第一负反馈单元101与第二负反馈单元102使得第一时钟信号VIN与第一负反馈单元101输出的反馈信号维持在相反相位，第二时钟信号VIP与第二负反馈单元102输出的反馈信号维持在相反相位，使得时钟信号接收电路100能够在较宽的时钟频率范围工作。

上述时钟信号接收电路100，通过第一PMOS管MP5、第二PMOS管MP6、第一NMOS管MN3及第二NMOS管MN4构成动态锁存，与第一负反馈单元101、第二负反馈单元102构成负反馈通路，第一PMOS管MP5、第二PMOS管MP6、第一NMOS管MN3及第二NMOS管MN4级联交叉耦合的方式实现差分信号传递，降低信号传输的整体功耗，同时确保信号传递的稳定性，并且增加了时钟频率的工作范围。

在其中一个实施例中，如图2所示，时钟信号接收电路100还包括：第一缓冲器Buffer1及第二缓冲器Buffer2。其中第一缓冲器Buffer1的输入端用于连接第一PMOS管MP5的漏极，第一缓冲器Buffer1的输出端与RS触发单元103的第一输入端连接；第二缓冲器Buffer2的输入端用于连接第二NMOS管MN4的漏极，第二缓冲器Buffer2的输出端与RS触发单元103的第二输入端连接。

第一时钟信号VIN经第一缓冲器再输入至RS触发单元103，第二时钟信号VIP经第二缓冲器再出入至RS触发单元103，保证第一时钟信号VIN与第二时钟信号VIP能够同步传输。

在其中一个实施例中，如图3所示，RS触发单元103包括：第一与非门Nand1及第二与非门Nand2。其中，第一与非门Nand1的第一输入端用于连接第一PMOS管MP5的漏极，第一与非门Nand1的第二输入端与第二与非门Nand2的输出端连接，第一与非门Nand1的输出端与第一反相器Inv1的输入端连接；第二与非门Nand2的第一输入端用于连接第二NMOS管MN4的漏极，第二与非门Nand2的第二输入端与第一与非门Nand1的输出端连接，第二与非门Nand2的输出端与第二反相器Inv2的输入端连接。

RS触发单元103由两个与非门按正反馈方式闭合而成，即第一与非门Nand1与第二与非门Nand2按正反馈方式闭合而成。当RS触发单元103的两个输入端加入不同逻辑电平时，它的两个输出端有两种互补的稳定状态。互为差分信号的第一时钟信号VIN和第二时钟信号VIP分别经过第一缓冲器、第二缓冲器，由RS触发单元103的第一输入端、第二输入端输入，由于第一时钟信号VIN和第二时钟信号VIP反相，RS触发单元103能够稳定输出两个反相的信号，即第一输出端输出高电平，第二输出端输出低电平；或第一输出端输出低电平，第二输出端输出高电平，保证输出信号的稳定性。

在其中一个实施例中，如图1-图3所示，第一负反馈单元101包括：第一负反馈延时模组D1、第三PMOS管MP3、第四PMOS管MP1、第三NMOS管MN5及第四NMOS管MN7。其中，第一负反馈延时模组D1的输入端与第一反相器Inv1的输出端连接，第一负反馈延时模组D1的输出端分别与第三PMOS管MP3的栅极、第三NMOS管MN5的栅极连接；第三PMOS管MP3的源极与第四PMOS管MP1的源极连接，第三PMOS管MP3的漏极与第一PMOS管MP5的源极连接；第三NMOS管MN5的源极与第四NMOS管MN7的源极连接，第三NMOS管MN5的漏极与第一NMOS管MN3的源极连接；第四PMOS管MP1的源极用于与工作电源连接，第四PMOS管MP1的漏极与第三PMOS管MP3的漏极连接，第四POMS管的栅极用于接收第一控制信号；第四NMOS管MN7的源极用于接地，第四NMOS管MN7的漏极与第三NMOS管MN5的漏极连接，第四NMOS管MN7的栅极用于接收第二控制信号。

第一控制信号由第一电源VB1提供，第四PMOS管MP1在第一控制信号的控制下工作在非饱和区，为PMOS锁存器提供复位信号，在第一控制信号为高电平时，第四PMOS管MP1处于导通态，点B1处为高电平。第二控制信号由第二电源VB2提供，第四NMOS管MN7在第二控制信号的控制下工作在非饱和区，为NMOS锁存器提供复位信号，在第二控制信号为低电平时，第四NMOS管MN7处于导通态，点C1处为低电平。

在其中一个实施例中，如图1-图3所示，第一负反馈延时模组D1包括第三缓冲器及第四缓冲器。其中，第三缓冲器的输入端与第一反相器Inv1的输出端连接，第三缓冲器的输出端与第四缓冲器的输入端连接；第四缓冲器的输出端分别与第三PMOS管MP3的栅极、第三NMOS管MN5的栅极连接。

在其中一个实施例中，如图1-图3所示，第二负反馈单元102包括：第二负反馈延时模组D2、第五PMOS管MP4、第六PMOS管MP2、第五NMOS管MN6及第六NMOS管MN8。其中，第二负反馈延时模组D2的输入端与第二反相器Inv2的输出端连接，第二负反馈延时模组D2的输出端分别与第五PMOS管MP4的栅极、第五NMOS管MN6的栅极连接；第五PMOS管MP4的源极与第六PMOS管MP2的源极连接，第五PMOS管MP4的漏极与第二PMOS管MP6的源极连接；第五NMOS管MN6的源极与第六NMOS管MN8的源极连接，第五NMOS管MN6的漏极与第二NMOS管MN4的源极连接；第六PMOS管MP2的源极用于与工作电源连接，第六PMOS管MP2的漏极与第五PMOS管MP4的漏极连接，第六POMS管的栅极用于接收第一控制信号；第六NMOS管MN8的源极用于接地，第六NMOS管MN8的漏极与第五NMOS管MN6的漏极连接，第六NMOS管MN8的栅极用于接收第二控制信号。

第一控制信号由第一电源VB1提供，第六PMOS管MP2在第一控制信号的控制下工作在非饱和区，为PMOS锁存器提供复位信号，在第一控制信号为高电平时，第六PMOS管MP2处于导通态，点B2处为高电平。第二控制信号由第二电源VB2提供，第六NMOS管MN8在第二控制信号的控制下工作在非饱和区，为NMOS锁存器提供复位信号，在第二控制信号为低电平时，第六NMOS管MN8处于导通态，点C2处为低电平。

在其中一个实施例中，如图1-图3所示，第二负反馈延时模组D2包括第五缓冲器及第六缓冲器。其中第五缓冲器的输入端与第二反相器Inv2的输出端连接，第五缓冲器的输出端与第六缓冲器的输入端连接；第六缓冲器的输出端分别与第五PMOS管MP4的栅极、第五NMOS管MN6的栅极连接。

当第一时钟信号VIN为高电平，第二时钟信号VIP为低电平，点B1处为高电平，第一PMOS管MP5导通，第一PMOS管MP5的漏极(即点A1处)为高电平，输入高电平信号至第一缓存器Buffer1，第二NMOS管MN4的栅极为高电平，第二NMOS管MN4导通，第二NMOS管MN4的漏极(即点A2处)为低电平，输入电平信号至第二缓存器Buffer2，同时，第二负反馈延时模组D2D2输出低电平，第五NMOS管MN6不导通，点C2处为低电平，即第五NMOS管MN6的漏极为低电平；第一负反馈延时模组D1D1输出高电平，点C1处为低电平，第三NMOS管MN5导通，第一NMOS管MN3的栅极为低电平，使得输入至第一缓存器Buffer1的信号确保为高电平信号，输入第二缓存器Buffer2的信号确保为低电平信号。

当第一时钟信号VIN为低电平，第二时钟信号VIP为高电平，点A1处为低电平，点B2处为高电平，第二PMOS管MP6导通，保持输入低电平信号至第一缓存器Buffer1；点A2处为高电平，点C1处为低电平，第一NMOS管MN3导通，保持输入高电平信号至第二缓存器Buffer2；第一负反馈延时模组D1D1输出低电平，第三NMOS管MN5导通，点C1处点位等效接地0V，第一NMOS管MN3导通，第一NMOS管MN3栅极为高电平，输入高电平信号至第二缓存器Buffer2；第二负反馈延时模组D2D2输出高电平，第五NMOS管MN6的栅极为高电平，第五NMOS管MN6的漏极为低电平，第二NMOS管MN4为导通态，即第二NMOS管MN4的漏极为低电平，且，第二NMOS管MN4为共源连接管，则第二NMOS管MN4的漏极为低电平，保持输入低电平信号至第一缓存器Buffer1。

本申请实施例提供的时钟信号接收电路100解决了时钟信号远距离传输造成的驱动力不足以及易受到其他模块干扰的问题，同时利用MOS管交叉耦合的方式，降低了工作功耗，第一负反馈单元101、第二负反馈单元102的结构有效提高了电路的稳定性，增加了时钟频率工作范围。

在其中一个实施例中，如图3所示，时钟信号接收电路100还包括：第七NMOS管MN1及第八NMOS管MN2。第七NMOS管MN1的源极与第一PMOS管MP5的漏极连接，第七NMOS管MN1的漏极用于连接第一PMOS管MP5的漏极，第七NMOS管MN1的栅极用于连接使能信号输出端；第八NMOS管MN2的源极与RS触发单元103的第一输入端连接，第八NMOS管MN2的漏极用于连接第二NMOS管MN4的漏极，第八NMOS管MN2的栅极用于连接使能信号输出端。

第七NMOS管MN1在接收到控制模块使能信号输出端输出的使能信号时导通，导通时钟信号发送电路200与第一PMOS管MP5的漏极，输出第一时钟信号VIN至第一PMOS管MP5的漏极；第八NMOS管MN2在接收到控制模块使能信号输出端输出的使能信号时导通，导通时钟信号发送电路200与第二NMOS管MN4的漏极，输出第二时钟信号VIP至第二NMOS管MN4的漏极。

在其中一个实施例中，如图4、图5所示，还提供了一种时钟信号传输电路，包括如上述任一项所述的时钟信号接收电路100以及时钟信号发送电路200。时钟信号发送电路200用于接收第一参考时钟信号V1和第二参考时钟信号V2，并根据第一参考时钟信号V1和第二参考时钟信号V2输出第一时钟信号VIN和第二时钟信号VIP至时钟信号接收电路100。

其中，时钟信号发送电路200包括第三反相器Inv3、第四反相器Inv4、第一电流源及第二电流源；第三反相器Inv3的输入端用于接收第一参考时钟信号V1，第三反相器Inv3的输出端用于输出第一时钟信号VIN，第三反相器Inv3的电源端用于连接第一电流源的输出端，第三反相器Inv3的接地端与第二电流源的输入端连接；第一电流源的输入端用于连接工作电源；第二电流源的输出端接地；第四反相器Inv4的输入端用于接收第二参考时钟信号V2，第四反相器Inv4的输出端用于输出第二时钟信号VIP，第四反相器Inv4的电源端用于连接第一电流源，第四反相器Inv4的接地端经第二电流源接地，第一参考时钟信号V1与第二参考时钟信号V2互为差分信号。

时钟信号发送电路200根据芯片内部不同模块传输线长度的差异，调整第一电流源的输出电流和第二电流源的输出电流，降低传输线阻抗对信号的影响。

在其中一个实施例中，如图5所示，时钟信号发送电路200还包括：电容C0。电容CO的第一端与第一电流源的输出端连接，电容CO的第二端与第二电流源的输入端连接。

电容C0为去耦电容，用于降低第三反相器Inv3、第四反相器Inv4的电源电压摆幅，抗毛刺并降低电源信号的干扰。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种时钟信号接收电路，其特征在于，包括：RS触发单元、第一负反馈单元、第二负反馈单元、第一反相器、第二反相器、第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管；

所述第一PMOS管的栅极与所述第二PMOS管的漏极连接，所述第一PMOS管的源极与所述第一负反馈单元的输出端连接，所述第一PMOS管的漏极用于接收第一时钟信号；

所述第一NMOS管的栅极与所述第二NMOS管的漏极连接，所述第一NMOS管的源极与所述第一负反馈单元的输出端连接，所述第一NMOS管的漏极与所述第一PMOS管的漏极连接；

所述第二PMOS管的栅极与所述第一PMOS管的漏极连接，所述第二PMOS管的源极与所述第二负反馈单元的输出端连接；

所述第二NMOS管的栅极与所述第一NMOS管的漏极连接，所述第二NMOS管的源极与所述第二负反馈单元的输出端连接，所述第二NMOS管的漏极用于接收第二时钟信号；所述第一时钟信号与第二时钟信号互为差分时钟信号；

所述RS触发单元的第一输入端与所述第一PMOS管的漏极连接，所述RS触发单元的第二输入端与所述第二NMOS管的漏极连接，所述RS触发单元的第一输出端与所述第一反相器的输入端连接，所述RS触发单元的第二输出端与所述第二反相器的输入端连接；

所述第一反相器用于输出第一时钟传输信号，所述第二反相器用于输出第二时钟传输信号。

2.根据权利要求1所述的时钟信号接收电路，其特征在于，时钟信号接收电路还包括：

第一缓冲器，所述第一缓冲器的输入端用于连接所述第一PMOS管的漏极，所述第一缓冲器的输出端与所述RS触发单元的第一输入端连接；

第二缓冲器，所述第二缓冲器的输入端用于连接所述第二NMOS管的漏极，所述第二缓冲器的输出端与所述RS触发单元的第二输入端连接。

3.根据权利要求1所述的时钟信号接收电路，其特征在于，所述RS触发单元包括：第一与非门及第二与非门；

所述第一与非门的第一输入端用于连接所述第一PMOS管的漏极，所述第一与非门的第二输入端与所述第二与非门的输出端连接，所述第一与非门的输出端与所述第一反相器的输入端连接；

所述第二与非门的第一输入端用于连接所述第二NMOS管的漏极，所述第二与非门的第二输入端与所述第一与非门的输出端连接，所述第二与非门的输出端与所述第二反相器的输入端连接。

4.根据权利要求1所述的时钟信号接收电路，其特征在于，所述第一负反馈单元包括：第一负反馈延时模组、第三PMOS管、第四PMOS管、第三NMOS管及第四NMOS管；

所述第一负反馈延时模组的输入端与所述第一反相器的输出端连接，所述第一负反馈延时模组的输出端分别与所述第三PMOS管的栅极、所述第三NMOS管的栅极连接；

所述第三PMOS管的源极与所述第四PMOS管的源极连接，所述第三PMOS管的漏极与所述第一PMOS管的源极连接；

所述第三NMOS管的源极与所述第四NMOS管的源极连接，所述第三NMOS管的漏极与所述第一NMOS管的源极连接；

所述第四PMOS管的源极用于与工作电源连接，所述第四PMOS管的漏极与所述第三PMOS管的漏极连接，所述第四PMOS管的栅极用于接高电平；

所述第四NMOS管的源极用于接地，所述第四NMOS管的漏极与所述第三NMOS管的漏极连接，所述第四NMOS管的栅极用于接低电平。

5.根据权利要求4所述的时钟信号接收电路，其特征在于，所述第一负反馈延时模组包括第三缓冲器及第四缓冲器；

所述第三缓冲器的输入端与所述第一反相器的输出端连接，所述第三缓冲器的输出端与所述第四缓冲器的输入端连接；

所述第四缓冲器的输出端分别与所述第三PMOS管的栅极、所述第三NMOS管的栅极连接。

6.根据权利要求4所述的时钟信号接收电路，其特征在于，所述第二负反馈单元包括：第二负反馈延时模组、第五PMOS管、第六PMOS管、第五NMOS管及第六NMOS管；

所述第二负反馈延时模组的输入端与所述第二反相器的输出端连接，所述第二负反馈延时模组的输出端分别与所述第五PMOS管的栅极、所述第五NMOS管的栅极连接；

所述第五PMOS管的源极与所述第六PMOS管的源极连接，所述第五PMOS管的漏极与所述第二PMOS管的源极连接；

所述第五NMOS管的源极与所述第六NMOS管的源极连接，所述第五NMOS管的漏极与所述第二NMOS管的源极连接；

所述第六PMOS管的源极用于与工作电源连接，所述第六PMOS管的漏极与所述第五PMOS管的漏极连接，所述第六PMOS管的栅极用于接高电平；

所述第六NMOS管的源极用于接地，所述第六NMOS管的漏极与所述第五NMOS管的漏极连接，所述第六NMOS管的栅极用于接低电平。

7.根据权利要求6所述的时钟信号接收电路，其特征在于，所述第二负反馈延时模组包括第五缓冲器及第六缓冲器；

所述第五缓冲器的输入端与所述第二反相器的输出端连接，所述第五缓冲器的输出端与所述第六缓冲器的输入端连接；

所述第六缓冲器的输出端分别与所述第五PMOS管的栅极、所述第五NMOS管的栅极连接。

8.根据权利要求1所述的时钟信号接收电路，其特征在于，所述时钟信号接收电路还包括：第七NMOS管及第八NMOS管；

所述第七NMOS管的源极与所述第一PMOS管的漏极连接，所述第七NMOS管的漏极用于连接所述第一PMOS管的漏极，所述第七NMOS管的栅极用于连接使能信号输出端；

所述第八NMOS管的源极与所述RS触发单元的第一输入端连接，所述第八NMOS管的漏极用于连接所述第二NMOS管的漏极，所述第八NMOS管的栅极用于连接所述使能信号输出端。

9.一种时钟信号传输电路，其特征在于，包括如权利要求1至8任一项所述的时钟信号接收电路，以及

时钟信号发送电路，所述时钟信号发送电路包括第三反相器、第四反相器、第一电流源及第二电流源；

所述第三反相器的输入端用于接收第一参考时钟信号，所述第三反相器的输出端用于输出第一时钟信号，所述第三反相器的电源端用于连接所述第一电流源的输出端，所述第三反相器的接地端与所述第二电流源的输入端连接；所述第一电流源的输入端用于连接工作电源；所述第二电流源的输出端接地；

所述第四反相器的输入端用于接收第二参考时钟信号，所述第四反相器的输出端用于输出第二时钟信号，所述第四反相器的电源端用于连接所述第一电流源，所述第四反相器的接地端经所述第二电流源接地，所述第一参考时钟信号与所述第二参考时钟信号互为差分信号。

10.根据权利要求9所述的时钟信号传输电路，其特征在于，所述时钟信号发送电路还包括：

电容，所述电容的第一端与所述第一电流源的输出端连接，所述电容的第二端与所述第二电流源的输入端连接。