CN110752843B - 电平转换电路 - Google Patents

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    • H03K19/018507—Interface arrangements

Abstract

本发明公开了一种电平转换电路，其包括电平移位单元及波形整形电路；电平移位单元的第一高压输出端、第二高压输出端的信号经由波形整形电路的第二传输门和第五反相器、第六反相器、第七反相器，转变为具有相同相位、占空比之和为100％的第五高压NMOS晶体管、第三高压PMOS晶体管的栅极信号，在上述的两个晶体管栅极信号不重叠的部分，第五高压NMOS晶体管、第三高压PMOS晶体管同时关断或开启，从而使高电压输出信号的占空比近似等于上述两个晶体管栅极信号占空比之和的一半。该电平转换电路，利用波形整形电路B抑制PVT条件和工作频率变化引起的高电压输出占空比失调，在不同PVT条件及工作频率下，具有稳定的高电压输出占空比。

Description

电平转换电路
技术领域
本发明涉及电路，特别涉及一种电平转换电路。
背景技术
现有常见的电平转换电路如图1所示，由1个反相器、2个低压晶体管和4个高压晶体管构成。反相器IN1用于产生与低电压输入信号INPUT相位相反的信号IN；两个高压PMOS管MP1,MP2用于上拉电平转换电路高电压输出信号OUTPUT电平，两个低压NMOS管MN1,MN2和两个高压NMOS管MN3,MN4用于下拉电平转换电路高电压输出信号OUTPUT电平；上述6个晶体管构成闩锁电路。
在图1的电平转换电路中，当低电压输入信号INPUT从低电平提升到高电平时，第一低压NMOS管MN1和第三高压NMOS管MN3立即导通，从而使第二高压PMOS管MP2开启，高电压输出信号OUTPUT从低电平改变到高电平；当低电压输入信号INPUT从高电平降低到低电平时，低电压输入信号INPUT经反相器IN1开启低压第二低压NMOS管MN2和第四高压NMOS管NM4，经闩锁电路关断第二高压PMOS管MP2后，上述电平转换电路的高电压输出信号OUTPUT由高电平改变到低电平。该电平转换电路的低到高电平和高到低电平的转换具有不同的延迟时间，随着系统工作频率的提高，这一延迟的差异占信号周期的比例越来越大，受集成电路的PVT(Process,Voltage and Temperature)条件的影响，PMOS管和NMOS管的电流能力差异将造成输出信号的波形和占空比出现较为明显的失调，极有可能引起信号无法正常翻转以及时序错误。而且，由于反相器IN1造成的延迟，已不能认为输入至低压NMOS管源极的两个信号为严格的反相，这进一步扩大了现有电平转换电路的两个互为反相的输出端(图1中的Z和ZN)信号间的相位偏移和波形差异，两个低压NMOS管MN1,MN2还存在同时开启情况，加剧输出占空比对工作频率的敏感性，妨碍提升系统速度。
发明内容
本发明要解决的技术问题是提供一种电平转换电路，能抑制PVT条件和工作频率变化引起的高电压输出占空比失调，具有稳定的高电压输出占空比。
为解决上述技术问题，本发明提供的电平转换电路，其包括电平移位单元及波形整形电路(B)；
所述电平移位单元包括第三高压NMOS晶体管MN3、第四高压NMOS晶体管MN4、第一高压PMOS晶体管MP1、第二高压PMOS晶体管MP2；
第三高压NMOS晶体管MN3的漏极接第二高压PMOS晶体管MP2的栅极及第一高压PMOS晶体管MP1的漏极，作为第一高压输出端Z；
第四高压NMOS晶体管MN4的漏极接第一高压PMOS晶体管MP1的栅极及第二高压PMOS晶体管MP2的漏极，作为第二高压输出端ZN；
第一高压PMOS晶体管MP1、第二高压PMOS晶体管MP2的体区及源极均接第二工作电压VDDH；
第三高压NMOS晶体管MN3的栅极、第四高压NMOS晶体管MN4的栅极分别接幅度相同、相位相反的第一路低电压信号I、第二路低电压信号IN；
第一路低电压信号I、第二路低电压信号IN的幅度小于第二工作电压VDDH；
所述波形整形电路B包括第五反相器IN5、第六反相器IN6、第七反相器IN7、第二传输门TG2、第五高压NMOS晶体管MN5、第三高压PMOS晶体管MP3；
第五反相器IN5的输入端、第二传输门TG2的输入端分别接第一高压输出端Z、第二高压输出端ZN；
第六反相器IN6的输入接第五反相器IN5的输出；
第六反相器IN6的输出接第三高压PMOS晶体管MP3的栅极；
第七反相器IN7的输入接第二传输门TG2的输出；
第七反相器IN7的输出接第五高压NMOS晶体管MN5的栅极；
第三高压PMOS晶体管MP3的源极接第二工作电压VDDH；
第五高压NMOS晶体管MN5的源极接地VSS；
第五反相器IN5、第六反相器IN6、第七反相器IN7、第二传输门TG2的电源均接第二工作电压VDDH。
较佳的，第三高压PMOS晶体管MP3的体区接第二工作电压VDDH。
较佳的，第五高压NMOS晶体管MN5的体区接地VSS。
较佳的，第五反相器IN5的输入端接第一高压输出端Z，第二传输门TG2的输入端接第二高压输出端ZN。
较佳的，第五反相器IN5的输入端接第二高压输出端ZN，第二传输门TG2的输入端接第一高压输出端Z。
较佳的，第三高压NMOS晶体管MN3的栅极接第一路低电压信号I；
第四高压NMOS晶体管MN4的栅极接第二路低电压信号IN。
较佳的，第三高压NMOS晶体管MN3的栅极接第二路低电压信号IN；
第四高压NMOS晶体管MN4的栅极接第一路低电压信号I。
较佳的，第五反相器IN5同第六反相器IN6之间，以及第二传输门TG2同第七反相器IN7之间串接有相同个数的反相器。
较佳的，所述电平转换电路还包括单端转双端电路A；
所述单端转双端电路A用于将一路低电压输入信号INPUT转换为幅度相同、相位相反的第一路低电压信号I、第二路低电压信号IN。
较佳的，所述单端转双端电路A包括第一反相器IN1、第二反相器IN2、第三反相器IN3、第四反相器IN4及第一传输门TG1；
第一反相器IN1的输入端作为单端转双端电路A的输入端，用于接低电压输入信号INPUT；
第一反相器IN1的输出端接第二反相器IN2的输入端及第一传输门TG1的输入端；
第二反相器IN2的输出端接第三反相器IN3的输入端；
第三反相器IN3的输出端用于输出第一路低电压信号I；
第一传输门TG1的输出接第四反相器IN4的输入端；
第四反相器IN4的输出端用于输出第二路低电压信号IN；
第一反相器IN1、第二反相器IN2、第三反相器IN3、第四反相器IN4及第一传输门TG1的电源均接第一工作电压VDDL，第一工作电压VDDL低于第二工作电压VDDH。
较佳的，第二反相器IN2同第三反相器IN3之间，以及第一传输门TG1同第四反相器IN4之间串接有相同个数的反相器。
较佳的，所述单端转双端电路A包括一个反相器；
该反相器的输入端作为单端转双端电路A的输入端，用于接低电压输入信号INPUT；
该反相器的输出端用于输出第二路低电压信号IN；
该低电压输入信号INPUT并作为第一路低电压信号I。
较佳的，第三高压NMOS晶体管MN3及第四高压NMOS晶体管MN4的体区及源极均接地VSS。
较佳的，所述电平移位单元还包括第一低压NMOS管MN1、第二低压NMOS管MN2；
第一低压NMOS管MN1的栅极接第三高压NMOS晶体管MN3的栅极；
第一低压NMOS管MN1的漏极接第三高压NMOS晶体管MN3的源极；
第二低压NMOS管MN2的栅极接第四高压NMOS晶体管MN4的栅极；
第二低压NMOS管MN2的漏极接第四高压NMOS晶体管MN4的源极；
第一低压NMOS管MN1、第二低压NMOS管MN2的源极均接地VSS。
较佳的，第一低压NMOS管MN1、第二低压NMOS管MN2、第三高压NMOS晶体管MN3、第四高压NMOS晶体管MN4的体区均接地VSS。
本发明的电平转换电路，利用波形整形电路B抑制PVT条件和工作频率变化引起的高电压输出占空比失调，在不同PVT条件及工作频率下，具有稳定的高电压输出占空比。
附图说明
为了更清楚地说明本发明的技术方案，下面对本发明所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有电平转换电路；
图2是本发明的电平转换电路一实施例电路图；
图3是本发明的电平转换电路另一实施例电路图；
图4是本发明的电平转换电路一实施例的单端转双端电路；
图5是本发明的电平转换电路一实施例的波形整形电路。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
实施例一
如图2所示，电平转换电路包括电平移位单元及波形整形电路B；
所述电平移位单元包括第三高压NMOS晶体管MN3、第四高压NMOS晶体管MN4、第一高压PMOS晶体管MP1、第二高压PMOS晶体管MP2；
第三高压NMOS晶体管MN3的漏极接第二高压PMOS晶体管MP2的栅极及第一高压PMOS晶体管MP1的漏极，作为第一高压输出端Z；
第四高压NMOS晶体管MN4的漏极接第一高压PMOS晶体管MP1的栅极及第二高压PMOS晶体管MP2的漏极，作为第二高压输出端ZN；
第一高压PMOS晶体管MP1、第二高压PMOS晶体管MP2的体区及源极均接第二工作电压VDDH；
第三高压NMOS晶体管MN3的栅极、第四高压NMOS晶体管MN4的栅极分别接幅度相同、相位相反的第一路低电压信号I、第二路低电压信号IN；
第一路低电压信号I、第二路低电压信号IN的幅度小于第二工作电压VDDH；
如图5所示，所述波形整形电路B包括第五反相器IN5、第六反相器IN6、第七反相器IN7、第二传输门TG2、第五高压NMOS晶体管MN5、第三高压PMOS晶体管MP3；
第五反相器IN5的输入端、第二传输门TG2的输入端分别接第一高压输出端Z、第二高压输出端ZN；
第六反相器IN6的输入接第五反相器IN5的输出；
第六反相器IN6的输出接第三高压PMOS晶体管MP3的栅极；
第七反相器IN7的输入接第二传输门TG2的输出；
第七反相器IN7的输出接第五高压NMOS晶体管MN5的栅极；
第三高压PMOS晶体管MP3的源极接第二工作电压VDDH；
第五高压NMOS晶体管MN5的源极接地VSS；
第五反相器IN5、第六反相器IN6、第七反相器IN7、第二传输门TG2的电源均接第二工作电压VDDH，工作在高压电源域；
较佳的，第三高压PMOS晶体管MP3的体区接第二工作电压VDDH。
较佳的，第五高压NMOS晶体管MN5的体区接地VSS。
较佳的，第五反相器IN5的输入端接第一高压输出端Z，第二传输门TG2的输入端接第二高压输出端ZN。
较佳的，第五反相器IN5的输入端接第二高压输出端ZN，第二传输门TG2的输入端接第一高压输出端Z。
较佳的，第三高压NMOS晶体管MN3的栅极接第一路低电压信号I；
第四高压NMOS晶体管MN4的栅极接第二路低电压信号IN。
较佳的，第三高压NMOS晶体管MN3的栅极接第二路低电压信号IN；
第四高压NMOS晶体管MN4的栅极接第一路低电压信号I。
较佳的，第五反相器IN5同第六反相器IN6之间，以及第二传输门TG2同第七反相器IN7之间串接有相同个数的反相器。
实施例一电平转换电路，第五反相器IN5用于对其中一高压输出端的输出信号逻辑反相，使第六反相器IN6的输出端PG和第七反相器IN7的输出端NG为同相信号；第二传输门TG2用于增加第七反相器IN7的输出端NG信号的延迟，以消除第六反相器IN6的输出端PG和第七反相器IN7的输出端NG信号间的相位偏移；第六反相器IN6和第七反相器IN7用于控制第五高压NMOS晶体管MN5、第三高压PMOS晶体管MP3的栅极信号上升下降沿速率；第五高压NMOS晶体管MN5用于下拉高电压输出信号OUTPUT电压。
实施例一的电平转换电路，电平移位单元的第一高压输出端Z、第二高压输出端ZN的信号经由第二传输门TG2和第五反相器IN5、第六反相器IN6、第七反相器IN7，转变为具有相同相位、占空比之和为100％的第五高压NMOS晶体管MN5、第三高压PMOS晶体管MP3的栅极信号，在上述的两个晶体管栅极信号不重叠的部分(第三高压PMOS晶体管MP3栅极信号为高电平，第五高压NMOS晶体管MN5栅极信号为低电平；或反之)，第五高压NMOS晶体管MN5、第三高压PMOS晶体管MP3同时关断(或开启)，从而使高电压输出信号OUTPUT的占空比近似等于上述两个晶体管栅极信号占空比之和的一半，即50％。
实施例一的电平转换电路，利用波形整形电路B抑制PVT条件和工作频率变化引起的高电压输出占空比失调，在不同PVT条件及工作频率下，具有稳定的高电压输出占空比。
实施例二
基于实施例一，所述电平转换电路还包括单端转双端电路A；
所述单端转双端电路A用于将一路低电压输入信号INPUT转换为幅度相同、相位相反的第一路低电压信号I、第二路低电压信号IN。
实施例二的电平转换电路，单端转双端电路A用于将低电压输入信号INPUT转为波形相同互为反相的两路低电压信号I,IN，利用单端转双端电路A和波形整形电路B抑制PVT条件和工作频率变化引起的高电压输出占空比失调，在不同PVT条件及工作频率下，具有稳定的高电压输出占空比。
实施例三
基于实施例二的电平转换电路，如图4所示，所述单端转双端电路A包括第一反相器IN1、第二反相器IN2、第三反相器IN3、第四反相器IN4及第一传输门TG1；
第一反相器IN1的输入端作为单端转双端电路A的输入端，用于接低电压输入信号INPUT；
第一反相器IN1的输出端接第二反相器IN2的输入端及第一传输门TG1的输入端；
第二反相器IN2的输出端接第三反相器IN3的输入端；
第三反相器IN3的输出端用于输出第一路低电压信号I；
第一传输门TG1的输出接第四反相器IN4的输入端；
第四反相器IN4的输出端用于输出第二路低电压信号IN；
第一反相器IN1、第二反相器IN2、第三反相器IN3、第四反相器IN4及第一传输门TG1的电源均接第一工作电压VDDL，均工作在低压电源域，第一工作电压VDDL低于第二工作电压VDDH。
较佳的，第二反相器IN2同第三反相器IN3之间，以及第一传输门TG1同第四反相器IN4之间串接有相同个数(例如1个、2个、3个、4个等)的反相器。
较佳的，第三高压NMOS晶体管MN3及第四高压NMOS晶体管MN4的体区及源极均接地VSS。
实施例三的电平转换电路，第一反相器IN1用于对低电压输入信号INPUT逻辑反相；第二反相器IN2用于对第一反相器IN1输出端信号逻辑反相，使第一路低电压信号I和第二路低电压信号IN互为反相；第一传输门TG1用于增加第二路低电压信号IN的延迟，以消除第二路低电压信号IN同第一路低电压信号I间的相位偏移，使得单端转双端电路A输出的两路低电压信号I,IN具有相同的延迟和占空比；第三反相器IN3和第四反相器IN4用于控制第一路低电压信号I及第二路低电压信号IN的上升下降沿速率；第三高压NMOS晶体管MN3、第四高压NMOS晶体管MN4、第一高压PMOS晶体管MP1及第二高压PMOS晶体管MP2构成闩锁电路；第三高压NMOS晶体管MN3的用于将第一高压输出端Z的电压实现下拉；第四高压NMOS晶体管MN4用于对第二高压输出端ZN的电压实现下拉；第一高压PMOS晶体管MP1的栅极接第二高压输出端ZN，用于对第二高压输出端ZN的电压实现上拉；第二高压PMOS晶体管MP2的栅极接第一高压输出端Z，用于对第一高压输出端Z的电压实现上拉；第一高压输出端Z及第二高压输出端ZN的输出信号互为反相、占空比相同。
实施例三的电平转换电路，利用单端转双端电路A中的第一传输门控制信号的延迟时间达到消除输入到电平移位单元的两路低电压信号的相位差的目的。
实施例四
基于实施例二的电平转换电路，所述单端转双端电路A包括一个反相器；
该反相器的输入端作为单端转双端电路A的输入端，用于接低电压输入信号INPUT；
该反相器的输出端用于输出第二路低电压信号IN；
该低电压输入信号INPUT并作为第一路低电压信号I。
实施例五
基于实施例一的电平转换电路，如图2所示，第三高压NMOS晶体管MN3及第四高压NMOS晶体管MN4的体区及源极均接地VSS。
实施例六
基于实施例一的电平转换电路，如图3所示，所述电平移位单元还包括第一低压NMOS管MN1、第二低压NMOS管MN2；
第一低压NMOS管MN1的栅极接第三高压NMOS晶体管MN3的栅极；
第一低压NMOS管MN1的漏极接第三高压NMOS晶体管MN3的源极；
第二低压NMOS管MN2的栅极接第四高压NMOS晶体管MN4的栅极；
第二低压NMOS管MN2的漏极接第四高压NMOS晶体管MN4的源极；
第一低压NMOS管MN1、第二低压NMOS管MN2的源极均接地VSS。
较佳的，第一低压NMOS管MN1、第二低压NMOS管MN2、第三高压NMOS晶体管MN3、第四高压NMOS晶体管MN4的体区均接地VSS。
实施例六的电平转换电路，第一低压NMOS管MN1、第三高压NMOS晶体管MN3栅极相接，用于对第一高压输出端Z的电压实现下拉；第二低压NMOS管MN2、第四高压NMOS晶体管MN4的栅极相接，用于对第二高压输出端ZN的电压实现下拉；第一低压NMOS管MN1、第二低压NMOS管MN2、第三高压NMOS晶体管MN3、第四高压NMOS晶体管MN4、第一高压PMOS晶体管MP1及第二高压PMOS晶体管MP2构成闩锁电路。
以上仅为本申请的优选实施例，并不用于限定本申请。对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (15)

1.一种电平转换电路，其特征在于，其包括电平移位单元及波形整形电路(B)；
所述电平移位单元包括第三高压NMOS晶体管(MN3)、第四高压NMOS晶体管(MN4)、第一高压PMOS晶体管(MP1)、第二高压PMOS晶体管(MP2)；
第三高压NMOS晶体管(MN3)的漏极接第二高压PMOS晶体管(MP2)的栅极及第一高压PMOS晶体管(MP1)的漏极，作为第一高压输出端(Z)；
第四高压NMOS晶体管(MN4)的漏极接第一高压PMOS晶体管(MP1)的栅极及第二高压PMOS晶体管(MP2)的漏极，作为第二高压输出端(ZN)；
第一高压PMOS晶体管(MP1)、第二高压PMOS晶体管(MP2)的体区及源极均接第二工作电压(VDDH)；
第三高压NMOS晶体管(MN3)的栅极、第四高压NMOS晶体管(MN4)的栅极分别接幅度相同、相位相反的第一路低电压信号(I)、第二路低电压信号(IN)；
第一路低电压信号(I)、第二路低电压信号(IN)的幅度小于第二工作电压(VDDH)；
所述波形整形电路(B)包括第五反相器(IN5)、第六反相器(IN6)、第七反相器(IN7)、第二传输门(TG2)、第五高压NMOS晶体管(MN5)、第三高压PMOS晶体管(MP3)；
第五反相器(IN5)的输入端、第二传输门(TG2)的输入端分别接第一高压输出端(Z)、第二高压输出端(ZN)；
第六反相器(IN6)的输入接第五反相器(IN5)的输出；
第六反相器(IN6)的输出接第三高压PMOS晶体管(MP3)的栅极；
第七反相器(IN7)的输入接第二传输门(TG2)的输出；
第七反相器(IN7)的输出接第五高压NMOS晶体管(MN5)的栅极；
第三高压PMOS晶体管(MP3)的源极接第二工作电压(VDDH)；
第五高压NMOS晶体管(MN5)的源极接地(VSS)；
第五反相器(IN5)、第六反相器(IN6)、第七反相器(IN7)、第二传输门(TG2)的电源均接第二工作电压(VDDH)。
2.根据权利要求1所述的电平转换电路，其特征在于，
第三高压PMOS晶体管(MP3)的体区接第二工作电压(VDDH)。
3.根据权利要求1所述的电平转换电路，其特征在于，
第五高压NMOS晶体管(MN5)的体区接地(VSS)。
4.根据权利要求1所述的电平转换电路，其特征在于，
第五反相器(IN5)的输入端接第一高压输出端(Z)，第二传输门(TG2)的输入端接第二高压输出端(ZN)。
5.根据权利要求1所述的电平转换电路，其特征在于，
第五反相器(IN5)的输入端接第二高压输出端(ZN)，第二传输门(TG2)的输入端接第一高压输出端(Z)。
6.根据权利要求1所述的电平转换电路，其特征在于，
第三高压NMOS晶体管(MN3)的栅极接第一路低电压信号(I)；
第四高压NMOS晶体管(MN4)的栅极接第二路低电压信号(IN)。
7.根据权利要求1所述的电平转换电路，其特征在于，
第三高压NMOS晶体管(MN3)的栅极接第二路低电压信号(IN)；
第四高压NMOS晶体管(MN4)的栅极接第一路低电压信号(I)。
8.根据权利要求1所述的电平转换电路，其特征在于，
第五反相器(IN5)同第六反相器(IN6)之间，以及第二传输门(TG2)同第七反相器(IN7)之间串接有相同个数的反相器。
9.根据权利要求1所述的电平转换电路，其特征在于，
所述电平转换电路还包括单端转双端电路(A)；
所述单端转双端电路(A)用于将一路低电压输入信号(INPUT)转换为幅度相同、相位相反的第一路低电压信号(I)、第二路低电压信号(IN)。
10.根据权利要求9所述的电平转换电路，其特征在于，
所述单端转双端电路(A)包括第一反相器(IN1)、第二反相器(IN2)、第三反相器(IN3)、第四反相器(IN4)及第一传输门(TG1)；
第一反相器(IN1)的输入端作为单端转双端电路(A)的输入端，用于接低电压输入信号(INPUT)；
第一反相器(IN1)的输出端接第二反相器(IN2)的输入端及第一传输门(TG1)的输入端；
第二反相器(IN2)的输出端接第三反相器(IN3)的输入端；
第三反相器(IN3)的输出端用于输出第一路低电压信号(I)；
第一传输门(TG1)的输出接第四反相器(IN4)的输入端；
第四反相器(IN4)的输出端用于输出第二路低电压信号(IN)；
第一反相器(IN1)、第二反相器(IN2)、第三反相器(IN3)、第四反相器(IN4)及第一传输门(TG1)的电源均接第一工作电压(VDDL)，第一工作电压(VDDL)低于第二工作电压(VDDH)。
11.根据权利要求10所述的电平转换电路，其特征在于，
第二反相器(IN2)同第三反相器(IN3)之间，以及第一传输门(TG1)同第四反相器(IN4)之间串接有相同个数的反相器。
12.根据权利要求9所述的电平转换电路，其特征在于，
所述单端转双端电路(A)包括一个反相器；
该反相器的输入端作为单端转双端电路(A)的输入端，用于接低电压输入信号(INPUT)；
该反相器的输出端用于输出第二路低电压信号(IN)；
该低电压输入信号(INPUT)并作为第一路低电压信号(I)。
13.根据权利要求1所述的电平转换电路，其特征在于，
第三高压NMOS晶体管(MN3)及第四高压NMOS晶体管(MN4)的体区及源极均接地(VSS)。
14.根据权利要求1所述的电平转换电路，其特征在于，
所述电平移位单元还包括第一低压NMOS管(MN1)、第二低压NMOS管(MN2)；
第一低压NMOS管(MN1)的栅极接第三高压NMOS晶体管(MN3)的栅极；
第一低压NMOS管(MN1)的漏极接第三高压NMOS晶体管(MN3)的源极；
第二低压NMOS管(MN2)的栅极接第四高压NMOS晶体管(MN4)的栅极；
第二低压NMOS管(MN2)的漏极接第四高压NMOS晶体管(MN4)的源极；
第一低压NMOS管(MN1)、第二低压NMOS管(MN2)的源极均接地(VSS)。
15.根据权利要求14所述的电平转换电路，其特征在于，
第一低压NMOS管(MN1)、第二低压NMOS管(MN2)、第三高压NMOS晶体管(MN3)、第四高压NMOS晶体管(MN4)的体区均接地(VSS)。
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