JPH0798983A - 半導体回路、基準電圧発生回路、アドレスデコード回路、および半導体記憶装置 - Google Patents

半導体回路、基準電圧発生回路、アドレスデコード回路、および半導体記憶装置

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JPH0798983A
JPH0798983A JP5243266A JP24326693A JPH0798983A JP H0798983 A JPH0798983 A JP H0798983A JP 5243266 A JP5243266 A JP 5243266A JP 24326693 A JP24326693 A JP 24326693A JP H0798983 A JPH0798983 A JP H0798983A
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Atsushi Oba
敦 大庭
Atsushi Kinoshita
淳 木下
Hirotoshi Sato
広利 佐藤
Akira Hosogane
明 細金
Masaru Katada
大 片多
Takashi Hayasaka
隆 早坂
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Abstract

(57)【要約】 【目的】 低消費電流で高速で動作する半導体記録装置
を提供する。 【構成】 レベル変換回路は、入力信号をゲートに受け
るＭＯＳトランジスタＱ３と、基準電圧（Ｖｒｅｆ）と
入力信号とに従って導通するＭＯＳトランジスタＱ１
と、トランジスタＱ１からの電流をカレントミラー電流
源として動作するカレントミラーを構成するＭＯＳトラ
ンジスタＱ２およびＱ４と、入力信号をカレントミラー
トランジスタのＱ２およびＱ４のゲートへ容量結合によ
り伝達する容量素子Ｃｓを含む。トランジスタＱ３は出
力ノードＮＢを電源電位Ｖｃｃレベルに充電し、トラン
ジスタＱ４は出力ノードＮＢを第２の電源電位Ｖｅｅレ
ベルに放電する。入力信号がハイレベルのとき、容量結
合によりトランジスタＱ２およびＱ４のゲート電位が急
速に上昇する。トランジスタＱ１およびＱ２の電流供給
量を小さくすることにより低消費電流で高速に動作する
レベル変換回路が得られる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、バイポーラトランジスタとＭＯＳ（絶縁ゲー
ト型電界効果）トランジスタとを用いるＢｉＣＭＯＳ半
導体記憶装置に関する。より特定的には、この発明はＢ
ｉＣＭＯＳ ＳＲＡＭに関し、さらに具体的にはＥＣＬ
インターフェースを有するＥＣＬ・ＲＡＭに関する。
【０００２】
【従来の技術】バイポーラＩＣ（集積回路装置）は、高
精度なアナログ処理を実行できかつ電流駆動能力が大き
いという特徴により、高周波信号の処理および高速動作
が可能であるという長所を有する反面、入力インピーダ
ンスが低く消費電力が大きいという欠点を備える。一
方、ＭＯＳ・ＩＣは、集積度および入力インピーダンス
が高くまた消費電力が小さいという長所を有する反面、
アナログ処理に適していないという欠点を備える。
【０００３】そこで、バイポーラＩＣおよびＭＯＳ・Ｉ
Ｃの両者の利点を兼ね備えた半導体集積回路装置を実現
するために、「ＢｉＣＭＯＳ」回路構成方式が考え出さ
れた。「ＢｉＣＭＯＳ」技法は、バイポーラ素子および
ＭＯＳ素子を同一チップ上に混在させる回路構成方式の
一種である。
【０００４】「ＢｉＣＭＯＳ」技法を用いた半導体集積
回路装置の１つに、スタティック・ランダム・アクセス
・メモリ（ＳＲＡＭ）がある。ＢｉＣＭＯＳ・ＳＲＡＭ
は低消費電力でありかつ高速動作（アクセス時間は数ナ
ノ秒）という利点を有しているため、高速でデータ処理
を行なうシステムなどにおいて広く用いられている。
【０００５】
【発明が解決しようとする課題】ＳＲＡＭセルは、フリ
ップフロップを構成するトランジスタと、このフリップ
フロップのラッチノード（ストレージノード）をビット
線に接続するためのアクセストランジスタと、フリップ
フロップのラッチノードを電源電位レベルにプルアップ
するための高抵抗要素（高抵抗負荷または薄膜トランジ
スタ）を必要とする。このため、ＳＲＡＭセルは、１個
のアクセストランジスタと１個のキャパシタを有するＤ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
セルよりも占有面積が大きい。
【０００６】近年の高集積化技術の進展に伴って高集積
化された大記憶容量のＳＲＡＭが種々提案され実現され
ているものの、まだ従来のＳＲＡＭは動作速度、集積度
および消費電力の点で改良の余地がある。
【０００７】したがって、この発明の主要目的は、低消
費電力で高速動作するＳＲＡＭを提供することである。
【０００８】データ処理システムにおいては、複数のチ
ップが用いられる。１つのチップに集積可能な回路規模
が有限であり、また実現される機能によっては、異なる
技術を用いて実現した方が有利な場合があるなどの理由
による。これらのシステム内のチップ間のインターフェ
ースには、チップ内と異なる信号レベルが用いられる。
代表的なインターフェースレベルには、ＣＭＯＳインタ
ーフェースレベル、ＴＴＬインターフェースレベル、お
よびＥＣＬインターフェースレベルがある。
【０００９】ＣＭＯＳレベルは、ハイレベルは一方電源
電位Ｖｃｃ、ローレベルは他方電源電位Ｖｅｅレベルで
ある。大きな論理振幅によりＭＯＳトランジスタを確実
にオフ状態として電流の流れる経路をカットオフするこ
とにより消費電流を低減する。
【００１０】ＴＴＬレベルは、入力信号のハイレベルは
２．２Ｖであり、ローレベルは０．８Ｖである。ＴＴＬ
インターフェースレベルは、ＴＴＬロジックが長い間デ
ータ処理システムの標準的な部品に使用されてきたた
め、多くのシステムで採用されている。
【００１１】ＥＣＬレベルは、ハイレベルが通常−０．
９Ｖ、ローレベルが通常−１．７Ｖ（または−２．１
Ｖ）である。ＥＣＬレベルの信号は論理振幅が小さいた
め、高速で伝達することができる。このため、高速動作
が要求されるシステムにおいては、デバイス間を伝達さ
れる信号としてＥＣＬレベルの信号が用いられる。
【００１２】ＥＣＬレベルとＣＭＯＳレベルとは電位レ
ベルおよび論理振幅が異なっている。したがって、一方
の論理レベルの信号を他方の論理レベルの信号に変換し
て外部信号と内部信号との整合をとるためのレベル変換
機能がＥＣＬインターフェースを有する半導体集積回路
装置に必要とされる。
【００１３】ＥＣＬ・ＳＲＡＭにおいても、ＥＣＬレベ
ルの入力信号をＣＭＯＳレベルの内部信号に変換するレ
ベル変換回路が様々なところで用いられる。このような
レベル変換回路には、カレントミラー回路を利用する構
成がある。カレントミラー型レベル変換回路において
は、入力信号がＥＣＬハイレベルのとき、カレントミラ
ー回路の電流経路に入力ノードから第２の電源電位Ｖｅ
ｅに電流が流れる。この電流経路に流れる電流のミラー
電流により出力ノードを第２の電源電位Ｖｅｅレベルに
放電する。入力信号がＥＣＬローレベルの場合には、カ
レントミラー回路の電流経路には電流は流れず、出力ノ
ードは別に設けられた充電トランジスタにより第１の電
源電位Ｖｃｃレベルにまで放電される。
【００１４】このようなカレントミラー型レベル変換回
路においては、出力ノード放電時にカレントミラー回路
の電流経路に電流が流れる。消費電流低減のためには、
このカレントミラー回路の電流経路を流れる電流を小さ
くすることが必要とされる。しかしながらこのような電
流経路の電流を低減すると、ミラー電流を発生するため
のトランジスタのゲート電位の充放電が遅くなり、この
ミラー電流を生じさせるトランジスタのスイッチング速
度および出力ノードの放電が遅くなり、動作速度が遅く
なるという問題が生じる。
【００１５】したがってこの発明の１つの特定的な目的
は、低消費電流かつ高速動作するレベル変換回路を提供
することである。
【００１６】ＳＲＡＭにおいてはデータ読出しの高速化
を図るために、ビット線電位を第１の電源電位Ｖｃｃレ
ベルにプルアップするための負荷回路が設けられる。こ
のビット線負荷回路により、データ読出し時におけるビ
ット線電位の振幅を小さくしてデータ読出しの高速化を
図る。
【００１７】ＳＲＡＭにおいては、ＤＲＡＭと異なりＲ
ＡＳプリチャージ期間は存在しない。したがって、イン
ターバルをおくことなく連続的に異なる行のメモリセル
をアクセスしてデータ読出動作およびデータ書込動作を
実行することができる。データ書込み時においては、書
込ドライバにより、選択されたビット線対の一方のビッ
ト線電位がプリチャージレベルのＶｃｃレベルから第２
の電源電位Ｖｅｅレベルに放電される。この書込動作完
了後、第２の電源電位Ｖｅｅレベルに放電されたビット
線の電位はビット線負荷回路により再び第１の電源電位
Ｖｃｃレベルへ充電される。
【００１８】このデータ書込動作の後ついでデータ読出
動作が実行されたとき、ビット線電位が十分回復する前
にワード線が選択されると、この選択されたメモリセル
のデータの誤読出しまたはデータ読出時間の遅れなどが
生じる（ビット線電位の読出データに対応する電位への
変化時間が長くなるため）。したがって、アクセス時間
を短くするためには、データ書込み完了後は高速でビッ
ト線電位をプルアップする必要がある。このようなデー
タ書込動作完了後のビット線電位の回復という「ライト
・リカバリー」の問題の解決を図る構成の一例は、特開
平３−２９１８９号公報に開示されている。
【００１９】特開平３−２９１８９号公報においては、
データ書込み完了後書込ドライバの出力を“Ｈ”にセッ
トし、書込み完了後一定期間書込ドライバをビット線に
接続状態とし、ビット線のプリチャージがビット線負荷
回路と書込ドライバ両者を用いて行なわれている。しか
しながら、ビット線電位が第１の電源電位Ｖｃｃレベル
にまでプルアップされるため、ビット線電位のイコライ
ズに時間がかかり、「ライト・リカバリー」が効率的に
行なわれているとは言えない。
【００２０】特開昭６３−２１１１９０号公報は、デー
タ読出用のセンスアンプ動作時にビット線負荷回路によ
るビット線充電動作を禁止し、センスアンプ動作完了後
ビット線負荷回路によるビット線充電動作を開始してビ
ット線プリチャージを行なう構成を示している。しかし
ながら、この先行技術は、データ読出し時におけるビッ
ト線のプリチャージのみを取扱っており、「ライト・リ
カバリー」の問題は何ら考慮していない。
【００２１】それゆえ、この発明の別の特定的な目的
は、「ライト・リカバリー」のマージンを十分に大きく
することのできる構成を提供することである。
【００２２】ＥＣＬ・ＳＲＡＭにおいては、入力信号の
論理レベル（ハイ／ローレベル）の判定、バイポーラ差
動増幅回路への定電流の供給、ＥＣＬレベルの信号のＣ
ＭＯＳレベルの信号への変換などのために基準電圧が必
要とされる。このような基準電圧は、電源電圧の影響を
受けることなく一定に保持することが正確な動作のため
に必要である。
【００２３】また一般に、基準電圧発生部と基準電圧利
用部とでは、トランジスタサイズおよび回路構成の相違
などにより、基準電圧の温度依存性と基準電圧利用部の
トランジスタの動作特性の温度依存性とが異なることが
多い。このため、動作温度に従って、基準電圧利用部の
動作特性が異なり、正確な動作を保証することができな
くなるという問題が生じる。
【００２４】それゆえ、この発明の他の特定的な目的
は、電源電圧の影響を受けることなく所望の基準電圧を
正確に発生することのできる基準電圧発生回路を提供す
ることである。
【００２５】この発明のさらに他の特定的な目的は、基
準電圧利用部の動作特性に合わせて基準電圧を調節する
ことのできる基準電圧発生回路を提供することである。
【００２６】半導体記憶装置においては、欠陥メモリセ
ルが存在する場合には、この欠陥メモリセルを冗長メモ
リセルと置換することにより欠陥メモリセルを救済して
半導体記憶装置の歩留りを改善することが行なわれる。
欠陥メモリセルを選択するデコード回路（欠陥デコード
回路）は冗長デコード回路で置換される。冗長デコード
回路の構成としては種々提案されている。その１つの方
式においては、冗長デコード回路と通常デコード回路と
が同一の論理構成とされる。同一構成とすることによ
り、通常デコード回路選択時と冗長デコード回路選択時
との動作速度を同一とする。デコード回路は、ＮＡＮＤ
ゲートおよびＮＯＲゲートを含む。ＮＡＮＤゲートおよ
びＮＯＲゲートで論理回路を構成する場合、インバータ
と同じ駆動力を持たせるためには、ＮＯＲゲートおよび
ＮＡＮＤゲートのトランジスタのサイズを大きくする必
要がある（トランジスタが直列に複数個接続される部分
が存在し、この直列体のトランジスタにおける電流損失
をなくす必要があるため）。
【００２７】サイズの大きなトランジスタを用いた場合
には、プリデコーダなどの前段の回路の出力負荷が大き
くなる（ＭＯＳトランジスタを構成要素とする場合、ゲ
ート容量が大きくなるため）。この結果、前段の回路の
出力信号の立上りが遅れ、アクセス時間が長くなるとい
う問題が生じる。また、大きな出力負荷を駆動（充放
電）するために消費電流が大きくなるという問題も生じ
る。
【００２８】それゆえ、この発明の他の特定的な目的
は、低消費電流で高速動作するデコード回路を提供する
ことである。
【００２９】また欠陥メモリセル救済の方式として、デ
コーダ出力ノードの接続先をシフトさせる「シフトリダ
ンダンシー冗長回路」が知られている。一般に半導体記
憶装置においては、低消費電力の観点から、選択された
ブロックのみが駆動されるブロック分割構成が採用され
る。１つのブロックは複数のデータ入出力ピン各々に対
応する複数のＩＯブロックを含む。ＳＲＡＭの高集積化
および歩留りの観点からは効率的に不良メモリセルを救
済することが要求される。１つのメモリブロックにおい
て１つの冗長列（ビット線対）を存在させて、不良ビッ
ト線対が存在した場合に「シフトリダンダンシー」方式
で不良ビット線対を救済した場合、以下の問題が生じ
る。
【００３０】ＩＯピン＃１および＃２に対応するＩＯブ
ロック＃１および＃２を考える。ＩＯブロック＃２の第
１列のビット線対は、欠陥メモリセルが存在しない場合
には、ＩＯピン＃２に接続されるデータバスに接続され
る。欠陥メモリセルがブロック＃１に存在する場合に
は、列デコーダの出力ノードの接続が切換えられるた
め、ＩＯブロック＃２の第１列のビット線対はＩＯピン
＃１に接続されるデータバスに接続される。ＳＲＡＭビ
ット線対には負荷回路が設けられている。したがって、
ＩＯブロック＃２の負荷回路を２つの列選択信号で駆動
する必要がある。このため、このＩＯブロック＃２の第
１列のビット線対の負荷回路は、他のビット線対の負荷
回路の構成と比べて複雑となるという問題が生じる。
【００３１】それゆえ、この発明のさらに他の特定的な
目的は、簡易な回路構成でその動作特性を損なうことな
くシフトリダンダンシー方式を実現することのできるビ
ット線負荷回路を提供することである。
【００３２】ＳＲＡＭの基準電圧発生回路などにおいて
は正確な基準電圧を発生することが要求される。ＤＲＡ
Ｍにおいては、内部基準電圧発生にあたって、並列に配
列された抵抗をレーザブローすることにより基準電圧を
トリミングする構成が利用される（特開平４−１０２３
００号公報参照）。しかしながら、レーザブローにより
基準電圧をトリミングした場合、その基準電圧を再調整
することはできない。
【００３３】また、基準電圧発生源として、最適なトラ
ンジスタ素子を複数のトランジスタ素子から選択する場
合、予め最適な動作特性を有するトランジスタを選択す
る必要があり、選択した後は別のトランジスタで置換え
ることはできない。このため、最適な動作特性を備える
回路を容易に形成することができなくなるという問題が
生じる。
【００３４】それゆえ、この発明の更に他の特定的な目
的は容易に最適な動作特性を備える回路を実現すること
のできる構成を提供することである。
【００３５】半導体記憶装置においては、装置が正常に
動作しているか否かをチェックする必要がある。この場
合、外部信号により半導体記憶装置をテストモードに設
定する必要がある。テストモードの種類には、加速試験
条件（高電圧および高温条件）下での寿命試験、初期不
良をスクリーニングするためのバーンインモード、メモ
リセルのデータ保持特性を調べるホールドテストモード
などがある。このような複数のテストモードを設定する
ための回路は、ピン数を増加させずまた他の通常動作時
に動作する回路の動作に悪影響を及ぼすことなく実現す
る必要がある。テストモードに限らず、半導体記憶装置
の特殊動作モードを設定する場合も同様である。
【００３６】それゆえ、この発明のさらに他の特定的な
目的は簡易な回路構成で他の回路の動作に悪影響を及ぼ
すことなく確実に特殊モードに設定することのできる特
殊モード設定回路を提供することである。
【００３７】
【課題を解決するための手段】請求項１に係る半導体回
路は、信号入力ノードと、その一方導通電極ノードと制
御電極ノードとが接続され、信号入力ノードへ与えられ
た入力信号の電位レベルに従って導通する第１のスイッ
チング素子と、この第１のスイッチング素子の制御電極
ノードに接続される制御電極ノードを有し、その制御電
極の電位に従って信号出力ノードを電源電位レベルへ駆
動するための第２のスイッチング素子と、信号入力ノー
ドへ与えられた入力信号を第２のスイッチング素子の制
御電極ノードへ容量結合により伝達するための容量素子
とを備える。
【００３８】請求項２に係る半導体回路は、制御電極ノ
ードを有し、この制御電極ノードの電位に従って信号出
力ノードを電源電位レベルへ駆動するためのスイッチン
グ素子と、信号入力ノードとスイッチング素子の制御電
極ノードとの間に設けられる容量素子と、スイッチング
素子の制御電極ノードを所定電位レベルに保持するため
の電位保持手段とを備える。
【００３９】請求項３に係る半導体回路は、第１の信号
入力ノードと、第２の信号入力ノードと、第１および第
２の信号入力ノードへ与えられた信号の論理和をとりか
つその出力がワイヤード接続されたワイアード・オア論
理手段と、この論理手段の出力に従って導通する第１の
トランジスタ素子と、第１のトランジスタ素子とカレン
トミラー態様で接続され、信号出力ノードを電源電位レ
ベルへ駆動するための第２のトランジスタ素子とを備え
る。
【００４０】請求項４に係る半導体回路は、請求項３に
係る回路において、第１および第２のトランジスタ素子
の各々の制御電極ノードが互いに接続され、さらに論理
手段の出力を第１および第２のトランジスタの制御電極
ノードへ容量結合により伝達する容量素子を備える。
【００４１】請求項５に係る基準電圧発生回路は、入力
信号の論理振幅を変換するレベル変換回路に用いられる
基準電圧を発生する。このレベル変換回路は、入力信号
の第１のレベルの電位に応答して導通し出力ノードを第
１の電源レベルへ駆動するための第１のトランジスタ素
子と、基準電圧を制御電極ノードに受けて入力信号が第
２のレベルのときに導通する第２のトランジスタ素子
と、この第２のトランジスタ素子の導通時にカレントミ
ラー態様で動作して出力ノードを第２の電源電位レベル
へ駆動するドライブ段とを含む。
【００４２】この基準電圧発生回路は、第１のトランジ
スタ素子に対応して設けられ、この第１のレベルの電位
を制御電極に受ける第３のトランジスタ素子と、第２の
トランジスタ素子に対応して設けられ、その一方導通電
極ノードに第２のレベルの電位を受けかつ基準電圧を制
御電極に受ける第４のトランジスタ素子と、第３および
第４のトランジスタ素子の出力する電流の比を一定に保
持する手段を含む。この保持手段は、また、第３および
第４のトランジスタ素子が供給する電流に従って基準電
圧を発生する手段を含む。
【００４３】請求項６に係る基準電圧発生回路は、入力
信号の論理振幅を変換するレベル変換回路に用いられる
基準電圧を発生する。このレベル変換回路は、入力信号
の第１のレベルの電位に応答して導通し、出力ノードを
第１の電源電位レベルへと駆動するための第１のトラン
ジスタ素子と、基準電圧を制御電極ノードに受け、入力
信号が第２のレベルのとき導通する第２のトランジスタ
素子と、第２のトランジスタ素子の導通時にカレントミ
ラー態様で動作して、第２のトランジスタ素子に供給す
る電流のミラー電流により出力ノードを第２の電源電位
レベルへと駆動するドライブ段とを含む。
【００４４】この基準電圧発生回路は、第１のトランジ
スタ素子に対応して設けられ、第１のレベルの電位の信
号を制御電極ノードに受けて導通し、電流を供給する第
３のトランジスタ素子と、一方導通電極ノードに第２の
レベルの電位の信号を受け、基準電圧を制御電極に受け
て導通し、電流を供給する第４のトランジスタ素子と、
この第３および第４のトランジスタ素子の供給する電流
を電圧に変換する電流／電圧変換手段と、この電流／電
圧変換手段により生成された電圧を差動増幅して基準電
圧を発生する差動増幅手段とを備える。
【００４５】請求項７に係る基準電圧発生回路は、入力
信号の論理振幅を変換するレベル変換回路に用いられる
基準電圧を発生する。このレベル変換回路は、入力信号
が第１のレベルの電位のとき導通し、出力ノードを第１
の電源電位レベルへと駆動する第１のトランジスタ素子
と、基準電圧を制御電極に受け、入力信号が第２のレベ
ルの電位のときに導通する第２のトランジスタ素子と、
この第２のトランジスタ素子の導通時にカレントミラー
態様で動作して、出力ノードを第２の電源電位レベルへ
と駆動するドライブ段とを含む。
【００４６】この基準電圧発生回路は、第１のレベルの
電位を制御電極ノードに受ける第３のトランジスタ素子
と、この第３のトランジスタ素子が供給する電流をカレ
ントミラー態様で反映してミラー電流を生成するカレン
トミラー手段と、このミラー電流を電圧に変換して基準
電圧を発生する基準電圧発生手段を備える。
【００４７】ミラー電流と第３のトランジスタ素子が供
給する電流の比は第２のトランジスタ素子が供給する電
流と第１のトランジスタ素子が供給する電流との比に対
応する。
【００４８】請求項８に係る基準電圧発生回路は、参照
電位を発生する参照電位発生手段と、この参照電位に従
って電流を発生する電流発生手段と、この電流発生手段
が発生する電流からカレントミラー態様でミラー電流を
生成するカレントミラー手段と、このミラー電流から基
準電圧を発生する基準電圧発生手段と、第２の電源電位
の変動に対して逆比例的に基準電圧のレベルを調整する
手段とを備える。
【００４９】請求項９に係る基準電圧発生回路は、第１
の電源電位供給ノードに接続される一方端を有する抵抗
素子と、この抵抗素子の他方端と第２の電源電位供給ノ
ードに設けられて抵抗素子を流れる電流を決定する電流
源手段と、この抵抗素子の他方端の電位をエミッタフォ
ロア対応で出力ノードへ伝達して基準電圧を発生する出
力トランジスタと、第２の電源電位の変化に対して逆比
例的に抵抗素子の他方端の電位を調節する手段とを備え
る。
【００５０】請求項１０に係るアドレスデコード回路
は、アドレス信号が正常メモリセルを指定するときアド
レス信号をデコードし、この指定されたメモリセルを選
択するための信号を発生する通常デコード手段と、アド
レス信号が欠陥メモリセルを指定するときアドレス信号
をデコードして欠陥メモリセルと置換されるべきスペア
メモリセルを選択するための信号を発生する冗長デコー
ド手段とを備える。この通常デコード手段と冗長デコー
ド手段とは同じ論理段数を有しかつ論理ゲートの構成が
異なる論理段を有する。
【００５１】請求項１１に係る冗長デコード回路は、冗
長メモリセル使用指示信号を発生する手段と、アドレス
信号を入力する複数の論理ゲートと、冗長メモリセル使
用指示信号に応答して論理ゲートへ動作電源電位を供給
するスペア活性化手段と、アドレス信号を入力する複数
の論理ゲートのそれぞれの出力部と次段論理ゲートの入
力信号線との間に設けられるヒューズ素子とを備える。
【００５２】請求項１２に係る活性制御回路は、第１お
よび第２のヒューズ素子と、これら第１および第２のヒ
ューズ素子の一方の切断を検出し、該検出結果に従って
所定の回路を活性／非活性の一方の状態に設定する第１
の設定手段と、第１および第２のヒューズ素子がともに
非切断または切断状態にあることを検出し、この検出結
果に従って第１の設定手段が設定する状態と異なる他方
状態に所定の回路を設定する第２の設定手段とを備え
る。
【００５３】請求項１３に係る半導体記憶装置は、１列
のメモリセルが接続されるビット線対と、各々の一方導
通ノードと制御電極とが交差結合されかつそれぞれの一
方導通端子がビット線対の互いに異なるビット線に接続
される１対のトランジスタ素子と、この１対のトランジ
スタ素子の他方導通端子の各々へ電源電位より低い電圧
を供給する素子とを備える。
【００５４】請求項１４に係る半導体記憶装置は、多ビ
ットデータの第１のデータビットに対応する第１のデー
タバスと、多ビットデータの第２のデータビットに対応
する第２のデータバスと、特定のビット線対を含み、各
々に１列のメモリセルが接続される複数のビット線対
と、アドレス信号をデコードし、複数のビット線対から
第１および第２のデータバスそれぞれに接続されるべき
ビット線対を同時に指定する列選択信号を発生する列デ
コード手段と、この列デコード手段の第１の出力ノード
からの第１の列選択信号に応答して導通し、特定のビッ
ト線対を第１のデータバスに接続する第１のゲート手段
と、列デコード手段の第２の出力ノードからの第２の列
選択信号に応答して特定のビット線対を第２のデータバ
スに接続する第２のゲート手段とを含む。第１および第
２のゲート手段は一方のみが動作する状態に設定され
る。
【００５５】この半導体記憶装置はさらに、第１および
第２の列選択信号がともに非選択を示す非活性時に特定
のビット線対の各ビット線の電位を電源電位にプルアッ
プするための負荷手段と、特定のビット線対の各ビット
線間に直列に設けられ、第１および第２の列選択信号の
非活性に各々が応答して導通する第１および第２のスイ
ッチング素子とを含む。
【００５６】請求項１５に係る半導体記憶装置は、１列
のメモリセルが接続されるビット線対と、データ書込み
時に列選択信号に応答してビット線対を選択する書込ゲ
ート選択信号を発生する手段と、この書込ゲート選択信
号に応答してビット線対を書込データバスに接続する書
込ゲートと、列選択信号に応答してビット線対を読出デ
ータバスに接続する読出ゲートと、データ書込み時に書
込ゲート選択信号の非活性化の後も列選択信号が活性化
されている期間の所定期間持続的に相補書込データを書
込データバスに伝達する書込ドライバと、この書込ゲー
ト選択信号の非活性化と相補書込データとに応答して読
出データバスの低電位のデータ線へ高電位の信号を伝達
するビット線プリチャージ手段とを備える。
【００５７】請求項１６に係る半導体記憶装置は、複数
の比較基準電圧レベルを有し、入力信号の電圧レベルを
判定するレベル判定手段と、このレベル判定手段の出力
に従って所定の動作モードを指定する動作モード指定信
号を発生する手段と、この動作モード指定信号に応答し
て指定された動作モードに内部回路を設定するためのモ
ード設定手段とを備える。
【００５８】請求項１７に係る半導体記憶装置は、入力
信号と第１の基準電圧とを比較する第１の比較手段と、
この入力信号と第２の基準電圧とを比較する第２の比較
手段と、第１および第２の比較手段の出力に応答して、
第１の動作モード指定信号を発生する第１の動作モード
指定信号発生手段と、この第１の動作モード指定信号に
応答して活性化され、第２の入力信号の電位レベルを検
出し、その検出結果に従ってモード検出信号を発生する
手段と、このモード検出信号に応答して内部回路をこの
モード検出信号が指定する動作モードに設定するための
モード切換手段とを備える。
【００５９】請求項１８に係る半導体記憶装置は、請求
項１７の半導体記憶装置がさらに、モード検出信号に応
答して活性化され、第２の入力信号の電位レベルに従っ
て電源電圧を降圧する降圧手段と、この降圧手段の出力
と電源電圧の一方をモード検出信号に応答して選択的に
通過させる電源電圧切換手段をさらに備える。
【００６０】
【作用】請求項１の半導体回路においては、容量素子に
より第２のスイッチング素子の制御電極へ入力信号が伝
達されるため、高速で第２のスイッチング素子がスイッ
チング動作する。このとき、第１のスイッチング素子の
電流駆動力を小さくすれば消費電流が低減される。
【００６１】請求項２の半導体回路においては、スイッ
チング素子の制御電極ノードの電位は電位保持手段によ
り与えられる所定電位から入力信号に従って変化する。
この入力信号は容量素子を介してスイッチング素子の制
御電極へ与えられるため、低消費電流で高速でスイッチ
ング素子をスイッチング動作させることができる。請求
項３の半導体回路においては、第１および第２の入力信
号がワイヤードＯＲされて第１のトランジスタ素子へ伝
達されるため、第１および第２の入力信号の状態の組合
せによらず第１のトランジスタ素子へ与える電圧を一定
としこれにより第１のトランジスタが導通時に供給する
電流量を一定とすることができ、第２のトランジスタ素
子を第１および第２の入力信号の状態の組合せによら
ず、同じスイッチング速度で駆動することができる。
【００６２】請求項４の半導体回路においては、容量素
子がワイヤードＯＲ論理手段の出力を第２のトランジス
タ素子の制御電極へ伝達し、この第２のトランジスタ素
子を高速でスイッチング動作させる。
【００６３】請求項５の基準電圧発生回路においては、
第１および第２のトランジスタそれぞれに対応して設け
られる第３および第４のトランジスタ素子を流れる電流
の比が一定となるように基準電圧が発生される。したが
って、第１および第２のトランジスタ素子を流れる電流
の比も一定となり、レベル変換回路の動作特性に応じた
基準電圧を発生することができる。
【００６４】請求項６の基準電圧変換回路においては、
差動増幅手段が発生する基準電圧が第４のトランジスタ
素子の制御電極へフィードバックされて、第３および第
４のトランジスタ素子の供給する電流比を一定とするよ
うに基準電圧が調節される。これにより、レベル変換回
路の第１および第２のトランジスタ素子を流れる電流比
が一定となり、レベル変換回路の動作特性に応じた基準
電圧を発生することができる。
【００６５】請求項７に係る基準電圧発生回路において
は、ミラー電流と第３のトランジスタ素子を流れる電流
の比は第１および第２のトランジスタ素子の電流比に対
応する。このミラー電流から基準電圧が生成されてレベ
ル変換回路の第２のトランジスタ素子の制御電極へ与え
られている。したがって、レベル変換回路において第１
および第２のトランジスタ素子を流れる電流比を一定と
する基準電圧を発生することができる。
【００６６】請求項８に係る基準電圧発生回路において
は、基準電圧が電源電位の変化に対し逆比例的に調節さ
れている。すなわち、電源電位が高くなれば基準電圧が
低くされ、電源電位が低くなれば基準電圧が高くされ
る。したがって、電源電位の変動にかかわらず一定の基
準電圧を発生することができる。
【００６７】請求項９に係る基準電圧発生回路において
は、調節手段と抵抗素子の他方端の電位を電源電位の変
化に対して逆比例的に調節し、電源電位の変化にかかわ
らず一定の基準電圧を発生させる。
【００６８】請求項１０のアドレスデコード回路におい
ては、冗長デコード回路と通常デコード回路とは同一論
理段数でありかつ論理構成を異ならせているため、デコ
ード回路前段の回路の出力負荷を小さくするとともに冗
長デコード回路および通常デコード回路いずれが選択さ
れても動作速度を同一とすることができる。
【００６９】請求項１１の冗長デコード回路において
は、冗長メモリセル不使用時には論理ゲートへ動作電源
電位が供給されないため、ヒューズ素子を溶断すること
なく冗長デコード回路を非選択状態とすることができ
る。
【００７０】請求項１２の活性制御回路においては、第
１および第２のヒューズ素子の切断／非切断により１度
不活性状態にプログラムされた回路を活性状態に復活さ
せることもまたその逆も行なうことができる。それによ
り誤った回路のプログラムを防止することができる。ま
た、所定の回路の活性／非活性時に他の回路部分の動作
特性を測定することにより他の回路部分を最適動作させ
る所定の回路の状態を決定することができる。さらに、
冗長的にこの活性制御回路および被制御回路の組を複数
個設け、被制御回路を選択的に活性状態として順次動作
特性を見ることにより、最適な動作特性を与える被制御
回路を選択することができる。
【００７１】請求項１３の半導体記憶装置においては、
ビット線対のプリチャージ電位を電源電位よりも低くす
ることができ、データ書込時のビット線の電位振幅を小
さくすることができ、高速アクセスが可能となる。
【００７２】請求項１４の半導体記憶装置においては、
特定のビット線対は第１および第２のデータバスのいず
れかに接続されるとともに、いずれのデータバスに接続
される場合であっても、この特定のビット線対の負荷回
路およびイコライズ手段を確実に駆動することができ
る。
【００７３】請求項１５の半導体記憶装置においては、
データ書込み完了後リードデータバスを介して低電位の
ビット線の電位を高電位へと駆動しているため、ビット
線電位のイコライズを早くすることができ、ライトリカ
バリーのマージンが拡大する。
【００７４】請求項１６に係る半導体記憶装置において
は、１つの入力信号の電位レベルに従って複数の動作モ
ードから特定の動作モードを容易に指定することができ
る。
【００７５】請求項１７の半導体記憶装置においては、
複数の基準電位を順次比較し、かつ各比較結果に従って
次段回路を駆動してモード指定信号を発生し、このモー
ド指定信号に従って動作モード設定信号を発生している
ため、確実に所望の動作モードを指定することができる
とともに、通常動作時に誤って特殊モードに入るのを防
止することができる。
【００７６】請求項１８に係る半導体記憶装置において
は、外部信号により所望のレベルのメモリセル電源電位
を発生させることができ、メモリセルのデータ保持特性
をテストするメモリホールドテストなどを容易かつ確実
に実行することができる。
【００７７】
【実施例】図１は、この発明の一実施例である半導体記
憶装置の全体の構成を概略的に示すブロック図である。
図１において、半導体記憶装置は、メモリプレーン１を
含む。メモリプレーン１は、複数のメモリブロック１０
を含む。図１においては、１つのメモリブロック１０の
みを代表的に示す。メモリブロック１０は、行列状に配
列されたメモリセルＭＣを含むメモリアレイ２を含む。
このメモリアレイ２は、各々に１行のメモリセルＭＣが
接続されるワード線ＷＬと、各々に１列のメモリセルＭ
Ｃが接続されるビット線対ＢＬＰを含む。図１において
は、１本のワード線ＷＬと１つのビット線対ＢＬＰと、
ビット線対ＢＬＰとワード線ＷＬとの交点に配置される
メモリセルＭＣを代表的に示す。
【００７８】メモリアレイ２は、後に説明するが、複数
のＩＯブロックを含む。ＩＯブロックの各々は異なるデ
ータ入出力ピンに対応する。動作時においては、メモリ
プレーン１において１つのメモリブロックが選択され、
メモリアレイ２においてＩＯブロック各々から１ビット
のメモリセルが選択される。非選択メモリブロック１０
は、スタンバイ状態を維持する。
【００７９】メモリブロック１０は、さらに、ビット線
対ＢＬＰの各ビット線の電位振幅の調整およびイコライ
ズを行なう回路を含むビット線負荷回路３と、列アドレ
ス信号をデコードし、メモリアレイ２において対応のビ
ット線対を選択する列選択信号を発生するＹデコーダ６
と、Ｙデコーダ６の出力を伝達するシフトリダンダンシ
ー回路５と、シフトリダンダンシー回路５から伝達され
た列選択信号に従って対応のビット線対を内部ローカル
データバス８および９に接続するリード／ライトゲート
４と、このリード／ライトゲート４の開閉状態の制御お
よびデータ書込み完了時におけるビット線対の電位の調
節を行なうリード／ライト制御回路７を含む。
【００８０】シフトリダンダンシー回路５は、Ｙデコー
ダ６からの列選択信号を隣接する２つのビット線対のい
ずれか一方へ選択的に伝達する複数のスイッチングゲー
トを含んでおり、これにより不良ビット線対の救済を行
なう。リード／ライト制御回路７は、ブロック選択信号
に従って活性化される。
【００８１】半導体記憶装置は、さらに外部からのチッ
プセレクト信号／ＣＳを受けるＣＳバッファ１２と、ア
ドレス信号Ａ０〜Ａｎを受け内部アドレス信号を発生す
るアドレスバッファ１４を含む。アドレスバッファ１４
からの内部アドレス信号は、Ｙプリデコーダ１５、Ｚプ
リデコーダ１６、Ｖプリデコーダ１７、およびＸプリデ
コーダ１８へ与えられる。Ｙプリデコーダ１５は、アド
レスバッファ１４からの列アドレス信号をプリデコード
し、各メモリブロックにおいてビット線対を指定するた
めのプリデコード信号を生成する。このＹプリデコーダ
１５の出力はＹデコーダ６へ与えられる。
【００８２】Ｚプリデコーダ１６は、アドレスバッファ
１４からのブロック指定用のアドレス信号をプリデコー
ドする。Ｚプリデコーダ１６からは、メモリプレーン１
において、ブロックアドレス信号が指定するメモリブロ
ックを選択するためのプリデコード信号が生成され、Ｚ
デコーダ２５へ与えられる。Ｚデコーダ２５はこのＺプ
リデコーダ１６からのプリデコード信号をデコードし、
選択されたメモリブロックにおける周辺回路（Ｙデコー
ダ、リード／ライト制御回路７等）を活性化するブロッ
ク選択信号を発生する。
【００８３】Ｘプリデコーダ１８は、メモリプレーン１
において、複数のメモリブロック共通に設けられるメイ
ンワード線を選択するためのプリデコード信号を発生す
る。Ｘプリデコーダ１８の出力するプリデコード信号は
Ｘデコーダ２４へ与えられる。Ｘデコーダ２４は、Ｘプ
リデコーダ１８からのプリデコード信号をデコードし、
メインワード線を選択する。このメインワード線には複
数のサブワード線が各メモリブロックにおいて接続され
る。
【００８４】Ｖプリデコーダ１７は、このメインワード
線に接続される複数のサブワード線のうちの１本を選択
するためのプリデコード信号を生成する。Ｖプリデコー
ダ１７のプリデコード信号はＶＺデコーダ２６へ与えら
れる。
【００８５】ＶＺデコーダ２６は、Ｚプリデコーダ１６
のプリデコード信号とＸプリデコーダ１７からのプリデ
コード信号をデコードし、メモリブロックを指定すると
ともに、複数のサブワード線のうちの１つを指定するデ
コード信号を発生する。
【００８６】このＶＺデコーダ２６の出力およびＸデコ
ーダ２４の出力はローカルＸデコーダ２７へ与えられ
る。ローカルＸデコーダ２７は、このＶＺデコーダ２６
からのデコード信号とＸデコーダ２４からのデコード信
号とに従って、対応のメモリブロック１０におけるサブ
ワード線を選択状態とする信号を発生する。
【００８７】Ｘプリデコーダ１８へは、ＣＳバッファ１
２からの内部制御信号（ＣＳワード線カットモード指定
信号：これについては後に説明する）が与えられる。こ
れにより、Ｘプリデコーダ１８の出力は選択的に活性化
／非活性状態とされる。アドレスバッファ１４は、外部
からのアドレス信号に対してバッファ動作を行ない常時
内部アドレス信号を生成する。これにより、アドレスバ
ッファの高速化を図る。
【００８８】図１においては、ＣＳバッファ１２からの
制御信号はＸプリデコーダ１８のみに与えられるように
示される。このＣＳバッファ１２からの内部制御信号
は、またＹプリデコーダ１５、Ｚプリデコーダ１６、お
よびＶプリデコーダ１７へ与えられてもよい。
【００８９】半導体記憶装置はさらに、外部からのライ
トイネーブル信号／ＷＥを受け内部ライトイネーブル信
号を生成するＷＥバッファ２８と、外部からの入力デー
タＤを受け内部書込データを生成するＤｉｎバッファ２
９と、内部読出データから外部読出データＱを生成して
出力するＤｏｕｔバッファ３０を含む。
【００９０】ＷＥバッファ２８からの内部ライトイネー
ブル信号と外部制御信号／ＣＳとがともにローレベルと
なったときにデータ書込みが指定される。外部制御信号
／ＣＳがローレベルとなり、ライトイネーブル信号／Ｗ
Ｅがハイレベルの場合にはデータ読出動作が指定され
る。このデータの書込み／読出しのためのチップセレク
ト信号／ＣＳは、図１に示すＣＳバッファ１２とは別の
経路から与えられる。
【００９１】半導体記憶装置はさらに、ＷＥバッファ２
８からの内部ライトイネーブル信号（正確にはチップセ
レクト信号／ＣＳとの組合せ）に応答して活性化され、
Ｄｉｎバッファ２９からの内部書込データを受けて各メ
モリブロックに対し書込データを伝達するグローバルラ
イトドライバ３１と、ＷＥバッファ２８からの内部ライ
トイネーブル信号とＺデコーダ２５からのブロック選択
信号とに応答して活性化され、グローバルライトドライ
バ３１からの内部書込データを受けてメモリブロック内
のローカルデータバス８上に書込データを伝達するロー
カルライトドライバ３３と、データ読出し時、Ｚデコー
ダ２５からのブロック選択信号に応答して活性化され、
内部読出データバス９上の内部読出データからを増幅す
るローカルセンスアンプ３４と、データ読出し時に活性
化され、ローカルセンスアンプ３４からの内部読出デー
タを増幅してＤｏｕｔバッファ３０へ伝達するグローバ
ルセンスアンプ３２を含む。
【００９２】グローバルライトドライバ３１およびグロ
ーバルセンスアンプ３２は、メモリプレーン１の各メモ
リブロック１０に対し共通に設けられる。ローカルライ
トドライバ３３およびローカルセンスアンプ３４は、メ
モリプレーン１において１つのメモリブロック１０に対
して設けられる。選択されたメモリブロックのみを駆動
することにより、消費電力の低減を図る。
【００９３】半導体記憶装置は、またこの半導体記憶装
置の特殊モードを設定するために、外部制御信号に従っ
て所定の特殊モードが指定されたことを検出するモード
検出回路３５と、このモード検出回路３５の出力に従っ
て所定の動作モードを設定するための指示信号を発生す
る動作モード指示信号発生回路３６と、この動作モード
指示信号発生回路３６からの制御信号に従ってメモリセ
ルＭＣへ供給される電位を変化させるメモリセル電位供
給回路３７を含む。この動作モード指示信号発生回路３
６の出力はまたＣＳバッファ１２へ与えられる。ＣＳバ
ッファ１２は、この動作モード指示信号発生回路３６か
らの信号に従ってＸプリデコーダ１８の活性／非活性を
制御する。この設定される特殊モードについては後に詳
細に説明する。
【００９４】半導体記憶装置はさらに、入力信号のレベ
ルの判別およびバイポーラ差動増幅回路で用いられる定
電流源を駆動するための基準電圧ＶｒｅｆおよびＶｃｓ
を発生する基準電圧発生回路３８を含む。次に各部の構
成について順次詳細に説明する。
【００９５】〔レベル変換回路〕ＢｉＣＭＯＳ・ＳＲＡ
ＭにおいてＥＣＬレベルの信号を入力する場合、内部の
ＣＭＯＳトランジスタを確実にオン・オフ状態とするた
めに（消費電流の低減）、ＥＣＬレベルの信号をＣＭＯ
Ｓレベルに変換する必要がある。以下にこのレベル変換
回路について説明する。
【００９６】図２は、この発明に従うレベル変換回路の
第１の具体例を示す図である。図２において、レベル変
換回路は、入力ノードＮＡに与えられる信号に応答して
導通し、出力ノードＮＢを第１の電源電位Ｖｃｃレベル
に充電するｐチャネルＭＯＳトランジスタＱ３と、基準
電圧Ｖｒｅｆをゲートに受け、入力ノードＮＡに与えら
れる信号Ｉｎのレベルに応じて選択的に導通するｐチャ
ネルＭＯＳトランジスタＱ１と、トランジスタＱ１から
の電流を第２の電源電位Ｖｅｅレベルへ放電するｎチャ
ネルＭＯＳトランジスタＱ２と、トランジスタＱ２とカ
レントミラー態様で接続され、出力ノードＮＢを第２の
電源電位Ｖｅｅレベルへ放電するｎチネレルＭＯＳトラ
ンジスタＱ４と、入力ノードＮＡと内部ノードＮＣとの
間に設けられるキャパシタＣｓを含む。内部ノードＮＣ
はトランジスタＱ２およびＱ４のゲートに接続される。
【００９７】入力ノードＮＡへ与えられる信号Ｉｎは、
ハイレベルが−０．８Ｖ程度、ローレベルが−２．０Ｖ
程度のＥＣＬレベルの信号である。トランジスタＱ１の
ゲートへ与えられる基準電圧Ｖｒｅｆは、トランジスタ
Ｑ１のしきい値電圧にもよるが、−２．５〜−２．９Ｖ
程度である。一例として、トランジスタＱ３のゲート幅
は４０μ程度に設定され、トランジスタＱ１およびＱ４
のゲート幅は２０μ程度に設定され、トランジスタＱ２
のゲート幅は５μ程度に設定される。キャパシタＣｓの
容量値は０．３ｐＦ程度である。
【００９８】トランジスタＱ１およびＱ２のゲート幅を
十分小さくすることにより、トランジスタＱ１およびＱ
２を流れる電流量を低減し、消費電流の低減を図る。キ
ャパシタＣｓは、入力ノードＮＡへ与えられた信号をト
ランジスタＱ４のゲートへ容量結合により伝達し、ノー
ドＮＣ（トランジスタＱ４のゲート電位）を高速で変化
させ、これによりトランジスタＱ４を高速でスイッチン
グ動作させる。次に動作について説明する。
【００９９】入力ノードＮＡへ与えられる信号ＩｎがＥ
ＣＬローレベルのとき、トランジスタＱ３がオン状態と
なり、出力ノードＮＢは第１の電源電位Ｖｃｃレベルに
充電される。入力信号ＩｎがＥＣＬローレベルの場合、
トランジスタＱ１は、入力信号Ｉｎと基準電圧Ｖｒｅｆ
との差がトランジスタＱ１のしきい値電圧の絶対値より
も小さいため、トランジスタＱ１はオフ状態であり、ト
ランジスタＱ２およびＱ４はオフ状態である。
【０１００】入力ノードＮＡに与えられる入力信号Ｉｎ
がＥＣＬハイレベルのとき、トランジスタＱ３がオフ状
態となる。一方トランジスタＱ１がオン状態となり、ノ
ードＮＣの電位が上昇し、トランジスタＱ２およびＱ４
がオン状態となる。トランジスタＱ１およびＱ２のゲー
ト幅は小さくされており、入力ノードＮＡから第２の電
源電位Ｖｅｅへ流れる電流は十分に小さくすることがで
きる。トランジスタＱ１を介した充電電流によるノード
ＮＣ（トランジスタＱ２およびＱ４のゲート）の電位は
比較的緩やかに上昇する。このとき、キャパシタＣｓの
容量結合により、入力ノードＮＡの電位の上昇が内部ノ
ードＮＣへ伝達され、トランジスタＱ４は高速でオン状
態となる。これにより、出力ノードＮＢの電位を第２の
電源電位Ｖｅｅレベルへ高速で放電することができる。
【０１０１】上述のように、入力ノードＮＡから第２の
電源電位へ流れる電流を小さくすることにより、前段の
回路の第１の電源電位供給ノードからこのレベル変換回
路の第２の電源電位Ｖｅｅ供給ノードへ流れる貫通電流
を小さくすることができ、低消費電流を実現することが
できる。
【０１０２】またキャパシタＣｓを設けることにより、
この電流低減によるトランジスタＱ４のゲート電位の上
昇速度の低下を補償し、入力ノードＮＡの電位上昇に従
って高速でトランジスタＱ４のゲート電位を上昇させ
る。またキャパシタＣｓの容量結合により、入力ノード
ＮＡの信号Ｉｎがローレベルに立下るとき、ノードＮＣ
の電位はキャパシタＣｓの容量結合により低下するた
め、ノードＮＣすなわちトランジスタＱ４のゲート電位
は高速で立下り、トランジスタＱ４は高速でオフ状態と
なる。図２に示すレベル変換回路を利用することによ
り、低消費電流で高速スイッチング動作するレベル変換
回路を実現することができる。
【０１０３】図３は、図２に示すキャパシタＣｓの構造
を示す図である。図３において、キャパシタＣｓは、半
導体バルク（基板またはウェル領域）５０上に形成され
る素子分離膜（フィールド酸化膜）５１上に形成される
たとえば第１層ポリシリコンで構成される電極層５２
と、電極層５２上に層間絶縁膜を介して形成されるたと
えばポリシリコンからなる電極層５４と、電極層５４上
に層間絶縁膜を介して形成されるたとえば第１層アルミ
ニウム配線層からなる電極層５３を含む。
【０１０４】電極層５２および５３が入力ノードＮＡに
接続され、キャパシタＣｓの一方電極を形成する。電極
層５４は内部ノードＮＣに接続される。キャパシタＣｓ
は電極層５２および５４の間に形成される容量Ｃ２と、
電極層５４および５３の間に形成される容量Ｃ１を含
む。容量Ｃ１およびＣ２が並列に接続される。
【０１０５】内部ノードＮＣはトランジスタＱ２および
Ｑ４のゲートに接続される。図３においては、トランジ
スタＱ２の概略構成を示す。トランジスタＱ２は、半導
体バルク５０の表面に形成される不純物領域５５および
５６と、不純物領域５５および５６の間のチャネル領域
上にゲート絶縁膜を介して形成されるゲート電極５７を
含む。不純物領域５５がノードＮＣに接続され、不純物
領域５６が第２の電源電位Ｖｅｅを受けるように接続さ
れる。ゲート電極層５７と電極層５２とは同一の配線工
程で形成される。
【０１０６】図４は、キャパシタＣｓの平面レイアウト
を示す図である。図４において、電極層５２、５４およ
び５３がこの順に形成される。電極層５２および５４は
コンタクト孔５５において入力ノードＮＡに接続され
る。電極層５４の突出部はノードＮＣに接続される。こ
の電極層５４を電極層５２および５３の間に挿入するこ
とにより、キャパシタの容量値を大きくするとともに、
ノードＮＣの寄生容量を小さくすることができる。
【０１０７】図５は、このキャパシタＣｓの電気的等価
回路を示す図である。キャパシタＣｓは容量Ｃ１および
Ｃ２の並列接続により形成される。キャパシタＣｓの容
量値はＣ１＋Ｃ２で与えられる。ノードＮＣには寄生容
量Ｃｐが存在する。この寄生容量Ｃｐは、トランジスタ
Ｑ１およびＱ２の接続点をトランジスタＱ２およびＱ４
のゲートへ接続するための信号線により生じる。この信
号線の領域を電極層５２および５３で挟む。電極層５４
は、他の信号線からシールドされるため、この信号線に
付随する寄生容量Ｃｐの値を十分に小さくすることがで
きる。これによりノードＮＡの電位上昇に伴ってノード
ＮＣの電位を十分に高くすることができる。ノードＮＣ
の電位変化は、ノードＮＡの電位変化をＶ（ＮＡ）とす
れば、 Ｃｓ・Ｖ（ＮＡ）／（Ｃｓ＋Ｃｐ） で与えられるため、寄生容量Ｃｐを小さくすれば、ノー
ドＮＣの電位変化を十分大きくすることができる。これ
により、トランジスタＱ４を高速でスイッチング動作さ
せることが可能となる。
【０１０８】図６は、レベル変換回路の第２の具体的構
成を示す図である。図６に示すレベル変換回路は、入力
ノードＮＡと内部ノードＮＣとの間に設けられるキャパ
シタＣｓと、入力ノードＮＡの信号Ｉｎのローレベルに
応答して導通し、ノードＮＢを第１の電源電位Ｖｃｃレ
ベルに充電するｐチャネルＭＯＳトランジスタＱ３と、
カレントミラー回路を構成し、ノードＮＣの電位に従っ
てノードＮＢを第２の電源電位Ｖｅｅレベルに放電する
ｎチャネルＭＯＳトランジスタＱ２およびＱ４とを含
む。トランジスタＱ２〜Ｑ４およびキャパシタＣｓの構
成は図２に示すものと同様である。
【０１０９】図６に示すレベル変換回路はさらに、ノー
ドＮＣを所定電位レベルにクランプするためのｎｐｎバ
イポーラトランジスタＱ６と、ノードＮＢの電位を反転
するインバータＩＶと、インバータＩＶの出力に応答し
てノードＮＢを第２の電源電位Ｖｅｅレベルへ放電する
ｎチャネルＭＯＳトランジスタＱ５を含む。インバータ
ＩＶからノードＮＤに出力信号Ｏｕｔが出力される。
【０１１０】バイポーラトランジスタＱ６のベースへ
は、一定の基準電圧ＶＣＬが与えられる。トランジスタ
Ｑ６は、ノードＮＣの電位をＶＣＬ−ＶＢＥの電位にク
ランプする。ＶＢＥは、トランジスタＱ６のベース−エ
ミッタ間順方向降下電圧である。このトランジスタＱ６
のクランプ電位ＶＣＬ−ＶＢＥは、ほぼＶｅｅ＋Ｖｔｈ
の電位レベルに設定される。ここで、Ｖｔｈはトランジ
スタＱ２およびＱ４のしきい値電圧である。次に動作に
ついて説明する。
【０１１１】入力信号ＩｎがＥＣＬローレベルの場合、
トランジスタＱ３がオン状態となり、ノードＮＢを第１
の電源電位Ｖｃｃレベルに充電する。このノードＮＢの
電位上昇がインバータＩＶにより反転され、出力ノード
ＮＤへ伝達され、ＣＭＯＳローレベルの信号Ｏｕｔが出
力される。
【０１１２】このとき、ノードＮＣの電位はトランジス
タＱ６のクランプ電位にあり、トランジスタＱ４および
Ｑ２はオフ状態にある。
【０１１３】入力信号ＩｎがＥＣＬハイレベルのとき、
ノードＮＣはキャパシタＣｓによる容量結合によりその
電位はクランプ電位レベルよりも上昇し、トランジスタ
Ｑ２およびＱ４がオン状態となる。トランジスタＱ４に
よりノードＮＢが第２の電源電位Ｖｅｅレベルに放電さ
れる。トランジスタＱ２のゲート幅は小さくされてお
り、このノードＮＣの電位を緩やかに放電する。この
間、トランジスタＱ６は、そのエミッタ電位が上昇して
いるため、オフ状態にある。このトランジスタＱ２によ
るノードＮＣの電位の放電期間中、トランジスタＱ４を
介してノードＮＢが放電される。ノードＮＢの電位がイ
ンバータＩＶの入力論理しきい値よりも低くなると、イ
ンバータＩＶの出力がハイレベルへ立上り、トランジス
タＱ５がオン状態となり、ノードＮＢの電位を第２の電
源電位レベルへと放電する。この結果、ノードＮＢの電
位は高速で放電され、ノードＮＢのローレベルの電位は
インバータＩＶおよびトランジスタＱ５によりラッチさ
れる。これにより、ＣＭＯＳハイレベルの出力信号Ｏｕ
ｔが生成される。
【０１１４】入力信号Ｉｎがハイレベルからローレベル
へ立下るとき、ノードＮＣの電位も低下する。このと
き、ノードＮＣの電位はトランジスタＱ６によりクラン
プされており、ノードＮＣにアンダーシュートが生じる
ことがなく、トランジスタＱ２およびＱ４を確実に高速
でオフ状態とすることができる。
【０１１５】図６に示す構成においては、入力ノードＮ
Ａと第２の電源電位Ｖｅｅ供給ノードとの間には直流電
流が流れる経路は存在しないため、消費電流を大幅に低
減することができる。
【０１１６】図７は、レベル変換回路の第３の具体例を
示す図である。図７に示すレベル変換回路は、図６に示
すレベル変換回路の構成に加えて、さらに入力ノードＮ
ＡとトランジスタＱ６との間に設けられるキャパシタＣ
ｃと、基準電圧ＶＣＬをトランジスタＱ６のベースへ伝
達するための抵抗Ｒを含む。抵抗ＲはトランジスタＱ６
のベースの電位変化が基準電圧ＶＣＬを供給する回路に
影響を及ぼさないようにする分離抵抗として設けられ
る。次に動作について説明する。
【０１１７】入力ノードＮＡの信号ＩｎがＥＣＬローレ
ベルからＥＣＬハイレベルへ立上るとき、キャパシタＣ
ｓの容量結合により、ノードＮＣの電位が上昇し、トラ
ンジスタＱ２およびＱ４が導通し、ノードＮＢの電位が
低下する。このノードＮＢの電位低下はインバータＩＶ
およびトランジスタＱ５によりラッチされ、ハイレベル
の出力信号Ｏｕｔが出力される。このとき、キャパシタ
Ｃｃにより、トランジスタＱ６のベース電位も上昇し、
トランジスタＱ６のクランプ電位が上昇する。キャパシ
タＣｓとキャパシタＣｃの容量値がほぼ同じであれば、
このノードＮＣの電位上昇とトランジスタＱ６のベース
電位の電位上昇はほぼ同じであり、トランジスタＱ６は
オフ状態を維持する。したがって、図６に示すレベル変
換回路と同様の動作が実現される。
【０１１８】入力ノードＮＡの信号ＩｎはＥＣＬハイレ
ベルからＥＣＬローレベルへ低下すると、トランジスタ
Ｑ３がオン状態となり、ノードＮＢを充電する。このと
き、ノードＮＣの電位はキャパシタＣｓの容量結合によ
り低下する。このときまた、トランジスタＱ６のベース
電位もキャパシタＣｃの容量結合により低下する。した
がって、トランジスタＱ６のベース電位が低下するため
クランプ電位が低下し、トランジスタＱ６はオフ状態と
なる。トランジスタＱ６のベース電位は抵抗Ｒにより基
準電圧ＶＣＬレベルにクランプされる。したがってトラ
ンジスタＱ６のベース電位にアンダーシュートなどのリ
ンギングは生じない。ノードＮＣにアンダーシュートが
生じる可能性のある場合には、トランジスタＱ６がオン
状態となり、このアンダーシュートの発生を確実に防止
する。
【０１１９】図７に示すレベル変換回路の場合、入力信
号Ｉｎのローレベルへの立下り時においてノードＮＣの
電位が低下する間トランジスタＱ６のベース電位を低下
させてクランプ電位を低下させている。したがって、ト
ランジスタＱ６の出力負荷を小さくすることができ、消
費電流を低減することができる。
【０１２０】図８は、レベル変換回路の第４の具体的構
成を示す図である。図８において、レベル変換回路は、
ノードＮＢを第１の電源電位Ｖｃｃレベルに充電するた
めのｐチャネルＭＯＳトランジスタＱＡと、ノードＮＢ
を第２の電源電位Ｖｅｅレベルに放電するためのｎチャ
ネルＭＯＳトランジスタＱＢと、入力ノードＮＡへ与え
られた入力信号Ｉｎを容量結合によりトランジスタＱＡ
のベースへ伝達するキャパシタＣＡと、入力ノードＮＡ
へ与えられた入力信号ＩｎをトランジスタＱＢのゲート
へ容量結合により伝達するキャパシタＣＢと、ノードＮ
Ｂの信号電位をラッチするインバータＩＶＡおよびＩＶ
Ｂを含む。インバータＩＶＡはその入力部がノードＮＢ
に接続され、その出力部が出力ノードＮＢに接続され
る。インバータＩＶＢはその入力部が出力ノードＮＤに
接続され、その出力部がノードＮＢに接続される。
【０１２１】このレベル変換回路はさらに、トランジス
タＱＡのゲートを所定電位（Ｖｃｃ−｜Ｖｔｈｐ｜）に
クランプするための抵抗ＲＡと、トランジスタＱＢのゲ
ートの電位を所定の電位（Ｖｅｅ＋Ｖｔｈｎ）にクラン
プするための抵抗ＲＢを含む。ここで、Ｖｔｈｐおよび
ＶｔｈｎはそれぞれトランジスタＱＡおよびＱＢのしき
い値電圧である。抵抗ＲＡおよびＲＢへ与えられるクラ
ンプ電位は、トランジスタＱＡおよびＱＢと同じしきい
値電圧のトランジスタをダイオード接続することにより
容易に生成することができる。次に動作について簡単に
説明する。
【０１２２】入力ノードＮＡに与えられる入力信号Ｉｎ
がＥＣＬハイレベルからＥＣＬローレベルへ低下する
と、キャパシタＣＡの容量結合により、トランジスタＱ
Ａのゲート電位が低下し、トランジスタＱＡがオン状態
となる。それにより、一定の期間トランジスタＱＡがオ
ン状態となる。トランジスタＱＡによりノードＮＢが充
電され、その電位が上昇する。ノードＮＢの電位がイン
バータＩＶＡの入力論理しきい値を超えるとインバータ
ＩＶＡの出力が低下する。インバータＩＶＡは増幅機能
を備えている。したがって、そのノードＮＢの電位変化
が増幅されてかつ反転されてインバータＩＶＢへ伝達さ
れる。これにより、ノードＮＢの電位がインバータＩＶ
ＡおよびＩＶＢにより高速でラッチされてＣＭＯＳハイ
レベルとなり、出力ノードＮＤの信号ＯｕｔはＣＭＯＳ
ローレベルとなる。所定期間が経過すると、トランジス
タＱＡのゲート電位は抵抗ＲＡにより元のクランプ電位
に復帰する。トランジスタＱＡがオフ状態となる。
【０１２３】入力ノードＮＡに与えられる出力信号Ｉｎ
がＥＣＬローレベルからＥＣＬハイレベルへ立上ると、
キャパシタＣＡおよびＣＢの容量結合によりトランジス
タＱＡおよびＱＢの電位が上昇する。これにより、トラ
ンジスタＱＡはそのクランプ電位レベルよりもさらにゲ
ート電位が上昇しオフ状態となり、一方トランジスタＱ
Ｂがオン状態となる。この結果、ノードＮＢが第２の電
源電位レベルへとトランジスタＱＢにより放電され、そ
の電位が低下する。ノードＮＢの電位低下はインバータ
ＩＶＡおよびＩＶＢにより増幅され、ノードＮＢの電位
は高速でＣＭＯＳローレベルとなり、出力ノードＮＤの
出力信号ＯｕｔはＣＭＯＳハイレベルとなる。所定期間
が経過すると、トランジスタＱＡおよびＱＢのゲート電
位はそれぞれ元のクランプ電位に復帰する。
【０１２４】図８に示すレベル変換回路の構成では、入
ノードＮＡから第２の電源電位Ｖｅｅ供給ノードへの直
接電流が流れる電流パス経路は存在しない。したがって
消費電流を大幅に低減することができる。また、トラン
ジスタＱＡおよびＱＢがオン状態となる期間は入力信号
Ｉｎの変化が生じてから極めて短い期間のみである（ト
ランジスタＱＡおよびＱＢのゲート電位が抵抗ＲＡおよ
びＲＢによりクランプされている）。したがって、この
トランジスタＱＡおよびＱＢを流れる電流は極めて小さ
い。インバータＩＶＡおよびＩＶＢをＣＭＯＳトランジ
スタで構成すれば、その貫通電流を大幅に低減すること
ができる。したがって、極めて消費電流の小さいレベル
変換回路を実現することができる。また、入力信号のレ
ベル判定のために基準電圧を用いていないため、トラン
ジスタＱＡおよびＱＢのしきい値電圧を所望の値に設定
することができ、回路設計が容易になる。
【０１２５】図９はレベル変換回路の第５の具体例を示
す図である。図９に示すレベル変換回路は、相補入力信
号ＩＮおよび／ＩＮから１つの出力信号Ｏｕｔを生成す
る。
【０１２６】図９において、レベル変換回路は、入力ノ
ードＮＡ１に与えられる入力信号ＩＮをゲートに受ける
ｐチャネルＭＯＳトランジスタＭＱ１と、入力ノードＮ
Ａ２に与えられる相補入力信号／ＩＮをゲートに受ける
ｐチャネルＭＯＳトランジスタＭＱ３と、トランジスタ
ＭＱ１から電流を供給されるｎチャネルＭＯＳトランジ
スタＭＱ２と、ｎチャネルＭＯＳトランジスタＭＱ４を
含む。トランジスタＭＱ２およびＭＱ４はトランジスタ
ＭＱ１を電流供給経路とするカレントミラー回路を構成
する。
【０１２７】図９に示すレベル変換回路はさらに、入力
ノードＮＡ２と内部ノードＮＣ（トランジスタＭＱ２お
よびＭＱ４のゲート電極）との間に設けられるキャパシ
タＣｓを備える。出力信号ＯｕｔはトランジスタＭＱ３
とトランジスタＭＱ４の接続点から出力される。トラン
ジスタＭＱ１およびＭＱ２の電流駆動力は小さくされ
る。次に動作について説明する。
【０１２８】入力信号ＩＮがＥＣＬローレベルからＥＣ
Ｌハイレベルへ立上ると、トランジスタＭＱ１がオフ状
態、トランジスタＭＱ３がオン状態となる。入力ノード
ＮＡ２に与えられた相補入力信号／ＩＮはキャパシタＣ
ｓの容量結合によりトランジスタＭＱ２およびＭＱ４へ
伝達され、トランジスタＭＱ２およびＭＱ４のゲート電
位が高速で立下り、トランジスタＭＱ２およびＭＱ４は
オフ状態となる。これにより、ノードＮＢはトランジス
タＭＱ３により充電され、ＣＭＯＳハイレベルの出力信
号Ｏｕｔが出力される。
【０１２９】入力信号ＩＮがＥＣＬハイレベルからＥＣ
Ｌローレベルへ立下ると、トランジスタＭＱ１がオン状
態、トランジスタＭＱ３がオフ状態となる。入力信号／
ＩＮがハイレベルへ立上るため、ノードＮＣの電位はキ
ャパシタＣｓの容量結合により上昇し、トランジスタＭ
Ｑ２およびＭＱ４がオン状態となる。これにより、出力
ノードＮＢはトランジスタＭＱ４を介して第２の電源電
位Ｖｅｅレベルへ高速で放電され、ＣＭＯＳローレベル
となる。
【０１３０】この図９に示すレベル変換回路の場合、ト
ランジスタＭＱ１がオン状態となったとき、トランジス
タＭＱ２もオン状態となるため、第１の電源電位Ｖｃｃ
から第２の電源電位Ｖｅｅへ貫通電流が流れる。しかし
ながらトランジスタＭＱ１およびＭＱ２のゲート幅を十
分小さくしておけばこの貫通電流は極めて小さくするこ
とができる。この場合、キャパシタＣｓの容量結合によ
り、このノードＮＣの電位は高速で上昇する。したがっ
て低消費電流で高速でトランジスタＭＱ４をスイッチン
グ動作させることができる。特に、トランジスタＭＱ２
のゲート幅よりもトランジスタＭＱ４のゲート幅を大き
くすれば、トランジスタＭＱ２を流れる電流とトランジ
スタＭＱ４を流れる電流の比がこのトランジスタＭＱ２
およびＭＱ４のゲート幅の比で与えられるため、高速で
出力ノードＮＢを放電することができる。
【０１３１】図１０は、レベル変換回路の第６の具体例
を示す図である。図１０に示すレベル変換回路はＥＣＬ
レベルの信号ＩＮ１およびＩＮ２のＡＮＤ演算を行なう
機能をも合わせ持つ。図１０において、レベル変換回路
は、ＥＣＬレベルの入力信号ＩＮ１およびＩＮ２をそれ
ぞれゲートに受けるｐチャネルＭＯＳトランジスタＰＱ
１およびＰＱ２と、ＥＣＬレベルの相補入力信号／ＩＮ
１および／ＩＮ２をそれぞれゲートに受けるｐチャネル
ＭＯＳトランジスタＰＱ３およびＰＱ４を含む。トラン
ジスタＰＱ１およびＰＱ２は並列に設けられ、第１の電
源電位供給ノードと出力ノードＮＢとの間にトランジス
タＰＱ３およびＰＱ４は直列に設けられる。
【０１３２】レベル変換回路はさらに、トランジスタＰ
Ｑ１およびＰＱ２を電流源として動作するカレントミラ
ー回路を構成するｎチャネルＭＯＳトランジスタＱ２お
よびＱ４と、相補入力信号／ＩＮ１および／ＩＮ２をそ
れぞれ受けるダイオードＤ１およびＤ２とを含む。ダイ
オードＤ１およびＤ２の出力部はワイヤードＯＲ接続さ
れる。
【０１３３】レベル変換回路はさらに、ダイオードＤ１
およびＤ２の出力部（ノードＮＥ）とノードＮＣとの間
に設けられるキャパシタＣｓを含む。トランジスタＰＱ
１、およびＰＱ２ならびにトランジスタＱ２のゲート幅
は小さくされ、電流駆動力は小さくされる。次に動作に
ついて説明する。
【０１３４】入力信号ＩＮ１およびＩＮ２の少なくとも
一方がＥＣＬローレベルにあれば、トランジスタＰＱ１
およびＰＱ２の少なくとも一方がオン状態となり、トラ
ンジスタＱ２へ第１の電源電位供給ノードから電流を供
給する。この場合、相補入力信号／ＩＮ１および／ＩＮ
２の少なくとも一方がハイレベルであるため、ダイオー
ドＤ１および／またはＤ２によりノードＮＥの電位が上
昇し、キャパシタＣｓの容量結合により、ノードＮＣの
電位が上昇する。これによりトランジスタＱ４が高速で
オン状態となる。トランジスタＰＱ３およびＰＱ４の少
なくとも一方はオフ状態である。したがって、出力ノー
ドＮＢはトランジスタＱ４を介して高速で放電され、Ｃ
ＭＯＳローレベルの出力信号Ｏｕｔが出力される。
【０１３５】入力信号ＩＮ１およびＩＮ２がともにＥＣ
Ｌハイレベルの場合、トランジスタＰＱ１およびＰＱ２
がともにオフ状態となり、トランジスタＰＱ３およびＰ
Ｑ４がともにオン状態となる。この場合、ノードＮＣの
電位はトランジスタＱ２を介して放電され、トランジス
タＱ２およびＱ４はオフ状態となる。出力ノードＮＢが
トランジスタＰＱ３およびＰＱ４を介して充電され、Ｃ
ＭＯＳハイレベルの出力信号Ｏｕｔが出力される。
【０１３６】図１０に示すレベル変換回路においては、
信号入力ノードから第２の電源電位Ｖｅｅ供給ノードへ
は電流は流れないため、消費電流を大幅に低減すること
ができる。このとき、トランジスタＰＱ１、ＰＱ２およ
びＱ２の電流駆動力は小さくされているため、第１の電
源電位Ｖｃｃ供給ノードから第２の電源電位Ｖｅｅ供給
ノードへ流れる貫通電流を十分に小さくすることができ
る。
【０１３７】図１１は、図１０に示すキャパシタおよび
ダイオードの概略断面構造を示す図である。図１１にお
いて、キャパシタＣｓは、半導体バルク（基板またはウ
ェル）６０上に形成されるたとえば第１層ポリシリコン
層で形成される電極層６５と、電極層６５上に層間絶縁
膜を介して形成されるたとえば第１層アルミニウム配線
層からなる電極層６４を含む。電極層６４は図１０に示
すノードＮＥに接続され、電極層６５がノードＮＣに接
続される。
【０１３８】ダイオードＤ１は、半導体バルク６０の表
面に形成されるｐ型不純物領域６１と、半導体バルク６
０の表面に形成されるｎ型不純物領域６３を含む。ダイ
オードＤ２は、半導体バルク６０の表面に形成されるｐ
型不純物領域６２と、ｎ型不純物領域６３を含む。この
ダイオードＤ１およびＤ２形成領域は半導体バルク６０
がｎ型の場合を想定している。ダイオードＤおよびＤ２
はこの半導体バルク６０の表面に形成されたｎ型ウェル
領域内に形成されてもよい。図１２は図１１に示すキャ
パシタおよびダイオードの平面レイアウトを示す図であ
る。図１２において、キャパシタＣｓの一方側にｐ型不
純物領域６１および６２ならびにｎ型不純物領域６３
（明確には示さず）が形成される。電極層６４はその突
出部においてコンタクト穴（ノードＮＥで示す）を介し
てｎ型不純物領域６３に接続される。電極層６５はその
突出部（図１２の左側部分）においてノードＮＣに接続
される。この図１１および図１２に示すキャパシタの構
成の場合、第１層アルミニウム配線層で形成される電極
層６４により、ノードＮＣに接続される配線層をシール
ドすることができる。これによりノードＮＣに付随する
寄生容量を十分に小さくすることができ、高速でノード
ＮＣの電位を容量結合により変化させることができる。
【０１３９】図１３はキャパシタおよびダイオードの他
の配置を示す図であり、図１３（ａ）は平面レイアウト
を示し、図１３（ｂ）はダイオード部分の断面構造を示
す。図１３（ａ）および（ｂ）に示すように、ダイオー
ドＤ１およびＤ２のカソードを形成するｎ型不純物領域
６３が、ダイオードＤ１およびＤ２のアノードを形成す
るｐ型不純物領域６１および６２の間に形成される。ｎ
型不純物領域６３が電極層６４に接続される。この図１
３に示す配置の場合、ｐ型不純物領域６１とｎ型不純物
領域６３との間の距離ｄ１とｐ型不純物領域６２とｎ型
不純物領域６３との間の距離ｄ２を等しくすることがで
きる。これによりダイオードＤ１およびＤ２の動作特性
を同一とすることができる。
【０１４０】図１４はレベル変換回路の第７の具体例を
示す図である。図１４において、レベル変換回路はＥＣ
Ｌレベルの入力信号ＩＮ１をゲートに受けるｐチャネル
ＭＯＳトランジスタＰＱ５と、ＥＣＬレベルの入力信号
ＩＮ２をゲートに受けるｐチャネルＭＯＳトランジスタ
ＰＱ６と、入力信号ＩＮ１をそのアノードに受けるダイ
オードＤ３と、入力信号ＩＮ２をそのアノードに受ける
ダイオードＤ４を含む。トランジスタＰＱ５およびＰＱ
６は第１の電源電位Ｖｃｃ供給ノードと出力ノードＮＢ
との間に直列に接続される。ダイオードＤ３およびＤ４
はそのカソードが共通接続されてワイヤードＯＲ論理ゲ
ートを構成する。
【０１４１】レベル変換回路はさらに、そのゲートが基
準電圧Ｖｒｅｆを受けるように結合され、その一方導通
端子がノードＮＦ（ダイオードＤ３およびＤ４のカソー
ド）に接続され、他方導通端子がノードＮＣに接続され
るｐチャネルＭＯＳトランジスタＱ１と、ノードＮＦと
ノードＮＣとの間に設けられるキャパシタＣｓと、その
一方導通端子およびゲートがノードＮＣに接続され、そ
の他方導通端子が第２の電源電位Ｖｅｅ供給ノードに接
続されるｎチャネルＭＯＳトランジスタＱ２と、その一
方導通端子が出力ノードＮＢに接続され、そのゲートが
ノードＮＣに接続され、その他方導通端子が第２の電源
電位Ｖｅｅ供給ノードに接続されるｎチャネルＭＯＳト
ランジスタＱ４を含む。トランジスタＱ２およびＱ４は
カレントミラー回路を構成する。次に動作について説明
する。
【０１４２】入力信号ＩＮ１およびＩＮ２の少なくとも
一方がハイレベルのとき、トランジスタＰＱ５およびＰ
Ｑ６の少なくとも一方がオフ状態となり、第１の電源電
位Ｖｃｃ供給ノードと出力ノードＮＢとの間の電流経路
が遮断される。また、ノードＮＦの電位が、ダイオード
Ｄ３およびＤ４の一方が導通するためハイレベルとな
り、トランジスタＱ１がオン状態となり、トランジスタ
Ｑ２へ電流を供給する。このときまたはキャパシタＣｓ
の容量結合によりノードＮＣの電位が高速で立上り、ト
ランジスタＱ２およびＱ４がオン状態となる。出力ノー
ドＮＢがトランジスタＱ４により放電され、ＣＭＯＳロ
ーレベルの信号Ｏｕｔが出力される。
【０１４３】入力信号ＩＮ１およびＩＮ２がともにロー
レベルとなると、トランジスタＰＱ５およびＰＱ６がオ
ン状態となり、一方ダイオードＤ３およびＤ４が、入力
信号ＩＮ１およびＩＮ２をレベルシフトしてノードＮＦ
へ伝達していくため、トランジスタＱ１がオフ状態とな
り、応じてトランジスタＱ２およびＱ４がオフ状態とな
る。これにより、出力ノードＮＢからは、トランジスタ
ＰＱ５およびＰＱ６によりＣＭＯＳハイレベルの信号Ｏ
ｕｔが出力される。
【０１４４】図１４に示すレベル変換回路の場合、入力
信号ＩＮ１およびＩＮ２がともにハイレベルの状態
（ａ）と入力信号ＩＮ１およびＩＮ２の一方がハイレベ
ルの状態（ｂ）において、ノードＮＦの電位レベルは同
じである。したがって、トランジスタＱ１は状態（ａ）
および（ｂ）のいずれの場合においても同じ電流を供給
するため、状態（ａ）および（ｂ）のいずれの状態であ
っても同一速度でトランジスタＱ４をオン状態とするこ
とができ、入力信号の論理状態の組合せによる出力信号
のスキュー歪みの発生を防止することができる。
【０１４５】またキャパシタＣｓにより高速でトランジ
スタＱ４をスイッチング動作させることができる。
【０１４６】図１５はレベル変換回路の第８の具体例を
示す図である。図１５に示すレベル変換回路は、図１４
に示すレベル変換回路とキャパシタＣｓが設けられてい
ないことを除いて同じ構成を備える。図１５に示すレベ
ル変換回路においては、ダイオードＤ３およびＤ４によ
りワイヤードＯＲ論理が構成されている。これにより、
入力信号ＩＮ１およびＩＮ２の論理状態の組合せにかか
わらず、トランジスタＱ１を流れる電流を同一とするこ
とができ、入力信号ＩＮ１およびＩＮ２の論理の組合せ
にかかわらずトランジスタＱ４のスイッチング速度を同
一とすることができ、出力信号Ｏｕｔのスキュー歪みの
発生を防止することができる。図１５に示すレベル変換
回路におけるトランジスタＱ１の電流駆動力は、図１４
に示すレベル変換回路のトランジスタＱ１の電流駆動力
よりも大きくされる。それにより、トランジスタＱ４を
高速スイッチング動作させる。消費電流は少し増加する
ものの出力信号Ｏｕｔのスキュー歪みの発生を確実に防
止することができる。
【０１４７】図１４および図１５に示すレベル変換回路
の構成は相補な入力信号を論理処理する機能を備えるレ
ベル変換回路においても適用可能である。たとえば図１
０に示すレベル変換回路においてトランジスタＰＱ１お
よびＰＱ２をワイヤードＯＲ接続されたダイオードで置
換え、それらのダイオードの出力を基準電圧を受けるト
ランジスタＱ１へ与えれば、相補入力信号に対する論理
処理機能を備えるスキュー歪みを生じることのないレベ
ル変換回路を実現することができる。
【０１４８】〔レベル変換回路のための基準電圧を発生
する回路〕図１６は、レベル変換回路のための基準電圧
を発生するための回路の具体例を示す図である。図１６
において、レベル変換回路６５は、図２に示すレベル変
換回路と同様の構成を備える。基準電圧発生回路７０
は、トランジスタＱ１に対応して設けられるｐチャネル
ＭＯＳトランジスタＭＰ１と、トランジスタＱ２に対応
して設けられるｐチャネルＭＯＳトランジスタＭＰ２を
含む。トランジスタＭＰ１およびＭＰ２はそれぞれトラ
ンジスタＱ１およびＱ２と同様のサイズ（またはサイズ
比）を備え、トランジスタＱ１およびＱ２が供給する電
流と同じ電流Ｉ１およびＩ３（または同一電流比の電
流）を供給する。
【０１４９】トランジスタＭＰ１はそのゲートに基準電
圧Ｖｒｅｆが与えられ、その一方導通端子に、レベル変
換回路６５に与えられる入力信号Ｉｎのハイレベルの電
位が与えられる。トランジスタＭＰ２はそのゲートに入
力信号Ｉｎのローレベルの電位が与えられる。通常、ハ
イレベルの電位ＶＨは電源電位Ｖｃｃよりも約０．８Ｖ
低い電位であり、ローレベル電位ＶＬはそれよりさらに
１．２Ｖ低い電位（すなわちＶｃｃ−２．０Ｖ）に設定
される。レベル変換回路６５へ与えられる入力信号Ｉｎ
はエミッタフォロアの出力が与えられることが多いため
である。
【０１５０】基準電圧発生回路７０はさらに、トランジ
スタＭＰ１から供給された電流Ｉ１を電圧信号に変換す
る抵抗Ｒ１と、トランジスタＭＰ２が供給する電流Ｉ３
を電圧に変換する抵抗Ｒ２と、抵抗Ｒ１が生成する電圧
をその正入力に受け、抵抗Ｒ２が生成する電圧をその負
入力に受ける差動増幅回路ＯＰを含む。差動増幅回路Ｏ
Ｐから基準電圧Ｖｒｅｆが発生される。差動増幅回路Ｏ
Ｐからの基準電圧Ｖｒｅｆはレベル変換回路６５のトラ
ンジスタＱ１のゲートへ与えられ、またトランジスタＭ
Ｐ１のゲートへも与えられる。次に動作について説明す
る。
【０１５１】まず、図１７を参照してレベル変換回路に
おいて流れる電流量について説明する。
【０１５２】入力信号がハイレベルの場合：トランジス
タＱ２はオフ状態、トランジスタＱ１、Ｑ３およびＱ４
はオン状態となる。ここでは、キャパシタＣｓについて
は考えない。説明を簡略化するためである。この状態で
は、図１７（ａ）に示す様に、トランジスタＱ１を介し
て電流Ｉ１が流れる。出力ノードからトランジスタＱ４
を介して第２の電源電位Ｖｅｅへ流れる電流Ｉ２が、電
流Ｉ１のミラー電流であり、トランジスタＱ３およびＱ
４のβの比で決定される。ここで、βはμｎ・Ｃｏｘ・
Ｗ／Ｌで与えられる。μｎは電子の移動度であり、Ｃｏ
ｘはゲート酸化膜容量であり、Ｗはゲート幅であり、Ｌ
はゲート長である。すなわち、電流Ｉ２とＩ１とは、 Ｉ２＝Ｉ１・β（Ｑ４）／β（Ｑ３） で与えられる。β（Ｑ３）およびβ（Ｑ４）はそれぞれ
トランジスタＱ３およびＱ４のβを示す。
【０１５３】レベル変換回路へ与えられる入力信号がロ
ーレベル（Ｌｏｗの場合）、図１７（ｂ）に示すよう
に、トランジスタＱ２を介して出力ノードが充電され
る。この電流Ｉ３は、 Ｉ３＝β〔（Ｖｇ−Ｖｔ）Ｖｄ−Ｖｄ2 ／２〕 で与えられる。ここでＶｇはトランジスタＱ２のゲート
−ソース間電圧であり、非飽和領域ではＶｔはトランジ
スタＱ２のしきい値電圧の絶対値であり、Ｖｄは第１の
電源電位Ｖｃｃと出力ノードとの電位差である。
【０１５４】または飽和領域では、 Ｉ３＝β（Ｖｇ−Ｖｔ）2 ／２ の電流が流れる。
【０１５５】トランジスタＱ１を流れる電流Ｉ１は、ト
ランジスタＱ３およびＱ４のゲート電位の上昇に従って
電流Ｉ３と同様の変化をする。すなわちトランジスタＱ
１を流れる電流Ｉ１も、トランジスタＱ１のβとしきい
値電圧と入力信号の電位レベルとゲートに与えられる基
準電圧Ｖｒｅｆとにより決定される。出力ノードの電位
の立上り時間と立下り時間は同一とするのが望ましい。
そのためには、電流Ｉ２と電流Ｉ３を等しくするように
基準電圧Ｖｒｅｆが設定される。実際には、トランジス
タＱ４がオン状態となるとき、そのゲート電位の上昇
は、トランジスタＱ１およびＱ３の容量成分と抵抗成分
とによりトランジスタＱ２のゲート電位の上昇よりも遅
くなる。このため、電流Ｉ２の方が電流Ｉ３よりも若干
大きくなるように基準電圧Ｖｒｅｆが設定される。
【０１５６】図１６に示す基準電圧発生回路７０は、こ
のレベル変換回路６５の出力ノードの充放電電流Ｉ３お
よびＩ２の比を一定とするようにＶｒｅｆを調節する。
次に図１６を再び参照して基準電圧発生回路７０の動作
について説明する。
【０１５７】トランジスタＭＰ１およびＭＰ２はレベル
変換回路６５のトランジスタＱ１およびＱ２のそれぞれ
のβと同じβを持つ。このため、トランジスタＭＰを流
れる電流はＩ１であり、トランジスタＭＰ２を流れる電
流はＩ３で与えられる。差動増幅回路ＯＰの正入力には
電流Ｉ１と抵抗Ｒ１の抵抗値とで決定される電圧Ｖ（Ｒ
１）＝Ｉ１・Ｒ１＋Ｖｅｅが与えられ、負入力には電流
Ｉ３と抵抗Ｒ２の抵抗値で決定される電圧Ｉ３・Ｒ２＋
Ｖｅｅ＝Ｖ（Ｒ２）が与えられる。
【０１５８】Ｖ（Ｒ１）＞Ｖ（Ｒ２）の場合には、差動
増幅回路ＯＰの出力する基準電圧Ｖｒｅｆが上昇し、ト
ランジスタＭＰ１のゲート電位が上昇する。これによ
り、トランジスタＭＰ１のコンダクタンスが小さくな
り、電流Ｉ１が小さくなり、電圧Ｖ（Ｒ１）が低くな
る。
【０１５９】逆にＶ（Ｒ１）＜Ｖ（Ｒ２）の場合には、
差動増幅回路ＯＰの出力する基準電圧Ｖｒｅｆが低下
し、トランジスタＭＰ１のコンダクタンスが大きくな
り、電流Ｉ１が大きくなる。これにより、電圧Ｖ（Ｒ
１）が上昇する。したがって、差動増幅回路ＯＰからの
基準電圧ＶｒｅｆはＶ（Ｒ１）＝Ｖ（Ｒ２）となるよう
にトランジスタＭＰ１のゲート電位を調節する。このト
ランジスタＭＰ１およびＭＰ２を並べる電流Ｉ１および
Ｉ３はレベル変換回路６５におけるトランジスタＱ１お
よびＱ２を流れる電流に等しい。したがって、 Ｉ１・Ｒ１＝Ｉ３・Ｒ２ Ｉ２＝Ｉ１・β（Ｑ４）／β（Ｑ３） Ｉ２＝Ｉ３ の３つの式から、 Ｒ１／Ｒ２＝β（Ｑ４）／β（Ｑ３） となるように抵抗Ｒ１およびＲ２の抵抗値を設定すれば
よい。実際にはキャパシタＣｓが設けられていない場合
には、電流Ｉ２は電流Ｉ３よりも若干大きく設定される
ため、 Ｒ１／Ｒ２≧β（Ｑ４）／β（Ｑ３） となる関係を満足するように抵抗Ｒ１およびＲ２の抵抗
値を設定する。高速動作用のキャパシタＣｓを設けた場
合には、トランジスタＱ４を流れる電流Ｉ２は十分大き
くすることができる。この場合には、 Ｒ１／Ｒ２＜β（Ｑ４）／β（Ｑ３） の関係が満たされていても、出力信号Ｏｕｔの立上りお
よび立下り時間を同一とすることができる。すなわち、
直流的に電流Ｉ２を電流Ｉ３よりも小さくなるように基
準電圧Ｖｒｅｆを設定する。
【０１６０】いずれの場合においても、電流Ｉ２と電流
Ｉ３の比を一定とするように基準電圧Ｖｒｅｆが制御さ
れる。これにより、レベル変換回路６５のトランジスタ
の温度特性と基準電圧発生回路７０の温度特性とが異な
ったとしても、基準電圧発生回路７０からの基準電圧Ｖ
ｒｅｆは出力情報源電流Ｉ２およびＩ３を設定値どおり
に調節することができ、安定に動作するレベル変換回路
を実現することができる。
【０１６１】トランジスタＭＰ１およびＭＰ２はトラン
ジスタＱ１およびＱ２と同一プロセスですなわち同一マ
スク工程で形成される。レベル変換回路６５と基準電圧
発生回路７０とを近接して設ければ、マスク位置合わせ
のずれなどの製造上の原因によりトランジスタパラメー
タが変動しても、トランジスタＱ１およびＱ２と同一の
パラメータを有するトランジスタＭＰ１およびＭＰ２を
作成することができる。
【０１６２】図１８は、図１６に示す基準電圧発生回路
の具体的構成の一例を示す図である。図１８において、
基準電圧発生回路７０は、ハイレベルＶＨを発生するた
めのハイ電圧発生回路７２と、ローレベル電圧ＶＬを発
生するためのロー電圧発生回路７４と、差動増幅段７６
および出力段７７を含む。差動増幅段７６および出力段
７７が差動増幅回路ＯＰを構成する。
【０１６３】ハイ電圧発生回路７２は、コレクタが第１
の電源電位Ｖｃｃに接続され、ベースが抵抗１０１を介
して第１の電源電位Ｖｃｃに接続され、そのエミッタか
ら高電圧ＶＨを発生するｎｐｎバイポーラトランジスタ
１０２と、トランジスタ１０２と第２の電源電位Ｖｅｅ
供給ノードとの間に設けられ、そのゲートに基準電圧Ｖ
ＣＳを受けて定電流源として動作するｎチャネルＭＯＳ
トランジスタ１０３を含む。このハイ電圧発生回路７２
においては、トランジスタ１０３が定電流源として動作
してバイポーラトランジスタ１０２がエミッタフォロア
態様で動作する。バイポーラトランジスタ１０２のベー
スには抵抗１０１を介して第１の電源電位Ｖｃｃが与え
られており、ハイレベル電圧ＶＨはＶｃｃ−ＶＢＥとな
る。
【０１６４】ロー電圧発生回路７４は、そのコレクタが
第１の電源電位Ｖｃｃ供給ノードに接続され、そのベー
スが抵抗１０４を介して第１の電源電位Ｖｃｃ供給ノー
ドに接続され、そのエミッタにローレベル電圧ＶＬを生
成するｎｐｎバイポーラトランジスタ１０５と、バイポ
ーラトランジスタ１０５のエミッタと第２の電源電位Ｖ
ｅｅ供給ノードとの間に設けられ、そのゲートに基準電
圧ＶＣＳを受けるｎチャネルＭＯＳトランジスタ１０６
と、抵抗１０４と第２の電源電位Ｖｅｅ供給ノードとの
間に直列に接続され、そのゲートに基準電圧ＶＣＳを受
けるｎチャネルＭＯＳトランジスタ１０７を含む。トラ
ンジスタ１０６および１０７は定電流源として動作す
る。この場合、トランジスタ１０５のベース電位は抵抗
１０４を流れる電流により第１の電源電位Ｖｃｃよりも
低くなる。定電流源トランジスタ１０７が流す電流を
Ｉ、抵抗１０４の抵抗値をＲ（１０４）とすると、ロー
レベル電圧ＶＬは、ＶＬ＝Ｖｃｃ−Ｉ・Ｒ（１０４）−
ＶＢＥとなる。抵抗１０４において通常は、約１．２Ｖ
程度の電位降下が実現される。バイポーラトランジスタ
のベース−エミッタ間順方向降下電圧ＶＢＥは約０．８
Ｖである。
【０１６５】ハイレベル電圧ＶＨを受けるトランジスタ
ＭＰ１はそのゲートに基準電圧Ｖｒｅｆを受け、その出
力電圧を差動増幅段７６の一方入力へ与える。トランジ
スタＭＰ１の出力は、そのコレクタとベースが接続され
たｎｐｎバイポーラトランジスタ１１０を介して抵抗接
続されたｎチャネルＭＯＳトランジスタＲ１へ与えられ
る。バイポーラトランジスタ１１０のベースおよびコレ
クタは差動増幅段７６の一方入力に与えられる。バイポ
ーラトランジスタ１１０が設けられているのは抵抗とし
て機能するＭＯＳトランジスタＲ１へ印加される電圧の
レベルを低下させ、この抵抗Ｒ１における電力損失を小
さくするためである。
【０１６６】トランジスタＭＰ２は、ベースとコレクタ
が接続されたｎｐｎバイポーラトランジスタ１１１を介
して抵抗接続されたｎチャネルＭＯＳトランジスタＲ２
へ電流を供給する。トランジスタ１１０もまた抵抗接続
されたＭＯＳトランジスタＲ２へ伝達される電圧レベル
をレベルシフトするために設けられる。このトランジス
タＭＰ２の出力、すなわちバイポーラトランジスタ１１
１のベースおよびコレクタは差動増幅段７６の他方入力
に接続される。抵抗Ｒ１およびＲ２を抵抗接続されたＭ
ＯＳトランジスタにより構成することにより、レベル変
換回路のカレントミラー回路を構成するトランジスタＱ
３およびＱ４と同じβ比を持つ抵抗を正確に作成するこ
とができる。
【０１６７】差動増幅段７６は、そのゲートがバイポー
ラトランジスタ１１０のベースに接続されて一方入力部
を構成するｎチャネルＭＯＳトランジスタ１１３と、そ
のゲートがバイポーラトランジスタ１１１のベースに接
続されて他方入力を構成するｎチャネルＭＯＳトランジ
スタ１１４と、そのゲートに基準電圧ＶＣＳを受け、ト
ランジスタ１１３および１１４に対して定電流源として
機能するｎチャネルＭＯＳトランジスタ１１２と、トラ
ンジスタ１１３および１１４へ第１の電源電位Ｖｃｃか
ら電流を供給するためのｐチャネルＭＯＳトランジスタ
１１５および１１６を含む。トランジスタ１１５および
１１６はカレントミラー回路を構成する。トランジスタ
１１５が抵抗接続される。差動増幅段７６はさらに、出
力ノードＮＧとトランジスタ１１４のゲートとの間に設
けられる容量１１８と、出力ノードＮＧとトランジスタ
１１３の一方導通端子との間に設けられるキャパシタ１
１７を含む。キャパシタ１１８は出力安定化のために設
けられる。キャパシタ１１７は出力ノードＮＧ電位をト
ランジスタ１１６および１１５のゲートへフィードバッ
クするために設けられる。キャパシタ１１７および１１
８を設けることにより、出力ノードＮＧの電位の急激な
変化が防止される。
【０１６８】すなわち、出力ノードＮＧの電位が急激に
上昇すれば、キャパシタ１１８によりトランジスタ１１
４のゲート電位が上昇し、この出力ノードＮＧの電位を
低下させる。この出力ノードＮＧの急激な電位上昇がキ
ャパシタ１１７を介してトランジスタ１１５および１１
６のゲートへ伝達され、トランジスタ１１６を流れる電
流量を小さくする。トランジスタ１１３が急激にオン／
オフした場合でも、キャパシタ１１７および１１８によ
り、出力ノードＮＧの電位が急激に変化するのが防止さ
れる。これによりノイズなどの影響を受けることなく安
定に抵抗Ｒ１およびＲ２が発生する電圧を差動増幅して
基準電圧を発生する。
【０１６９】出力段７７は、差動増幅段７６の出力ノー
ドＮＧからの電圧をベースに受けるｎｐｎバイポーラト
ランジスタ１２０と、バイポーラトランジスタ１２０の
エミッタと第２の電源電位Ｖｅｅ供給ノードとの間に設
けられ、そのゲートに基準電圧ＶＣＳを受けるｎチャネ
ルＭＯＳトランジスタ１２１と、差動増幅段の出力ノー
ドＮＧからの電圧をベースに受けるｎｐｎバイポーラト
ランジスタ１２２と、ｎｐｎバイポーラトランジスタ１
２２のエミッタと第２の電源電位Ｖｅｅ供給ノードとの
間に設けられ、そのゲートに基準電圧ＶＣＳを受けるｎ
チャネルＭＯＳトランジスタ１２６を含む。
【０１７０】トランジスタ１２１および１２６は定電流
源として動作し、バイポーラトランジスタ１２０および
１２２はエミッタフォロア態様で動作して基準電圧Ｖｒ
ｅｆを発生する。バイポーラトランジスタ１２０のエミ
ッタから生成される基準電圧ＶｒｅｆはトランジスタＭ
Ｐ１のゲートへ与えられる。
【０１７１】出力段７７はさらに、抵抗接続されたｐチ
ャネルＭＯＳトランジスタ１２３と、トランジスタ１２
３の出力をそのベースに受けるｎｐｎバイポーラトラン
ジスタ１２４と、トランジスタ１２４のエミッタとトラ
ンジスタ１２２のエミッタとの間に接続される抵抗１２
５を含む。トランジスタ１２３は、トランジスタ１１５
に対応し、バイポーラトランジスタ１２４のベース電位
をほぼＶｃｃレベルの電位に設定する。バイポーラトラ
ンジスタ１２４はエミッタフォロア態様で動作し、Ｖｃ
ｃ−ＶＢＥの電位をそのエミッタに出力する。抵抗１２
５には、定電流源トランジスタ１２６により一定の電流
が流れる。このトランジスタ１２２のエミッタからレベ
ル変換回路に対する基準電圧Ｖｒｅｆが出力される。ト
ランジスタ１２４および抵抗１２５により電流を供給す
ることにより、出力トランジスタ１２２の負荷を低減す
る。
【０１７２】図１９はレベル変換回路の他の構成を示す
図である。図１９に示すレベル変換回路は、図１６に示
すレベル変換回路のトランジスタ素子Ｑ１〜Ｑ４それぞ
れに対応して設けられるトランジスタＤＱ１〜ＤＱ４を
含む。トランジスタＤＱ１はそのゲートと一方導通端子
が接続されて抵抗として機能する。トランジスタＤＱ１
の他方導通端子にはハイレベル電圧ＶＨが与えられる。
トランジスタＤＱ１と直列にトランジスタＤＱ３が設け
られる。トランジスタＤＱ３のゲートはトランジスタＤ
Ｑ４のゲートに接続される。トランジスタＤＱ４はその
ゲートと一方導通端子が接続される。
【０１７３】ローレベル電圧ＶＬをゲートに受けるトラ
ンジスタＤＱ２は第１の電源電位供給ノードからトラン
ジスタＤＱ４に電流を供給する。したがって、トランジ
スタＤＱ２を流れる電流Ｉ３とトランジスタＤＱ４を流
れる電流Ｉ２は等しくなる。トランジスタＤＱ１〜ＤＱ
４のβをレベル変換回路のトランジスタＱ１〜Ｑ４のそ
れぞれのβと同一にすれば、レベル変換回路における電
流Ｉ３と電流Ｉ２を等しくする基準電圧Ｖｒｅｆが発生
される。
【０１７４】この基準電圧発生回路の出力する基準電圧
Ｖｒｅｆの安定化のためには出力インピーダンスを小さ
くするのが好ましい。このため、トランジスタＤＱ２お
よびＤＱ４のサイズを小さくし、一方、トランジスタＤ
Ｑ１およびＤＱ３のサイズを大きくしてこれらのβを大
きくする。すなわち、 β（ＤＱ２）／β（ＤＱ４）＝β（Ｑ２）／β（Ｑ
４）、および β（ＤＱ１）／β（ＤＱ３）＝β（Ｑ１）／β（Ｑ３） に設定する。これにより、安定にレベル変換のための基
準電圧Ｖｒｅｆを発生することができる。レベル変換回
路を構成するトランジスタＱ１〜Ｑ４と同一製造プロセ
ス基準電圧発生用のトランジスタＤＱ１〜ＤＱ４を形成
すれば、レベル変換回路のトランジスタと基準電圧発生
用のトランジスタの製造パラメータの変動は同じとな
り、製造パラメータがばらついても所望のレベル変換機
能を実現する基準電圧Ｖｒｅｆを発生することができ
る。
【０１７５】図２０は、レベル変換用基準電圧発生回路
のさらに他の構成を示す図である。図２０に示す基準電
圧発生回路においては、トランジスタＤＱ１の一方導通
端子はハイレベル電圧ＶＨに代えて第１の基準電圧Ｖｃ
ｃを受ける。図１８に見られるように、ハイレベル電圧
ＶＨは、Ｖｃｃ−ＶＢＥである。トランジスタＤＱ１の
ゲートおよび他方導通端子はｎｐｎバイポーラトランジ
スタＢＰ１のベースに接続される。バイポーラトランジ
スタＢＰ１のコレクタは第１の電源電位Ｖｃｃ供給ノー
ドに接続され、そのエミッタはｎチャネルＭＯＳトラン
ジスタＭＮ１の一方導通端子に接続される。トランジス
タＭＮ１のゲートはトランジスタＤＱ３およびＤＱ４の
ゲートに接続され、その他方導通端子は第２の電源電位
Ｖｅｅ供給ノードに接続される。トランジスタＭＮ１
は、トランジスタＤＱ４とカレントミラー態様で動作す
る。
【０１７６】この図２０に示す構成においては、バイポ
ーラトランジスタＢＰ１がエミッタフォロア態様で動作
して基準電圧Ｖｒｅｆを発生する。トランジスタＤＱ１
から出力される電圧は図１９に示す構成に比べてＶＢＥ
（＝Ｖｃｃ−ＶＨ）だけ高くなっている。したがってエ
ミッタフォロアトランジスタＢＰ１により生成される基
準電圧Ｖｒｅｆは図１９に示す基準電圧発生回路の発生
する基準電圧Ｖｒｅｆと同じである。出力段にバイポー
ラトランジスタを用い、このバイポーラトランジスタを
エミッタフォロア態様で動作させることにより、基準電
圧発生回路の出力インピーダンスを低くすることがで
き、安定に基準電圧Ｖｒｅｆを発生することができる。
【０１７７】〔基準電圧発生回路〕ＢｉＣＭＯＳ回路で
は、複数種類の基準電位を使用する。周辺回路を構成す
る入力回路および論理ゲート回路は、差動トランジスタ
対を含む電流スイッチ回路を基本構成とする。論理ゲー
ト回路の論理しいき値は差動トランジスタ対の一方のベ
ース（またはゲート）に供給される基準電位により設定
される。また、入力回路においては、差動トランジスタ
に動作電流を供給する定電流源素子が接続される。この
定電流源トランジスタを制御するために基準電位が用い
られる。またＥＣＬ−ＣＭＯＳレベル変換部においても
基準電位が用いられる。以下、これらの基準電位を発生
するための回路構成について説明する。
【０１７８】図２１は、この発明に従う基準電圧発生回
路の構成を示す図である。図２１において、基準電圧発
生回路は、一定の基準電圧ＶｃｓおよびＶＲＥＦ１を発
生する定電圧発生部８０と、この定電圧発生部８０から
の定電圧Ｖｃｓに従って基準電圧ＶＣＳ１を発生する基
準電圧発生部８２を含む。
【０１７９】定電圧発生部８０は、その一方端が第１の
電源電位Ｖｃｃ供給ノードに接続される抵抗ＲＲ１と、
抵抗ＲＲ１の他方端にそのコレクタが接続され、そのエ
ミッタが第２の電源電位Ｖｅｅ供給ノードに接続され、
そのベースが抵抗ＲＲ２を介して第２の電源電位Ｖｅｅ
に接続されるｎｐｎバイポーラトランジスタＲＱ１と、
そのコレクタが抵抗ＲＲ２０を介して第１の電源電位Ｖ
ｃｃを受けるように接続され、そのベースが抵抗ＲＲ１
の他方端に接続され、そのエミッタが抵抗ＲＲ４の一方
端に接続されるｎｐｎバイポーラトランジスタＲＱ２
と、そのコレクタが抵抗ＲＲ４の他方端に接続され、そ
のエミッタが抵抗ＲＲ５を介して第２の電源電位Ｖｅｅ
を受けるように接続され、そのベースが抵抗ＲＲ７の一
方端に接続されるｎｐｎバイポーラトランジスタＲＱ３
と、そのコレクタが第１の電源電位Ｖｃｃを受けるよう
に接続され、そのベースが抵抗ＲＲ１の他方端に接続さ
れ、そのエミッタが出力ノードＮＤ１および抵抗ＲＲ６
の一方端に接続されるｎｐｎバイポーラトランジスタＲ
Ｑ４と、そのコレクタとベースが抵抗ＲＲ６の他方端お
よび抵抗ＲＲ７の他方端に接続されかつそのエミッタが
第２の電源電位Ｖｅｅを受けるように接続されるｎｐｎ
バイポーラトランジスタＲＱ５を含む。バイポーラトラ
ンジスタＲＱ４のエミッタから基準電圧Ｖｃｓが発生さ
れる。
【０１８０】定電圧発生部８０はさらに、その一方導通
端子が第１の電源電位Ｖｃｃを受けるように接続され、
そのゲートが第２の電源電位Ｖｅｅを受けるように接続
され、その他方導通端子が抵抗ＲＲ２１の一方端に接続
されるｐチャネルＭＯＳトランジスタＭＰ４と、そのコ
レクタが第１の電源電位Ｖｃｃを受けるように接続さ
れ、そのベースが抵抗ＲＲ２１の他方端およびトランジ
スタＲＱ２のコレクタに接続され、そのエミッタが第２
の出力ノードに接続されるｎｐｎバイポーラトランジス
タＲＱ１０と、そのコレクタがトランジスタＲＱ１０の
エミッタに接続され、そのベースがトランジスタＲＱ４
のエミッタに接続され、そのエミッタが抵抗ＲＲ２２の
一方端に接続されるｎｐｎバイポーラトランジスタＲＱ
１１と、トランジスタＲＱ１１のエミッタと第２の電源
電位Ｖｅｅ供給ノードとの間に設けられる抵抗ＲＲ２２
を含む。抵抗ＲＲ２１の他方端は抵抗ＲＲ２０の他方端
にも接続される。トランジスタＲＱ１０のエミッタから
基準電圧ＶＲＥＦ１が生成される。この定電圧発生部８
０は、バンドギャップリファレンス回路と呼ばれる。
【０１８１】基準電圧発生部８２は、定電圧発生部８０
からの定電圧Ｖｃｓをベースに受けるｎｐｎバイポーラ
トランジスタＲＱ６と、バイポーラトランジスタＲＱ６
のエミッタと第２の電源電位Ｖｅｅ供給ノードとの間に
設けられる抵抗ＲＲ１０と、バイポーラトランジスタＲ
Ｑ６のコレクタと第１の電源電位Ｖｃｃ供給ノードとの
間に設けられるｐチャネルＭＯＳトランジスタＲＰ２
と、トランジスタＲＰ２とエミッタフォロア態様で接続
されるｐチャネルＭＯＳトランジスタＲＰ１と、トラン
ジスタＲＰ１の出力ノードと第２の電源電位Ｖｅｅ供給
ノードとの間に設けられる抵抗接続されたｎチャネルＭ
ＯＳトランジスタＲＮ１を含む。トランジスタＲＰ２の
ゲートはトランジスタＲＰ１のゲートおよびバイポーラ
トランジスタＲＱ６のコレタクに接続される。
【０１８２】基準電圧発生部８２はさらに、トランジス
タＲＰ２と並列に設けられるｐチャネルＭＯＳトランジ
スタＭＰ３を含む。トランジスタＭＰ３のゲートには第
２の電源電位Ｖｅｅが与えられる。トランジスタＲＮ１
は電流源トランジスタＣＱのゲートへ基準電圧ＶＣＳ１
を伝達する。この場合、トランジスタＲＮ１と定電流源
トランジスタＣＱとはカレントミラー回路を構成する。
次に動作について説明する。
【０１８３】まず、定電圧発生部８０の動作について説
明する。今、抵抗ＲＲ１、ＲＲ４、ＲＲ５およびＲＲ６
を流れる電流をＩ１１、Ｉ１２、Ｉ１３、Ｉ１４とし、
バイポーラトランジスタＲＱ１〜ＲＱ５のベース−エミ
ッタ間順方向降下電圧をそれぞれＶＢＥ１〜ＶＢＥ５で
表わす。バイポーラトランジスタＲＱ１〜ＲＱ５の電流
増幅率は十分に大きくそのベース電流は無視することが
できる。
【０１８４】出力ノードＮＤ１に現われる電圧Ｖｃｓ
（第２の電源電位Ｖｅｅに対する電圧）は、 Ｖｃｓ＝ＶＢＥ５＋ＲＲ６・Ｉ１４…（１） で表わされる。ここで、抵抗ＲＲ１〜ＲＲ６の抵抗値を
それぞれ同じ参照符号ＲＲ１〜ＲＲ６で示す。
【０１８５】一方、第１の電源電位Ｖｃｃと第２の電源
電位Ｖｅｅとの電位差は、抵抗ＲＲ１にかかる電圧とバ
イポーラトランジスタＲＱ２のベース−エミッタ間降下
電圧ＶＢＥ２と、抵抗ＲＲ４にかかる電圧と、バイポー
ラトランジスタＲＱ１のベース−エミッタ間降下電圧Ｖ
ＢＥ１の和により与えられる。すなわち、 Ｖｃｃ−Ｖｅｅ＝Ｉ１１・ＲＲ１＋ＶＢＥ２＋Ｉ１２・ＲＲ４＋ＶＢＥ１ …（２） で与えられる。この第１の電源電位Ｖｃｃと第２の電源
電位Ｖｅｅとの間の電位差は、また抵抗ＲＲ１、バイポ
ーラトランジスタＲＱ４、抵抗ＲＲ６、およびバイポー
ラトランジスタＲＱ５の経路に印加される電位差でもあ
る。したがって、 Ｖｃｃ−Ｖｅｅ＝Ｉ１１・ＲＲ１＋ＶＢＥ４＋Ｉ１４・ＲＲ６＋ＶＢＥ５ …（３） が導き出される。上式（２）および（３）から、次式
（４）が得られる。
【０１８６】 Ｉ１４・ＲＲ６＝ＶＢＥ１＋ＶＢＥ２−ＶＢＥ４−ＶＢＥ５＋Ｉ１２・ＲＲ４ …（４） 上式（４）を上式（１）へ代入すると、 Ｖｃｓ＝ＶＢＥ１＋ＶＢＥ２−ＶＢＥ４＋Ｉ１２・ＲＲ４…（５） が得られる。さらに、抵抗ＲＲ２に印加される電圧はバ
イポーラトランジスタＲＱ１のベース−エミッタ間降下
電圧ＶＢＥ１に等しい。したがって、 ＶＢＥ１＝Ｉ１５・ＲＲ２…（６） が得られる。バイポーラトランジスタのベース電流はそ
の電流増幅率が十分大きく無視することができるため、 Ｉ１２＝Ｉ１３＋Ｉ１５＝Ｉ１３＋（ＶＢＥ１／ＲＲ２）…（７） が得られる。式（７）を式（４）へ代入すると、 Ｖｃｓ＝ＶＢＥ１＋ＶＢＥ２−ＶＢＥ４ ＋ＲＲ４・（Ｉ１３＋（ＶＢＥ１／ＲＲ２））…（８） が得られる。バイポーラトランジスタＲＱ５のベース−
エミッタ間降下電圧は、バイポーラトランジスタＲＱ３
のベース−エミッタ間降下電圧ＶＢＥ３と抵抗ＲＲ５に
かかる電圧の和により与えられる。したがって、 ＶＢＥ５＝ＶＢＥ３＋Ｉ１３・ＲＲ５…（９） が得られる。この式（９）を変形すると、 Ｉ１３＝（ＶＢＥ５−ＶＢＥ３）／ＲＲ５…（１０） が得られる。式（１０）を式（８）へ代入すると、 Ｖｃｓ＝ＶＢＥ１＋ＶＢＥ２−ＶＢＥ４ ＋ＲＲ４・（ＶＢＥ１／ＲＲ２）＋（ＶＢＥ５−ＶＢＥ３）／ＲＲ５ …（１１） が得られる。式（１１）から見られるように、出力ノー
ドＮＤ１に現われる電圧Ｖｃｓはバイポーラトランジス
タのベース−エミッタ間降下電圧と抵抗値とにより決定
されている。電源電圧ＶｃｃおよびＶｅｅが変化すれば
電流は変化するが、ベース−エミッタ降下電圧ＶＢＥの
電流に伴う変化は極めて小さく無視することができる。
したがって、式（１１）から出力ノードＮＤ１には第１
の電源電圧Ｖｃｃの変動にかかわらず一定となる電圧Ｖ
ｃｓが出力される。
【０１８７】トランジスタＭＰ４の電流駆動力は極めて
小さくその供給する電流は抵抗ＲＲ２０が供給する電流
に比べてほぼ無視することができる。トランジスタＭＰ
４はそのゲート電位Ｖｅｅの変動に伴ってその抵抗値が
変化し、その抵抗の変化に従って逆比例的に出力ノード
ＮＤ２の電位を調節する機能を持つだけである。出力ノ
ードＮＤ１の電位は一定の定電圧Ｖｃｓであり、したが
って、バイポーラトランジスタＲＱ２のベース電位はＶ
ｃｓ＋ＶＢＥ２となる。したがって、バイポーラトラン
ジスタＲＱ２のベース電位も第２の電源電位Ｖｅｅの変
動に変化せず一定となり、抵抗ＲＲ２０を流れる電流は
一定となる。これにより、第２の出力ノードＮＤ２に現
われる電圧が一定となり、バイポーラトランジスタＲＱ
１０はエミッタフォロア態様で動作して第２の基準電圧
ＶＲＥＦ１を出力する。バイポーラトランジスタＲＱ１
１および抵抗ＲＲ２２はバイポーラトランジスタＲＱ１
０に対する電流源として機能する。この定電圧発生部８
０の動作を定性的に説明すると以下のようになる。
【０１８８】電流Ｉ１１が大きくなると、バイポーラト
ランジスタＲＱ２およびＲＱ４のベース電位が低下し、
電流Ｉ１２およびＩ１４が減少する。これにより電流Ｉ
１５も小さくなり、抵抗ＲＲ２によりバイポーラトラン
ジスタＲＱ１のベース電位が低下し、電流Ｉ１１を小さ
くする。この結果、バイポーラトランジスタＲＱ２およ
びＲＱ４のベース電位が上昇する。すなわち抵抗ＲＲ２
はバイポーラトランジスタＲＱ１の電位を常にベース−
エミッタ間降下電圧ＶＢＥ１に維持し、抵抗ＲＲ１を流
れる電流Ｉ１を一定にする機能を備える。
【０１８９】一定の電流Ｉ１２およびＩ１４が流れるこ
とにより、出力ノードＮＤ１には一定電圧が現われる。
抵抗ＲＲ７は、バイポーラトランジスタＲＱ５のベース
電位すなわちコレクタ電位の変動がバイポーラトランジ
スタＲＱ７のベースへ伝達され、バイポーラトランジス
タＲＱ７の動作特性が変動するのを防止する機能を備え
る。
【０１９０】次に基準電圧発生部８２の動作について説
明する。抵抗ＲＲ１０は電流源バイポーラトランジスタ
ＲＱ６のエミッタ抵抗を形成する。バイポーラトランジ
スタＲＱ６のエミッタ電位はＶｃｓ−ＶＢＥ６で与えら
れる。ここで、ＶＢＥ６はバイポーラトランジスタＲＱ
６のベース−エミッタ間電圧である。バイポーラトラン
ジスタＲＱ６のエミッタ電流ＩＥは、 ＩＥ＝（Ｖｃｓ−ＶＢＥ６）／ＲＲ１０ で与えられる。バイポーラトランジスタＲＱ６のベース
電流を無視することができるとすると、バイポーラトラ
ンジスタＲＱ６のコレクタ電流ＩＣはエミッタ電流ＩＥ
にほぼ等しくなる。
【０１９１】トランジスタＲＰ１とトランジスタＲＰ２
とはカレントミラー回路を構成している。バイポーラト
ランジスタＲＱ６のコレクタ電流ＩＣが大きくなるとト
ランジスタＲＰ１を流れる電流が大きくなり、出力ノー
ドＮＤ３に流れる電流が大きくなり、出力ノードＮＤ３
に現われる基準電圧ＶＣＳ１のレベルが高くなる。エミ
ッタ電流ＩＥが小さくなると基準電圧ＶＣＳ１が低くな
る。バイポーラトランジスタＲＱ６のベースへは定電圧
Ｖｃｓが与えられているため、電流ＩＣおよびＩＥを一
定とすることができ、基準電圧ＶＣＳ１を発生すること
ができる。
【０１９２】トランジスタＲＰ１を流れる電流Ｉは、 Ｉ＝ＩＣ・β（ＲＰ１）／β（ＲＰ２） で与えられる。ここで、β（ＲＰ１）およびβ（ＲＰ
２）はトランジスタＲＰ１およびＲＰ２のβを示す。ト
ランジスタＲＮ１はそのゲートとソースが接続されてお
り、飽和領域で動作する。トランジスタＲＮ１が供給す
る電流Ｉ（ＲＮ１）は、 Ｉ（ＲＮ１）＝β（Ｖｇｄ−Ｖｔｈ）2 ／２ で与えられる。ここで、Ｖｇｄは、トランジスタＲＮ１
のゲート−ドレイン間電圧を示し、Ｖｔｈはトランジス
タＲＮ１のしきい値電圧を示す。この出力トランジスタ
ＲＮ１と電流源トランジスタＣＱとはカレントミラー回
路を構成し、この電流Ｉ（ＲＮ１）のミラー電流が電流
源トランジスタＣＱに流れる。
【０１９３】電流ＩＥは第２の電源電位Ｖｅｅの値にか
かわらず一定とすることができる（Ｖｃｓ−Ｖｅｅは一
定）。
【０１９４】しかしながら、トランジスタＲＮ１は飽和
領域で動作しているものの、その供給する電流Ｉ（ＲＮ
１）はそのドレイン電位、すなわち第２の電源電位Ｖｅ
ｅの値に従って変化する。この場合、トランジスタＲＮ
１のゲート長を長くし、ゲート幅を大きくして電流駆動
力を大きくしても（βは一定とする）、トランジスタＲ
Ｎ１の飽和電流はトランジスタＲＮ１のゲート−ドレイ
ン間電圧に従って少し変化する。これは、基準電圧ＶＣ
Ｓ１の変化を通して電流源トランジスタＣＱの供給する
電流を変化させることになる。
【０１９５】そこで、トランジスタＭＰ３をトランジス
タＲＰ２と並列に設ける。トランジスタＭＰ３の電流供
給力はトランジスタＲＰ２に比べてたとえば１／１０と
十分低い値に設定される。トランジスタＭＰ３は、電源
電位Ｖｅｅをゲートに受けており、常時オン状態となる
抵抗素子として機能する。第１の電源電位Ｖｃｃを基準
として第２の電源電位Ｖｅｅが上昇するとその抵抗値は
大きくなる。一方、第２の電源電位Ｖｅｅが相対的に低
くなるとその抵抗値が小さくなり、ノードＮＤ４の電位
を上昇させる。それにより、トランジスタＲＰ２および
ＲＰ１のゲート電位が上昇し、電流Ｉを小さくする。ト
ランジスタＲＮ１において第２の電源電位Ｖｅｅが相対
的に低下し、そのトランジスタＲＮ１のゲート−ドレイ
ン間電圧Ｖｇｄが大きくなり、その出力ノードＮＤ３か
ら第２の電源電位Ｖｅｅへ流れるソース−ドレイン間電
流Ｉｄｓが上昇しても、トランジスタＲＰ１から供給さ
れる電流Ｉを小さくすることにより、この第２の電源電
位Ｖｅｅの相対する変化を補償する。
【０１９６】一方、第２の電源電位Ｖｅｅが上昇した場
合にはトランジスタＭＰ３の抵抗は大きくなり、ノード
ＮＤ４の電位は低くなり、トランジスタＲＰ１を介して
流れる電流Ｉを大きくする。これにより、トランジスタ
ＲＮ１において第２の電源電位Ｖｅｅが上昇し、ゲート
−ドレイン間電圧Ｖｇｄが小さくなっても電流Ｉが大き
くなるため、トランジスタＲＮ１を流れる電流Ｉｄｓは
一定とすることができる。電源線の抵抗により電源電圧
Ｖｅｅが変化しても、その変化に応じた基準電圧Ｖｃｓ
ｌを発生することができ、電流源トランジスタＣＱの供
給する電流を一定とすることができる。
【０１９７】上述のように、第２の電源電位Ｖｅｅの変
化に対して逆比例的にノードＮＤ４の電位を調節するこ
とにより、トランジスタＲＮ１を流れる電流の第２の電
源電位Ｖｅｅに対する依存性を確実になくすことがで
き、一定の基準電圧ＶＣＳ１（第２の電源電位Ｖｅｅを
基準とする）を電流源トランジスタＣＱへ与えることが
でき、この電流源トランジスタＣＱの供給する電流を常
時一定とすることができる。
【０１９８】基準電圧発生部８０におけるトランジスタ
ＭＰ４および抵抗ＲＲ２１はこのトランジスタＭＰ３と
同じ機能を備える。ノードＮＤ２の電位は第２の電源電
位Ｖｅｅに対し依存性を持っている。したがって、この
ノードＮＤ２の電位をトランジスタＭＰ３と同様にして
トランジスタＭＰ４およびＲＲ２１により調節すること
によりこの抵抗ＲＲ２０を流れる電流を一定とすること
ができ、バイポーラトランジスタＲＱ１０から出力され
る基準電圧ＶＲＥＦ１を一定とする。ここで、トランジ
スタＭＰ４および抵抗ＲＲ２１は抵抗ＲＲ２０の抵抗値
に比べて小さくされる。しかしながら、トランジスタＭ
Ｐ４のゲート幅が十分小さくされ、このトランジスタＭ
Ｐ４および抵抗ＲＲ２１が流す電流は抵抗ＲＲ２０が供
給する電流に比べて無視できる程度に設定される。この
ように、ノードＮＤ２の電位を第２の電源電位Ｖｅｅの
変化に対し逆比例的に調節することにより、一定の基準
電圧ＶＲＥＦ１を生成することができる。
【０１９９】図２２は、基準電圧発生回路の他の構成を
示す図である。図２２に示す基準電圧発生回路において
は、基準電圧発生部８２においてトランジスタＲＮ１と
並列にトランジスタＲＮ２が設けられる。トランジスタ
ＲＮ２はそのゲートに第１の電源電位Ｖｃｃを受ける。
このトランジスタＲＮ２のゲート幅はトランジスタＲＮ
１のゲート幅よりも十分小さくされる。第２の電源電位
Ｖｅｅが低下すると（ＶｃｃとＶｅｅとの差が大きくな
ると）、トランジスタＲＮ２の抵抗値が小さくなる（ト
ランジスタＲＮ２のゲート−ソース間電圧が大きくなる
ため）。これにより、出力ノードＮＤ３からの基準電圧
ＶＣＳ１の電圧が低下する。トランジスタＲＮ１のゲー
ト電圧（ドレイン−ソース間電圧）が低くなり、トラン
ジスタＲＮ１を流れる電流が抑制される。これにより、
トランジスタＲＮ１の供給する電流のドレイン電圧依存
性（ドレイン−ソース間電圧）をキャンセルすることが
できる。
【０２００】出力トランジスタＲＮＩを流れる電流を第
２の電源電位Ｖｅｅの変化に応じて調節することによ
り、電源電位の変化によらず一定の基準電圧を発生する
ことができ、基準電圧を受ける電流源トランジスタを流
れる電流を一定とすることができる。したがって、以下
のような構成においても確実に基準電圧を発生すること
ができる。すなわち、基準電圧発生部８２が、電流源ト
ランジスタＣＱの近傍に配置されるようにチップ上の複
数の箇所に設けられる。複数の基準電圧発生部８２へは
１つの定電圧発生部８０からの定電圧ＶＣＳが与えられ
る。この場合、電源配線の抵抗により、各基準電圧発生
部８２に与えられる電源電位Ｖｅｅが変化したとして
も、各基準電圧発生部において出力トランジスタを流れ
る電流がその電源電位Ｖｅｅの大きさ（またはＶｃｃと
Ｖｅｅとの差の大きさ）に従って調節される。したがっ
て、チップ上のどの部分においても確実に一定の基準電
圧ＶＣＳ１を発生することが可能となる。
【０２０１】〔メモリアレイ構成〕図２３はメモリアレ
イ部の構成を示す図である。図２３においては、１つの
メモリブロックにおける２行１列のメモリセル１５３ａ
および１５３ｂと周辺回路を示す。
【０２０２】メモリセル１５３ａおよび１５３ｂはワー
ド線１５４ａおよび１５４ｂとビット線対１５５ａおよ
び１５５ｂの交点にそれぞれ配置される。
【０２０３】メモリセル１５３ａは、ワード線１５４ａ
上の信号電位に応答して導通するｎチャネルＭＯＳトラ
ンジスタ１８１ａおよび１８１ｂと、ゲートとドレイン
が交差結合されてフリップフロップを構成するｎチャネ
ルＭＯＳトランジスタ１８３ａおよび１８３ｂと、記憶
ノードを第１の電源電位Ｖｃｃレベルにプルアップする
ための高抵抗負荷１８２ａおよび１８２ｂを含む。
【０２０４】ワード線１５４ａおよび１５４ｂそれぞれ
に対しては、図１に示すローカルＸデコーダの出力に応
答して対応のワード線を駆動するワード線ドライブ回路
１５１ａおよび１５１ｂが設けられる。ワード線ドライ
ブ回路１５１ａおよび１５１ｂは、ともにＣＭＯＳイン
バータ回路で構成される。このワード線ドライブ回路１
５１ａおよび１５１ｂは、図１に示すローカルＸデコー
ダ２７に含まれてもよい。
【０２０５】ビット線対１５５ａおよび１５５ｂに対し
てさらに、読出し／書込み検出回路１７０からの信号φ
Ｗに応答して導通するビット線イコライズトランジスタ
１５９と、読出し／書込み検出回路１７０の出力信号φ
Ｗに応答して導通するビット線負荷回路１５７と、読出
し／書込み検出回路１７０からの信号φＷに応答して導
通しビット線１５５ａおよび１５５ｂを内部書込データ
線１６３ａおよび１６３ｂへ接続する書込ゲート１５１
を含む。
【０２０６】ビット線イコライズトランジスタ１５９
は、ｐチャネルＭＯＳトランジスタで構成され、ビット
線１５５ａおよび１５５ｂの電位をイコライズするとと
もに、データ読出し時にそのオン抵抗によりビット線１
５５ａおよび１５５ｂの電位差を小さくする。
【０２０７】ビット線負荷回路１５７は、ビット線１５
５ａを第１の電源電位Ｖｃｃにプリチャージするための
ｐチャネルＭＯＳトランジスタ１８５ａと、ビット線１
５５ｂを第１の電源電位Ｖｃｃレベルにプリチャージす
るためのｐチャネルＭＯＳトランジスタ１８５ｂを含
む。このビット線負荷回路１５７は、データ読出し時に
そのオン抵抗により、ビット線１５５ａおよび１５５ｂ
の電位振幅を小さくする機能を備える。
【０２０８】データ書込ゲート１５１は、ビット線１５
５ａを内部書込データ線１６３ａに接続するｎチャネル
ＭＯＳトランジスタ１８６ａと、ビット線１５５ｂを内
部書込データ線１６３ｂへ接続するｎチャネルＭＯＳト
ランジスタ１８６ｂを含む。
【０２０９】読出し／書込み検出回路１７０は、列選択
信号発生回路１７２からの列選択信号とデータ書込み／
読出し指示信号φＲＷに応答して信号φＷを生成する。
列選択信号発生回路１７２は、図１に示すＹデコーダに
対応し、列アドレス信号をデコードし、ビット線を選択
するための列選択信号を発生する。この列選択信号発生
回路１７２からの列選択信号は、活性時にローレベルと
なる。読出し／書込み検出回路１７０は、信号φＲＷが
データ書込みを示しているとき、選択されたビット線対
に対しハイレベルの選択信号φＷを与える。データ書込
み時において負荷回路１５７およびビット線イコライズ
トランジスタ１５９をオフ状態とすることによりこの負
荷回路１５７から内部書込データ線１６３ａまたは１６
３ｂに流れる貫通電流の発生を防止する。
【０２１０】周辺回路としてさらに、列選択信号発生回
路１７２からの列選択信号に応答して導通し、ビット線
１５５ａおよび１５５ｂを内部読出データ線１６４ａお
よび１６４ｂへ接続する読出ゲート１５２と、ブロック
選択信号発生回路１６７からのブロック選択信号が非選
択状態を示すとき、内部読出データ線１６４ａおよび１
６４ｂの電位を第１の電源電位Ｖｃｃレベルにプリチャ
ージするデータバス線負荷回路１６０と、読出データ線
１６４ａおよび１６４ｂの電位を増幅して読出データを
生成するセンスアンプ回路１７１が設けられる。
【０２１１】読出ゲート１５２は、ビット線１５５ａを
読出データ線１６４ａに接続するためのｐチャネルＭＯ
Ｓトランジスタ１８７ａと、ビット線１５５ｂを読出デ
ータ線１６４ｂに接続するｐチャネルＭＯＳトランジス
タ１８７ｂを含む。データ線負荷回路１６０は、読出デ
ータ線１６４ａを第１の電源電位Ｖｃｃレベルにプリチ
ャージするｐチャネルＭＯＳトランジスタ１８０ａと、
読出データ線１６４ｂを第１の電源電位Ｖｃｃレベルに
プリチャージするためのｐチャネルＭＯＳトランジスタ
１８０ｂを含む。センスアンプ回路１７１は、図１に示
すローカルセンスアンプ３４に対応し、１つのメモリブ
ロックにおいて各ＩＯブロックごとに設けられる。ブロ
ック選択信号発生回路１６７は、図１に示すＺデコーダ
２５に対応し、選択されたメモリブロックに設けられて
いるデータ線負荷回路１６０を非活性状態とする。デー
タ線負荷回路１６０の負荷抵抗はビット線負荷回路１５
７の負荷抵抗よりも小さいため、ビット線振幅を小さく
するためである。
【０２１２】データ読出線１６４ａおよび１６４ｂに対
し、書込／読出指示信号φＲＷと書込データ線１６３ａ
および１６３ｂの電位に従ってデータ読出線１６４ａお
よび１６４ｂをプリチャージするプリチャージ回路１６
２ａおよび１６２ｂが設けられる。プリチャージ回路１
６２ａは、書込／読出指示信号φＲＷに応答して導通す
るｐチャネルＭＯＳトランジスタ１８８ａと、書込デー
タ線１６３ａの電位に応答して導通するｐチャネルＭＯ
Ｓトランジスタ１８８ｂを含む。プリチャージ回路１６
２ａは、トランジスタ１８８ａおよび１８８ｂがともに
オン状態となったときに読出データ線１６４ａに第１の
電源電位Ｖｃｃを伝達する。
【０２１３】プリチャージ回路１６２ｂは、書込／読出
指示信号φＲＷに応答して導通するｐチャネルＭＯＳト
ランジスタ１８９ａと、書込データ線１６３ｂの電位に
応答して導通するｐチャネルＭＯＳトランジスタ１８９
ｂを含む。プリチャージ回路１６２ｂは、トランジスタ
１８９ａおよび１８９ｂがともにオン状態となったとき
に、読出データ線１６４ｂを第１の電源電位Ｖｃｃレベ
ルにプリチャージする。次にその動作について説明す
る。
【０２１４】まず図２４を参照して、データ読出動作に
ついて説明する。外部からアドレス信号が与えられる
と、このアドレス信号がデコードされ、ワード線および
ビット線対の選択動作が実行される。今、メモリセル１
５３ａが選択されたとする。この場合、ワード線１５４
ａの電位がハイレベルとなり、トランジスタ１８１ａお
よび１８１ｂがオン状態となり、メモリセル１５３ａの
記憶する情報がビット線１５５ａおよび１５５ｂ上へ伝
達される。ブロック選択信号発生回路１６７は、ブロッ
ク選択信号をデータ線負荷回路１６０へ与え、負荷回路
１６０を不活性状態とする。
【０２１５】列選択信号発生回路１７２は、読出ゲート
１５２をオン状態とする。データ読出動作時において
は、書込／読出指示信号φＲＷはローレベルを維持す
る。このため、書込ゲート１５１はオフ状態であり、ビ
ット線負荷回路１５７およびビット線イコライズトラン
ジスタ１５９はオン状態を維持する（読出／書込検出回
路１７０からの信号φＷはローレベルのため）。ビット
線１５５ａおよび１５５ｂに表れる電位振幅は、メモリ
セルの電流駆動力とビット線イコライズトランジスタ１
５９のオン抵抗とビット線負荷回路１５７に含まれるト
ランジスタ１８５ａおよび１８５ｂのオン抵抗により決
定される。ビット線の電位は、読出ゲート１５２を介し
て読出データ線１６４ａおよび１６４ｂ上に伝達され
る。センスアンプ回路１７１が活性化され、この読出デ
ータ線１６４ａおよび１６４ｂの電位を差動的に増幅す
る。このセンスアンプ回路１７１で増幅されたデータは
図１に示すグローバルセンスアンプおよびＤｏｕｔバッ
ファを介して出力データＤｏｕｔとして出力される。Ｂ
ｉＣＭＯＳ・ＳＲＡＭの場合、センスアンプ回路１７１
は、バイポーラトランジスタを用いた差動増幅回路で構
成される。このため、ビット線１５５ａおよび１５５ｂ
の電位差（電位振幅）は約３０ｍＶ程度と小さくてもセ
ンスアンプ回路１７１により検知増幅されるため、高速
でデータを読出すことができる。
【０２１６】データ読出時においては、内部書込データ
線１６３ａおよび１６３ｂの電位はハイレベルにプリチ
ャージされており、プリチャージ回路１６２ａおよび１
６２ｂは動作しない。
【０２１７】次に書込動作について図２５（Ａ）および
（Ｂ）を参照して説明する。データ書込時においてもデ
ータ読出と同じようにしてメモリセルの選択が行なわれ
る。データ書込時においても、列選択信号発生回路１７
２の出力により、読出ゲート１５２は導通状態となる。
センスアンプ回路１７１は動作しない。
【０２１８】データ書込時においては外部ライトイネー
ブル信号／ＷＥがローレベルとなる。ローレベルのライ
トイネーブル信号／ＷＥに応答して、ワンショットパル
スの書込／読出指示信号φＲＷが発生される。ワンショ
ットの信号φＲＷに応答して読出／書込検出回路１７０
は同様ワンショットの信号φＷを発生する。これによ
り、書込ゲート１５１のトランジスタ１８６ａおよび１
８６ｂがオン状態となり、ビット線１５５ａおよび１５
５ｂが内部書込データ線１６３ａおよび１６３ｂに接続
される。ビット線負荷回路１５７のトランジスタ１８５
ａおよび１８５ｂはオフ状態となり、またビット線イコ
ライズトランジスタ１５９もオフ状態となる。
【０２１９】図示しない書込ドライブ回路が内部書込デ
ータＤｉｎから相補な内部書込データを生成して書込デ
ータ線１６３ａおよび１６３ｂへ伝達する。これによ
り、内部書込データ線１６３ａおよび１６３ｂの電位は
書込データに従ってＣＭＯＳハイレベルおよびＣＭＯＳ
ローレベルとなる。今、書込データ線１６３ａの電位が
Ｖｃｃレベル、書込データ線１６３ｂの電位がＶｅｅレ
ベルとする。ビット線１５５ｂが書込ゲート１５１（ト
ランジスタ１８６ｂ）を介してＶｅｅレベルにまで放電
される。これにより、選択されたメモリセル（たとえば
メモリセル１５３ａ）においてトランジスタ１８３ａが
オフ状態、トランジスタ１８３ｂがオン状態となり、デ
ータが書込まれる。このデータ書込時においては、トラ
ンジスタ１８５ｂがオフ状態であるため、このトランジ
スタ１８５ｂを介しての貫通電流は生じない。
【０２２０】所定時間が経過すると、信号φＷがローレ
ベルへ立下り、書込ゲート１５１のトランジスタ１８６
ａおよび１８６ｂがともにオフ状態となる。列選択信号
発生回路１７２からの列選択信号は、ローレベルの選択
状態を示している。信号φＲＷがローレベルになると、
プリチャージ回路１６２ａおよび１６２ｂにおいて、ト
ランジスタ１８８ａおよび１８９ａがともにオン状態と
なる。プリチャージ回路１６２ａおよび１６２ｂにおい
ては、トランジスタ１８８ｂおよび１８９ｂのゲートへ
は内部書込データ線１６３ａおよび１６３ｂの電位が伝
達されている。内部書込データ線１６３ａおよび１６３
ｂを駆動する書込ドライブ回路が活性状態となる期間は
外部ライトイネーブル信号／ＷＥが活性状態にある期間
とその長さが同じである（遅延が生じている）。
【０２２１】したがって、内部書込データ線１６３ｂの
電位がローレベルであるため、プリチャージ回路１６２
ｂは内部読出データ線１６４ｂを電源電圧Ｖｃｃレベル
にプリチャージする。プリチャージ回路１６２ａにおい
ては、トランジスタ１８８ｂはオフ状態である。このプ
リチャージ回路１６２ｂから内部読出データ線１６４ｂ
へ伝達されたＶｃｃレベルの電位は読出ゲート１５２の
トランジスタ１８７ｂを介してビット線１５５ｂへ伝達
される。この結果、ビット線１５５ｂの電位が上昇す
る。図示しない書込ドライブ回路が不活性状態とされる
と、プリチャージ回路１６２ｂによるプリチャージ動作
は完了する。
【０２２２】ビット線負荷回路１５７およびイコライズ
トランジスタ１５９は、信号φＷがローレベルとなると
動作状態となり、ビット線１５５ａおよび１５５ｂの電
位をイコライズおよびプリチャージする。したがって、
より高速で低電位のビット線１５５ｂを充電することが
でき、ビット線電位のイコライズに有する時間を短くす
ることができる。したがって、次にデータ読出動作が行
なわれる場合であっても、逆データが読出される時間が
なくなり、高速でデータを読出すことができ、ライトリ
カバリのマージンを十分大きくすることができる。
【０２２３】すなわち、プリチャージ回路が設けておら
ず、また書込／読出指示信号φＲＷも外部ライトイネー
ブル信号／ＷＥに応じて発生される場合（図２５におい
て破線で示す）、ビット線１５５ａおよび１５５ｂのプ
リチャージはビット線負荷回路１５７とイコライズトラ
ンジスタ１５９のみにより行なわれるため、図２５にお
いて破線で示すように、このビット線のローレベル電位
の上昇は緩やかとなり、ビット線イコライズ時間が時間
ｔｄだけ遅くなり、データ読出を高速で行なうことがで
きなくなる。本実施例のプリチャージ回路を設けること
により、データ書込サイクルに続いてデータ読出サイク
ルが実行されるときのビット線電位のイコライズが、デ
ータ読出サイクルが続いて行なわれるときのイコライズ
時間とほぼ同様とすることができ、高速でデータの読出
を行なうことができる。
【０２２４】図２６は、アドレス信号、内部書込デー
タ、および書込／読出指示信号発生の経路を示す図であ
る。図２６において、外部アドレス信号、外部書込デー
タＤｉｎおよび外部ライトイネーブル信号／ＷＥはイン
バータバッファ２００ａ、２００ｂ、および２００ｃに
よりバッファ処理（またはレベル変換）される。Ｚプリ
デコーダ１６は、２段のインバータ２０１および２０２
を含む。プリデコーダでは、ＥＣＬ・ＳＲＡＭにおいて
はワイヤードＯＲ論理がとられるため、２段のインバー
タ２０１および２０２によりこのプリデコーダ１６にお
ける遅延時間を表現する。
【０２２５】Ｚデコーダ２５は、２入力ＮＡＮＤゲート
２０３と、このＮＡＮＤゲート２０３の出力を受ける２
入力ＮＯＲゲート２０４を含む。１つのアドレス信号の
遅延時間を問題とするため、この２入力ＮＡＮＤゲート
２０３および２入力ＮＯＲゲート２０４の２入力が相互
接続されている様に示される。この入力へは他のアドレ
ス信号が与えられる。Ｚデコーダ２５からブロック選択
信号φｂｌが発生される。
【０２２６】Ｙデコーダ６は、Ｚデコーダ２５の出力を
受けるインバータ回路２０５と、インバータ２０５の出
力を受けるインバータ２０６と、インバータ２０６の出
力を受けるＮＡＮＤゲート２０７と、ＮＡＮＤゲート２
０７の出力を反転するインバータ２０８を含む。インバ
ータ２０８から列選択信号発生回路へ列選択指定信号φ
ｓｅが与えられる。この２入力ＮＡＮＤゲート２０７へ
も別のアドレス信号（Ｙアドレス信号）が与えられる。
【０２２７】入力データＤｉｎと内部書込データＩＮＴ
Ｄ（書込データ線１６３ａまたは１６３ｂ上へ伝達され
るデータ）の間には、グローバルライトドライバ３１お
よびローカルライトドライバ３３が設けられる。グロー
バルライトドライバ３１は、内部書込指示信号を発生す
るゲート回路２０８からの内部書込指示信号とインバー
タ２００ｂの出力を受けるＮＡＮＤゲート２１０と、Ｎ
ＡＮＤゲート２１０の出力を反転するインバータ２１１
と、インバータ２１１の出力を受ける２入力ＮＡＮＤゲ
ート２１２と、２入力ＮＡＮＤゲート２１２の出力を反
転するインバータ２１３と、インバータ２１３の出力を
受ける３入力ＮＡＮＤゲート２１４を含む。
【０２２８】このＮＡＮＤゲート２１２および２１４に
は、このデータ書込に関連する制御信号（ライトイネー
ブル信号ＷＥとチップセレクト信号ＣＳとから生成され
る信号）が与えられる。書込データの受ける遅延時間の
みを問題とするため、これらのＮＡＮＤゲート２１２お
よび２１４の他の入力信号は示していない。ＮＡＮＤゲ
ート２１２および２１４へ書込データが到達したときに
は、その他方入力の信号の状態は確定している。
【０２２９】ローカルのライトドライバ３３は、内部ラ
イトイネーブル信号発生回路２２８からの内部ライトイ
ネーブル信号とグローバルライトドライバ３１の出力と
を受けるＮＡＮＤゲート２１５と、ＮＡＮＤゲート２１
５の出力を受けるインバータ２１６と、インバータ２１
６の出力とブロック選択信号φｂｌを受けるＮＡＮＤゲ
ート２１７と、ＮＡＮＤゲート２１７の出力を受けるイ
ンバータ２１８と、インバータ２１８の出力を受けるイ
ンバータ２１９を含む。このローカルライトドライバ３
３へも内部ライトイネーブル信号が与えられているのは
以下の理由による。
【０２３０】グローバルライトドライバ３１は、５段の
ゲートの遅延時間を備える。インバータと論理ゲートの
遅延時間は等しいとする。ローカルライトドライバ３３
もその遅延時間は５段のゲートの遅延時間である。グロ
ーバルライトドライバ３１の出力が不活性状態となるの
は、内部ライトイネーブル信号が不活性状態となってか
らゲート５段の遅延時間が経過してからである。同様に
ローカルライトドライバ３３の出力が不活性状態となる
のも内部ライトイネーブル信号が非活性状態となってか
ら５段のゲートの遅延時間が経過した後である。すなわ
ち、グローバルライトドライバ３１とローカルライトド
ライバ３３の出力データの非活性移行タイミングを等し
くすることができる。
【０２３１】書込／読出指示信号発生経路は、内部ライ
トイネーブル信号発生回路１９０と、内部ライトイネー
ブル信号発生回路１９０の出力に応答してワンショット
のパルスを発生するワンショットパルス発生回路１９１
と、ワンショットパルス発生回路１９１の出力とブロッ
ク選択信号φｂｌとに従って書込／読出指示信号φＲＷ
を発生する制御信号発生回路１９２を含む。内部ライト
イネーブル信号発生回路１９０は、４段の縦続接続され
たインバータ２２０〜２２３と、インバータ２２３の出
力とインバータ２００ｃの出力を受けるＮＡＮＤゲート
２２４と、ＮＡＮＤゲート２２４の出力を受けるインバ
ータ２２５を含む。
【０２３２】ＮＡＮＤゲート２２４は、その両入力がと
もにハイレベルとなったときにローレベルの信号を出力
する。インバータ２２０〜２２３は遅延回路を構成す
る。したがってＮＡＮＤゲート２２４の出力は、インバ
ータ２００ｃの出力がローレベルに立下がってからイン
バータ２２０〜２２３が与える遅延時間が経過した後に
ローレベルとなる。これによりライトイネーブル信号／
ＷＥの変化開始時点を遅くし、ノイズによる誤動作を防
止する。
【０２３３】制御信号発生回路１９２は、ブロック選択
信号φｂｌとワンショットパルス発生回路１９１からの
ワンショットパルスを受けるＮＡＮＤゲート２３０と、
ＮＡＮＤゲート２３０の出力を受けるインバータ２３１
を含む。ワンショットパルス発生回路１９１からワンシ
ョットパルスが発生されてからゲート２段の遅延時間が
経過後に書込／読出指示信号φＲＷが発生される。
【０２３４】読出／書込検出回路１７０は、この書込／
読出指示信号φＲＷと列選択信号発生信号からの列選択
信号を受けるゲート回路２３２を含む。列選択信号発生
回路１７２（図２３参照）からは選択された列に対して
はローレベルの信号が出力される。ゲート回路２３２の
出力は対応のビット線対の書込ゲートおよびビット線負
荷回路ならびにビット線イコライズトランジスタへ与え
られる。ゲート回路２３２がビット線対それぞれに対し
て設けられる。次にこの図２６に示す回路の動作をその
動作波形図である図２７を参照して説明する。図２７に
おいては、アドレス信号と外部書込データＤｉｎはほぼ
同じタイミングで変化しているように示される。
【０２３５】アドレス信号が変化してから、時間４Ｔ経
過後ブロック選択信号φｂｌがハイレベルに立上りブロ
ックを選択する。ここでＴはゲート１段の遅延時間を示
す。ブロック選択信号φｂｌがハイレベルに立上がって
から時間４Ｔ経過後Ｙデコーダ６からの列選択指定信号
φｓｅがハイレベルに立上がる。
【０２３６】外部ライトイネーブル信号／ＷＥがローレ
ベルとなり、データ書込を示すと、インバータ２００ｃ
の出力がハイレベルに立上がる。このインバータ２００
ｃの出力がハイレベルに立上がってから４Ｔ経過後すな
わちライトイネーブル信号／ＷＥがローレベルに立下が
ってから５Ｔ経過後ＮＡＮＤゲート２２４の出力がロー
レベルとなる。ＮＡＮＤゲート２２４の出力がローレベ
ルとなってから時間Ｔ経過後インバータ２２５の出力が
ハイレベルに立上がる。インバータ２２５の出力がハイ
レベルに立上がると、ＮＡＮＤゲート２１０がバッファ
として動作し、インバータ２００ｂを介して与えられる
書込データＤｉｎを通過させる。
【０２３７】グローバルライトドライバ３１の出力が確
定状態となるのは、インバータ２２５の出力がハイレベ
ルとなってから５Ｔ経過後である。ＮＡＮＤゲート２１
４の出力が確定してから、ローカルライトドライバ３３
において５Ｔ経過後内部書込データＩＮＴＤが確定状態
となり、図２３に示す書込データ線１６３ａおよび１６
３ｂの電位がハイレベルおよびローレベルに書込データ
ＩＮＴＤに応じて変化する。
【０２３８】ワンショットパルス発生回路１９１は、こ
のインバータ２２５からの出力の立上がりに応答して所
定のパルス幅を有するワンショットのパルス信号を発生
する。ワンショットパルス発生回路１９１からワンショ
ットのパルスが発生されてから２Ｔ経過後に書込／読出
指示信号φＲＷが発生される。このときすでにブロック
選択信号φｂｌは選択状態のハイレベルにある。したが
って、このワンショットパルス発生回路１９１が発生す
るパルスの幅および発生タイミングを適当に調節すれ
ば、内部書込データＩＮＴＤが確定状態となる前から確
定状態となった後の所定の期間の間書込／読出指示信号
φＲＷをハイレベルに設定することができる。この内部
書込データＩＮＴＤが確定状態にありかつ書込／読出指
示信号φＲＷがハイレベルにある期間データ書込が実行
される。内部書込データＩＮＴＤが確定状態にあり、か
つ内部書込／読出指示信号φＲＷがローレベルのときに
図２３に示すプリチャージ回路による低電位のビット線
のプリチャージが実行される。
【０２３９】上述の構成により、複雑なタイミング調節
を要することなく容易にプリチャージ回路１６２ａおよ
び１６２ｂを作動状態とすることができる。
【０２４０】図２８は、低電位ビット線のプリチャージ
の他の方法を示す図である。図２８に示す方法において
は、書込／読出指示信号φＲＷは、内部ライトイネーブ
ル信号と同じ時間幅を備える。ワンショットのパルスは
発生されない。内部書込データの遅延時間のみを大きく
する。この場合、書込／読出指示信号φＲＷがローレベ
ルとなっても内部書込データ線１６３ａおよび１６３ｂ
上の書込データは確定状態を維持する。この確定状態の
書込データを用いて低電位のビット線のプリチャージを
実行する。この図２８に示す方法の場合、ワンショット
パルスを発生する必要がない。したがって、より簡易な
回路構成で容易に低電位のビット線のプリチャージを実
行することができる。
【０２４１】図２９は、この図２８に示すビット線プリ
チャージ方法を実現するための回路構成を示す図であ
る。図２９において、図２８に示す構成と対応する部分
には同一の参照番号を付す。図２９に示す構成において
は、ローカルライトドライバ３３の初段のＮＡＮＤゲー
ト２１５ａには内部ライトイネーブル信号が与えられて
いない。したがって内部ライトイネーブル信号が不活性
状態となってからグローバルライトドライバ３１および
ローカルライトドライバ３３が与える遅延時間が経過し
た後に内部書込データＩＮＴＤ（ＩＮＴ／Ｄ）が不確定
状態となる。したがって、図３０に示すように、書込／
読出指示信号φＲＷがローレベルに立下がっても、依然
内部書込データＩＮＴＤは確定状態を維持する。したが
ってこの間プリチャージ動作を実行することができる。
【０２４２】すなわち図３０に示すように、インバータ
２２５からの出力がローレベルになり、グローバルライ
トドライバ３１の初段のＮＡＮＤゲート２１０の出力が
ハイレベルに固定されても、このＮＡＮＤゲート２１０
の出力に応じて内部書込データＩＮＴＤ（ＩＮＴ／Ｄ）
がハイレベル状態となるのはインバータ２２５の出力が
ローレベルに立下がってから１０Ｔ経過後である。した
がって、書込／読出指示信号φＲＷがこのインバータ２
２５の出力がローレベルに立下がってから２Ｔ経過後ロ
ーレベルに立下がっても、内部書込データＩＮＴＤ（Ｉ
ＮＴ／Ｄ）は確定状態にある。したがって複雑な回路構
成を追加することなく容易に低電位のビット線のプリチ
ャージを実行することができる。
【０２４３】なお図２９に示す構成においては、読出／
書込検出回路１７０において１段のゲート遅延が生じ
る。この場合、書込ゲート１５１（図２３参照）が導通
状態の時にプリチャージが行なわれる可能性が生じる。
この場合には、制御信号発生回路１９２の出力部に読出
／書込検出回路１７０が与える遅延時間と同じ遅延時間
を有するゲート回路（バッファ回路）を挿入することに
よりこのような書込ゲート１５１が導通状態のときにプ
リチャージを行なうことは防止される。
【０２４４】以上のように、このビット線プリチャージ
方式に従えば、書込完了後内部書込データを用いて読出
データ線を介してビット線電位をプリチャージしている
ため、書込完了後のビット線電位の回復を早くすること
ができ、すなわちイコライズに要する時間を早くするこ
とができ、ライトサイクルの後のリードサイクルのデー
タ読出タイミングを速くすることができ、ライトリカバ
リのマージンを大きくし、アクセス時間を短くすること
ができる。
【０２４５】また１つのブロックに対して２つのプリチ
ャージ回路を設けることが必要とされるだけであり、チ
ップ占有面積を増加させることはなく、十分余裕をもっ
てプリチャージ回路を形成することができる。
【０２４６】［ビット線プルアップ素子］図３１はこの
発明に従うビット線プルアップ素子の具体的構成を示す
図である。図３１において、ビット線１５５ａおよび１
５５ｂには、書込ゲート１５１、ビット線負荷回路１５
７、ビット線イコライズトランジスタ１５９が設けられ
る。これらの構成要素は図２３に示すものと同様であ
る。対応する部分には同一の参照番号を付しその詳細説
明は省略する。
【０２４７】図３１において、ビット線対１５５ａおよ
び１５５ｂに対してさらにビット線プルアップ素子２４
０が設けられる。ビット線プルアップ素子２４０は、そ
の一方導通端子が第１の電源電位Ｖｃｃに接続され、そ
のゲートがビット線１５５ｂに接続され、その他方導通
端子がビット線１５５ａに接続されるｐチャネルＭＯＳ
トランジスタ２４１と、その一方導通端子が第１の電源
電位Ｖｃｃに接続され、そのゲートがビット線１５５ａ
に接続され、その他方導通端子がビット線１５５ｂに接
続されるｐチャネルＭＯＳトランジスタ２４２を含む。
トランジスタ２４１および２４２はラッチ回路を構成す
る。次に動作について説明する。
【０２４８】ビット線１５５ａに対しハイレベルのデー
タを書込み、ビット線１５５ｂにローレベルのデータを
書込む場合を考える。この場合、書込データ線１６３ａ
の電位はハイレベル、書込データ線１６３ｂの電位はロ
ーレベルである。これらの電位が書込ゲート１５１を介
してビット線１５５ａおよび１５５ｂへ伝達される。デ
ータ書込時においては、信号φＷはハイレベルであり、
イコライズトランジスタ１５９およびビット線負荷回路
１５７のトランジスタ１８５ａおよび１８５ｂはオフ状
態である。ビット線１５５ｂは、書込ゲート１５１のト
ランジスタ１８６ｂを介して第２の電源電位Ｖｅｅレベ
ルにまで放電される。一方、ビット線１５５ａはトラン
ジスタ１８６ａを介して第２の電源電位Ｖｃｃレベルに
まで充電される。このとき、ビット線充電電位は、トラ
ンジスタ１８６ａのしきい値電圧分だけ低くなる。また
書込ゲートとらんじすたのオン抵抗によりビート線の電
位上昇は緩やかとなる。したがって、前のサイクルにお
いてビット線１５５ａにローレベルのデータが書込まれ
ているとき、そのビット線１５５ａの電位は十分に上昇
せず、メモリセルに書込まれるデータ信号電位が低くな
り、メモリセルの記憶データが不安定になるということ
が考えられる。
【０２４９】このとき、ビット線プルアップ素子２４０
において、トランジスタ２４２がビット線１５５ａの電
位上昇にともなってそのコンダクタンスが大きくなり、
一方、トランジスタ２４１がビット線１５５ｂの電位低
下に伴なってそのコンダクタンスが小さくなり、オン状
態となる。これにより、ビット線１５５ａは第１の電源
電位Ｖｃｃレベルにまで確実にプルアップされ、正確な
信号電位のデータをメモリセルに書込むことができる。
【０２５０】このビット線プルアップ素子２４０のラッ
チ能力は十分に小さくされる。書込データに応じて高電
位のビット線電位をほぼ第１の電源電位Ｖｃｃレベルに
まで高速にプルアップすることができる。
【０２５１】データ読出時においては、ビット線１５５
ａおよび１５５ｂの電位は十分高く、トランジスタ２４
１および２４２はほぼオフ状態にある。この場合、ロー
レベルのビット線にゲートが接続されるトランジスタが
オン状態となってもハイレベルのビット線電位をプルア
ップするだけであり、データ読出動作に悪影響を及ぼす
ことはない。
【０２５２】図３２はビット線プルアップ素子の変更例
を示す図である。図３２に示す構成においては、コレク
タとベースが第１の電源電位Ｖｃｃ供給ノードに接続さ
れ、そのエミッタがトランジスタ２４１および２４２の
一方導通端子に接続されるｎｐｎバイポーラトランジス
タ２４３が設けられる。バイポーラトランジスタ２４３
はＶｃｃ−ＶＢＥの電位をビット線プルアップ素子２４
０へ伝達する。この場合、データ書込時においてビット
線１５５ａおよび１５５ｂのうちのハイレベルのビット
線電位をＶｃｃ−ＶＢＥレベルとすることができ、デー
タ書込時におけるビット線の電位振幅を小さくすること
ができ、ライトリカバリのマージンが拡大される。
【０２５３】書込ゲート１５１を介してデータを書込む
場合、トランジスタ１８６ａおよび１８６ｂにより十分
にビット線１５５ａおよび１５５ｂをドライブすること
ができず、この書込データが十分に上昇しない場合があ
る（書込ゲートのオン抵抗による）。しかしながら図３
２に示すように、ビット線１５５ａおよび１５５ｂを直
接ビット線プルアップ素子２４０を介してハイ側レベル
のビット線の電位をプルアップすることにより確実にハ
イレベルのビット線電位をプルアップすることができ、
正確なデータをたとえ逆データを書込む場合であっても
（前のサイクルと逆のデータを書込む場合）、正確にメ
モリセルにデータを書込むことができる。
【０２５４】なお、図３２に示すバイポーラトランジス
タ２４３は、ダイオード接続されたＭＯＳトランジスタ
を用いて構成してもよい。また第１の電源電位Ｖｃｃ供
給源として、ビット線プルアップのために専用の電源線
を用いてもよい。メモリセルの電源電圧供給用の電源線
と別に設けることにより、メモリセルの電源電位に悪影
響を及ぼすことなくビット線電位のプルアップを行なう
ことができる。
【０２５５】［冗長回路］図３３は、図１に示すＸデコ
ーダの具体的構成を示す図である。図３３において、Ｘ
デコーダ２４は、通常Ｘデコード回路２５０と、冗長デ
コード回路２６０を含む。図１に示すメモリプレーン１
においては、通常ワード線と冗長ワード線とが設けられ
ている。通常ワード線が不良の場合、この不良の通常ワ
ード線は冗長ワード線で置き換えられる。この冗長ワー
ド線を選択するために冗長デコード回路２６０が設けら
れる。
【０２５６】通常デコード回路２５０は、Ｘプリデコー
ダ１８からのプリデコード信号ＩＮ１の１ビットとプリ
デコード信号ＩＮ２の１ビットを受ける２入力ＮＡＮＤ
ゲート２５１と、ＮＡＮＤゲート２５１の出力とプリデ
コード信号ＩＮ３の１ビットを受けるＮＯＲゲート２５
２と、ＮＯＲゲート２５２の出力を受けるインバータ２
５３と、インバータ２５３の出力を受けるインバータ２
５４を含む。インバータ２５４からメインワード線ＭＷ
Ｌを選択するためのワード線選択信号が発生される。こ
の通常デコード回路２５０は、メインワード線ＭＷＬそ
れぞれに対応して設けられる。
【０２５７】冗長デコード回路２６０は、プリデコード
信号ＩＮ１の１ビットを受けるインバータ２６１ａと、
プリデコード信号ＩＮ２の１ビットを受けるインバータ
２６１ｂと、プリデコード信号ＩＮ３の１ビットを受け
るインバータ２６１ｃと、２６１ａおよび２６１ｂの出
力を受けるＮＯＲゲート２６２と、ＮＯＲゲート２６２
の出力とインバータ２６１ｃの出力とを受けるＮＡＮＤ
ゲート２６３と、ＮＡＮＤゲート２６３の出力を受ける
インバータ２６４を含む。インバータ２６４から冗長メ
インワード線ＲＭＷＬを選択する信号が発生される。
【０２５８】プリデコード信号ＩＮ１、ＩＮ２、および
ＩＮ３はそれぞれ４ビットの信号である。不良ワード線
が存在した場合、この不良ワード線のアドレスをプログ
ラムする必要がある。この不良ワード線のアドレスのプ
ログラムのために、インバータ２６１ａ、２６１ｂ、お
よび２６１ｃはそれぞれ入力プリデコード信号ＩＮ一、
ＩＮ２、およびＩＮ３それぞれに対応して４つずつ設け
られる。プログラム時にプリデコード信号それぞれに対
応して１つのインバータが選択される。この場合、Ｘプ
リデコーダ１８は冗長デコード回路２６０のインバータ
１６個を駆動することになる。しかしながら、インバー
タは、ＮＡＮＤゲートおよびＮＯＲゲートに比べてトラ
ンジスタサイズを小さくしてもＮＡＮＤゲートおよびＮ
ＯＲゲートと同じ駆動力を持つことができる。したがっ
て、Ｘプリデコーダ１８の負荷容量は小さく、Ｘプリデ
コーダ１８は高速でプリデコード信号をドライブするこ
とができる。またＸプリデコーダ１８の負荷容量が小さ
くなるために消費電流も低減することができる。
【０２５９】通常デコード回路２５０のゲート段数は４
段である。冗長デコード回路２６０においてもゲート段
数は４段である。したがって、通常デコード回路２５０
と冗長デコード回路２６０の遅延時間を同じとすること
ができる。これにより通常メインワード線選択時と冗長
メインワード線選択時において動作速度を同一とするこ
とが可能となる。図３４は、Ｘプリデコーダの概略構成
を示す図である。図３４において、Ｘプリデコーダ１８
は、アドレス入力バッファからのアドレスビットＸ０お
よびＸ１をプリデコードするプリデコード回路１８ａ
と、アドレス入力バッファからのアドレスビットＸ２お
よびＸ３をプリデコードするプリデコード回路１８ｂ
と、アドレス入力バッファからのアドレスビットＸ４お
よびＸ５をプリデコードするプリデコード回路１８ｃを
含む。
【０２６０】プリデコード回路１８ａからプリデコード
信号ｍ〈０ｉ〉が生成される。ただしｉ＝０〜３であ
る。このプリデコード回路１８ａからのプリデコード信
号ｍ〈０ｉ〉が図３３に示すプリデコード信号ＩＮ１に
対応する。
【０２６１】プリデコード回路１８ｂからプリデコード
信号ｍ〈１ｊ〉が生成される。ただしｊ＝０〜３であ
る。このプリデコード回路１８ｂからのプリデコード信
号ｍ〈１ｊ〉が図３３に示すプリデコード信号ＩＮ２に
対応する。
【０２６２】プリデコード回路１８ｃからプリデコード
信号Ｍ〈ｋ〉が生成される。ただしｋ＝０〜３である。
このプリデコード信号Ｍ〈ｋ〉が図３３に示すプリデコ
ード信号ＩＮ３に対応する。
【０２６３】図３５は図３３に示す通常デコード回路２
５０のより詳細な構成を示す図である。図３５におい
て、ＮＡＮＤゲート２５１はアドレスビットｍ〈０ｉ〉
およびｍ〈１ｊ〉を受ける。ＮＯＲゲート２５２は、Ｎ
ＯＲゲート２５１の出力とアドレスビットＭ〈ｋ〉を受
ける。インバータ２５３は、その一方導通端子が第１の
電源電位Ｖｃｃに接続され、そのゲートがＮＯＲゲート
２５２の出力を受けるように接続され、その他方導通端
子が出力ノードに接続されるｐチャネルＭＯＳトランジ
スタＰＭと、その一方導通端子が出力ノードに接続さ
れ、そのゲートがＮＯＲゲート２５２の出力を受けるよ
うに接続され、その他方導通端子がヒューズ素子Ｆｕを
介して第２の電源電位Ｖｅｅを受けるように接続される
ｎチャネルＭＯＳトランジスタＮＭと、出力ノードと第
１の電源電位供給ノードとの間に設けられる高抵抗Ｒを
含む。
【０２６４】この通常デコード回路２５０が正常なワー
ド線に対応して設けられている場合には、ヒューズ素子
Ｆｕは導通状態にあり、インバータ２５３は、ＮＯＲゲ
ート２５２の出力を反転増幅する。この通常デコード回
路２５０に接続されるメインワード線が不良メインワー
ド線の場合には、ヒューズ素子Ｆｕがたとえばレーザブ
ローにより切断される。インバータ２５３の出力ノード
は抵抗Ｒにより第１の電源電位Ｖｃｃレベルにプルアッ
プされる。したがってインバータ２５４の出力はローレ
ベル固定とされ、不良ワード線が選択されるのを防止す
る。
【０２６５】インバータはＮＡＮＤゲートおよびＮＯＲ
ゲートに比べてトランジスタサイズを小さくすることが
できる。したがって十分面積の余裕をもってヒューズ素
子Ｆｕを配設することができる。ＮＯＲゲート２５１の
出力などにヒューズ素子を設けた場合、以下のことが考
えられる。ＮＡＮＤゲート２５１およびＮＯＲゲート２
５２のトランジスタサイズはインバータに比べて大きく
されておりまたその素子数も多い。したがってこの部分
にヒューズ素子を設けた場合、面積の余裕がなく、ヒュ
ーズ溶断時においてこの溶断されたヒューズの飛散によ
り信号線のショートなどが生じ、正確なプログラムをで
きないことが考えられるためである。
【０２６６】図３６は図３３に示す冗長デコード回路の
具体的構成を示す図である。図３６において、アドレス
ビットｍ〈００〉、ｍ〈０１〉、ｍ〈０２〉、およびｍ
〈０３〉を受けるインバータ２６１ａａ、２６１ａｂ、
２６２ａｃ、および２６１ａｄが並列に設けられる。イ
ンバータ２６１ａａ〜２６１ａｄの出力はヒューズ素子
Ｆ００〜Ｆ０３を介して信号線２７５に伝達される。イ
ンバータ２６１ａａ〜２６１ａｄは図３３に示すインバ
ータ２６１ａに対応し、冗長デコード回路使用時におい
ては、ヒューズ素子Ｆ００〜Ｆ０３の１つのみが導通状
態とされ、残りのヒューズ素子は溶断される。
【０２６７】図３３に示すインバータ２６１ｂに対応し
て、インバータ２６１ｂａ〜２６１ｂｄが設けられる。
インバータ２６１ｂａ〜２６１ｂｄはそれぞれアドレス
ビットｍ〈１０〉〜ｍ〈１３〉を受ける。インバータ２
６１ｂａ〜２６１ｂｄの出力はヒューズ素子Ｆ１０〜Ｆ
１３を介して信号線２７４上に伝達される。冗長メモリ
セル使用時においては、ヒューズ素子Ｆ１０〜Ｆ１３の
うちの１つのみが導通状態とされ残りのヒューズ素子は
溶断される。信号線２７５および２７４上の信号はＮＯ
Ｒゲート２６２へ伝達される。
【０２６８】図３３に示すインバータ２６１ｃに対応し
て、それぞれアドレスビットＭ〈０〉〜Ｍ〈３〉を受け
るインバータ２６１ｃａ〜２６１ｃｄが並列に設けられ
る。インバータ２６１ｃａ〜２６１ｃｄの出力はヒュー
ズ素子Ｆ０〜Ｆ３を介して信号線２７８上に伝達され
る。信号線２７７および２７８上の信号はＮＡＮＤゲー
ト２６３へ伝達される。ヒューズ素子Ｆ０〜Ｆ３のうち
の１つが冗長メモリセル使用時に導通状態にされ、残り
のヒューズ素子が溶断される。
【０２６９】冗長デコード回路の活性／非活性を制御す
るためにスペア活性化回路２７０が設けられる。スペア
活性化回路２７０は、信号線２７９と第１の電源電位Ｖ
ｃｃ供給ノードとの間に設けられるヒューズ素子２７２
と、信号線２７９上の信号を反転するインバータ２７１
を含む。インバータ２７１の出力信号線２８０は、イン
バータ２６１ａａ〜２６１ａｄおよび２６１ｂａ〜２６
１ｂｄの他方電源電位供給ノードに接続される。信号線
２７９は、インバータ２６１ｃａ〜２６１ｃｄの一方電
源電位供給ノードに接続される。このスペア活性化回路
２７０が、冗長デコード回路の使用／不使用に応じてア
ドレスビットを受けるインバータの電源電位を制御す
る。次に動作について説明する。
【０２７０】冗長メモリセル使用時、すなわち冗長デコ
ード回路を動作させる場合には、スペア活性化回路２７
０において、ヒューズ素子２７２は導通状態とされる。
これにより信号線２７９の電位は第１の電源電位Ｖｃｃ
レベル、信号線２８０の電位は第２の電源電位Ｖｅｅレ
ベルとなる。不良ワード線のアドレスに従って、ヒュー
ズ素子Ｆ００〜Ｆ０３、Ｆ１０〜Ｆ１３、およびＦ０〜
Ｆ３の各グループにおいて１つのヒューズ素子が導通状
態とされ、残りのヒューズ素子が溶断される。これによ
り、不良ワード線のアドレスが冗長デコード回路にプロ
グラムされる。
【０２７１】今、ヒューズ素子Ｆ００、Ｆ１０およびＦ
０のみが導通状態となるようにプログラムされた状態を
考える。この場合、アドレスビットｍ〈００〉、ｍ〈１
０〉、およびＭ〈０〉がすべてハイレベルとなったとき
にこの冗長デコード回路２６０の出力がハイレベルとな
り冗長メインワード線が選択される。すなわち、信号線
２７４および２７５の電位がともにローレベルとなり、
信号線２７６および２７７の電位がともにハイレベルと
なり、ＮＡＮＤゲート２６３の出力がローレベルとな
り、インバータ２６４の出力がハイレベルとなる。
【０２７２】不良メモリセルが存在しない場合には、ス
ペア活性化回路２７０においてヒューズ素子２７２が溶
断される。残りのヒューズ素子Ｆ００〜Ｆ０３、Ｆ１０
〜Ｆ１３、およびＦ０〜Ｆ３は導通状態にされる。この
状態においては、信号線２７９はフローティング状態と
なる。動作時においては、アドレスビットＭ〈０〉〜Ｍ
〈３〉のいずれか１つがハイレベルとなる。したがって
信号線２７８が第２の電源電位Ｖｅｅレベルへ放電さ
れ、インバータ２６１ｃ（２６１ｃａ〜２６１ｃｃのい
ずれか）のｐチャネルＭＯＳトランジスタが導通するた
め（アドレスビットのＭ〈０〉〜Ｍ〈３〉のうちの３ビ
ットがローレベルである）、導通したＭＯＳトランジス
タを介して信号線２７９が放電される。これにより、イ
ンバータ２７１の出力は安定にハイレベルとなり、信号
線２８０上の信号電位をその電源電位供給ノードに受け
るインバータ２６１ａａ〜２６１ａｄおよび２６１ｂａ
〜２６１ｂｄの出力はアドレスビットの値にかかわらず
Ｖｃｃレベルのハイレベルとなり、信号線２７４および
２７５の電位はハイレベルとなり、ＮＯＲゲート２６２
の出力はローレベルとなる。ＮＡＮＤゲート２６３はそ
の両入力がともにローレベルとなるためその出力がハイ
レベルとなり、インバータ２６４の出力はローレベルと
なる。それにより、冗長メモリセルは常時非選択状態と
される。
【０２７３】上述のように、冗長メモリセル不使用時に
おいては、スペア活性化回路２７０においてヒューズ素
子２７２のみを溶断すればよい。これにより、ヒューズ
素子の溶断数を低減することができ、不良ワード線のア
ドレスプログラムのプロセスを簡略化することができ
る。
【０２７４】またインバータそれぞれに対してヒューズ
素子が設けられているだけであり、十分に面積の余裕を
もってヒューズ素子を配置することができる。ヒューズ
溶断時における溶断片による回路のショートなどを確実
に防止することができる。
【０２７５】なお図３６に示す構成においては、スペア
活性化回路２７０において信号線２７９の電位を第２の
電源電位Ｖｅｅレベルにプルダウンするための高抵抗の
抵抗素子が設けられてもよい。
【０２７６】上述のように、冗長デコード回路の入力段
にインバータを設けることにより、アドレスビットそれ
ぞれに対応してインバータが設けられていても、Ｘプリ
デコーダの出力負荷はそれほど大きくならず、高速でプ
リデコード信号を確定状態とすることができる。また、
Ｘプリデコードの出力負荷が小さいため、消費電流は小
さい。
【０２７７】また、冗長メモリセル不使用時において
は、この冗長デコード回路の入力段の電源電位を制御し
ているため、この入力段のインバータに流れる貫通電流
の発生を防止することができ、消費電流を大幅に低減す
ることができる。またプリデコード信号ビットそれぞれ
に対応してインバータを設けるだけであり、レイアウト
が容易となり、また占有面積を低減することができる。
【０２７８】図３７は冗長デコード回路の構成要素の変
更例を示す図である。図３７において、図３６に示す冗
長デコード回路と対応する部分には同一参照番号を付
す。この図３７に示す冗長デコード回路は２本の冗長ワ
ード線（冗長メインワード線）ＲＷＬａおよびＲＷＬｂ
を選択することができる。冗長ワード線ＲＷＬａおよび
ＲＷＬｂに関連する構成要素については対応の添字ａ，
ｂを付して構成要素の区別をする。
【０２７９】信号線２７５ａとインバータ２６１ａａ〜
２６１ａｄのそれぞれの出力部との間にはヒューズ素子
Ｆ００ａ〜Ｆ０３ａが設けられる。信号線２７５ｂとイ
ンバータ２６１ａ〜２６１ａｄのそれぞれの出力との間
にヒューズ素子Ｆ００ｄ〜Ｆ０３ｂが設けられる。信号
線２７４ａとインバータ２６１ｂａ〜２６１ｂｄのそれ
ぞれの出力部との間にはヒューズ素子Ｆ１０ａ〜Ｆ１３
ａが設けられる。信号線２７４ｂとインバータ２６１ｂ
ａ〜２６１ｂｄのそれぞれの出力との間にヒューズ素子
Ｆ１０ｂ〜Ｆ１３ｂが設けられる。信号線２７６ａとイ
ンバータ２６１ｃａ〜２６１ｃｄのそれぞれの出力部の
間にヒューズ素子Ｆ０ａ〜Ｆ３ａが設けられる。信号線
２７６ｂとインバータ２６１ｃａ〜２６１ｃｄの出力部
の間にヒューズ素子Ｆ０ｂ〜Ｆ３ｂが設けられる。
【０２８０】信号線２７５ａおよび２７４ａはＮＯＲゲ
ート２６２ａの入力部に接続される。ＮＯＲゲート２６
２ａの出力信号線２７７ａと信号線２７６ａはＮＡＮＤ
ゲート２６３ａの入力部に接続される。ＮＡＮＤゲート
２６３ａの出力はインバータ２６４ａに伝達される。イ
ンバータ２６４ａから冗長ワード線ＲＷＬａを駆動する
信号が発生される。
【０２８１】信号線２７４ａおよび２７５ａには、冗長
選択信号発生回路２８５からの出力信号ＮＸ１に応答し
て導通するｐチャネルＭＯＳトランジスタ２９１ａおよ
び２９２ａがそれぞれ設けられる。信号線２７６ａに
は、冗長選択信号発生回路２８５からの出力信号ＰＸ１
に応答して導通するｎチャネルＭＯＳトランジスタ２９
３ａが設けられる。トランジスタ２９１ａおよび２９２
ａは導通時には信号線２７４ａおよび２７５ａを第１の
電源電位Ｖｃｃレベルに充電する。トランジスタ２９３
ａは導通時には信号線２７６ａを第２の電源電位Ｖｅｅ
レベルに放電する。
【０２８２】信号線２７４ｂおよび２７５ｂには、それ
ぞれ冗長選択信号発生回路２８５からの出力信号ＮＸ２
に応答して導通するｐチャネルＭＯＳトランジスタ２９
１ｂおよび２９２ｂが設けられる。信号線２７６ｂに対
しては、冗長選択信号発生回路２８５からの出力信号Ｐ
Ｘ２に応答して導通するｎチャネルＭＯＳトランジスタ
２９３ｂが設けられる。トランジスタ２９１ｂおよび２
９２ｂは導通時には信号線２７４ｂおよび２７５ｂを第
１の電源電位Ｖｃｃレベルに充電する。トランジスタ２
９３ｂは導通時には信号線２７６ｂを第２の電源電位Ｖ
ｅｅレベルに放電する。
【０２８３】インバータ２６１ｃａ〜２６１ｃｄの電源
電位供給信号線２７９には、冗長選択信号発生回路２８
５からの信号ＲＳＬが伝達される。インバータ２６１ａ
ａ〜２６１ａｄおよび２６１ｂａ〜２６１ｂｄの電源電
位供給ノードは、インバータ２７１の出力信号線２８０
に接続される。この接続態様は図３６に示す各インバー
タの接続態様と同じであり、インバータ２６１ａａ〜２
６１ａｄおよび２６１ｂａ〜２６１ｂｄの第２の電源電
位供給ノードが信号線２８０に接続され、インバータ２
６１ｃａ〜２６１ｃｄの第１の電源電位供給ノードが信
号線２７９に接続される。
【０２８４】冗長選択信号発生回路２８５は後にその構
成は詳細に説明するが、ヒューズ素子によりその出力信
号のレベルを設定することができる。次に動作について
説明する。
【０２８５】不良ワード線が存在しない場合、冗長選択
信号発生回路２８５からの信号ＲＳＬはローレベル、信
号ＮＸ１およびＮＸ２もローレベル、ＰＸ１およびＰＸ
２がハイレベルに設定される。これにより、インバータ
２６１ａａ〜２６１ａｄおよび２６１ｂａ〜２６１ｂｄ
の出力信号はプリデコード信号のレベルにかかわらずハ
イレベルとなり、インバータ２６１ｃａ〜２６１ｃｄの
出力信号はプリデコード信号の論理レベルにかかわらず
ローレベルとなる。不良ワード線のアドレスをプログラ
ムするヒューズ素子はすべて導通状態にある。
【０２８６】一方、信号線２７４ａ、２７４ｂ、２７５
ａ、２７５ｂ、２７６ａおよび２７６ｂに設けられたト
ランジスタ２９１ａ、２９２ａ、２９１ｂ、２９２ｂ、
２９３ａおよび２９３ｂはすべてオン状態にある。これ
により、信号線２７４ａ、２７４ｂ、２７５ａおよび２
７５ｂの電位レベルがハイレベル、信号線２７６ａおよ
び２７６ｂの電位レベルがローレベルとなる。したがっ
て、ＮＡＮＤゲート２６３ａおよび２６３ｂの出力はハ
イレベルとなり、インバータ２６４ａおよび２６４ｂか
ら出力される冗長ワード線選択信号は非活性状態を維持
する。
【０２８７】冗長ワード線ＲＷＬａおよびＲＷＬｂの少
なくとも一方が利用される場合には、冗長選択信号発生
回路２８５からの信号ＲＳＬがハイレベルとなる。これ
により、インバータ２６１ａａ〜２６１ａｄ、２６１ｂ
ａ〜２６１ｂｄおよび２６１ｃａ〜２６１ｃｄがすべて
動作状態となる。
【０２８８】今、冗長ワード線ＲＷＬａを使用する場合
を考える。この場合、ヒューズ素子Ｆ００ａ〜Ｆ０３
ａ、Ｆ１０ａ〜Ｆ１３ａ、およびＦ０ａ〜Ｆ３ａが不良
ワード線のアドレスに従ってプログラムされる。冗長選
択信号発生回路２８５からの出力信号ＮＸ１がハイレベ
ルとなり、信号ＰＸ１がローレベルとなる。これによ
り、トランジスタ２９１ａ、２９２ａ、および２９３ａ
がすべてオフ状態となる。この状態において不良ワード
線が指定された場合には、図３６に示す冗長デコーダ回
路の動作と同様にして冗長ワード線ＲＷＬａが選択され
る。
【０２８９】この状態において、冗長ワード線ＲＷＬｂ
を利用しない状態を考える。ヒューズ素子Ｆ００ｂ〜Ｆ
００３ｂは信号線２７５ｂにワイヤードＯＲ接続されて
いる。またヒューズ素子Ｆ１０ｂ〜Ｆ１３ｂは信号線２
７４ｂにワイヤードＯＲ接続されており、ヒューズ素子
Ｆ０ｂ〜Ｆ３ｂは信号線２７６ｂにワイヤードＯＲ接続
されている。またトランジスタ２９１ｂ、２９２ｂが信
号ＮＸ２に従ってオン状態にあり、またトランジスタ２
９３ｂが信号ＰＸ２に従ってオン状態にある。この状態
においては、プリデコード信号の状態にかかわらず、Ｎ
ＡＮＤゲート２７６３ｂの出力はローレベルとなり、冗
長ワード線ＲＷＬｂは選択されない。
【０２９０】不使用とされる冗長ワード線ＲＷＬｂに関
連するヒューズ素子Ｆ００ｂ〜Ｆ０３ｂ、Ｆ１０ｂ〜Ｆ
１３ｂおよびＦ０ｂ〜Ｆ３ｂをすべて導通状態とした場
合、これらがワイアードＯＲ接続されていても、貫通電
流が生じることが考えられる。プリデコード信号ｍ〈０
０〉がハイレベルの場合、インバータ２６１ａａの出力
がローレベルとなり、残りのインバータ２６１ａｂ〜て
２６１ａｄの出力はハイレベルとなる。信号線２７５ｂ
はハイレベルに設定されるが、トランジスタ２９１ｂ、
２９２ｂから信号線２７５ｂを介してインバータ２６１
ａａのオン状態のｎチャネルＭＯＳトランジスタを介し
て信号線２８０に電流が流れることが考えられる。ま
た、同様にインバータ２６１ａｂ〜２６１ａｄのオン状
態のｐチャネルＭＯＳトランジスタおよびインバータ２
６１ａａのオン状態のｎチャネルＭＯＳトランジスタを
介して第１の電源電位供給ノードから信号線２８０に貫
通電流が流れることが考えられる。このような貫通電流
の発生を防止し低消費電力とするためには、不使用とさ
れる冗長ワード線についてはヒューズ素子がすべて溶断
されてもよい。
【０２９１】２つの冗長ワード線ＲＷＬａおよびＲＷＬ
ｂがともに用いられる場合には、それぞれのヒューズ素
子がプログラムされる。
【０２９２】図３７に示す冗長デコード回路の場合、入
力段のインバータを２つの冗長ワード線で共有すること
ができる。したがって占有面積の小さな冗長デコード回
路を実現することができる。
【０２９３】図３８は図３７に示す冗長選択信号発生回
路の構成の一例を示す図である。図３８において、冗長
選択信号発生回路２８５は、第１の電源電位Ｖｃｃ供給
ノードと内部ノード３１５ａとの間に設けられるヒュー
ズ素子３０１ａと、出力ノード３１５ａと第２の電源電
位Ｖｅｅ供給ノードとの間に設けられ、そのゲートに第
１の電源電位Ｖｃｃを受けるｎチャネルＭＯＳトランジ
スタ３０２ａと、ノード３１５ａ上の信号電位を反転す
るＣＭＯＳインバータを構成するｐチャネルＭＯＳトラ
ンジスタ３０３ａおよびｎチャネルＭＯＳトランジスタ
３０４ａと、ノード３１６ａの信号電位に応答して導通
し、ノード３１５ａを第２の電源電位Ｖｅｅレベルに放
電するためのｎチャネルＭＯＳトランジスタ３０５ａを
含む。トランジスタ３０２ａのオン抵抗は十分大きくさ
れている。
【０２９４】回路２８５はさらに、ノード３１６ａの信
号電位を反転するＣＭＯＳインバータを構成するｐチャ
ネルＭＯＳトランジスタ３６０ａおよびｎチャネルＭＯ
Ｓトランジスタ３０７ａを含む。このトランジスタ３０
６ａおよび３０７ａにより、信号ＰＸ１が生成される。
ノード３１６ａから信号ＮＸ１が生成される。
【０２９５】信号ＰＸ２およびＮＸ２を発生するため
に、信号ＮＸ１およびＰＸ１のための構成と同様の構成
が設けられる。この信号ＰＸ２およびＮＸ２発生の経路
は信号ＰＸ１およびＮＸ１発生の回路構成と全く同一で
あり、対応する部分には同一の参照番号を付し、その添
字ｂにより区別する。
【０２９６】信号ＲＳＬ発生経路は、ノード３１６ａ上
の電位をゲートに受けるｐチャネルＭＯＳトランジスタ
３０８と、ＭＯＳトランジスタ３０８とノード３１７と
の間に設けられ、ノード３１６ｂの電位をゲートに受け
るｐチャネルＭＯＳトランジスタ３１０と、ノード３１
７と第２の電源電位Ｖｅｅ供給ノードとの間に設けら
れ、そのゲートにノード３１６ａ上の電位を受けるｎチ
ャネルＭＯＳトランジスタ３０９と、ノード３１７と第
２の電源電位Ｖｅｅ供給ノードとの間に設けられ、その
ゲートにノード３１６ｂ上の信号電位を受けるｎチャネ
ルＭＯＳトランジスタ３１１を含む。トランジスタ３０
８〜３１１は、２入力ＮＯＲゲートを構成する。さら
に、ノード３１７上の信号電位を反転増幅するＣＭＯＳ
インバータを構成するｐチャネルＭＯＳトランジスタ３
１２およびｎチャネルＭＯＳトランジスタ３１３が設け
られる。トランジスタ３１２および３１３により信号Ｒ
ＳＬが生成される。不良ワード線が存在せず、冗長ワー
ド線が使用されない場合、ヒューズ素子３０１ａおよび
３０１ｂはともに導通状態とされる。これにより、ノー
ド３１５ａおよび３１５ｂの電位は第１の電源電位Ｖｃ
ｃレベルのハイレベルとなり、ノード３１６ａおよび３
１６ｂの電位レベルはともにローレベルとなる。トラン
ジスタ３０８および３１０が導通し、トランジスタ３０
９および３１１がオフ状態となるため、ノード３１７の
電位はハイレベルとなり、信号ＲＳＬはローレベルとな
る。これにより、冗長デコーダの初段のインバータ（図
３７参照）は不作動状態とされる。
【０２９７】ノード３１６ａおよび３１６ｂの電位がと
もにローレベルであるため、信号ＰＸ１およびＰＸ２が
ともにハイレベルとなる。信号ＮＸ１およびＮＸ２はロ
ーレベルである。したがって、図３７に示すトランジス
タ２９１ａ、２９１ｂ、２９２ａ、２９２ｂ、２９３ａ
および２９３ｂがすべてオン状態となる。
【０２９８】今、ヒューズ素子３０１ａを溶断する。こ
のとき、ノード３１５ａはトランジスタ３０２ａにより
第２の電源電位Ｖｅｅレベルに放電される。ノード３１
６ａの電位レベルが上昇する。このノード３１６ａの電
位レベルの上昇に伴ってトランジスタ３０５ａが導通
し、ノード３１５ａを完全に第２の電源電位Ｖｅｅレベ
ルにまで放電する。したがって、ノード３１６ａは、第
１の電源電位Ｖｃｃレベルとなる。これにより、信号Ｐ
Ｘ１が第２の電源電位Ｖｅｅレベルのローレベルとな
る。この結果、図３７に示すトランジスタ２９３ａがオ
フ状態、トランジスタ２９１ａおよび２９２ａがオフ状
態となる。さらに、ノード３１６ａの電位がハイレベル
であるため、トランジスタ３０９がオン状態となり、ノ
ード３１７の電位がローレベルとなり、信号ＲＳＬがＶ
ｃｃレベルのハイレベルとなる。これにより、図３７に
示す初段のインバータがすべて作動状態とされる。この
状態においては、プリデコード信号に従ってデコード動
作が実行される。
【０２９９】なお、図３７および３８に示す構成におい
ては、初段のインバータは２本の冗長ワード線を選択す
るために共有されている。選択されるべき冗長ワード線
の数は３本以上であってもこの図３７および図３８に示
す回路を拡張することにより容易に対処することができ
る。
【０３００】［カラムシフトリダンダンシー］図３９は
図１に示すＹデコーダ、メモリアレイおよびローカルＸ
デコーダ部分の構成を示す図である。図３９において、
メモリアレイ２は、４つのＩＯブロックＩＯ♯１〜ＩＯ
♯４に分割される状態が一例として示される。メモリブ
ロック２に含まれるＩＯブロックの数はＩＯピンの数す
なわち多ビットデータのビット数に応じて変化する。Ｉ
ＯブロックＩＯ♯１〜ＩＯ♯４は、それぞれ異なるＩＯ
ピン（データ入出力ピン）に結合される。
【０３０１】ローカルＸデコーダ２７は、メモリブロッ
ク１０のメモリアレイにおいて１本のワード線を選択す
る。１本のメインワード線ＭＷＬに対して４つのローカ
ルＸデコード回路３８ａ〜３８ｄが設けられる状態が一
例として示される。メインワード線ＭＷＬが選択状態と
されたとき、ローカルＸデコード回路３８０ａ〜３８０
ｄがイネーブルされ、ＶＺデコーダからのＶＺプリデコ
ード信号をデコードし、ワード線ＷＬ１〜ＷＬ４のうち
の１本が選択状態とされる。ＶＺデコーダ（図１参照）
の出力は、ブロック選択信号と４本のワード線のうちの
１本のワード線を選択する信号とを含む。
【０３０２】Ｙデコーダ６（図１参照）は、ＩＯブロッ
クＩＯ♯１〜ＩＯ♯４それぞれに対応して設けられるコ
ラムデコード回路ＣＤ１〜ＣＤ４を含むように示され
る。１つのＩＯブロックが８つのビット線対を含む構成
が一例として示されている。コラムデコード回路ＣＤ１
〜ＣＤ４の各々は、対応のＩＯブロックＩＯ♯１〜ＩＯ
♯４のビット線対それぞれに対応して設けられ、ブロッ
ク選択信号φｂｌ（図１のＺデコーダから発生される）
に応答してイネーブルされ、Ｙプリデコーダ（図１参
照）からのＹプリデコード信号をデコードするＮＡＮＤ
型デコード回路３８１と、ＮＡＮＤ型デコード回路３８
１の出力を反転するインバータ３８２と、インバータ３
８２の出力を反転するインバータ３８３を含む。コラム
デコード回路ＣＤ１〜ＣＤ４からの列選択信号はコラム
シフトリダンダンシー回路へ与えられる。このコラムシ
フトリダンダンシー回路５およびＹデコーダ６が図２３
に示す列選択信号発生回路１７２に対応する。コラムデ
コード回路ＣＤ１〜ＣＤ４の各々は、対応のＩＯブロッ
クＩＯ♯１〜ＩＯ♯４から１つのビット線対を選択す
る。
【０３０３】図４０は、コラムシフトリダンダンシー回
路の概念的構成を示す図である。図４０（Ａ）において
は、ブロックデータ入出力回路Ｉ／Ｏ♯１〜Ｉ／Ｏ♯４
に対応して８つのビット線対Ｂｍ１〜Ｂｍ８が設けられ
る。ＩＯブロックＩＯ♯１〜ＩＯ♯４に対して１つのス
ペアビット線対ＳＢＰが設けられる。ビット線対それぞ
れに対応して２つの隣接するビット線対の一方をデータ
入出力回路Ｉ／Ｏ♯ｍに接続するためのスイッチ回路Ｓ
Ｗが設けられる。このスイッチ回路ＳＷの接続経路は、
ヒューズによりプログラムされる。
【０３０４】不良ビット線対が存在しない場合、スイッ
チ回路ＳＷはすべて同一の接続状態とされる。すなわち
ビット線対Ｂｍ１〜Ｂｍ８は対応のブロックデータ入出
力回路Ｉ／Ｏ♯ｍに接続される。ビット線対の選択／非
選択はＹデコーダからの列選択信号により決定される。
【０３０５】この状態で、ビット線対Ｂ３７が不良ビッ
ト線対であるとする。このとき図４０（Ｂ）に示すよう
に、ビット線対Ｂ３７からビット線対Ｂ４８に対応して
設けられたスイッチ回路ＳＷのスイッチ経路が、ビット
線対Ｂ１１〜Ｂ３６に対応して設けられたスイッチ回路
と異ならされる。この結果、ビット線対Ｂ３７は常時非
選択状態とされ、代わりにスペアビット線対ＳＢＰが用
いられる。列選択信号の伝搬経路が切換えられるだけで
あり、信号伝搬遅延は生じず、不良ビット線対へのアク
セス時におけるアクセス時間の増大は生じず、高速動作
を実現することができる。
【０３０６】図４１はスイッチ回路の具体的構成を示す
図である。図４１においては、Ｙデコーダ（コラムデコ
ーダ）からの列選択信号ＹＩＡ、ＹＩＢおよびＹＩＣを
受けるスイッチ回路ＳＷＡ、ＳＷＢ、およびＳＷＣを示
す。スイッチ回路ＳＷＡ〜ＳＷＣは同一の構成を有し、
対応する構成要素には同一の参照番号を付す。各構成要
素の特定化のために、対応のスイッチ回路を示すために
添字Ａ、ＢおよびＣが付される。
【０３０７】スイッチ回路ＳＷＡは、ヒューズ素子４１
０Ａの一方端の電位を受けるインバータ４１１Ａと、イ
ンバータ４１１Ａの入力および出力に応じて導通するト
ランスミッションゲート４１２Ａと、インバータ４１１
Ａの入力および出力に応答して、トランスミッションゲ
ート４１２Ａと相補的に導通するトランスミッションゲ
ート４１３Ａと、インバータ４１１Ａの出力に応答して
導通するｎチャネルＭＯＳトランジスタ４１４Ａと、ヒ
ューズ素子４１０Ａの他方端の電位（ヒューズ素子４１
０Ｂの一方端）の電位に応答して導通するｎチャネルＭ
ＯＳトランジスタ４１５Ａを含む。トランスミッション
ゲート４１２Ａは列選択信号ＹＩＡを出力ノードＹＯＡ
に伝達する。トランスミッションゲート４１３Ａは、列
選択信号ＹＩＡを出力ノードＹＯＢに伝達する。トラン
ジスタ４１４Ａおよび４１５Ａは、トランスミッション
ゲート４１３Ａと第２の電源電位Ｖｅｅ供給ノードとの
間に直列に設けられる。
【０３０８】スイッチ回路ＳＷＢは、列選択信号ＹＩＢ
を、出力ノードＹＯＢおよびＹＯＣの一方に伝達する。
スイッチ回路ＳＷＣは、列選択信号ＹＩＣを出力ノード
ＹＯＣおよびＹＯＤの一方に伝達する。
【０３０９】ヒューズ素子４１０Ａ、４１０Ｂ、４１０
Ｃが、スペア活性化回路４００の出力ノードと第１の電
源電位Ｖｃｃ供給ノードとの間に直列に設けられる。
【０３１０】スペア活性化回路４００は、ノード４０１
と第１の電源電位Ｖｃｃ供給ノードとの間に設けられる
ヒューズ素子４０２と、ノード４０１と第２の電源電位
Ｖｅｅ供給ノードとの間に設けられ、そのゲートに基準
電圧Ｖｃｓを受けるｎチャネルＭＯＳトランジスタ４０
４と、ノード４０１上の電位を反転するインバータ４０
６と、インバータ４０６の出力に応答して導通し、ヒュ
ーズ素子４１０Ａの一方端に第２の電源電位Ｖｅｅを伝
達するｎチャネルＭＯＳトランジスタ４０８を含む。次
に動作について簡単に説明する。
【０３１１】不良ビット線が存在しない場合、ヒューズ
素子４０２、４１０Ａ〜４０１Ｃはすべて導通状態にあ
る。この状態においては、スペア活性化回路４００にお
いてノード４０１の電位レベルはハイレベルであり、イ
ンバータ４０６によりトランジスタ４０８はオフ状態を
維持する。したがってヒューズ素子４１０Ａ、４１０Ｂ
および４１０Ｃは第１の電源電位Ｖｃｃを伝達する。イ
ンバータ４１１Ａ〜４１１Ｃの出力がローレベルであ
り、トランスミッションゲート４１２Ａ、４１２Ｂ、お
よび４１２Ｃはオフ状態、トランスミッションゲート４
１３Ａ、４１３Ｂ、および４１３Ｃがオン状態となる。
これにより列選択信号ＹＩＡ〜ＹＩＣは出力ノードＹＯ
Ｂ〜ＹＯＤに伝達される。このときトランジスタ４１４
Ａ、４１４Ｂ、および４１４Ｃはオフ状態にある。
【０３１２】今、出力ノードＹＯＢに対応するビット線
対が不良ビット線であるとする。この状態においては、
ヒューズ素子４１０Ａが溶断される。またスペア活性化
回路４００においてヒューズ素子４０２が溶断される。
スペア活性化回路４００においては、インバータ４０６
の出力がハイレベルとなり、トランジスタ４０８がオン
状態となり、インバータ４１１Ａへはローレベルの信号
が与えられる。この結果、トランスミッションゲート４
１２Ａがオン状態となり、トランスミッションゲート４
１３Ａがオフ状態となる。
【０３１３】スイッチ回路ＳＷＢおよびＳＷＣにおいて
は、ヒューズ素子４１０Ｂおよび４１０Ｃは導通状態に
あり、インバータ４１０Ｂおよび４１１Ｃはそれぞれハ
イレベルの信号を受ける。したがって、トランスミッシ
ョンゲート４１３Ｂおよび４１３Ｃがオン状態、トラン
スミッションゲート４１２Ｂおよび４１２Ｃはオフ状態
にある。スイッチ回路ＳＷＡのトランジスタ４１４Ａお
よび４１５Ａはともにハイレベルの信号をゲートに受け
るため、オン状態となり、出力ノードＹＯＢを第２の電
源電位Ｖｅｅレベルに放電する。これにより、出力ノー
ドＹＯＢは常時非選択状態とされる。列選択信号ＹＩＡ
は出力ノードＹＯＡに伝達され、列選択信号ＹＩＢ、お
よびＹＩＣは出力ノードＹＯＣおよびＹＯＤに伝達され
る。出力ノードＹＯＢに接続されるビット線対が出力ノ
ードＹＯＡに接続されるビット線対で置換され、不良ビ
ット線対の救済が行なわれる。
【０３１４】図４２はＩＯブロックのデータ入出力部の
構成を示す図である。図４２においては、ＩＯブロック
ＩＯ♯１およびＩＯ♯２の部分のみを示す。Ｙデコーダ
６は、８つの列選択信号♯０〜♯７を出力する。８つの
列選択信号はＩＯブロックＩＯ♯１〜ＩＯ♯４により共
有されるように示される。ＩＯブロックＩＯ♯１〜ＩＯ
♯４において同じ位置のビット線対が選択状態とされ
る。
【０３１５】Ｙデコーダ６の出力♯０〜♯７に対応して
スイッチ回路ＳＷ１〜ＳＷ８が設けられる。シフトリダ
ンダンシー回路４においては、ＩＯブロックＩＯ♯１〜
ＩＯ♯４各々に対してスイッチ回路ＳＷ１〜ＳＷ８の組
が設けられる。
【０３１６】リード／ライトゲート４（図１参照）は、
ビット線対各々に対応して設けられる転送ゲートＴＧを
含む。ＩＯブロックＩＯ♯１においては、ビット線対Ｂ
１１〜Ｂ１８に対応して転送ゲートＴＧ１〜ＴＧ８が設
けられる。転送ゲートＴＧ１〜ＴＧ８の各々は選択時対
応のビット線対をローカルデータバスＬＤＢ１に接続す
る。図４２においては、書込データバスと読出データバ
スとを同じデータバスＬＤＢ１で示す。また転送ゲート
ＴＧ１〜ＴＧ８はそれぞれ書込ゲートおよび読出ゲート
両者を含むように示される。
【０３１７】ローカルデータバスＬＤＢ１にはブロック
内入出力回路Ｉ／Ｏ♯１が設けられる。このブロック内
入出力回路Ｉ／Ｏ♯１はローカルライトドライバおよび
ローカルセンスアンプ（図１参照）を含む。ブロック内
入出力回路Ｉ／Ｏ♯１はグローバルデータバスＧＢ１に
結合される。このグローバルデータバスＧＢ１は図１に
示すグローバルライトドライバおよびグローバルセンス
アンプに結合される。Ｉ／Ｏブロックが４つ設けられて
おり、それに応じて４つのグローバルデータバスＧＢ１
〜ＧＢ４が設けられる。
【０３１８】メモリブロックＩＯ♯２に対しては、ロー
カルデータバスＬＤＢ２およびブロック内入出力回路Ｉ
／Ｏ♯２が設けられる。ブロック内入出力回路Ｉ／Ｏ♯
２はグローバルデータバスＧＢ２と結合される。
【０３１９】メモリブロックＩＯ♯２の第１列のビット
線対Ｂ２１に対しては、さらに転送ゲートＴＧ９が設け
られる。不良ビット線救済時においては、ビット線対Ｂ
２１をローカルデータバスＬＤＢ１に接続する場合が生
じるためである。メモリブロックＩＯ♯１において不良
ビット線対が存在する場合、このビット線対Ｂ２１は転
送ゲートＴＧ９を介してローカルデータバスＬＤＢ１と
データの書込／読出を行なう必要が生じる。ビット線対
Ｂ２２からメモリブロックＩＯ♯４の最終列のいずれか
のビット線対において不良ビット線対が存在する場合に
おいては、ビット線対Ｂ２１はローカルデータバスＬＤ
Ｂ２に接続される。転送ゲートＴＧ９はスイッチ回路Ｓ
Ｗ８を介して伝達される列選択信号φＷ１に応答して導
通する。転送ゲートＴＧ１は、スイッチ回路ＳＷ１を介
して与えられる列選択信号φＷ２に応答して導通する。
転送ゲートＴＧ２（ビット線対Ｂ２２に対して設けられ
ている）は列選択信号φＷ３により導通状態とされる。
この列選択信号φＷ３はスイッチ回路ＳＷ１またはスイ
ッチ回路ＳＷ２から伝達される。
【０３２０】図４３は、図４２に示すビット線対Ｂ２１
およびＢ２２の転送ゲート部の構成を示す図である。図
４３においては、データ書込時に動作する転送ゲート部
のみを示す。読出ゲート部分は示していない。図４３に
おいて、ビット線対Ｂ２１に対しては、列選択信号（書
込時に発生される）φＷ１に応答して導通するｎチャネ
ルＭＯＳトランジスタ４２１ａおよび４２１ｂと、列選
択信号φＷ１の非活性時に導通するｐチャネルＭＯＳト
ランジスタ４２３ａおよび４２３ｂが設けられる。トラ
ンジスタ４２１ａおよび４２１ｂは、図４２に示す転送
ゲートＴＧ９に対応し、選択時にはビット線対Ｂ２１を
ローカル書込データバスＷＢ１に接続する。ローカル書
込データバスＬＷＢ１は、図４２に示すローカルデータ
バスＬＤＢ１に含まれる。
【０３２１】ビット線対Ｂ２１に対しさらに、列選択信
号（書込時に発生される）φＷ２に応答して導通するｎ
チャネルＭＯＳトランジスタ４２０ａおよび４２０ｂ
と、列選択信号φＷ２の非活性時に導通するｐチャネル
ＭＯＳトランジスタ４２２ａおよび４２２ｂを含む。ト
ランジスタ４２０ａおよび４２０ｂは図４２に示す転送
ゲートＴＧ１に対応し、選択時にはビット線対Ｂ２１を
ローカル書込データバスＬＷＢ２に接続する。このロー
カル書込データバスＬＷＢ２は図４２に示すローカルデ
ータバスＬＤＢ２に含まれる。
【０３２２】ビット線対Ｂ２１に対しさらに列選択信号
φＷ１の非活性時に導通するｐチャネルＭＯＳトランジ
スタ４２４ｂと、列選択信号φＷ２の非活性時に導通す
るｐチャネルＭＯＳトランジスタ４２４ａが設けられ
る。トランジスタ４２４ａおよび４２４ｂはビット線対
Ｂ２１のビット線の間に直列に接続される。
【０３２３】ビット線対Ｂ２２に対しては、列選択信号
（書込時に発生される）φＷ３に応答して導通するｎチ
ャネルＭＯＳトランジスタ４２５ａおよび４２５ｂと、
列選択信号φＷ３の非活性時に導通状態となるｐチャネ
ルＭＯＳトランジスタ４２６ａ、４２６ｂおよび４２７
とが設けられる。トランジスタ４２５ａおよび４２５ｂ
は導通時にはビット線対Ｂ２２をローカル書込データバ
スＬＷＢ２へ接続する。トランジスタ４２６ａおよび４
２６ｂは、導通時にはビット線対Ｂ２２の各ビット線の
電位をプルアップする。トランジスタ４２７は導通時に
はビット線対Ｂ２２の各ビット線の電位をイコライズす
る。
【０３２４】トランジスタ４２２ａ、４２２ｂ、４２３
ａ、および４２３ｂのゲート幅はトランジスタ４２６ａ
および４２６ｂのゲート幅Ｗ２の２倍とされる。直列接
続によるビット線駆動力の低下を防止する。トランジス
タ４２４ａおよび４２４ｂのそれぞれの電流駆動力すな
わちゲート幅はトランジスタ４２７のゲート幅の２倍と
される。データ読出時のビット線電位振幅を他のビット
線のそれと等しくする。また、ビット線対Ｂ２１がデー
タ書込を受け、次いでデータ読出を受けるときのビット
線のプリチャージ時間を他のビット線対Ｂ２２と同一と
し、ライトリカバリーのマージンの低下を防止する。信
号φＷ１およびφＷ２の一方のみが利用される。他方は
常時非活性状態を維持する（図４１参照）。
【０３２５】上述のように、ＩＯブロックの境界に位置
するビット線対に対し書込ゲートとして信号φＷ１およ
びφＷ２それぞれに従って動作する書込ゲートを設ける
ことにより、１つのメモリブロックに複数のＩＯブロッ
クが設けられている場合においてもコラムシフトリダン
ダンシー回路を利用することができ、またメモリブロッ
クにおいて１つのスペアビット線対のみを用いればよい
ため、効率的な冗長ビット線の利用が可能となる。また
１つのスペアビット線対のみでよいためアレイ面積を低
減できる。
【０３２６】また、その境界部に位置するビット線対に
対してイコライズトランジスタおよび負荷トランジスタ
のたとえばゲート幅を他のビット線対（たとえばビット
線Ｂ２２）の対応の構成要素のゲート幅の２倍とし、そ
の電流駆動能力を２倍としておくことにより、トランジ
スタの直列接続によるオン抵抗に起因する電流駆動力の
低下を防止することができ、ライトリカバリーのマージ
ンの低下等を確実に防止することができる。
【０３２７】また図４３に示す構成の場合、データ書込
時においてビット線対Ｂ２１が非選択状態のとき、信号
φＷ１およびφＷ２はともにローレベルにあり、トラン
ジスタ４２２ａ、４２２ｂ、４２３ａ、４２３ｂ、４２
４ａおよび４２４ｂがすべてオン状態となる。したがっ
て、データ読出時と同じ電位振幅がビット線対Ｂ２１に
おいて生じる。これにより、書込サイクルにおけるビッ
ト線対Ｂ２１の電位のイコライズを高速で行なうことが
できる。
【０３２８】図４４は、図４３に示すビット線対Ｂ２１
のビット線負荷共用回路の変更例を示す図である。図４
４においては、さらに、トランジスタ４２２ａおよび４
２３ａと並列にｐチャネルＭＯＳトランジスタ４２５ａ
および４２６ａが設けられ、トランジスタ４２２ｂおよ
び４２３ｂと並列にｐチャネルＭＯＳトランジスタ４２
５ｂおよび４２６ｂが設けられる。
【０３２９】トランジスタ４２５ａおよび４２５ｂはそ
のゲートに列選択信号φＷ１を受け、トランジスタ４２
６ａおよび４２６ｂはそのゲートに列選択信号φＷ２を
受ける。残りの構成は図４３に示す構成と同じである。
信号φＷ１およびφＷ２の一方は常時非活性状態のロー
レベルに固定される。信号φＷ１が常時非活性状態のと
き、トランジスタ４２３ａおよび４２３ｂは常時オン状
態となる。信号φＷ２がハイレベルからローレベルに変
化するとき、トランジスタ４２２ａおよび４２２ｂは、
トランジスタ４２３ａおよび４２３ｂを介して第１の電
源電位Ｖｃｃから電流を供給されてビット線対を充電す
る。このとき、トランジスタ４２５ａおよび４２５ｂは
常時オン状態であるため、トランジスタ４２６ａおよび
４２６ｂはトランジスタ４２５ａおよび４２５ｂを介し
てビット線を充電する。
【０３３０】一方、列選択信号φＷ２が常時非活性状態
のローレベルに固定された場合、トランジスタ４２２
ａ、４２２ｂ、４２６ａおよび４２６ｂが常時オン状態
とされる。この状態では、トランジスタ４２３ａおよび
４２３ｂは、常時オン状態のトランジスタ４２２ａおよ
び４２２ｂを介してビット線に接続される。一方、トラ
ンジスタ４２５ａおよび４２５ｂは、常時オン状態のト
ランジスタ４２６ａおよび４２６ｂを介して第１の電源
電位供給ノードに接続される。
【０３３１】信号φＷ１の変化時および信号φＷ２の変
化時いずれの場合においても、電源電位供給ノードに近
いトランジスタとビット線に近いトランジスタが制御信
号に従ってオン／オフする。したがって列選択信号φＷ
２およびφＷ１のいずれが活性化されても、ビット線負
荷回路の動作特性を同じとすることができる。
【０３３２】図４３および図４４に示すビット線負荷回
路および書込ゲートの構成は、ＩＯブロックの境界のビ
ット線対に対して設けられている。しかしながらこのビ
ット線対Ｂ２１に対して設けられている構成は、ＩＯポ
ート（データ入出力ポート）が複数個設けられており、
各ＩＯポートから独立にデータの入出力を行なうことの
できるマルチポートメモリにおいても適用可能である。
この場合、列選択信号φＷ１およびφＷ２がそれぞれＩ
Ｏポートに対応して発生される書込時列選択信号とな
る。
【０３３３】またトランジスタ４２５ａ、４２５ｂ、４
２６ａおよび４２６ｂのゲート幅は図４３に示すトラン
ジスタ４２６ａおよび４２６ｂのゲート幅Ｗ２の２倍と
される。
【０３３４】［冗長回路］図４５は冗長回路の一例を示
す図である。図４５においては、基準電圧発生のための
冗長回路が例示される。図２１を参照して説明したよう
に、基準電圧発生回路においては、第２の電源電位Ｖｅ
ｅの変化を補償するために、カレントミラー型電流源ト
ランジスタＲＰ２と並列にゲートに第２の電源電位Ｖｅ
ｅを受けるトランジスタが設けられる。この電位変化補
償用のトランジスタは最適化する必要がある。この場
合、ゲート幅および／またはオン抵抗などのパラメータ
の異なるトランジスタを複数個準備し、そのうちの最適
な特性を備えるトランジスタを選択することにより、回
路特性の最適化を図る。
【０３３５】このような複数の冗長回路から１つの回路
を選択する場合、アルミ配線またはコンタクトなどの特
定のパターニング用マスクを用いて冗長回路の選択を行
なうことが考えられる。しかしながらこの場合、特性の
評価以前に、用いられる回路を決定する必要がある。用
いられた回路が最適でない場合には、その冗長回路の切
換を行なうことができない。また、ヒューズ素子を用
い、ヒューズ素子の切断により冗長トランジスタの選択
を行なうことも考えられる。しかしながら、一旦ヒュー
ズを溶断すれば、この溶断されたヒューズを再度導通状
態とすることができない。したがって、冗長回路の選択
に柔軟性が欠け、最適な回路を選択するのが困難になる
という問題を生じる。
【０３３６】そこで、図４５に示すように、冗長回路４
３０ａ、４３０ｂ、および４３０ｃを並列に設ける。冗
長回路４３０ａ〜４３０ｃはそれぞれゲート幅またはオ
ン抵抗が異なるｐチャネルＭＯＳトランジスタを含む。
【０３３７】冗長回路４３０ａ〜４３０ｃそれぞれに対
応して冗長制御回路４３２ａ、４３２ｂ、および４３２
ｃが設けられる。冗長制御回路４３２ａ〜４３２ｃ各々
に対しては、２つのヒューズ素子ＦＡおよびＦＢが設け
られる。冗長制御回路４３２ａ〜４３２ｃそれぞれに対
するヒューズ素子は、添字ａ、ｂ、およびｃで区別す
る。冗長制御回路４３２ａおよび４３２ｃは、関連の２
つのヒューズ素子の一方のヒューズ素子が切断された場
合に対応の冗長回路を活性状態とする。両方のヒューズ
素子が切断された場合には、対応の冗長回路を非活性状
態とする。両方のヒューズ素子がともに導通状態のとき
には対応の冗長回路を非活性状態とする。冗長回路４３
２ａ〜４３２ｃのトランジスタは、その一方導通端子が
第１の電源電位Ｖｃｃ供給ノードに接続され、その他方
導通端子は共通にノードＮＤ４に接続される。次に動作
について簡単に説明する。
【０３３８】初期状態においては、ヒューズ素子ＦＡお
よびＦＢはすべて導通状態にある。この状態において
は、冗長制御回路４３２ａ〜４３２ｃからは非活性化信
号（図４５に示す実施例においてはハイレベル）の信号
が出力される。冗長回路４３０ａ〜４３０ｃのトランジ
スタはすべてオフ状態にある。
【０３３９】ヒューズ素子ＦＡａをまず切断する。これ
により冗長制御回路４３２ａの出力が活性状態となり、
冗長回路４３０ａのトランジスタがオン状態となる。こ
の状態で、基準電圧発生回路を動作させ、その基準電圧
Ｖｃｓ１の第２の電源電位Ｖｅｅと第１の電源電位Ｖｃ
ｃとの差の電圧に対する依存性の有無を測定する。この
場合、冗長制御回路４３２ａ〜４３２ｃが出力するロー
レベルの電位を変化させることによりこの電源電位依存
性の試験が行なわれる。
【０３４０】冗長回路４３０ａが最適な動作特性を与え
る場合には、この時点で冗長回路選択動作は完了する。
最適な結果が得られない場合には、ヒューズ素子ＦＢａ
を再度切断し、冗長制御回路４３２ａの出力を非活性状
態とし、冗長回路４３０ａを不作動状態とする。次いで
ヒューズ素子ＦＡｂを切断し、冗長制御回路４３２ｂの
出力を活性状態とし、冗長回路４３０ｂにより同様の動
作特性の測定を行なう。冗長回路４３０ｂが最適な結果
を与えればこの冗長回路４３０ｂが選択される。そうで
ない場合には、冗長回路４３０ｂが再度ヒューズ素子Ｆ
Ｂｂの切断により非活性状態とされ、冗長回路４３０ｃ
により同様の処理動作が実行される。
【０３４１】上述の一連の動作により、最適な動作特性
を与える冗長回路を選択することができる。この構成
は、半導体記憶装置の特性を評価するための試験製品に
おいて最適な動作特性を与えるトランジスタのサイズを
決定する場合に極めて強力な手段として用いることがで
きる。
【０３４２】図４６は、この冗長回路の他の適用例を示
す図である。図４６においては、冗長ワード線を選択す
るためのアドレスプログラム回路４４０ａおよび４４０
ｂが冗長回路の例として示される。
【０３４３】アドレスプログラム回路４４０ａおよび４
４０ｂは図３６に示す構成に対応し、ドライブ回路４４
４ａおよび４４６ｂを介して冗長ワード線ＲＷＬ１およ
びＲＷＬ２をそれぞれ駆動するための選択信号を発生す
る。アドレスプログラム回路４４０ａおよび４４０ｂに
はそれぞれプリデコード信号が与えられる。アドレスプ
ログラム回路４４０ａおよび４４０ｂに対してはそれぞ
れ冗長制御回路４４２ａおよび４４２ｂが設けられる。
冗長制御回路４４２ａおよび４４２ｂは、図３６に示す
構成においてインバータの電源供給ノードへ与えられる
電位を発生する。これにより、アドレスプログラム回路
４４０ａおよび４４０ｂの活性／非活性を制御する。
【０３４４】冗長制御回路４４２ａおよび４４２ｂはそ
れぞれヒューズ素子ＦＣａおよびＦＤａならびにＦＣ
ｂ、ＦＤｂを含む。ヒューズ素子ＦＣおよびＦＤがとも
に導通状態のときには冗長制御回路４４２ａおよび４４
２ｂは非活性状態の信号を出力する。ヒューズ素子の一
方が切断されると、冗長制御回路４４２ａ（または４４
２ｂ）は活性化信号を生成する。両方のヒューズＦＣお
よびＦＤが切断されると、冗長制御回路は非活性化信号
を生成する。
【０３４５】この構成の場合、アドレスプログラム回路
４４０ａおよび４４０ｂに不良ワード線のアドレスをプ
ログラムしたとき、この冗長ワード線ＲＷＬ１がまた不
良であった場合が考えられる。この場合、冗長制御回路
４４２ａのヒューズ素子ＦＣａおよびＦＤａをともに切
断すれば、冗長ワード線ＲＷＬ１は常時非選択状態とで
きる。したがって、不良ワード線が誤って不良冗長ワー
ド線で置換えられることが防止される。この場合、不良
ワード線に接続されるメモリセルは、パリティビットな
どを用いて誤りの検出／訂正が実行されればよい。
【０３４６】特に冗長制御回路４４２ａおよび４４２ｂ
の出力を図３６に示すインバータの電源電位供給ノード
へ伝達する構成とすることにより、アドレスプログラム
回路４４０ａおよび４４０ｂの非活性化→活性化→非活
性化を容易に実現することができる。図３６に示すスペ
ア活性化回路２７０に代えて、この図４６に示す冗長制
御回路４４２を利用すれば、ヒューズ素子の溶断数を増
加させることなく冗長デコード回路の活性／非活性化を
容易に制御することができる。もちろん図３６に示す冗
長デコード回路の構成においても、不良冗長ワード線の
使用を防止することができる。プログラム後ヒューズ素
子２７２（スペア活性化回路２７０に含まれる）を切断
すればよい。しかしながら、この図４６に示す冗長制御
回路４４２を用いれば、不良メモリセルが存在しない場
合、何らヒューズ素子を切断する必要がなく、工程を省
略することができる（図３６に示す構成の場合不良メモ
リセル（不良ワード線）が存在しない場合スペア活性化
回路２７０においてヒューズ素子２７２を切断する必要
がある）。
【０３４７】上述の説明においては、冗長回路の例とし
て、基準電圧発生回路およびアドレスプログラム回路を
説明している。しかしながら一般に、半導体チップ上
に、同時に使用しない複数の回路が設けられており、必
要に応じてこの複数の回路のうちの１つを選択して使用
する構成であればこの図４５および図４６に示す冗長制
御回路は適用可能である。動作確認を行ないながら使用
すべき回路を決定することができる。
【０３４８】図４７は冗長制御回路の論理構成を示す図
である。図４７において、冗長制御回路は、第１の電源
電位供給ノードとノード４５４との間に設けられる第１
のヒューズ素子４５０ａと、ノード４５４と第２の電源
電位Ｖｅｅ供給ノードとの間に設けられる高抵抗抵抗素
子４５１ａと、第１の電源電位Ｖｃｃ供給ノードとノー
ド４５５との間に設けられるヒューズ素子４５０ｂと、
ノード４５５と第２の電源電位Ｖｅｅ供給ノードとの間
に設けられる高抵抗抵抗素子４５１ｂと、ノード４５４
および４５５上の信号電位を受ける２入力ＥｘＯＲゲー
ト４５２と、ＥｘＯＲゲート４５２の出力を反転するイ
ンバータ４５３を含む。２入力ＥｘＯＲゲート４５２
は、その両入力のロジックレベルが一致の場合にはロー
レベルの信号を出力し、不一致の場合にはハイレベルの
信号を出力する。次に動作について説明する。
【０３４９】ヒューズ素子４５０ａおよび４５０ｂがと
もに導通状態のとき、ノード４５４および４５５の電位
レベルはハイレベルであり、ＥｘＯＲゲート４５２の出
力はローレベルとなり、インバータ４５３からハイレベ
ルの信号が出力される。
【０３５０】ヒューズ素子４５０ａおよび４５０ｂの一
方が切断された場合、ノード４５４および４５５の一方
の電位レベルがハイレベル、一方の電位レベルがローレ
ベルとなる。これにより、ＥｘＯＲゲート４５２の出力
がハイレベルとなり、インバータ４５３の出力がローレ
ベルとなる。
【０３５１】ヒューズ素子４５０ａおよび４５０ｂがと
もに切断されると、ノード４５４および４５５の電位は
ともにローレベルとなる。この状態では、ＥｘＯＲゲー
ト４５２の出力がローレベルとなり、インバータ４５３
の出力がハイレベルとなる。
【０３５２】この冗長制御回路の出力が活性時ハイレベ
ル、非活性時ローレベルとなるロジックが用いられても
よい。
【０３５３】図４８は、冗長制御回路の他の構成を示す
図である。図４８において、冗長制御回路４４９は、ノ
ード４６９ａと第２の電源電位Ｖｅｅ供給ノードとの間
に設けられるｎチャネルＭＯＳトランジスタ４６２ａ
と、ノード４６９ａの信号電位を反転するインバータ４
６３ａと、インバータ４６３ａの出力に応答して導通
し、ノード４６９ａを第２の電源電位Ｖｅｅレベルに放
電するｎチャネルＭＯＳトランジスタ４６４ａと、イン
バータ４６３ａの出力をゲートに受けるｐチャネルＭＯ
Ｓトランジスタ４６７ａおよび４６８ａと、ノード４６
９ａ上の信号電位をゲートに受けるｐチャネルＭＯＳト
ランジスタ４６５ａおよび４６６ａを含む。
【０３５４】トランジスタ４６５ａおよび４６６ａは直
列に接続され、トランジスタ４６７ａおよび４７８ａは
直列に接続される。トランジスタ４６２ａはゲートに第
１の電源電位Ｖｃｃを受ける。ノード４６９ａと第１の
電源電位Ｖｃｃ供給ノードとの間にヒューズ素子４６０
ａが設けられる。
【０３５５】ヒューズ素子４６０ｂに対する構成は、ノ
ード４６９ｂと第２の電源電位Ｖｅｅ供給ノードとの間
に設けられ、ゲートに第１の電源電位Ｖｃｃを受けるｎ
チャネルＭＯＳトランジスタ４６２ｂと、ノード４６９
ｂの電位を反転するインバータ４６３ｂと、インバータ
４６３ｂの出力に応答して導通し、ノード４６９ｂを第
２の電源電位Ｖｅｅレベルに放電するｎチャネルＭＯＳ
トランジスタ４６４ｂと、ノード４６９ｂ上の信号電位
をゲートに受けるｐチャネルＭＯＳトランジスタ４６５
ｂと、ノード４６９ｂ上の信号電位をゲートに受けるｎ
チャネルＭＯＳトランジスタ４６８ｂと、インバータ４
６３ｂの出力をゲートに受けるｎチャネルＭＯＳトラン
ジスタ４６６ｂおよびｐチャネルＭＯＳトランジスタ４
６７ｂを含む。
【０３５６】トランジスタ４６５ｂは、第１の電源電位
Ｖｃｃ供給ノードとトランジスタ４６５ａとの間に設け
られる。トランジスタ４６７ｂは、第１の電源電位Ｖｃ
ｃ供給ノードとトランジスタ４６７ａとの間に設けられ
る。トランジスタ４６６ｂは、トランジスタ４６６ａと
第１の電源電位Ｖｅｅ供給ノードとの間に設けられる。
トランジスタ４６８ｂは、トランジスタ４６８ａと第２
の電源電位Ｖｅｅ供給ノードとの間に設けられる。次に
動作について説明する。
【０３５７】ヒューズ素子４６０ａおよび４６０ｂがと
もに導通状態のとき、ノード４６９ａおよび４６９ｂの
電位はハイレベルである。インバータ４６３ａおよび４
６３ｂの出力がともにローレベルとなり、トランジスタ
４６７ａおよび４６７ｂがともにオン状態となる。トラ
ンジスタ４６８ａがオフ状態であり、トランジスタ４６
６ｂがオフ状態であり、トランジスタ４６５ｂがオフ状
態である。したがって、出力ノード４７０は、トランジ
スタ４６７ｂおよび４６７ａを介して第１の電源電位Ｖ
ｃｃレベルにまで充電される。これにより、非活性状態
を示すハイレベルの信号が出力される。
【０３５８】一方のヒューズ素子が切断された状態を考
える。今、仮にヒューズ素子４６０ａが切断され、ヒュ
ーズ素子４６０ｂが導通状態にあるとする。ノード４６
９ａはトランジスタ４６２ａにより放電され、ローレベ
ルとなる。ノード４６９ｂの電位はハイレベルである。
インバータ４６３ａの出力がハイレベル、インバータ４
６９ｂの出力がローレベルとなる。この状態では、トラ
ンジスタ４６８ａおよび４６８ｂがオン状態となる。ト
ランジスタ４６７ａがオフ状態、トランジスタ４６５ｂ
がオフ状態、トランジスタ４６６ｂがオフ状態である。
したがって、出力ノード４７０は、トランジスタ４６８
ａおよび４６８ｂを介して第２の電源電位Ｖｅｅにまで
放電される。これにより、活性状態を示すローレベルの
信号が出力される。
【０３５９】ヒューズ素子４６０ａおよび４６０ｂをと
もに切断した状態を考える。この状態では、ノード４６
９ａおよび４６９ｂがともに第２の電源電位Ｖｅｅレベ
ルのローレベルである。インバータ４６３ａおよび４６
３ｂの出力はハイレベルである。トランジスタ４６５ａ
および４６５ｂがともにオン状態となる。トランジスタ
４６６ａがオフ状態、トランジスタ４６７ａ，４６７ｂ
がオフ状態、およびトランジスタ４６８ｂがオフ状態で
ある。したがって出力ノード４７０はトランジスタ４６
５ｂおよび４５６ａを介して第１の電源電位Ｖｃｃレベ
ルにまで充電され、非活性状態のハイレベルの信号を出
力する。
【０３６０】上述のような冗長制御回路と冗長回路とを
複数組設けておくことにより、冗長回路を切換えながら
動作確認をして使用する回路を決定することができ、正
確に所望の動作特性を実現する回路を容易に実現するこ
とができる。
【０３６１】［バッファ回路］図４９はアドレスバッフ
ァの具体的構成を示す図である。図４９に示すアドレス
バッファは１ビットアドレス信号Ａｉをバッファ処理す
るバッファ回路である。このアドレスバッファ回路５０
０は、図１に示す構成において、Ｘプリデコーダ、Ｙプ
リデコーダおよびＺプリデコーダへ内部アドレス信号を
与えるバッファ回路に対応する。
【０３６２】図４９において、アドレスバッファ回路５
００は、そのベースにアドレス信号ビットＡｉを受け、
そのコレクタが第１の電源電位Ｖｃｃ供給ノードに接続
され、そのエミッタがノード５１３に接続されるｎｐｎ
バイポーラトランジスタ５０１と、そのコレクタの第１
の電源電位Ｖｃｃ供給ノード５０２に接続され、そのベ
ースに第１の基準電圧Ｖｒｅｆ１を受け、そのエミッタ
がノード５１３に接続されるｎｐｎバイポーラトランジ
スタ５０２と、ノード５１３と第２の電源電位Ｖｅｅ供
給ノードとの間に設けられ、そのゲートに第２の基準電
圧Ｖｃｓ１を受けるｎチャネルＭＯＳトランジスタ５０
９を含む。トランジスタ５０１および５０２はエミッタ
・カップルド・ロジックを構成し、トランジスタ５０９
はこのＥＣＬゲートに対する定電流源として機能する。
【０３６３】アドレスバッファ回路５００は、さらに、
ノード５１３上の信号電位をベースに受け、そのコレク
タが抵抗５１１を介して第１の電源電位Ｖｅｃ供給ノー
ドに接続され、そのエミッタがノード５１４に接続され
るｎｐｎバイポーラトランジスタ５０３と、ベースに第
１の基準電圧Ｖｒｅｆ１を受け、そのコレクタが抵抗５
１２を介して第１の電源電位Ｖｃｃ供給ノードに接続さ
れ、そのエミッタがノード５１４に接続されるｎｐｎバ
イポーラトランジスタ５０４と、ノード５１４と第２の
電源電位Ｖｅｅ供給ノードとの間に設けられ、そのゲー
トに第２の基準電圧Ｖｃｓ１を受けるｎチャネルＭＯＳ
トランジスタ５１０を含む。トランジスタ５０３および
５０４はＥＣＬゲートを構成し、トランジスタ５１０は
このＥＣＬゲートに対する定電流源として機能する。
【０３６４】アドレスバッファ回路５００は、ノード５
１５（抵抗５１１とトランジスタ５０３のコレクタとの
接続点）上の信号電位をエミッタフォロワ態様で伝達す
るｎｐｎバイポーラトランジスタ５０５および５０６
と、ノード５１６（抵抗５１２とトランジスタ５０４の
コレクタとの接続点）上の信号電位をエミッタフォロワ
態様で伝達するｎｐｎバイポーラトランジスタ５０７お
よび５０８を含む。トランジスタ５０５〜５０８のエミ
ッタから、内部アドレス信号ＡＢ１、ＡＢ２、ＡＢ３、
およびＡＢ４が出力される。次に動作について簡単に説
明する。
【０３６５】トランジスタ５０１および５０２は入力信
号のハイ／ロー判定機能とともにレベルシフト機能を備
える。入力アドレス信号ビットＡｉがハイレベルのと
き、トランジスタ５０１がオン状態、トランジスタ５０
２がオフ状態となる。この入力アドレス信号ビットＡｉ
の電位レベルをＶ（Ａｉ）とすると、ノード５１３の電
位はＶ（Ａｉ）−ＶＢＥとなる。Ｖ（Ａｉ）−ＶＢＥ＞
Ｖｒｅｆ１であるため、トランジスタ５０３を介して電
流が流れ、ノード５１５の電位が低下する。これによ
り、内部アドレス信号ビットＡＢ１およびＡＢ２がロー
レベル、内部アドレス信号ビットＡＢ３およびＡＢ４が
ハイレベルとなる。
【０３６６】入力アドレス信号ビットＡｉがローレベル
のときには、トランジスタ５０２がオン状態となり、ノ
ード５１３の電位はＶｒｅｆ１−ＶＢＥとなる。この状
態では、トランジスタ５０４がオン状態となり、ノード
５１６の電位が放電される。その結果、内部アドレス信
号ビットＡＢ１およびＡＢ２がハイレベル、内部アドレ
ス信号ビットＡＢ３およびＡＢ４がローレベルとなる。
【０３６７】図５０は、Ｖアドレス入力バッファ回路の
構成を示す図である。この図５０に示すＶアドレス入力
バッファ回路５２０からの内部アドレス信号ＡＶ１〜Ａ
Ｖ４は図１に示すＶプリデコーダへ与えられる。
【０３６８】図５０に示すＶアドレス入力バッファ回路
５２０は、図４９に示すアドレス入力バッファ回路５０
０の構成に加えてさらにノード５１５にアノードが結合
されるダイオード５２１と、ノード５１６にアノードが
結合されるダイオード５２２と、バーンインモード指定
信号ＢＩに応答して導通するｎチャネルＭＯＳトランジ
スタ５２３と、そのゲートに第２の基準電圧Ｖｃｓ１を
受けるｎチャネルＭＯＳトランジスタ５２４を含む。ダ
イオード５２１および５２２のカソードが共通に接続さ
れてワイアード・オア論理ゲートを構成する。トランジ
スタ５２３はダイオード５２１および５２２とトランジ
スタ５２４の間に設けられる。トランジスタ５２３は定
電流源として機能する。次に動作について説明する。
【０３６９】バーンインモードとは、半導体記憶装置
を、高電圧高温度条件下で動作させ、初期不良のスクリ
ーングすなわち潜在的な不良を顕在化させる動作モード
である。バーインモード指定信号ＢＩがハイレベルとな
ると、トランジスタ５２３が導通する。この状態では、
ハイレベルのノード５１５または５１６に接続されるダ
イオード５２１または５２２が導通し、Ｖアドレス信号
ビットＶｉのレベルに係わらず、ノード５１５および５
１６をローレベルに設定する。これにより、トランジス
タ５０５および５０８から出力される内部アドレス信号
ビットＡＶ１〜ＡＶ４はイネーブル状態のローレベルと
なる。すなわち、バーンインモード時においては、複数
のワード線が同時に選択状態とされる。バーンインモー
ド時において消費電力を増加させるためである。
【０３７０】バーンインモード指定信号ＢＩがローレベ
ルのときには、トランジスタ５２３がオフ状態となる。
この状態では、ダイオード５２１および５２２がオフ状
態となる。したがって、このＶアドレス入力バッファ回
路５２０は、図４９に示すアドレスバッファ回路と同じ
動作を行なう。
【０３７１】図４９に示すアドレスバッファ回路からの
アドレス信号に応じて１本のメインワード線が選択され
る。１本のメインワード線には複数のサブワード線が接
続される（図３９参照）。この複数のサブワード線の選
択が図５０に示すＶアドレス信号入力バッファ回路の出
力により行なわれる。したがって、図５０に示すＶアド
レス信号入力バッファ回路の出力をすべてバーンインモ
ード時に選択状態とすれば、１本のメインワード線に接
続されるサブワード線を同時にすべて選択状態とするこ
とができる。
【０３７２】この図５０に示すＶアドレス入力バッファ
回路を、図３３および図３４に示すプリデコード信号Ｉ
Ｎ３を発生するためのアドレス入力バッファ回路として
利用すれば、同時に複数のメインワード線を選択状態と
することができる。この場合には、Ｖアドレス入力バッ
ファは通常のバッファ動作をしており、１つのワード線
を選択する信号を発生する。したがって複数のメインワ
ード線それぞれにおいて１つのワード線が選択される。
結果として複数のワード線が選択状態とされる。いずれ
の構成が利用されてもよい。
【０３７３】図５１はＶアドレス入力バッファ回路の他
の構成を示す図である。図５１において、Ｖアドレス入
力バッファ回路５２０は、入力アドレス信号ビットＶｉ
をベースに受けるｎｐｎバイポーラトランジスタ５３０
および５３３と、各々がベースに第１の基準電圧Ｖｒｅ
ｆ１を受けるｎｐｎバイポーラトランジスタ５３１およ
び５３２を含む。トランジスタ５３０および５３２のコ
レクタはともに抵抗５３４を介して第１の電源電位Ｖｃ
ｃ供給ノードに接続される。トランジスタ５３１および
５３３のコレクタは抵抗５３５を介して第１の電源電位
Ｖｃｃ供給ノードに接続される。トランジスタ５３０お
よび５３１のエミッタは共通に接続され、トランジスタ
５３２および５３３のエミッタが共通に接続される。
【０３７４】Ｖアドレス信号入力バッファ回路５２０
は、さらに、第２の基準電圧Ｖｃｓ１をベースに受ける
ｎチャネルＭＯＳトランジスタ５３６および５３７と、
バーンインモード指定信号ＢＩをゲートに受けるｎチャ
ネルＭＯＳトランジスタ５３８を含む。トランジスタ５
３６は、トランジスタ５３０および５３１に対する定電
流源として機能し、トランジスタ５３７は、トランジス
タ５３２および５３３に対する定電流源として機能す
る。トランジスタ５３８はトランジスタ５３７とトラン
ジスタ５３２および５３３との間に設けられる。
【０３７５】Ｖアドレス入力バッファ回路５２０はさら
に、ノード５３９ａの電位を信号線５３９ｂを介してベ
ースに受けるｎｐｎバイポーラトランジスタ５０５およ
び５０６と、ノード５４０ａへの電位を信号線５４０ｂ
を介してベースに受けるｎｐｎバイポーラトランジスタ
５０７および５０８を含む。トランジスタ５０５〜５０
８のコレクタは第１の電源電位Ｖｃｃ供給ノードに接続
される。トランジスタ５０５〜５０８のそれぞれのエミ
ッタから内部アドレス信号ＡＶ１〜ＡＶ４が生成され
る。次に動作について簡単に説明する。
【０３７６】バーンインモード指定信号ＢＩがローレベ
ルのとき、トランジスタ５３２および５３３には電流は
流れず、トランジスタ５３２および５３３は非動作状態
にある。
【０３７７】トランジスタ５３０および５３１は、入力
アドレス信号ビットＶｉと第１の基準電圧Ｖｒｅｆ１の
比較および増幅を行なう。入力アドレス信号ビットＶｉ
のハイレベル／ローレベルに応じて信号線５３９および
５４０の電位がローレベル／ハイレベルとなる。これに
より、入力アドレス信号ビットＶｉのレベルに応じた内
部アドレス信号ビットＡＶ１〜ＡＶ４が生成される。
【０３７８】バーンインモード指定信号ＢＩがハイレベ
ルのとき、トランジスタ５３８がオン状態となる。この
状態においては、トランジスタ５３０、５３１、５３２
および５３３がすべて動作可能状態となる。入力信号Ｖ
ｉが第１の基準電圧Ｖｒｅｆ１よりも高い場合には、ト
ランジスタ５３０および５３３がオン状態となり、ノー
ド５３９ａおよび５４０ａをともにローレベルに引下げ
る。
【０３７９】一方、入力アドレス信号ビットＶｉが第１
の基準電圧Ｖｒｅｆ１よりも低い場合には、トランジス
タ５３１および５３２がオン状態となる。この状態にお
いても、ノード５３９ａおよび５４０ａはトランジスタ
５３２および５３１を介して放電されてローレベルとな
る。したがってバーンインモード時においては、入力ア
ドレス信号ビットＶｉのレベルにかかわらず、内部アド
レス信号ビットＡＶ１〜ＡＶ４すべてをローレベルの選
択状態に設定することができる。
【０３８０】図５１に示すアドレス信号入力バッファ回
路の構成においては、トランジスタ５３０〜５３３をす
べて同一サイズとすれば、バーンインモード時において
も正確に信号線５３９ｂおよび５４０ｂをローレベルに
設定することができる。ローレベルの電位は抵抗５３４
および５３５と電流源トランジスタ５３６および５３７
が供給する電流との積により決定され、そのローレベル
電位を正確に設定することができる。
【０３８１】図５２は、図１に示すＣＳバッファの具体
的構成を示す図である。図５２において、ＣＳバッファ
１２は、外部からパッド５７０を介して与えられるチッ
プセレクト信号／ＣＳをベースに受けるｎｐｎバイポー
ラトランジスタ５５０と、第１の基準電圧Ｖｒｅｆ１を
ベースに受けるｎｐｎバイポーラトランジスタ５５１
と、第２の基準電圧Ｖｃｓ１をゲートに受け、トランジ
スタ５５０および５５１に対する電流経路を与える定電
流源トランジスタとして機能するｎチャネルＭＯＳトラ
ンジスタ５５９を含む。トランジスタ５５０および５５
１のコレクタは第１の電源電位Ｖｃｃ供給ノードに接続
され、それらのエミッタはノード５６６を介してトラン
ジスタ５５９に接続される。
【０３８２】ＣＳバッファ１２はさらに、ノード５６６
の信号電位をベースに受けるｎｐｎバイポーラトランジ
スタ５５２と、第１の基準電位Ｖｒｅｆ１をベースに受
けるｎｐｎバイポーラトランジスタ５５３と、制御信号
ＣＳ・Ｗ・ＣＵＴをベースに受け、その一方導通端子が
トランジスタ５５２および５５３のエミッタに接続され
るｎチャネルＭＯＳトランジスタ５６０と、トランジス
タ５６０と第２の電源電位Ｖｅｅ供給ノードとの間に設
けられ、そのゲートに第２の基準電圧Ｖｃｓ１を受ける
ｎチャネルＭＯＳトランジスタ５６１とを含む。トラン
ジスタ５５２および５５３のコレクタは抵抗５６４およ
び５６５を介して第１の電源電位Ｖｃｃ供給ノードに接
続される。
【０３８３】ＣＳバッファ１２はさらに、制御信号ＣＳ
・Ｗ・ＣＵＴを受けるインバータ５７０と、インバータ
５７０の出力をゲートに受けるｎチャネルＭＯＳトラン
ジスタ５７２と、トランジスタ５７２の一方導通端子に
そのエミッタが接続され、そのコレクタが信号線５６８
に接続され、そのベースに第１の基準電圧Ｖｒｅｆ１を
受けるｎｐｎバイポーラトランジスタ５７１と、トラン
ジスタ５５２のコレクタ電位を信号線５６７を介してベ
ースに受けるｎｐｎバイポーラトランジスタ５５４と、
トランジスタ５５３のコレクタ電位を信号線５６８を介
してベースに受けるｎｐｎバイポーラトランジスタ５５
５〜５５８を含む。
【０３８４】トランジスタ５７２の他方導通端子はトラ
ンジスタ５６１の一方導通端子に接続される。トランジ
スタ５５４のエミッタからメモリセル電位変化指示信号
ＣＳ・ＣＵＴＮが生成される。トランジスタ５５５〜５
５８から内部チップセレクト信号ＣＳ１〜ＣＳ４が発生
される。この内部チップセレクト信号ＣＳ１〜ＣＳ４は
ワード線選択用行アドレス信号の活性／非活性を制御す
るために用いられる。データの書込／読出を制御するた
めのチップセレクト信号はこのパッド５７０から別の信
号経路で伝搬され、ＷＥバッファ２８（図１参照）から
の内部ライトイネーブル信号との論理が取られてデータ
の書込／読出が制御される。ＣＳワード線カットモード
時には信号ＣＳ・Ｗ・ＣＵＴがハイレベルとなる。この
状態においては、チップセレクト信号／ＣＳがハイレベ
ルの場合には、内部アドレス信号をすべて非選択状態と
する（後に説明するプリデコードステージでワイヤード
ＯＲ論理を取る）。
【０３８５】チップセレクト信号／ＣＳは図１に示すア
ドレスバッファ１４の動作を制御しない。それにより、
チップセレクト信号／ＣＳの非選択状態（ハイレベル）
から選択状態（ローレベル）への移行時において内部ア
ドレス信号の発生タイミングの高速化を図る。チップセ
レクト信号／ＣＳの状態が確定してからアドレスバッフ
ァの入力段の電流源トランジスタを駆動する場合、内部
アドレス信号が確定するまでに、内部チップセレクト信
号が確定することが必要とされるため、アクセス時間が
長くなる。またこのＣＳワード線カットモード時におい
てワード線を全て非選択状態とすることにより、ワード
線の電位はすべてローレベルに固定され、消費電流がな
い。次にこの図５２に示すＣＳバッファの動作について
説明する。
【０３８６】通常動作モード時においては、制御信号Ｃ
Ｓ・Ｗ・ＣＵＴはローレベルにある。この状態において
はトランジスタ５６０がオフ状態、トランジスタ５７２
がオン状態となる。したがって、トランジスタ５５２お
よび５５３は非動作状態とされる。信号線５６８の電位
はバイポーラトランジスタ５７１、ＭＯＳトランジスタ
５７２および５６１を介してローレベルに立下げされ
る。
【０３８７】このとき、バイポーラトランジスタ５７１
には第１の基準電圧Ｖｒｅｆ１が与えられているため、
バイポーラトランジスタ５５３がオン状態とされたとき
に信号線５６８に現れるローレベルと同一電位のローレ
ベルの信号が得られる。これにより、内部チップセレク
ト信号ＣＳ１〜ＣＳ４はすべてローレベルとなる。一
方、信号線５６７は抵抗５６４によりプルアップされ、
その電位レベルはハイレベルとされ、制御信号ＣＳ・Ｃ
ＵＴＮはハイレベルとなる。この状態では、メモリセル
の電位（負荷抵抗に与えられる電位）は変更されない。
【０３８８】内部チップセレクト信号ＣＳ１〜ＣＳ４を
すべてローレベルとすることにより、後に説明するＸプ
リデコード回路においてアドレス信号とワイヤードＯＲ
論理を取れば、プリデコーダは、アドレスバッファから
の内部アドレス信号に従ってプリデコード動作を実行す
る。
【０３８９】ＣＳワード線カットモード時においては、
制御信号ＣＳ・Ｗ・ＣＵＴはハイレベルに設定される。
この状態においては、トランジスタ５６０がオン状態、
トランジスタ５７２がオフ状態とされる。トランジスタ
５５２および５５３が、パッド５７０に与えられるチッ
プセレクト信号／ＣＳのレベルに応じてオン／オフし、
内部チップセレクト信号ＣＳ１〜ＣＳ４もハイレベル／
ローレベルに変化する。チップセレクト信号／ＣＳがハ
イレベルのとき、内部チップセレクト信号ＣＳ１〜ＣＳ
４はすべてハイレベルとなり、内部アドレス信号とワイ
ヤードＯＲを取れば、すべてハイレベルとなり、アドレ
ス信号をすべて非選択状態に設定することができ、ワー
ド線をすべて非選択状態に設定することができる。
【０３９０】チップセレクト信号／ＣＳがローレベルと
なると、トランジスタ５５３がオン状態となり、内部チ
ップセレクト信号ＣＳ１〜ＣＳ４がローレベルとなり、
アドレス信号に従ってワード線選択動作が実行される。
【０３９１】このＣＳワード線カットモード時において
は、スタンバイ時にすべてのワード線を非選択状態とす
ることができ、消費電力を低減することができる。ＣＳ
ワード線カットモードが設定されていない場合、チップ
セレクト信号／ＣＳのレベルにかかわらず、内部でアド
レス信号に従ったデコード動作が実行され、ワード線選
択動作が実行される。データの入出力動作がチップセレ
クト信号／ＣＳにより制御される（この構成については
後に説明する）。
【０３９２】このように、チップセレクト信号／ＣＳの
ハイレベル／ローレベルにかかわらずアドレス信号を受
入れ可能状態とし、内部アドレス信号を発生する構成と
することにより、高速アクセスを実現することができ
る。
【０３９３】図５３は、図１に示すＸプリデコーダの具
体的構成を示す図である。図５３においては、２ビット
アドレス信号Ｘ２およびＸ３をプリデコードする回路部
分が示される。アドレス入力バッファ回路５００ａおよ
び５００ｂは、図４９に示すアドレス入力バッファ回路
５００と同一の構成を備え、与えられたアドレス信号ビ
ットＸ２およびＸ３に従って常時内部アドレス信号を生
成している。ＣＳバッファ１２は、図５２に示す構成と
同じである。外部チップセレクト信号／ＣＳと内部制御
信号ＣＳ・Ｗ・ＣＵＴに従って内部チップセレクト信号
ＣＳ１〜ＣＳ４を生成している。制御信号ＣＳ・ＣＵＴ
Ｎは、プリデコード動作には直接関係しないため図５３
には示していない。
【０３９４】Ｘプリデコード１８は、アドレス入力バッ
ファ回路５００ａおよび５００ｂとＣＳバッファ回路１
２の出力がワイヤードＯＲ接続される信号線６１０〜６
１３と、信号線６１０〜６１３のそれぞれに対応して設
けられ、対応の信号線上の電位をＣＭＯＳレベルの信号
に変換するレベル変換回路６００ａ、６００ｂ、６００
ｃ、および６００ｄを含む。レベル変換回路６００ａ〜
６００ｄからプリデコード信号ＯＵＴ１〜ＯＵＴ４が出
力される。このレベルコンバータ６００ａ〜６００ｄの
出力は、図３３に示すたとえばプリデコード信号ＩＮ１
に対応する。この図３３に示すプリデコード信号ＩＮ２
およびＩＮ３を生成するためにこの図５３に示すプリデ
コード回路と同様の構成が設けられる。
【０３９５】レベルコンバータ６００ａ〜６００ｄは、
図２に示すレベル変換回路と同様の構成を備える。図２
に示すレベル変換回路の構成要素と対応する構成要素に
は同一の参照番号を付し、その詳細説明は省略する。レ
ベルコンバータ６００ａ〜６００ｂはさらに、信号線６
２０と第２の電源電位Ｖｅｅ供給ノードとの間に設けら
れ、そのゲートに第１の基準電圧Ｖｃｓ１を受けるｎチ
ャネルＭＯＳトランジスタ６０１と、レベルコンバータ
の出力ノード６２１の信号電位を増幅する２段の縦続接
続されたインバータ６０２および６０３を含む。トラン
ジスタ６０１は、信号線６１０にエミッタ結合されるア
ドレス入力バッファ５００ａ、５００ｂおよびＣＳ入力
バッファのエミッタフォロワトランジスタに対する定電
流源として機能する。
【０３９６】信号線６１０には、アドレス入力バッファ
回路５００ａの出力ＡＢ４、アドレス入力バッファ回路
５００ｂの出力ＡＢ４およびＣＳ入力バッファ回路１２
の出力ＣＳ４が伝達される。信号線６１１には、アドレ
ス入力バッファ回路５００ａの出力ＡＢ２、アドレス入
力バッファ回路５００ｂの出力ＡＢ３、およびＣＳ入力
バッファ１２の出力ＣＳ３が伝達される。信号線６１２
には、アドレス入力バッファ回路５００ａの出力ＡＢ
３、アドレス入力バッファ回路５００ｂの出力ＡＢ２、
およびＣＳ入力バッファ１２の出力ＣＳ２がエミッタフ
ォロワ態様で伝達される。信号線６１３には、アドレス
入力バッファ回路５００ａの出力ＡＢ１、アドレス入力
バッファ回路５００ｂの出力ＡＢ１、およびＣＳ入力バ
ッファ１２の出力ＣＳ１がエミッタフォロワ態様で伝達
される。
【０３９７】図５４は、信号線６１０に関連するバッフ
ァ回路のエミッタフォロワトランジスタの接続を説明す
る図である。図５４において、信号線６１０にトランジ
スタ５５８、５０８ａおよび５０８ｂがエミッタ結合さ
れる。トランジスタ５０８ａ、５０８ｂ、および５５８
のベースに信号アドレスビットＸ２の内部アドレスＡＢ
４、アドレスビットＸ３の内部アドレスビットＡＢ４、
およびチップセレクト信号／ＣＳの内部チップセレクト
信号ＣＳ４が与えられる。この図５４に示す接続構成に
おいては、いずれかのトランジスタのベースにハイレベ
ルの信号が与えられたときには、信号線６１０はハイレ
ベルとなる。すなわちトランジスタ５０８ａ、５０８
ｂ、および５５８のうちの最も高い信号電位がエミッタ
フォロワ態様で信号線６１０に伝達される。
【０３９８】内部チップセレクト信号ＣＳ４がハイレベ
ルの場合には、アドレス信号Ｘ２およびＸ３の値に係わ
らず、信号線６１０はハイレベルとなる。内部チップセ
レクト信号ＣＳ４がローレベルのときには、信号線６１
０の電位レベルはアドレス信号ビットＸ２およびＸ３の
レベルにより決定される。このエミッタ結合により、ワ
イヤードＯＲロジックが構成され、ＣＳワード線カット
モードおよび通常モード時にアクセス時間の短縮を実現
することができる。内部アドレス信号が常時与えられて
おり、チップセレクト信号ＣＳ４がハイレベルからロー
レベルに立下れば、この信号線６１０の信号電位が即座
にアドレス信号ビットＸ２およびＸ３の値に対応したレ
ベルとなる。レベルコンバータ６００ａ〜６００ｄに含
まれるレベル変換部の動作は先に図２を参照して説明し
たのと同様であり、その詳細説明は省略する。このレベ
ル変換部は信号線６１０上に与えられたＥＣＬレベルの
信号を論理を反転しかつＣＭＯＳレベルの信号に変換す
る。このレベル変換部からの出力信号はインバータ６０
２および６０３により増幅される。したがって、レベル
コンバータ回路６００ａ〜６００ｄが選択状態とされる
のは、対応の信号線６１０〜６１３上の電位がローレベ
ルの場合である。図５５に、信号線６１０〜６１３上に
現れるアドレス信号の論理と選択されるときのアドレス
信号ビットの組合わせを示す。
【０３９９】図５５に示すように、信号線６１０上に
は、アドレスビットＸ２＋Ｘ３（加算はブール代数に従
う）。信号線６１１に現れるアドレス信号ビットの論理
は／Ｘ２＋Ｘ３である。／Ｘ２はアドレス信号ビットＸ
２の論理反転を示す。信号線６１２に現れる信号の論理
はＸ２＋／Ｘ３である。信号線６１３に現れるアドレス
信号ビットの論理は／Ｘ２＋／Ｘ３である。したがっ
て、信号線６１０〜６１３が各々選択状態のローレベル
となるのはアドレス信号（Ｘ２，Ｘ３）が（０，０）、
（１，０）、（０，１）、および（１，１）の場合であ
る。出力ＯＵＴ１〜ＯＵＴ４は選択時にハイレベルとな
る。
【０４００】図５６は、図１に示すＷＥバッファの概略
構成を示す図である。図５６においては、機能的構成の
みを示し、その詳細構成は示さない。図５６において、
ＷＥバッファ２８は、パッド５７０を介して与えられる
外部チップセレクト信号／ＣＳをベースに受けるｎｐｎ
バイポーラトランジスタ６３０と、パッド６３６を介し
て与えられる外部ライトイネーブル信号／ＷＥをベース
に受けるｎｐｎバイポーラトランジスタ６３１を含む。
このトランジスタ６３０および６３１はエミッタフォロ
ワ態様で動作し、外部制御信号／ＣＳおよび／ＷＥのレ
ベルをシフトさせる。トランジスタ６３０および６３１
をエミッタフォロワ態様で動作させるための定電流源は
示していない。
【０４０１】ＷＥバッファ２８はさらに、トランジスタ
６３０のエミッタ電位をＣＭＯＳレベルの信号に変換す
るレベルコンバータ６３２と、トランジスタ６３１のエ
ミッタ出力をＣＭＯＳレベルの信号に変換させるローレ
ベルコンバータ６３３と、レベルコンバータ６３２およ
び６３３の出力に応答して内部出力イネーブル信号ＩＯ
Ｅを生成するゲート回路６３４と、レベルコンバータ６
３２および633 の出力に応答して内部書込イネーブル信
号ＩＮＴＷＥを生成するゲート回路６３５を含む。レベ
ルコンバータ６３２および６３３は、図２に示す構成ま
たは図５３に示す構成を備え、与えられた外部制御信号
の論理を反転した内部制御信号を生成する。
【０４０２】ゲート回路６３４は、レベルコンバータ６
３２の出力がハイレベルであり、レベルコンバータ６３
３の出力がローレベルのときに内部出力イネーブル信号
ＩＯＥを生成する。この内部出力イネーブル信号ＩＯＥ
は図１に示すＤｏｕｔバッファ３０へ与えられ、データ
出力のタイミングを決定する。
【０４０３】ゲート回路６３５は、レベルコンバータ６
３２および６３３の出力がともにハイレベルのときに活
性状態（ハイレベル）の内部書込イネーブル信号ＩＮＴ
ＷＥを生成する。内部書込イネーブル信号ＩＮＴＷＥ
は、図２９に示すインバータ２００ｃの出力に対応す
る。
【０４０４】したがって、このＷＥバッファ２８から生
成される内部読出指示信号ＩＯＥおよび内部書込イネー
ブル信号ＩＮＴＷＥは、内部チップセレクト信号ＣＳ１
〜ＣＳ４（図５２参照）と独立に生成される。ＣＳワー
ド線カットモードの設定／非設定にかかわらず、データ
の入出力制御を外部チップセレクト信号／ＣＳにより行
なうことができる。
【０４０５】［特殊モード設定回路］図５７は、図１に
示すモード検出回路および動作モード指示信号発生回路
の機能的構成を示す図である。図５７において、モード
検出回路３５は、入力信号ＩＮを第１の基準電圧と比較
する第１の検出回路６５０と、この第１の検出回路６５
０の出力φＣに応答して活性化され、入力信号ＩＮを第
２の基準レベルと比較する第２の検出回路６６０を含
む。動作モード指示信号発生回路３６は、第１の検出回
路６５０の出力φＣに応答して活性化され、第２の検出
回路６６０の出力信号に応答して動作モード指示信号、
すなわちＣＳワード線カットモード指定信号ＣＳ・Ｗ・
ＣＵＴまたはバーンインモード指定信号ＢＩを発生す
る。
【０４０６】このように第１の検出回路６５０および第
２の検出回路６６０において、比較基準レベルを異なら
せることにより、入力端子数を増加させることなく複数
の動作モード指示信号を容易に生成することができる。
次に各回路の具体的構成について説明する。
【０４０７】図５８は、図５７に示す第１および第２の
検出回路の具体的構成を示す図である。図５８におい
て、第１の検出回路６５０は、入力信号ＩＮをベースに
受けるｎｐｎバイポーラトランジスタ７００と、基準電
圧Ｖｃｓ０をベースに受けるバイポーラトランジスタ７
０５と、バイポーラトランジスタ７０５のエミッタ電位
をベースに受けるｎｐｎバイポーラトランジスタ７０１
と、バイポーラトランジスタ７０１のベースとエミッタ
との間に設けられる安定用抵抗７０４とを含む。
【０４０８】バイポーラトランジスタ７０５および７０
１はダーリントン接続され、それらのコレクタは抵抗７
０６を介して第１の電源電位Ｖｃｃ供給ノードに接続さ
れる。バイポーラトランジスタ７００および７０１のエ
ミッタは共通に接続される。バイポーラトランジスタ７
００および７０１のエミッタと第２の電源電位Ｖｅｅと
の間に基準電圧Ｖｃｓ１をゲートに受けるｎチャネルＭ
ＯＳトランジスタ７０２が設けられる。トランジスタ７
０２はトランジスタ７００および７０１に対する定電流
源として機能する。
【０４０９】トランジスタ７０５および７０１をダーリ
ントン接続することにより、この基準電圧Ｖｃｓ０をレ
ベルシフトして入力信号ＩＮに対する最適な基準電圧レ
ベルを設定する。さらにこのダーリントン接続により、
基準電圧Ｖｃｓ０発生源に対する負荷容量を小さくす
る。バイポーラトランジスタの入力インピーダンスはダ
ーリントン接続することにより小さくすることができる
ためである。
【０４１０】第１の検出回路６５０はさらに、第１の電
源電位Ｖｃｃ供給ノードと信号線７１８との間に直列に
設けられる２つのダイオード７０７ａおよび７０７ｂ
と、信号線７１８上の信号電位をベースに受けるｎｐｎ
バイポーラトランジスタ７０８と、バイポーラトランジ
スタ７０８のエミッタ電位に応答して選択的に導通する
ｐチャネルＭＯＳトランジスタ７０９と、トランジスタ
７０９を介して流れる電流を制限するための電流制限用
抵抗７１０と、抵抗７１０からの電流を受けるカレント
ミラー回路を構成するｎチャネルＭＯＳトランジスタ７
１１および７１２と、信号線７１８上の信号電位をゲー
トに受けるｐチャネルＭＯＳトランジスタ７１３と、ト
ランジスタ７１２と出力信号線７１９との間に設けられ
る電流／電圧変換および電流制限用の抵抗７１４と、信
号線７１９上の信号電位を反転するインバータ７１５を
含む。
【０４１１】バイポーラトランジスタ７０８のエミッタ
にはさらに、トランジスタ７０９がオフ状態時にトラン
ジスタ７０８に対する電流経路を与えるための安定化電
流源として機能する抵抗７１６が設けられる。トランジ
スタ７０９はそのゲートに基準電圧Ｖｒｅｆ２を受け
る。トランジスタ７０８は、エミッタフォロワ態様でこ
の信号線７１８上の信号をトランジスタ７０９の一方導
通ノードへ伝達する。トランジスタ７１３は導通時には
出力信号線７１９を第１の電源電位Ｖｃｃレベルに充電
する。次にこの第１の検出回路６５０の動作について説
明する。
【０４１２】入力信号ＩＮがトランジスタ７０１のベー
ス電位よりも高い場合には、トランジスタ７０１がオフ
状態となり、信号線７１８の電位は抵抗７０６により、
ハイレベルとなり、トランジスタ７１３がオフ状態とな
る。トランジスタ７０８がこの信号線７１８上の信号電
位をエミッタフォロワ態様でトランジスタ７０９の一方
導通ノードへ伝達する。トランジスタ７０９は、与えら
れた電位がハイレベルにある限り（基準電圧Ｖｒｅｆ２
とトランジスタ７０９のしきい値電圧の絶対値の和より
も高い）導通し、抵抗７１０を介してトランジスタ７１
１へ電流を供給する。トランジスタ７１２は、このトラ
ンジスタ７１１を流れる電流のミラー電流により、出力
信号線７１９を放電する。この信号線７１９の電位低下
により、インバータ７１５の出力φＣが活性状態のハイ
レベルとなる。
【０４１３】入力信号ＩＮがローレベルのときには、ト
ランジスタ７０１を介して電流が流れ、信号線７１８の
電位はローレベルとなる。この信号線７１８のローレベ
ルはダイオード７０７ａおよび７０７ｂによりクランプ
される。信号線７１８上のローレベルの信号に応答して
トランジスタ７１３がオン状態となり、出力信号線７１
９を充電する。
【０４１４】一方、トランジスタ７０８のエミッタ電位
はローレベルであり、トランジスタ７０９がオフ状態と
なる（Ｖｒｅｆ２とＭＯＳトランジスタ７０９のしきい
値電圧の絶対値の和よりもトランジスタ７０８のエミッ
タ電位は低い）ため、トランジスタ７１１および７１２
はオフ状態となる。この出力信号線７１９の電位上昇に
従って、インバータ７１５の出力φＣが非活性状態のロ
ーレベルとなる。
【０４１５】第２の検出回路６６０は、この第１の検出
回路６５０からの出力信号φＣにより活性／非活性化さ
れる。この第２の検出回路６６０は、エミッタが共通に
接続され、それぞれのベースに入力信号ＩＮおよび基準
電圧Ｖｒｅｆ１を受けるｎｐｎバイポーラトランジスタ
７２０および７２１と、トランジスタ７２０および７２
１のエミッタ電位をベースに受けるｎｐｎバイポーラト
ランジスタ７２２と、トランジスタ７２２のエミッタと
そのエミッタが接続され、そのベースに基準電圧Ｖｒｅ
ｆ１を受けるｎｐｎバイポーラトランジスタ７２３と、
トランジスタ７２２のコレクタ電位をベースに受けるｎ
ｐｎバイポーラトランジスタ７２６と、トランジスタ７
２３のコレクタ電位をベースに受けるｎｐｎバイポーラ
トランジスタ７２７と、トランジスタ７２６のエミッタ
電位をレベル変換するレベル変換部７３２と、トランジ
スタ７２７のエミッタ電位をレベル変換するレベル変換
部７３０を含む。レベル変換部７３０および７３２は図
２に示すレベル変換回路と同様の構成を備え、ＥＣＬレ
ベルの信号をＣＭＯＳレベルの信号に変換するとともに
その論理を反転する。
【０４１６】第２のレベル検出回路６６０は、さらに、
トランジスタ７２０および７２１のエミッタと第２の電
源電位Ｖｅｅとの間に接続されるｎチャネルＭＯＳトラ
ンジスタ７３６と、トランジスタ７２２および７２３の
エミッタと第２の電源電位Ｖｅｅ供給ノードとの間に設
けられるｎチャネルＭＯＳトランジスタ７３７と、トラ
ンジスタ７２６のエミッタと第２の電源電位Ｖｅｅ供給
ノードとの間に設けられるｎチャネルＭＯＳトランジス
タ７２８と、トランジスタ７２７のエミッタと第２の電
源電位Ｖｅｅ供給ノードとの間に設けられるｎチャネル
ＭＯＳトランジスタ７２９と、活性／非活性化制御信号
φＣ（第１の検出回路６５０から与えられる）に応答し
て、トランジスタ７３６、７３７、７２８および７２９
のゲートへ基準電圧Ｖｃｓ１を伝達するｎチャネルＭＯ
Ｓトランジスタ７３３と、活性／非活性化制御信号φＣ
を反転するインバータ７３４と、インバータ７３４の出
力に応答して、トランジスタ７３６、７３７、７２８、
および７２９のゲートへ第２の電源電位Ｖｅｅを伝達す
るｎチャネルＭＯＳトランジスタ７３５を含む。次に動
作について説明する。
【０４１７】第１の検出回路６５０からの出力信号φＣ
がローレベルのとき、トランジスタ７３５がオン状態と
なり、トランジスタ７３６、７３７、７２８および７２
９のゲートは第２の電源電位Ｖｅｅレベルとなり、これ
らのトランジスタはすべてオフ状態となる。この結果、
トランジスタ７２０、７２１、７２２、および７２３に
は電流は流れず、トランジスタ７２６、および７２７の
ベース電位は抵抗７２４および７２５により第１の電源
電位Ｖｃｃレベルとなり、トランジスタ７２６および７
２７のエミッタの電位レベルもハイレベルとなる。この
状態においては、レベル変換回路７３０および７３２か
ら出力される制御信号φＡおよびφＢはともにＣＭＯＳ
ローレベルとなる。
【０４１８】第１の検出回路６５０からの出力信号φＣ
がハイレベルのときには、トランジスタ７３５はオフ状
態、トランジスタ７３３がオン状態となり、トランジス
タ７３６、７３７、７２８および７２９のゲート電位は
基準電圧Ｖｃｓ１の電位レベルとなり、これらのトラン
ジスタは定電流源として機能する。この状態において
は、入力信号ＩＮと基準電圧Ｖｒｅｆ１のハイ／ローの
状態により出力信号φＡおよびφＢの状態が変化する。
【０４１９】入力信号ＩＮが基準電圧Ｖｒｅｆ１よりも
高い場合には、トランジスタ７２２のコレクタ電位がト
ランジスタ７２３のコレクタ電位よりも低くなる。この
トランジスタ７２２および７２３のコレクタ電位は、バ
イポーラトランジスタ７２６および７２７により、エミ
ッタフォロワ態様でレベル変換部７３０および７３２へ
伝達されてそこでレベル変換されかつ論理反転される。
この状態では、したがって信号φＡがローレベル、信号
φＢがハイレベルとなる。
【０４２０】逆に、入力信号ＩＮが基準電圧Ｖｒｅｆ１
よりも低い場合には、トランジスタ７２３のコレクタ電
位がトランジスタ７２２のコレクタ電位よりも低くな
り、信号φＡがハイレベル、信号φＢがローレベルとな
る。
【０４２１】入力信号ＩＮが開放状態（オープン）の場
合には、トランジスタ７００および７２０はオフ状態と
なるため（ベース電流が供給されないため）、この入力
信号ＩＮがローレベルのときと同じ状態の信号φＡ、φ
Ｂ、φＣが出力される。
【０４２２】図５９は図５７に示す動作モード指示信号
発生回路の具体的構成を示す図である。図５９におい
て、動作モード指示信号発生回路３６は、信号φＡと信
号φＣを受ける２入力ＮＡＮＤゲート７４０と、ＮＡＮ
Ｄゲート７４０の出力を反転するインバータ７４１と、
信号φＢおよびφＣを受ける２入力ＮＡＮＤゲート７４
２と、ＮＡＮＤゲート７４２の出力を反転するインバー
タ７４３を含む。インバータ７４１からＣＳワード線カ
ットモード指定信号ＣＳ・Ｗ・ＣＵＴが出力され、イン
バータ７４３からバーンインモード設定信号ＢＩが設定
される。次に動作について説明する。
【０４２３】信号φＣがローレベルの不活性状態のとき
には、ＮＡＮＤゲート７４０および７４２の出力はハイ
レベルとなり、信号ＣＳ・Ｗ・ＣＵＴおよびＢＩはとも
にローレベルの不活性状態となる。信号φＣがローレベ
ルの場合には、図５８を参照して説明したように、第２
の検出回路６６０からの出力信号φＡおよびφＢはとも
にローレベルにある。
【０４２４】信号φＣがハイレベルのときには、ＮＡＮ
Ｄゲート７４０および７４２はインバータとして機能す
る。この状態においては、信号φＡがハイレベルであれ
ば、ＣＳワード線カットモード指定信号ＣＳ・Ｗ・ＣＵ
Ｔがハイレベルとなる。信号φＢがハイレベルにあれば
バーンインモード設定信号ＢＩがハイレベルとなる。
【０４２５】図６０は図１に示すメモリセル電位供給回
路の機能的構成を示す図である。図６０において、メモ
リセル電位供給回路３７は、ＣＳワード線カットモード
指定信号ＣＳ・Ｗ・ＣＵＴに応答して活性化され、入力
信号ＩＮＡおよびＩＮＢのレベルを検出し、該検出結果
に従ってメモリセルホールドテストモードが指定された
か否かを検出するモード検出回路７５０と、モード検出
回路７５０からのモード検出信号ＨＯＬＤ・ＤＯＷＮに
応答して活性化され、入力信号ＩＮＡおよびＩＮＢのレ
ベルに従って第１の電源電圧Ｖｃｃレベルを低下させる
降圧回路７６０と、モード検出回路７５０からのモード
検出信号ＨＯＬＤ・ＤＯＷＮに応答して活性化され、第
１の電源電圧Ｖｃｃに代えて降圧回路７６０からの降圧
電圧をメモリセルＭＣへ供給する電圧切換回路７７０を
含む。電圧切換回路７７０からの電圧はメモリセルＭＣ
に含まれる負荷抵抗ＲａおよびＲｂの電源電圧供給ノー
ド７７５に伝達される。
【０４２６】図６１は、図６０に示すモード検出回路お
よび降圧回路の具体的構成を示す図である。図６１にお
いて、モード検出回路７５０は、入力信号Ｘ２およびＸ
３をトランジスタ８１１および８１２（降圧回路に含ま
れる）からエミッタフォロワ態様でベースに受けるｎｐ
ｎバイポーラトランジスタ８００および８０１と、基準
電圧Ｖｒｅｆ１をベースに受けるｎｐｎバイポーラトラ
ンジスタ８０２と、制御信号ＣＳ・Ｗ・ＣＵＴをゲート
に受けるｎチャネルＭＯＳトランジスタ８０４と、基準
電圧Ｖｃｓ１をゲートに受けるｎチャネルＭＯＳトラン
ジスタ８０５を含む。トランジスタ８００および８０１
のコレクタは抵抗８０６を介して第１の電源電位Ｖｃｃ
供給ノードに接続され、トランジスタ８０２のコレクタ
は抵抗８０７を介して第１の電源電位Ｖｃｃ供給ノード
に接続される。トランジスタ８００、８０１および８０
２のエミッタは共通に接続される。トランジスタ８０４
はトランジスタ８００〜８０２のエミッタとトランジス
タ８０５との間に設けられる。トランジスタ８０５は、
このトランジスタ８００〜８０２に対する定電流源トラ
ンジスタとして機能する。
【０４２７】モード検出回路７５０はさらにトランジス
タ８００および８０１のコレクタ電位をベースに受ける
ｎｐｎバイポーラトランジスタ８０３と、トランジスタ
８０３のＥＣＬレベルのエミッタ電位をＣＭＯＳレベル
の信号に変換しかつ論理反転するレベル変換部８０８
と、レベル変換部８０８の出力を増幅する２段のインバ
ータ８０９おび８１０を含む。レベル変換部８０８は図
２に示すレベル変換回路と同様の構成を備え、同様の機
能を実現する。
【０４２８】このトランジスタ８０３のエミッタには、
制御信号ＣＳ・ＣＵＴＮがワイヤードＯＲ接続される。
さらに、このトランジスタ８０３のエミッタには、定電
流源負荷として機能するｎチャネルＭＯＳトランジスタ
８２９が設けられる。トランジスタ８２９はゲートに基
準電圧Ｖｃｓ１を受ける。トランジスタ８２９は、レベ
ル変換回路８０８の入力部のトランジスタがオフ状態と
なったとき、そのトランジスタ８０３および制御信号Ｃ
Ｓ・ＣＵＴＮ発生用トランジスタ（図５２参照）に対す
る電流経路を与える。次にこのモード検出回路７５０の
動作について説明する。
【０４２９】ホールドダウンモード時においては、メモ
リセルのデータ保持特性のテストが行なわれる。この場
合には、メモリセルの電源電位の電圧が降圧される。ワ
ード線は非選択状態とされるため、アドレス信号は意味
を持たない。このため、メモリセルホールドテストモー
ド時において、モード指定のためにアドレス信号をテス
トモード指示信号として利用する。
【０４３０】信号ＣＳ・Ｗ・ＣＵＴがローレベルにあ
り、ＣＳワード線カットモードが指定されていないとき
には、トランジスタ８０４はオフ状態になる。この状態
においては、トランジスタ８００および８０１のコレク
タ電位は抵抗８０６により第１の電源電位Ｖｃｃレベル
にプルアップされる。信号ＣＳ・Ｗ・ＣＵＴがローレベ
ルのとき、信号ＣＳ・ＣＵＴＮはハイレベルにある（図
５２参照）。またトランジスタ８０３のベース電位もハ
イレベルであるため、トランジスタ８０３のエミッタ電
位もハイレベルである。この状態では、レベル変換回路
８０８の出力はＣＭＯＳローレベルとなり、信号ＨＯＬ
Ｄ・ＤＯＷＮはローレベルとなる。このためメモリセル
ホールドテストモードには入らない。
【０４３１】信号ＣＳ・Ｗ・ＣＵＴがハイレベルのとき
にはトランジスタ８０４がオン状態となる。入力信号Ｘ
２およびＸ３がともにローレベルであれば、トランジス
タ８００および８０１のコレクタ電位はハイレベルとな
る。この状態においても、レベル変換部８０８の出力は
ＣＭＯＳローレベルとなり、信号ＨＯＬＤ・ＤＯＷＮは
ローレベルであり、メモリセルホールドテストモードに
は入らない。
【０４３２】入力信号Ｘ２およびＸ３の一方がハイレベ
ルのときには、トランジスタ８００および８０１のコレ
クタ電位はローレベルとなり、トランジスタ８０３の出
力はローレベルとなる。信号ＣＳ・ＣＵＴＮがローレベ
ルにあれば、レベル変換回路８０８の出力がＣＥＯＳハ
イレベルとなり、信号ＨＯＬＤ・ＤＯＷＮがハイレベル
となり、メモリセルホールドテストモードに入る。信号
ＣＳ・ＣＵＴＮがローレベルにありかつ信号ＣＳ・Ｗ・
ＣＵＴがハイレベルにあるのは、ＣＳワード線カットモ
ード時において信号／ＣＳがハイレベルのときである。
すなわちＣＳワード線カットモードにおいて半導体記憶
装置が非選択の状態においてメモリセルホールドテスト
モードに入る。
【０４３３】信号ＣＳ・ＣＵＴＮがハイレベルのとき、
レベル変換回路８０８の出力はＣＭＯＳローレベルとな
り、信号ＨＯＬＤ・ＤＯＷＮはローレベルである。この
状態では、メモリセルホールドテストモードには入らな
い。信号ＣＳ・Ｗ・ＣＵＴがハイレベルにありすなわち
ＣＳワード線カットモードにありかつ信号ＣＳ・ＣＵＴ
Ｎがハイレベルとなるのは、図５２に示す構成から明ら
かなように、チップセレクト信号／ＣＳがローレベルに
あり、半導体記憶装置（ＳＲＭ）が選択状態とされ、ア
クセスが行なわれるとときである（内部チップセレクト
信号ＣＳ１〜ＣＳ４はすべてローレベルであり、プリデ
コーダ出力は内部アドレス信号の状態に応じて変化す
る）。
【０４３４】降圧回路７６０は、入力信号Ｘ２をベース
に受けるｎｐｎバイポーラトランジスタ８１１と、入力
信号Ｘ３をベースに受けるｎｐｎバイポーラトランジス
タ８１２と、バイポーラトランジスタ８１１のエミッタ
電位をゲートに受けるｎチャネルＭＯＳトランジスタ８
１３と、バイポーラトランジスタ８１２のエミッタ電位
をゲートに受けるｎチャネルＭＯＳトランジスタ８１８
と、信号線８３５とノード８３６との間に設けられ、そ
のゲートに基準電圧Ｖｒｅｆ１を受けるｎチャネルＭＯ
Ｓトランジスタ８１５と、信号線８３５とノード８３７
との間に設けられ、そのゲートに基準電圧Ｖｒｅｆ１を
受けるｎチャネルＭＯＳ８２０を含む。トランジスタ８
１３は、第１の電源電位Ｖｃｃ供給ノードとノード８３
６との間に設けられる。トランジスタ８１８は、第１の
電源電位Ｖｃｃ供給ノードとノード８３７との間に設け
られる。
【０４３５】降圧回路７６０はさらに、第１の電源電位
Ｖｃｃ供給ノードと信号線８３５との間に設けられるｐ
チャネルＭＯＳトランジスタ８２１と、トランジスタ８
２１とカレントミラー態様で接続されるｐチャネルＭＯ
Ｓトランジスタ８２２と、トランジスタ８２２からの電
流を受ける抵抗８２３と、抵抗８２３と直列に接続され
るダイオード８２４および８２５と、ダイオード８２５
と第２の電源電位Ｖｅｅ供給ノードとの間に設けられる
ｎチャネルＭＯＳトランジスタ８２８と、抵抗８２３の
一方端電位をベースに受けるｎｐｎバイポーラトランジ
スタ８２７と、トランジスタ８２７のエミッタと第２の
電源電位Ｖｅｅ供給ノードとの間に設けられ、そのゲー
トに基準電圧Ｖｃｓ１を受けるｎチャネルＭＯＳトラン
ジスタ８２６を含む。
【０４３６】トランジスタ８２８はメモリセルホールド
テストモード時に、信号ＨＯＬＤ・ＤＯＷＮがハイレベ
ルとなると導通する。この状態においては、抵抗８２
３、ダイオード８２４、および８２５に電流が流れる。
トランジスタ８２７のベース電位はｉ・Ｒ＋２・Ｖｔｈ
となる。ただし電流ｉはこの抵抗８２３を流れる電流で
あり、Ｒは抵抗８２３の抵抗値であり、Ｖｔｈはダイオ
ード８２３および８２５の順方向降下電圧である。トラ
ンジスタ８２７はエミッタフォロワ態様で動作する。し
たがってトランジスタ８２７から出力される電圧φＤ
は、トランジスタ８２７のベース電位に応じて変化す
る。トランジスタ８２１と第２の電源電位Ｖｅｅ供給ノ
ードとの間に、ゲートに基準電圧Ｖｃｓ１を受けるｎチ
ャネルＭＯＳトランジスタ８５２が設けられる。
【０４３７】降圧回路７６０はさらに、トランジスタ８
１１のエミッタと第２の電源電位Ｖｅｅの間に設けられ
るｎチャネルＭＯＳトランジスタ８１４と、ノード８３
６と第２の電源電位Ｖｅｅ供給ノードとの間に設けられ
るｎチャネルＭＯＳトランジスタ８１６と、トランジス
タ８１２のエミッタと第２の電源電位Ｖｅｅ供給ノード
との間に設けられるｎチャネルＭＯＳトランジスタ８１
７と、ノード８３７と第２の電源電位Ｖｅｅ供給ノード
との間に設けられるｎチャネルＭＯＳトランジスタ８１
９と、信号ＨＯＬＤ・ＤＯＷＮに応答して導通し、トラ
ンジスタ８１４、８１６、８１７および８１９のゲート
へ基準電圧Ｖｃｓ１を伝達するｎチャネルＭＯＳトラン
ジスタ８３０と、信号ＨＯＬＤ・ＤＯＷＮを反転するイ
ンバータ８５１と、インバータ８５１の出力に応答して
導通し、トランジスタ８１４８１６、８１７、および８
１９のゲート電位を第２の電源電位Ｖｅｅに放電するｎ
チャネルＭＯＳトランジスタ８３１を含む。
【０４３８】トランジスタ８１６および８１９のサイズ
は異なっている。次に動作について説明する。
【０４３９】（ａ） 信号ＨＯＬＤ・ＤＯＷＮがローレ
ベルのとき、トランジスタ８２８および８３０がオフ状
態、トランジスタ８３１がオン状態となる。この状態で
は、トランジスタ８１４、８１６、８１７および８１９
がすべてオフ状態となる。この状態においては、トラン
ジスタ８２１および８５２を介して一定の電流が流れ
る。トランジスタ８２１および８２２で構成されるカレ
ントミラー回路により、このトランジスタ８２１および
８５２を介して流れる電流からミラー電流が生成され
る。トランジスタ８２８はオフ状態であるため、抵抗８
２３、ダイオード８２４、および８２５には電流は流れ
ない。したがって、トランジスタ８２７のベース電位は
トランジスタ８２２により充電されてハイレベルとな
る。この状態で、信号φＤは第１の電源電位Ｖｃｃより
も低いハイレベルとなる。
【０４４０】（ｂ） 信号ＨＯＬＤ・ＤＯＷＮがハイレ
ベルとなると、トランジスタ８２８、および８３０がオ
ン状態、トランジスタ８３１がオフ状態となる。この状
態では、トランジスタ８１４、８１６、８１７および８
１９がすべて定電流源として機能する。またトランジス
タ８２７のベース電位もトランジスタ８２２を介して流
れる電流に応じて変化する。
【０４４１】入力信号Ｘ２およびＸ３はエミッタフォロ
ワ態様でトランジスタ８１３および８１８のゲートへ伝
達される。
【０４４２】信号ＨＯＬＤ・ＤＯＷＮがハイレベルとな
るのは、ＣＳワード線カットモード（信号ＣＳ・Ｗ・Ｃ
ＵＴがハイレベル）にありかつ信号ＣＳ・ＣＵＴＮがロ
ーレベル（信号／ＣＳがハイレベル）において、入力信
号Ｘ２およびＸ３の少なくとも一方がハイレベルのとき
である。信号Ｘ２がハイレベルのとき、トランジスタ８
１３がオン状態となり、ノード８３６の電位が上昇し、
トランジスタ８１５がオフ状態となる。この状態におい
て、入力信号Ｘ３がローレベルであれば、トランジスタ
８１８がオフ状態となり、信号線８３５からノード８３
７へトランジスタ８２０を介して電流が流れる。
【０４４３】逆に入力信号Ｘ３がハイレベルであり、入
力信号Ｘ２がローレベルの場合、トランジスタ８１３が
オフ状態、トランジスタ８１８がオン状態となり、信号
線８３５からノード８３６へ電流が流れる。トランジス
タ８１５および８２０は、定電流源トランジスタ８１６
および８１９のサイズが異なっており、それぞれオン状
態のときに流す電流量は異なる。信号線８３５を流れる
電流はトランジスタ８２１および８２２により構成され
るカレントミラー回路により鏡映されて抵抗８２３にミ
ラー電流が流れる。したがって、トランジスタ８２７の
ベース電位を（ｉ）トランジスタ８１５のみがオン状
態、（ｉｉ）トランジスタ８２０のみがオン状態、およ
び（ｉｉｉ）トランジスタ８１５および８２０がともに
オン状態の各状態に応じて変化させることができる。信
号φＤが、次に説明する電圧切換回路７７０へ与えら
れ、メモリセルホールドテストモード時にメモリセル電
源電位決定信号として利用される。
【０４４４】なお、信号Ｘ２およびＸ３はＥＣＬレベル
であるが、トランジスタ８１３および８１５はソースカ
ップルド・ロジックゲートを構成し、トランジスタ８１
８および８２０はソース・カップルド・ロジックゲート
を構成している。入力信号Ｘ２およびＸ３のレベルに従
って、エミッタ・カップルド・ロジックゲートと同様に
して、ソース・カップルド・ロジックゲートを構成する
トランジスタ対の一方に電流が流れる。このとき、入力
信号Ｘ２およびＸ３としては、ＣＭＯＳレベルの信号が
用いられてもよい。
【０４４５】上述の構成により、メモリセルホールドテ
ストモード時において、信号ＨＯＬＤ・ＤＯＷＮがハイ
レベルにあれば、信号φＤ、すなわちメモリセルの電源
電位供給ノードへ伝達される電圧を３段階に切換えるこ
とができる。
【０４４６】図６２は、図６０に示す電圧切換回路の具
体的構成を示す図である。図６２において、電圧切換回
路７７０は、信号ＨＯＬＤ・ＤＯＷＮを反転するインバ
ータ８４１と、インバータ８４１の出力に応答して第２
の電源電位Ｖｅｅを信号線８４６上に伝達するｎチャネ
ルＭＯＳトランジスタ８４２と、信号ＨＯＬＤ・ＤＯＷ
Ｎに応答して基準電圧Ｖｃｓ１を信号線８４６に伝達す
るｎチャネルＭＯＳトランジスタ８４０を含む。トラン
ジスタ８４２は、信号ＨＯＬＤ・ＤＯＷＮがローレベル
のときに、信号線８４６に第２の電源電位Ｖｅｅを伝達
する。トランジスタ８４０は、信号ＨＯＬＤ・ＤＯＷＮ
がハイレベルのときに基準電圧Ｖｃｓ１を信号線８４６
上に伝達する。
【０４４７】電圧切換回路７７０はさらに、電圧信号φ
Ｄをベースに受けるｎｐｎバイポーラトランジスタ８４
３と、信号ＨＯＬＤ・ＤＯＷＮに応答して第１の電源電
位Ｖｃｃを出力信号線８４７上へ伝達するｐチャネルＭ
ＯＳトランジスタ８４４と、信号線８４７と第２の電源
電位Ｖｅｅ供給ノードとの間に設けられ、そのゲートが
信号線８４６に接続されるｎチャネルＭＯＳトランジス
タ８４５を含む。出力信号線８４７からメモリセル電源
電位Ｖｃｅｌが生成される。次に動作について説明す
る。
【０４４８】（ａ） 信号ＨＯＬＤ・ＤＯＷＮがローレ
ベルのとき：この状態においては、インバータ８４１の
出力がハイレベルとなり、トランジスタ８４２がオン状
態となる。一方、トランジスタ８４０はオフ状態であ
る。したがって信号線８４６の電位レベルは第２の電源
電位Ｖｅｅレベルとなり、トランジスタ８４５がオフ状
態となる。信号ＨＯＬＤ・ＤＯＷＮがローレベルのとき
には、図６１を参照して説明したように、降圧回路７６
０は非活性状態にあり、信号φＤは第１の電源電位Ｖｃ
ｃよりも低いレベルにある。一方、トランジスタ８４４
がオン状態となるため、出力信号線８４７は、トランジ
スタ８４４により第１の電源電位Ｖｃｃレベルにまで充
電される。それにより、トランジスタ８４３はオフ状態
となる。この出力信号線８４７上に第１の電源電位Ｖｃ
ｃレベルのメモリセル電源電位Ｖｃｅｌｌが生成され
る。
【０４４９】（ｂ） 信号ＨＯＬＤ・ＤＯＷＮがハイレ
ベルのとき：信号ＨＯＬＤ・ＤＯＷＮがハイレベルのと
きメモリセルホールドテストモードが指定される。この
状態においては、トランジスタ８４０はオン状態、トラ
ンジスタ８４２はオフ状態となり、信号線８４６の電位
は基準電圧Ｖｃｓ１となり、トランジスタ８４５が定電
流源として機能する。またトランジスタ８４４がオフ状
態となる。したがって、出力信号線８４７上のメモリセ
ル電源電位Ｖｃｅｌ１は、トランジスタ８４３を介して
エミッタフォロワ態様で伝達される信号φＤの電圧レベ
ルとなる。
【０４５０】図６１を参照して説明したように、信号Ｈ
ＯＬＤ・ＤＯＷＮがハイレベルのとき、信号φＤは入力
信号Ｘ２およびＸ３の状態によりその電位レベルが異な
る。この電位レベルの異なる信号φＤに従って、メモリ
セル電源電位Ｖｃｅｌｌの電位レベルも異なる。これに
より、メモリセルホールドテストを実行する。このメモ
リセルホールドテストモードにおいては以下の動作が実
行される。
【０４５１】まず、信号ＨＯＬＤ・ＤＯＷＮをローレベ
ルとし、通常のアクセス方法でメモリセルへデータを書
込む。次いで、ＣＳワード線カットモード時において、
信号／ＣＳをハイレベルとし、入力信号Ｘ２およびＸ３
の少なくとも一方をハイレベルとし、かつメモリセルホ
ールドテストモード指示信号ＨＯＬＤ・ＤＯＷＮをハイ
レベルとする。この状態において電圧切換回路７７０か
らメモリセルの電源電位供給ノードへ与えられる電圧を
低下させる。このメモリセルホールドテストモードにお
いて、ＣＳワード線カットモードを指定するのは以下の
理由による。
【０４５２】図１に示すように、Ｙデコーダ６、ビット
線負荷回路３、およびリード／ライトゲート４はチップ
セレクト信号／ＣＳと独立に動作する。この状態におい
て、ワード線が選択された場合には、ビット線負荷回路
からメモリセルへ電流が流込み、メモリセルの記憶デー
タの電位が上昇する。したがってメモリセルホールドテ
ストを実行することができない。このためＣＳワード線
カットモードを指定してすべてのワード線を非選択状態
に設定する。
【０４５３】メモリセルホールドテストモードにおい
て、降圧された電源電圧をメモリセルの電源電位供給ノ
ードへ印加した状態を所定時間過維持する。その後、メ
モリセルホールドテストモードを解除し、通常のアクセ
スに従ってメモリセルのデータを読出す。読出されたメ
モリセルのデータが書込んだテストデータと一致してい
る場合にはメモリセルは正常に動作していると判別され
る。不一致の場合にはメモリセルは所定のデータ保持特
性を満たしていないと判断される。すなわち、メモリセ
ルの電源電圧が低下したとき、そのフリップフロップ
（交差結合されたトランジスタにより構成される）の保
持データが反転すれば、そのメモリセルは不良であると
判別される。これにより、半導体記憶装置のデータ保持
特性の電源電圧依存性をチェックする。
【０４５４】上述のように、各々が異なる比較基準電圧
レベルを備えるレベル検出回路を複数個相互接続し、各
レベル検出回路の検出結果に基づいて内部動作モードを
設定する構成とすることにより、確実に半導体記憶装置
を所定の内部動作モードに設定することができる。特
に、実現される動作モードとしては、複数のワード線が
同時に選択状態とされるバーンインモードを、半導体記
憶装置が非選択状態のときにワード線をすべて非選択状
態とするＣＳワード線カットモード、ＣＳワード線カッ
トモードにおいて半導体記憶装置の非選択時にメモリセ
ルの電源電位を低下させるメモリセルホールドテストモ
ード、および通常のアクセスを行なうノーマルモードの
切換を容易かつ正確に実現することができる。
【０４５５】図６３はモード検出回路の他の構成を示す
図である。図６３において、モード検出回路３５は、入
力信号ＩＮをベースに受けるｎｐｎバイポーラトランジ
スタ９０１と、バイポーラトランジスタ９０１のエミッ
タ（ノード９３０）とノード９３１との間に設けられる
ダイオード９０２と、ノード９３１とノード９３２の間
に設けられるダイオード９０３と、ノード９３２と第２
の電源電位Ｖｅｅ供給ノードとの間に設けられ、そのゲ
ートに基準電圧ＶＣＳを受けるｎチャネルＭＯＳトラン
ジスタ９１４を含む。ダイオード９０２は、バイポーラ
トランジスタ９０１のエミッタ電位をその順方向降下電
圧だけ低下させる。ダイオード９０３は、ノード９３１
の電位をその順方向降下電圧Ｖｔｈだけ低下させる。ト
ランジスタ９１４は、このトランジスタ９０１、ダイオ
ード９０２、および９０３に対する電流源として機能す
る。
【０４５６】モード検出回路３５はさらに、ノード９３
０の電位をベースに受けるｎｐｎバイポーラトランジス
タ９０４と、第１の基準電圧Ｖｒｅｆ１をベースに受け
るｎｐｎバイポーラトランジスタ９０５と、そのコレク
タがトランジスタ９０４および９０５のエミッタに接続
され、そのベースがノード９３１に接続されるｎｐｎバ
イポーラトランジスタ９０６と、ベースに第２の基準電
圧Ｖｒｅｆ２を受けるｎｐｎバイポーラトランジスタ９
０７と、コレクタがトランジスタ９０６および９０７の
エミッタに接続され、そのベースがノード９３２に接続
されるｎｐｎバイポーラトランジスタ９０８と、そのベ
ースに第３の基準電圧Ｖｒｅｆ３を受けるｎｐｎバイポ
ーラトランジスタ９０９と、ゲートに基準電圧ＶＣＳを
受け、トランジスタ９０８および９０９に対する電流源
として機能するｎｐｎバイポーラトランジスタ９１５を
含む。
【０４５７】トランジスタ９０４はそのコレクタが抵抗
９２０を介して第１の電源電位Ｖｃｃ供給ノードに接続
される。トランジスタ９０５はそのコレクタが抵抗９２
１を介して第１の電源電位Ｖｃｃ供給ノードに接続され
る。トランジスタ９０７はそのコレクタが抵抗９２２を
介して第１の電源電位Ｖｃｃ供給ノードに接続される。
トランジスタ９０９はそのコレクタが抵抗９２３を介し
て第１の電源電位Ｖｃｃ供給ノードに接続される。モー
ド検出回路３５はさらに、バイポーラトランジスタ９０
４、９０５、９０７、および９０９のコレクタ電位をそ
れぞれベースに受けるｎｐｎバイポーラトランジスタ９
１０、９１１、９１２および９１３と、トランジスタ９
１０〜９１３のそれぞれのエミッタと第２の電源電位Ｖ
ｅｅ供給ノードとの間に設けられ、それぞれのゲートに
基準電圧ＶＣＳを受けるｎチャネルＭＯＳトランジスタ
９１６、９１７、９１８および９１９を含む。トランジ
スタ９１０〜９１３は、それぞれエミッタフォロワ態様
で動作し、モード指定信号ＭＯＤＥ−Ａ、ＭＯＤＥ−
Ｂ、ＭＯＤＥ−Ｃ、ＭＯＤＥ−Ｄを生成する。
【０４５８】基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２、および
Ｖｒｅｆ３は、たとえば−０．９Ｖ、−２．１Ｖ、およ
び−３．３Ｖに設定される。基準電圧の差はほぼダイオ
ード９０２および９０３の順方向降下電圧Ｖｔｈと同程
度の大きさである。次に動作について説明する。
【０４５９】入力信号ＩＮは、バイポーラトランジスタ
９０１によりエミッタフォロワ態様でノード９３０に伝
達される。ノード９３０の電位をＶ（ＩＮ）で示すと、
ノード９３１および９３２の電位はＶ（ＩＮ）−Ｖｔｈ
およびＶ（ＩＮ）−２・Ｖｔｈで表される。
【０４６０】Ｖ（ＩＮ）＞Ｖｒｅｆ１の場合には、トラ
ンジスタ９０４、９０６、および９０８がオン状態とな
る。この状態においては、トランジスタ９０９、９０
７、９０５のコレクタ電位がハイレベルとなり、トラン
ジスタ９０４のコレクタ電位がローレベルとなる。した
がって信号ＭＯＤＥ−Ａがローレベルとなり、残りの信
号ＭＯＤＥ−Ｂ、ＭＯＤＥ−Ｃ、およびＭＯＤＥ−Ｄは
ハイレベルとなる。Ｖｒｅｆ１＞Ｖ（ＩＮ）＞Ｖｒｅｆ
２のときには、バイポーラトランジスタ９０４がオフ状
態、バイポーラトランジスタ９０６および９０８がオン
状態となる。ダイオード９０２の順方向降下電圧Ｖｔｈ
は（Ｖｒｅｆ１−Ｖｒｅｆ２）とほぼ同じ大きさであ
り、またダイオード９０３の順方向降下電圧Ｖｔｈは
（Ｖｒｅｆ２−Ｖｒｅｆ３）とほぼ同じ大きさであるこ
とを想起されたい。この状態においては、トランジスタ
９０４のコレクタ電位がハイレベル、トランジスタ９０
５のコレクタ電位がローレベル、トランジスタ９０７お
よび９０９のコレクタ電位がハイレベルとなる。したが
ってこの状態においては、信号ＭＯＤＥ−Ｂがローレベ
ルとなり、残りの信号ＭＯＤＥ−Ａ、ＭＯＤＥ−Ｃ、お
よびＭＯＤＥ−Ｄはすべてハイレベルとなる。
【０４６１】Ｖｒｅｆ２＞Ｖ（ＩＮ）＞Ｖｒｅｆ３のと
きには、バイポーラトランジスタ９０４および９０６が
オフ状態、バイポーラトランジスタ９０８がオン状態と
なる。バイポーラトランジスタ９０４および９０５には
電流が流れないため、これらのトランジスタ９０４およ
び９０５のコレクタ電位はともにハイレベルとなる。ト
ランジスタ９０７のコレクタ電位はトランジスタ９０８
および９１５を介して放電されるため、ローレベルとな
る。トランジスタ９０９のコレクタ電位はトランジスタ
９０８がオン状態であり、ハイレベルとなる。この状態
では、信号ＭＯＤＥ−Ｃがローレベル、信号ＭＯＤＥ−
Ａ、ＭＯＤＥ−Ｂ、およびＭＯＤＥ−Ｄがハイレベルと
なる。
【０４６２】Ｖ（ＩＮ）＜Ｖｒｅｆ３の場合には、トラ
ンジスタ９０４、９０６、および９０８がすべてオフ状
態となる。したがってトランジスタ９０４、９０５、お
よび９０７のコレクタ電位がハイレベルとなり、トラン
ジスタ９０９のコレクタ電位がローレベルとなる。すな
わち信号ＭＯＤＥ−Ｄがローレベルとなり、信号ＭＯＤ
Ｅ−Ａ、ＭＯＤＥ−ＢおよびＭＯＤＥ−Ｃがハイレベル
となる。
【０４６３】入力信号ＩＮの電位レベルを適当なレベル
に設定することにより、モード指定信号ＭＯＤＥ−Ａ〜
ＭＯＤＥ−Ｄのうちの１つを活性状態のローレベルに設
定することができ、所望の動作モードを指定することが
できる。この図６３に示すモード検出回路は一般の動作
モード検出回路に適用することができる。しかしながら
この先に説明したＣＳワード線カットモード、メモリセ
ルホールドテストモード、およびバーンインモード指定
のための構成に適用すれば図６４に示す構成の動作モー
ド指示信号発生回路を利用することができる。
【０４６４】図６４においては、動作モード指示信号発
生回路３６は、モード指示信号ＭＯＤＥ−Ａ〜ＭＯＤＥ
−Ｄそれぞれに対応して設けられるレベルコンバータ９
２０ａ〜９２０ｄと、レベルコンバータ９２０ａの出力
とレベルコンバータ９２０ｂの出力とを受ける２入力Ｏ
Ｒゲート９２１を含む。レベルコンバータ９２０ａ〜９
２０ｄの各々はたとえば図２に示すレベル変換回路と同
様の構成を備え、ＥＣＬレベルの信号をＣＭＯＳレベル
の信号に変換しかつ論理反転する。レベルコンバータ９
２０ａから信号ＨＯＬＤ・ＤＯＷＮが生成され、図６１
および６２に示す降圧回路７６０および電圧切換回路７
７０へ与えられる。ＯＲゲート９２１は、レベルコンバ
ータ９２０ｂの出力がハイレベルまたは信号ＨＯＬＤ・
ＤＯＷＮがハイレベルのときにＣＳワード線カットモー
ド指定信号ＣＳ・Ｗ・ＣＵＴを発生し、図５２に示すＣ
Ｓバッファ１２へ与える。レベルコンバータ９２０ｃは
バーインモード指定信号ＶＩを発生し、図５０および図
５１に示すＶアドレスバッファ回路５２０へ与える。レ
ベルコンバータ９２０ｄの出力はノーマルモード指示信
号であり、特に利用されなくてもよい。
【０４６５】ＯＲゲート９２１が設けられているのはメ
モリセルホールドテストモードを行なう場合にはＣＳワ
ード線カットモードが前提となるためであり、信号ＨＯ
ＬＤ・ＤＯＷＮおよびＣＳ・Ｗ・ＣＵＴをともに活性状
態のハイレベルとする必要があるためである。
【０４６６】このモード信号ＭＯＤＥ−Ａ〜ＭＯＤＥ−
Ｄと内部動作モード指示信号との対応関係は単なる一例
であり、他の組合わせが用いられてもよい。
【０４６７】図６３に示すモード検出回路を用いれば、
１つの入力信号の電位レベルに従って複数の動作モード
から任意の動作モードを指定することが可能となる。
【０４６８】
【発明の効果】請求項１に係る半導体回路においては、
信号出力ノードをカレントミラー動作により電源電位レ
ベルへ駆動する第２のスイッチ素子の制御電極ノードへ
容量素子を介して入力信号を伝達するように構成したた
め、高速でスイッチ動作する半導体回路を実現すること
ができる。このとき、第１カレントミラー回路の電流駆
動力を小さくすれば消費電流が低減される。
【０４６９】請求項２に係る半導体回路においては、所
定電位に保持されたスイッチング素子の制御電極ノード
へ容量素子を介して入力信号を与え、これにより信号出
力ノードをスイッチング素子を介して電源電位レベルへ
駆動している。したがって、高速でスイッチング素子を
駆動することができるとともに、入力信号は容量結合に
よりスイッチング素子に結合されるため、信号入力ノー
ドから電源電位供給ノードへ流れる電流を生じさせるこ
とがなく、低消費電流を実現することができる。
【０４７０】請求項３に係る半導体回路においては、第
１および第２の信号入力ノードへ与えられる信号をワイ
ヤードＯＲ論理ゲートを介して第１のスイッチング素子
へ伝達し、この第１のスイッチング素子のオン／オフ状
態に従ってカレントミラー回路を駆動して出力ノードを
電源電位レベルへと駆動している。これにより第１およ
び第２の信号入力ノードへ与えられる信号の論理の組合
わせにかかわらずカレントミラー回路に流れる電流量を
一定とすることができ、第１および第２の入力信号の論
理の組合わせにかかわらず同一の動作特性で出力ノード
を駆動することができる。
【０４７１】請求項４に係る半導体回路においては、さ
らに、ワイヤードＯＲ論理により得られた信号を容量結
合によりカレントミラー回路を構成するトランジスタの
制御電極ノードへ伝達しているため、より高速でカレン
トミラー回路を駆動することができる。
【０４７２】請求項５に係る基準電圧発生回路において
は、レベル変換回路において用いられる基準電圧を制御
電極ノードに受ける第１のトランジスタ素子と出力ノー
ドを入力信号に従って充電する第２のトランジスタ素子
それぞれに対応して第３および第４のトランジスタ素子
を設け、これらの第３および第４のトランジスタ素子を
流れる電流比が一定となるように基準電圧を発生して第
１のトランジスタ素子の制御電極ノードへ伝えている。
したがって、レベル変換回路における第１および第２の
トランジスタ素子を流れる電流比が一定となり、レベル
変換回路の動作特性に応じた基準電圧を正確に発生する
ことができる。
【０４７３】請求項６に係る基準電圧発生回路において
は、レベル変換回路を構成するカレントミラー回路電流
源となる第１のトランジスタ素子と、出力ノードを充電
するための第２のトランジスタ素子それぞれに対応して
第３および第４のトランジスタ素子を設け、この第３お
よび第４のトランジスタ素子が供給する電流を電圧に変
換しておよび差動増幅して基準電圧を発生して第１のト
ランジスタ素子の制御電極ノードへ与えている。したが
って、差動増幅された基準電圧が第４のトランジスタ素
子の制御電極へフィールドバックされており、第３およ
び第４のトランジスタ素子が供給する電流比を一定と
し、これによりレベル変換回路の第１および第２のトラ
ンジスタ素子を流れる電流比が一定とされ、レベル変換
回路の構成要素であるトランジスタ素子の特性のばらつ
きを補償して所望の動作特性を実現する基準電圧を発生
することができる。
【０４７４】請求項７に係る基準電圧発生回路において
は、基準電圧を制御電極ノードに受け、入力信号のレベ
ルに応じて導通してカレントミラー回路へ電流を供給す
る第１のスイッチングトランジスタと、入力信号のレベ
ルに応じて導通して信号出力ノードを充電する第２のス
イッチングトランジスタを含むレベル変換回路に対し、
第２のスイッチングトランジスタに対応して第３のトラ
ンジスタ素子を設け、この第３のトランジスタ素子が供
給する電流をカレントミラー態様で反映してミラー電流
を生成し、このミラー電流を電圧に変換して基準電圧を
生成して第１のトランジスタ素子の制御電極ノードへ与
えている。このときミラー電流と第３のスイッチング素
子が供給する電流比が第２のトランジスタ素子と第１の
トランジスタ素子各々が供給する電流の比に対応してい
る。したがって、レベル変換回路の構成要素の特性に従
って所望の出力信号振幅を実現する基準電圧を発生する
ことができる。
【０４７５】請求項８に係る基準電圧発生回路において
は、一定の電位から電流を発生してミラー電流を生成
し、このミラー電流から基準電圧を発生するとともに、
電源電圧の変化に対し逆比例的に基準電圧を調整する基
準手段を設けたため、電源電圧の変化にかかわらず一定
の基準電圧を発生することができる。
【０４７６】請求項９に係る基準電圧発生回路において
は、第１の電源電位供給ノードに接続される抵抗素子
と、この抵抗素子に一定電流を供給する電流源とからな
る回路において、第２の電源電位の変化と逆比例的に抵
抗素子の電圧出力ノードの電位を調節しているため、電
源電位の変化にかかわらず一定の基準電圧を発生するこ
とができる。
【０４７７】請求項１０に係るアドレスデコード回路に
おいては、冗長デコード回路と通常デコード回路とを同
一論理段数を有しかつその論理構成を異ならせているた
め、前段の回路の出力負荷を小さくすることができると
ともに、冗長デコード回路および通常デコード回路のい
ずれが選択されても動作速度同一とすることができ、ア
クセス時間を短縮することができる。
【０４７８】請求項１１に係る冗長デコード回路の構成
においては、冗長メモリセル不使用時においてはその構
成要素である論理ゲートへ動作電源電位が供給されない
ため、ヒューズ素子を遮断することなく冗長回路を非選
択状態とすることができ、ヒューズ素子の切断数を大幅
に低減することができる。
【０４７９】請求項１２に係る活性制御回路において
は、第１および第２のヒューズ素子の切断／非切断に従
って被制御回路の活性／非活性を制御することができる
ため、一旦非活性状態または活性状態とされた回路を再
び活性または非活性状態とすることができ、誤った回路
のプログラムを防止することができる。さらに、活性制
御回路と被制御回路の組を複数個設けておけば、被制御
回路を動作させてその動作特性を測定することにより最
適な特性を与える被制御回路を選択することができ、最
適な回路動作を実現する回路を容易に実現することがで
きる。
【０４８０】請求項１３に係る半導体記憶装置において
は、ビット線対のビット線の電位をプルアップするため
に交差結合されたトランジスタ対を用いている。これに
より、ビット線の電位のハイレベルを十分に高くするこ
とができる。またこの交差結合されたトランジスタ対の
電源電位ノードへ電源電位よりも低い電圧を供給するた
め、ビット線電位のハイレベルの電位は電源電位レベル
よりも低くなり、データ書込時におけるビット線電位の
振幅を小さくすることができ、ライトリカバリーのマー
ジンを大きくすることができる。
【０４８１】請求項１４に係る半導体記憶装置において
は、特定のビット線対に対しては第１および第２の列選
択信号に従って第１のデータバスおよび第２のデータバ
スそれぞれに接続するゲートを設けるとともに、その第
１および第２の列選択信号がともに非選択状態を示す非
活性時にのみ特定のビット線対の各ビット線の電位を電
源電位レベルにプルアップし、かつ第１および第２の列
選択信号がともに非選択状態の非活性時に導通して特定
のビット線対のビット線を接続するため、特定のビット
線対を別々の列選択信号で選択することができる。
【０４８２】請求項１５に係る半導体記憶装置において
は、選択されたビット線対に対応する書込ゲートがデー
タ書込後オフ状態となっても所定期間書込データバスを
内部書込データの電位レベルとし、この書込データバス
の電位を読出データバスおよび読出ゲートを介してビッ
ト線対へ伝達するように構成しているため、ローレベル
のビット線電位を高速で立上げることができ、ビット電
位電位のイコライズが高速で実行され、ライトリカバリ
ーのマージンが拡大される。
【０４８３】請求項１６に係る半導体記憶装置において
は、入力信号を複数の比較基準電圧レベルと比較して所
定の動作モード指定信号を発生して内部回路を所定の動
作モードに設定しているため簡易な回路構成で容易かつ
確実に内部回路を所定の動作モードに設定することが可
能となる。
【０４８４】請求項１７に係る半導体記憶装置において
は、第１および第２の比較手段によりそれぞれ異なる基
準電圧レベルに従って入力信号を比較し、この第２の比
較手段を第１の比較手段の出力に応答して活性化すると
ともに第１および第２の比較手段の出力に従って第１の
動作モード指定信号を発生し、さらにこの第１の動作モ
ード指定信号に応答して活性化された第２の入力信号の
レベルを検出し、この検出結果に従ってモード検出信号
を発生するとともに、このモード検出信号に従って内部
回路を所定の動作モードに設定している。したがって、
入力信号が所定のレベルの状態になったときのみ内部回
路が所定の動作モードに設定されるため、正確に誤動作
することなく内部動作モードを設定することが可能とな
る。
【０４８５】請求項１８に係る半導体記憶装置において
は、さらにこのモード検出信号に従って電源電圧を降圧
し、このモード検出信号に従って降圧回路の出力を出力
しているため、確実に内部電源電圧を所定の動作モード
時においてのみ低下させることができる。
【図面の簡単な説明】
【図１】この発明に従う半導体記憶装置の全体の構成を
概略的に示す図である。
【図２】この発明に従って構成されるレベル変換回路の
具体的構成を示す図である。
【図３】図２に示すレベル変換回路の要部の断面構造を
示す図である。
【図４】図２に示すレベル変換回路の要部の平面レイア
ウトを示す図である。
【図５】図３および図４に示すレイアウトの効果を説明
するための図である。
【図６】レベル変換回路の他の構成例を示す図である。
【図７】レベル変換回路の第３の具体的構成を示す図で
ある。
【図８】レベル変換回路の第４の具体的構成を示す図で
ある。
【図９】レベル変換回路の第５の具体的構成を示す図で
ある。
【図１０】レベル変換回路の第６の具体的構成を示す図
である。
【図１１】図１０に示すレベル変換回路の要部の断面構
造を示す図である。
【図１２】図１０に示すレベル変換回路の要部の平面レ
イアウトを示す図である。
【図１３】図１０に示すレベル変換回路の要部の変更例
の平面レイアウトおよび断面構造を示す図である。
【図１４】レベル変換回路の第７の具体的構成を示す図
である。
【図１５】レベル変換回路の第８の具体的構成を示す図
である。
【図１６】レベル変換のための基準電圧発生回路の具体
的構成を示す図である。
【図１７】レベル変換回路を流れる電流の関係を説明す
るための図である。
【図１８】図１６に示す基準電圧発生回路のより具体的
な構成を示す図である。
【図１９】レベル変換のための基準電圧発生回路の他の
具体的構成を示す図である。
【図２０】レベル変換のための基準電圧発生回路のさら
に他の具体的構成を示す図である。
【図２１】基準電圧発生回路の具体的構成を示す図であ
る。
【図２２】基準電圧発生回路の他の具体的構成を示す図
である。
【図２３】半導体記憶装置の１列のメモリセルおよびそ
れに関連する周辺回路の具体的構成を示す図である。
【図２４】図２３に示す構成のデータ読出時における動
作を示す信号波形図である。
【図２５】図２３に示す構成のデータ書込時における動
作を示す信号波形図である。
【図２６】内部アドレス信号内部書込データおよび内部
書込イネーブル信号の伝搬経路を等価的に示す図であ
る。
【図２７】図２３において用いられるリード／ライト制
御信号の発生態様を示す信号波形図である。
【図２８】図２３に示すリード／ライト制御信号の発生
の他の態様を示す信号波形図である。
【図２９】図２８に示す信号波形図を実現するための構
成を示す図である。
【図３０】図２９に示す回路構成の動作を示す信号波形
図である。
【図３１】この発明において用いられるビット線プルア
ップ素子およびビット線負荷回路の構成を具体的に示す
図である。
【図３２】図３１に示すビット線プルアップ素子の変更
例を示す図である。
【図３３】冗長デコード回路および通常デコード回路の
論理構成を示す図である。
【図３４】プリデコード信号の構成を示す図である。
【図３５】通常デコード回路の具体的構成を示す図であ
る。
【図３６】図３３に示す冗長デコード回路の具体的構成
を示す図である。
【図３７】図３３に示す冗長デコード回路の他の具体的
構成を示す図である。
【図３８】図３７に示すスペア活性化回路の具体的構成
を示す図である。
【図３９】メモリブロックの構成を概略的に示す図であ
る。
【図４０】シフトリダンダンシ回路の動作を概念的に示
す図である。
【図４１】シフトリダンダンシ回路の具体的構成を示す
図である。
【図４２】ＩＯブロック境界部におけるリード／ライト
ゲートの構成および内部データバスとの接続を概略的に
示す図である。
【図４３】図４２に示すＩＯブロック境界部に存在する
ビット線対の書込ゲートおよびビット負荷回路の具体的
構成を示す図である。
【図４４】図４３に示すビット線負荷回路の変更例を示
す図である。
【図４５】この発明に従って構成される活性制御回路の
用途の一例を示す図である。
【図４６】この発明において用いられる活性制御回路の
他の適用例を示す図である。
【図４７】図４５および図４６に示す活性制御回路の具
体的構成を示す図である。
【図４８】図４５および図４６に示す活性制御回路の具
体的構成を示す図である。
【図４９】アドレス入力バッファの具体的構成を示す図
である。
【図５０】Ｖアドレス入力信号バッファの回路の具体的
構成を示す図である。
【図５１】図５０に示すＶアドレス信号入力バッファ回
路の変更例を示す図である。
【図５２】図１に示すＣＳバッファの具体的構成を示す
図である。
【図５３】図１に示すＸプリデコーダの具体的構成を示
す図である。
【図５４】図５３に示すワイヤードＯＲプリデコード動
作を説明するための図である。
【図５５】図５３に示すプリデコード線の信号の組合わ
せおよび選択状態となるときの信号の論理状態を示す図
である。
【図５６】図１に示すＷＥバッファの構成を示す図であ
る。
【図５７】図１に示すモード検出回路の概略構成を示す
図である。
【図５８】図５７に示す第１および第２の検出回路の具
体的構成を示す図である。
【図５９】図１および図５７に示す動作モード指示信号
発生回路の具体的構成を示す図である。
【図６０】図１に示すメモリセル電位供給回路の具体的
構成を示すブロック図である。
【図６１】図６０に示すモード検出回路および降圧回路
の具体的構成を示す図である。
【図６２】図６０に示す電圧切換回路の具体的構成を示
す図である。
【図６３】図１に示すモード検出回路の他の具体的構成
を示す図である。
【図６４】図６３に示すモード検出回路を用いた際の動
作モード指示信号発生回路の具体的構成を示すブロック
図である。
【符号の説明】
１ メモリプレーン ２ メモリアレイ ３ ビット線負荷回路 ４ リード／ライトゲート ５ シフトリダクタンシ回路 ６ Ｙデコーダ ７ リード／ライト制御回路 ８ 内部書込データバス ９ 内部読出データバス １０ メモリブロック １２ ＣＳバッファ １４ アドレスバッファ １５ Ｙプリデコーダ １６ Ｚプリデコーダ １７ Ｖプリデコーダ １８ Ｘプリデコーダ ２４ Ｘデコーダ ２５ Ｚデコーダ ２６ ＶＺデコーダ ２７ ローカルＸデコーダ ２８ ＷＥバッファ ２９ Ｄｉｎバッファ ３０ Ｄｏｕｔバッファ ３１ グローバルライトドライバ ３２ グローバルセンスアンプ ３３ ローカルライトドライバ ３４ ローカルセンスアンプ Ｃｓ レベル変換回路に用いられる容量素子 ６５ レベル変換回路 ７０ 基準電圧発生回路 ＯＰ 差動増幅回路 ７２ ハイレベル電圧発生回路 ７４ ローレベル電圧発生回路 ７６ 差動増幅段 ７７ 出力段 ８０ 低電圧発生部 ８２ 基準電圧発生部 １５３ａ，１５３ｂ メモリセル １５４ａ，１５４ｂ ワード線 １５５ａ，１５５ｂ ビット線 １５７ ビット線負荷回路 １５１ 書込ゲート １５９ ビット線イコライズトランジスタ １６２ａ，１６２ｂ プリチャージ回路 １７０ 読出／書込検出回路 １７２ 列選択信号発生回路 １５２ 読出ゲート １６３ａ，１６３ｂ 内部書込データ線 １６４ａ，１６４ｂ 内部読出データ線 １６０ ＩＯ線負荷回路 １９０ ＷＥバッファ回路 １９１ ワンショットパルス発生回路 １９２ リード／ライト制御信号発生回路 ２４０ ビット線プルアップ素子 ２５０ 通常デコード回路 ２６０ 冗長デコード回路 ２６１ａ，２６１ｂ，２６１ｃ 冗長デコード回路の初
段のインバータ ２７０ スペア活性化回路 ２８５ スペア活性化回路 ４２０ａ，４２０ｂ ビット線書込ゲート ４２１ａ，４２１ｂ ビット線書込ゲート ４２２ａ，４２２ｂ，４２３ａ，４２３ｂ ビット線負
荷回路 ４２４ａ，４２４ｂ ビット線イコライズトランジスタ ４３２ａ，４３２ｂ，４３２ｃ 活性制御回路 ４４２ａ，４４３ｂ 活性制御回路 ４４９ 活性制御回路 ５００ アドレス入力バッファ回路 ５２０ Ｖアドレス信号入力バッファ回路 ６５０ 第１の検出回路 ６６０ 第２の検出回路 ７５０ モード検出回路 ７６０ 降圧回路 ７７０ 電圧切換回路 ＭＣ メモリセル ７７５ メモリセル電源電位供給ノード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年８月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】ＥＣＬレベルは、ハイレベルが通常−０．
９Ｖ、ローレベルが通常−１．７Ｖである。ＥＣＬレベ
ルの信号は論理振幅が小さいため、高速で伝達すること
ができる。このため、高速動作が要求されるシステムに
おいては、デバイス間を伝達される信号としてＥＣＬレ
ベルの信号が用いられる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】このデータ書込動作の後直ぐにまたは続け
て異なる行のメモリセルのデータ読出動作が実行された
とき、ビット線電位が十分回復する前にワード線が選択
されると、この選択されたメモリセルのデータの誤読出
またはデータ読出時間の遅れなどが生じる（ビット線電
位の読出データに対応する電位への変化時間が長くなる
ため）。したがって、アクセス時間を短くするために
は、データ書込完了後高速でビット線電位をプルアップ
する必要がある。このようなデータ書込動作完了後のビ
ット線電位の回復という「ライト・リカバリー」の問題
の解決を図る構成の一例は、特開平３−２９１８９号公
報に開示されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正内容】
【００５６】請求項１５に係る半導体記憶装置は、一列
のメモリセルが接続されるビット線対と、データ書込
時、列選択信号に応答してビット線対を選択する書込ゲ
ート選択信号を発生する手段と、この書込ゲート選択信
号に応答して、ビット線対を書込データバスに接続する
書込ゲートと、列選択信号に応答してビット線対を読出
データバスに接続する読出ゲートと、データ書込時、書
込ゲート選択信号の非活性化の後も列選択信号が活性化
されている期間の所定期間持続的に相補書込データを書
込データバスに伝達する書込ドライバと、この書込ゲー
ト選択手段の非活性化と相補書込データとに応答して読
出データバスおよび読出ゲートを介してビット線対の各
ビット線へ高電位の信号を伝達するビット線プリチャー
ジ手段とを備える。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正内容】
【００５９】請求項１８に係る半導体記憶装置は、請求
項１７の半導体記憶装置がさらに、モード検出信号に応
答して活性化され、第２の入力信号の電位レベルに従っ
て電源電圧を降圧する降圧手段と、この降圧手段の出力
と電源電圧の一方をモード検出信号に応答して選択的に
通過させる電源電圧切換手段をさらに備える。請求項１
９に係る半導体記憶装置は、行列状に配列され、かつ各
々が電源電圧印加ノードを有する複数のメモリセルを含
むメモリアレイと、各行に対応して配置され、各々に対
応の行のメモリセルが接続される複数のワード線と、メ
モリセルのデータ保持特性をテストするデータホールド
テストモード指示信号に応答して複数のワード線をすべ
て非選択状態とする手段と、データホールドテストモー
ド指示信号と電圧レベル指定信号とに応答して、複数の
電圧レベルのうちこの電圧レベル指定信号が指定する電
圧レベルの電圧を複数のメモリセルの電源電圧印加ノー
ドへ与える手段とを備える。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正内容】
【００７６】請求項１８に係る半導体記憶装置において
は、外部信号により所望のレベルのメモリセル電源電位
を発生させることができ、メモリセルのデータ保持特性
をテストするメモリホールドテストなどを容易かつ確実
に実行することができる。請求項１９に係る半導体記憶
装置においては、メモリセルのデータ保持特性をテスト
するデータホールドテストモード時においては、ワード
線がすべて非選択状態とされ、メモリセルとビット線と
が分離される。この状態で、メモリセルの電源電圧へ電
圧レベル指定信号が指定する所望の電圧レベルの電圧を
印加することにより、より精密にメモリセルのデータ保
持特性をテストすることができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１４９
【補正方法】変更
【補正内容】
【０１４９】トランジスタＭＰ１はそのゲートに基準電
圧Ｖｒｅｆが与えられ、その一方導通端子に、レベル変
換回路６５に与えられる入力信号Ｉｎのハイレベルの電
位が与えられる。トランジスタＭＰ２はそのゲートに入
力信号Ｉｎのローレベルの電位が与えられる。通常、ハ
イレベルの電位ＶＨは電源電位Ｖｃｃよりも約０．８Ｖ
低い電位であり、ローレベル電位ＶＬはそれよりもさら
に１．２Ｖ低い電位（すなわちＶｃｃ−２．０Ｖ）に設
定される。これらの電位はエミッタフォロアの出力とし
てレベル変換回路６５へ与えられる入力信号Ｉｎに等し
い。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１６５
【補正方法】変更
【補正内容】
【０１６５】ハイレベル電圧ＶＨを受けるトランジスタ
ＭＰ１はそのゲートに基準電圧Ｖｒｅｆを受け、その出
力電圧を差動増幅段７６の一方入力へ与える。トランジ
スタＭＰ１の出力は、そのコレクタとベースが接続され
たｎｐｎバイポーラトランジスタ１１０を介して抵抗接
続されたｎチャネルＭＯＳトランジスタＲ１へ与えられ
る。バイポーラトランジスタ１１０のベースおよびコレ
クタは差動増幅段７６の一方入力に与えられる。バイポ
ーラトランジスタ１１０が設けられているのは、差動増
幅段７６の入力電位をレベルシフトして差動増幅段７６
の動作点を最適のところに設定するためである。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１６６
【補正方法】変更
【補正内容】
【０１６６】トランジスタＭＰ２は、ベースとコレクタ
が接続されたｎｐｎバイポーラトランジスタ１１１を介
して抵抗接続されたｎチャネルＭＯＳトランジスタＲ２
へ電流を供給する。トランジスタ１１１も、差動増幅段
７６の動作点を最適のところに設定するために設けら
れ、トランジスタ１１０と同じ大きさのレベルシフトレ
ベルを与える。このトランジスタＭＰ２の出力、すなわ
ちバイポーラトランジスタ１１１のベースおよびコレク
タは差動増幅段７６の他方入力に接続される。抵抗Ｒ１
およびＲ２を抵抗接続されたＭＯＳトランジスタにより
構成することにより、レベル変換回路のカレントミラー
回路を構成するトランジスタＱ３およびＱ４と同じβ比
を持つ抵抗を正確に作成することができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１６７
【補正方法】変更
【補正内容】
【０１６７】差動増幅段７６は、そのゲートがバイポー
ラトランジスタ１１０のベースに接続されて一方入力部
を構成するｎチャネルＭＯＳトランジスタ１１３と、そ
のゲートがバイポーラトランジスタ１１１のベースに接
続されて他方入力を構成するｎチャネルＭＯＳトランジ
スタ１１４と、そのゲートに基準電圧ＶＣＳを受け、ト
ランジスタ１１３および１１４に対して定電流源として
機能するｎチャネルＭＯＳトランジスタ１１２と、トラ
ンジスタ１１３および１１４へ第１の電源電位Ｖｃｃか
ら電流を供給するためのｐチャネルＭＯＳトランジスタ
１１５および１１６を含む。トランジスタ１１５および
１１６はカレントミラー回路を構成する。トランジスタ
１１５が抵抗接続される。差動増幅段７６はさらに、出
力ノードＮＧとトランジスタ１１４のゲートとの間に設
けられるキャパシタ１１８と、出力ノードＮＧとトラン
ジスタ１１３の一方導通端子との間に設けられるキャパ
シタ１１７を含む。キャパシタ１１８は出力安定化のた
めに設けられる。キャパシタ１１７は出力ノードＮＧの
電位をトランジスタ１１６および１１５のゲートへフィ
ードバックするために設けられる。キャパシタ１１７お
よび１１８を設けることにより、出力ノードＮＧの電位
の急激な変化が防止される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１７１
【補正方法】変更
【補正内容】
【０１７１】出力段７７はさらに、抵抗またはダイオー
ド接続されたｐチャネルＭＯＳトランジスタ１２３と、
トランジスタ１２３の出力をそのベースに受けるｎｐｎ
バイポーラトランジスタ１２４と、トランジスタ１２４
のエミッタとトランジスタ１２２のエミッタとの間に接
続される抵抗１２５を含む。トランジスタ１２３、バイ
ポーラトランジスタ１２４および抵抗１２５は、基準電
圧Ｖｒｅｆの電位が低下しすぎることを防ぐクランプ回
路を構成する。クランプ電位は概ね次のようにして与え
られる。ダイオード接続されたＭＯＳトランジスタ１２
３にはバイポーラトランジスタ１２４のベース電流が流
れる。このベース電流は定電流源１２６に流れる電流の
１／ｈｆｅであり、ＭＯＳトランジスタ１２３からはぎ
りぎりオン状態となるような電位、すなわちＶｃｃ−Ｖ
ｔｈｐが出力されてバイポーラトランジスタ１２４のベ
ースに与えられる。バイポーラトランジスタ１２４はエ
ミッタフォロア態様で動作し、Ｖｃｃ−Ｖｔｈｐ−ＶＢ
Ｅの電位をそのエミッタに出力する。さらに、抵抗１２
５により、その抵抗値と定電流源１２６が与える電流値
とにより決定される電位降下分Ｖ（Ｒ１２５）だけ低い
電位がクランプ電位となり、基準電圧Ｖｒｅｆがこの電
位より低くならないようにクランプされる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１７２
【補正方法】変更
【補正内容】
【０１７２】図１９は、レベル変換回路のための基準電
圧発生回路の他の構成を示す図である。図１９に示す基
準電圧発生回路は、図１６に示すレベル変換回路のトラ
ンジスタ素子Ｑ１〜Ｑ４それぞれに対応して設けられる
トランジスタＤＱ１〜ＤＱ４を含む。トランジスタＤＱ
１はそのゲートと一方導通端子が接続されて抵抗として
機能する。トランジスタＤＱ１の他方導通端子にはハイ
レベル電圧ＶＨが与えられる。トランジスタＤＱ１と直
列にトランジスタＤＱ３が設けられる。トランジスタＤ
Ｑ３のゲートはトランジスタＤＱ４のゲートに接続され
る。トランジスタＤＱ４はそのゲートと一方導通端子が
接続される。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１７４
【補正方法】変更
【補正内容】
【０１７４】この基準電圧発生回路の出力する基準電圧
Ｖｒｅｆの安定化のためには出力インピーダンスを小さ
くするのが好ましい。このため、トランジスタＤＱ２お
よびＤＱ４のサイズを小さくし、一方、トランジスタＤ
Ｑ１およびＤＱ３のサイズを大きくしてそれらのβを大
きくする。すなわち、 β（ＤＱ２）／β（ＤＱ４）＝β（Ｑ２）／β（Ｑ
４）、および β（ＤＱ１）／β（ＤＱ３）＝β（Ｑ１）／β（Ｑ３） に設定する。これにより、安定にレベル変換のための基
準電圧Ｖｒｅｆを発生することができる。レベル変換回
路を構成するトランジスタＱ１〜Ｑ４と同一製造プロセ
スを用いて基準電圧発生用のトランジスタＤＱ１〜ＤＱ
４を形成すれば、レベル変換回路のトランジスタと基準
電圧発生用のトランジスタの製造パラメータの変動は同
じとなり、製造パラメータがばらついていも所望のレベ
ルの変換機能を実現する基準電圧Ｖｒｅｆを発生するこ
とができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１７７
【補正方法】変更
【補正内容】
【０１７７】［基準電圧発生回路］ＢｉＣＭＯＳ回路で
は、複数種類の基準電位を使用する。周辺回路を構成す
る入力回路および論理ゲート回路は、差動トランジスタ
対を含む電流スイッチ回路を基本構成とする。論理ゲー
ト回路の論理しきい値は差動トランジスタ対の一方のベ
ース（またはゲート）に供給される基準電位により設定
される。また、入力回路においては、差動トランジスタ
に動作電流を供給する定電流源素子が接続される。この
定電流源トランジスタを制御するために基準電位が用い
られる。またＥＣＬ−ＣＭＯＳレベル変換部においても
基準電位が用いられる。以下、これらの基準電位を発生
するための回路構成について説明する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１８７
【補正方法】変更
【補正内容】
【０１８７】トランジスタＭＰ４は、そのゲート電位Ｖ
ｅｅの変動に伴ってその抵抗値が変化し、その抵抗の変
化に従って逆比例的に出力ノードＮＤ２の電位を調節す
る機能を持つ。出力ノードＮＤ１の電位は一定の定電圧
Ｖｃｓであり、したがって、バイポーラトランジスタＲ
Ｑ２のベース電位はＶｃｓ＋ＶＢＥ４となる。したがっ
て、バイポーラトランジスタＲＱ２のベース電位も第２
の電源電位Ｖｅｅの変動にかかわらず変化せず一定とな
り、抵抗ＲＲ２０を流れる電流は一定となる。これによ
り、第２の出力ノードＮＤ２に現れる電圧が一定とな
り、バイポーラトランジスタＲＱ１０はエミッタフォロ
ア態様で動作して第２の基準電圧ＶＲＥＦ１を出力す
る。バイポーラトランジスタＲＱ１１および抵抗ＲＲ２
２は、バイポーラトランジスタＲＱ１０に対する電流源
として機能する。この定電圧発生部８０の動作を定性的
に説明すると以下のようになる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１８９
【補正方法】変更
【補正内容】
【０１８９】一定の電流Ｉ１２およびＩ１４が流れるこ
とにより、出力ノードＮＤ１には一定電圧が現れる。抵
抗ＲＲ７は、バイポーラトランジスタＲＱ５のベース電
位すなわちコレクタ電位の変動がバイポーラトランジス
タＲＱ３のベースへ伝達され、バイポーラトランジスタ
ＲＱ３の動作特性が変動するのを防止する機能を備え
る。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１９０
【補正方法】変更
【補正内容】
【０１９０】次に、基準電圧発生部８２の動作について
説明する。抵抗ＲＲ１０は、電流源バイポーラトランジ
スタＲＱ６のエミッタ抵抗を形成する。バイポーラトラ
ンジスタＲＱ６のエミッタ電位はＶｃｓ−ＶＢＥ６で与
えられる。ここで、ＶＢＥ６はバイポーラトランジスタ
ＲＱ６のベース−エミッタ間電圧である。バイポーラト
ランジスタＲＱ６のエミッタ電流ＩＥは、 ＩＥ＝（Ｖｃｓ−ＶＢＥ６−Ｖｅｅ）／ＲＲ１０ で与えられる。バイポーラトランジスタＲＱ６のベース
電流を無視することができるとすると、バイポーラトラ
ンジスタＲＱ６のコレクタ電流ＩＣはエミッタ電流ＩＥ
にほぼ等しくなる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１９２
【補正方法】変更
【補正内容】
【０１９２】トランジスタＲＰ１を流れる電流Ｉは、 Ｉ＝ＩＣ・β（ＲＰ１）／β（ＲＰ２） で与えられる。ここで、β（ＲＰ１）およびβ（ＲＰ
２）はトランジスタＲＰ１およびＲＰ２のβを示す。ト
ランジスタＲＮ１はそのゲートとドレインが接続されて
おり、飽和領域で動作する。トランジスタＲＮ１が供給
する電流Ｉ（ＲＮ１）は、 Ｉ（ＲＮ１）＝β（Ｖｇｓ−Ｖｔｈ）2 ／２ で与えられる。ここで、Ｖｇｓは、トランジスタＲＮ１
のゲート−ソース間電圧を示し、Ｖｔｈはトランジスタ
ＲＮ２のしきい値電圧を示す。この出力トランジスタＲ
Ｎ１と電流源トランジスタＣＱとはカレントミラー回路
を構成し、この電流Ｉ（ＲＮ１）のミラー電流が電流源
トランジスタＣＱに流れる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１９４
【補正方法】変更
【補正内容】
【０１９４】しかしながら、トランジスタＲＮ１は飽和
領域で動作しているものの、その供給する電流Ｉ（ＲＮ
１）はそのソース電位、すなわち第２の電源電位Ｖｅｅ
の値に従って変化する。この場合、トランジスタＲＮ１
のゲート長を長くし、ゲート幅を大きくして電流駆動力
を大きくしても（βは一定とする）、トランジスタＲＮ
１の飽和電流はトランジスタＲＮ１のゲート−ソース間
電圧に従って少し変化する。これは、基準電圧ＶＣＳ１
の変化を通して電流源トランジスタＣＱの供給する電流
を変化させることになる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１９５
【補正方法】変更
【補正内容】
【０１９５】そこで、トランジスタＭＰ３をトランジス
タＲＰ２と並列に設ける。トランジスタＭＰ３の電流供
給力はトランジスタＲＰ２に比べてたとえば１／１０と
十分小さい値に設定される。トランジスタＭＰ３は、電
源電位Ｖｅｅをゲートに受けており、常時オン状態とな
る抵抗素子として機能する。第１の電源電位Ｖｃｃを基
準として第２の電源電位Ｖｅｅが上昇するとその抵抗値
は大きくなる。一方、第２の電源電位Ｖｅｅが相対的に
低くなるとその抵抗値が小さくなり、ノードＮＤ４の電
位を上昇させる。これにより、トランジスタＲＰ２およ
びＲＰ１のゲート電位が上昇し、電流Ｉを小さくする。
トランジスタＲＮ１において第２の電源電位Ｖｅｅが相
対的に低下し、そのトランジスタＲＮ１のゲート−ソー
ス間電圧Ｖｇｓが大きくなり、その出力ノードＮＤ３か
ら第２の電源電位Ｖｅｅへ流れるソース−ドレイン間電
流Ｉｄｓが上昇しても、トランジスタＲＰ１から供給さ
れる電流Ｉを小さくすることにより、その第２の電源電
位Ｖｅｅの相対的変化を補償する。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１９８
【補正方法】変更
【補正内容】
【０１９８】基準電圧発生部８０におけるトランジスタ
ＮＰ４および抵抗ＲＲ２１はこのトランジスタＭＰ３と
同じ機能を備える。ノードＮＤ２の電位は第２の電源電
位Ｖｅｅに対し依存性を持っている。したがって、この
ノードＮＤ２の電位をトランジスタＭＰ３と同様にして
トランジスタＭＰ４およびＲＲ２１により調節すること
によりこの抵抗ＲＲ２０を流れる電流を一定とすること
ができ、バイポーラトランジスタＲＱ１０から出力され
る基準電圧ＶＲＥＦ１を一定とする。ここで、トランジ
スタＭＰ４および抵抗ＲＲ２１は、ノードＮＤ２の電位
の持つ第２の電源電位Ｖｅｅに対する依存性を補償する
ためのものであり、トランジスタＭＰ４および抵抗ＲＲ
２１を流れる電流は抵抗ＲＲ２０を流れる電流に比べて
小さく設定される。抵抗ＲＲ２１はトランジスタＭＰ４
のサイズが小さくなりすぎないようにするためのもので
あり、トランジスタＭＰ４と併わせて直列抵抗を形成す
る。すなわち、トランジスタＭＰ４のゲート幅が十分小
さくされ、このトランジスタＭＰ４および抵抗ＲＲ２１
が供給する電流は、上述のごとく抵抗ＲＲ２０が供給す
る電流に比べて無視できる程度に設定される。このよう
に、ノードＮＤ２の電位を第２の電源電位Ｖｅｅの変化
に対し逆比例的に調節することにより、一定の基準電圧
ＶＲＥＦ１を生成することができる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０２１１
【補正方法】変更
【補正内容】
【０２１１】読出ゲート１５２は、ビット線１５５ａを
読出データ線１６４ａに接続するためのｐチャネルＭＯ
Ｓトランジスタ１８７ａと、ビット線１５５ｂを読出デ
ータ線１６４ｂに接続するｐチャネルＭＯＳトランジス
タ１８７ｂを含む。データ線負荷回路１６０は、読出デ
ータ線１６４ａを第１の電源電位Ｖｃｃレベルにプリチ
ャージするｐチャネルＭＯＳトランジスタ１８０ａと、
読出データ線１６４ｂを第１の電源電位Ｖｃｃレベルに
プリチャージするためのｐチャネルＭＯＳトランジスタ
１８０ｂを含む。センスアンプ回路１７１は、図１に示
すローカルセンスアンプ３４に対応し、１つのメモリブ
ロックにおいて各ＩＯブロックごとに設けられる。ブロ
ック選択信号発生回路１６７は、図１に示すＺデコーダ
２５に対応し、選択されたメモリブロックに設けられて
いるデータ線負荷回路１６０を非活性状態とする。デー
タ線負荷回路１６０をオフ状態とするのは、メモリセル
により引抜かれる電流がビット線負荷回路１６２へも分
流することにより必要なデータ線振幅を得るためのビッ
ト線振幅が大きくなるのを防止するためである。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０２４８
【補正方法】変更
【補正内容】
【０２４８】ビット線１５５ａに対しハイレベルのデー
タを書込み、ビット線１５５ｂにローレベルのデータを
書込む場合を考える。この場合、書込データ線１６３ａ
の電位はハイレベル、書込データ線１６３ｂの電位はロ
ーレベルである。これらの電位が書込ゲート１５１を介
してビット線１５５ａおよび１５５ｂへ伝達される。デ
ータ書込時においては、信号φＷがハイレベルであり、
イコライズトランジスタ１５９およびビット線負荷回路
１５７のトランジスタ１８５ａおよび１８５ｂはオフ状
態である。ビット線１５５ｂは書込ゲート１５１のトラ
ンジスタ１８６ｂを介して第２の電源電位Ｖｅｅレベル
にまで放電される。一方、ビット線１５５ａはトランジ
スタ１８６ａを介して第２の電源電位Ｖｃｃレベルにま
で充電される。このとき、ビット線充電電位は、トラン
ジスタ１８６ａのしきい値電圧分だけ低くなる。また書
込ゲートトランジスタのオン抵抗によりビット線の電位
上昇は緩やかとなる。したがって、前のサイクルにおい
てビット線１５５ａにローレベルのデータが書込まれて
いるとき、そのビット線１５５ａの電位が十分に上昇せ
ず、メモリセルに書込まれるデータ信号電位が低くなり
メモリセルの記憶データが不安定になるということが考
えられる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０２５０
【補正方法】変更
【補正内容】
【０２５０】書込データに応じて高電位となるビット線
に対しては、メモリセルからの電流引抜きが生じないた
め、このビット線クランプ素子２４０のラッチ能力が小
さくても高電位側のビット線電位をほぼ第１の電源電位
Ｖｃｃレベルに保持することができる。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０２７９
【補正方法】変更
【補正内容】
【０２７９】信号線２７５ａとインバータ２６１ａａ〜
２６１ａｄのそれぞれの出力部との間にはヒューズ素子
Ｆ００ａ〜Ｆ０３ａが設けられる。信号線２７５ｂとイ
ンバータ２６１ａａ〜２６１ａｄのそれぞれの出力部と
の間にヒューズ素子Ｆ００ｄ〜Ｆ０３ｂが設けられる。
信号線２７４ａとインバータ２６１ｂａ〜２６１ｂｄの
それぞれの出力部との間にはヒューズ素子Ｆ１０ａ〜Ｆ
１３ａが設けられる。信号線２７４ｂとインバータ２６
１ｂａ〜２６１ｂｄのそれぞれの出力部との間にヒュー
ズ素子Ｆ１０ｂ〜Ｆ１３ｂが設けられる。信号線２７６
ａとインバータ２６１ｃａ〜２６１ｃｄのそれぞれの出
力部の間にヒューズ素子Ｆ０ａ〜Ｆ３ａが設けられる。
信号線２７６ｂとインバータ２６１ｃａ〜２６１ｃｄの
出力部の間にヒューズ素子Ｆ０ｂ〜Ｆ３ｂが設けられ
る。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０２９０
【補正方法】変更
【補正内容】
【０２９０】不使用とされる冗長ワード線ＲＷＬｂに関
連するヒューズ素子Ｆ００ｂ〜Ｆ０３ｂ、Ｆ１０ｂ〜Ｆ
１３ｂおよびＦ０ｂ〜Ｆ３ｂをすべて導通状態とした場
合、これらがワーヤード・オア接続されているので、貫
通電流が生じることが考えられる。プリデコード信号ｍ
〈００〉がハイレベルの場合、インバータ２６１ａａの
出力がローレベルとなり、残りのインバータ２６１ａｂ
〜２６１ａｄの出力はハイレベルとなる。信号線２７５
ｂはハイレベルに設定されるが、トランジスタ２９１
ｂ、２９２ｂから信号線２７５ｂを介してインバータ２
６１ａａのオン状態のｎチャネルＭＯＳトランジスタを
介して信号線２８０に電流が流れることが考えられる。
また同様に、インバータ２６１ａｂ〜２６１ａｄのオン
状態のｐチャネルＭＯＳトランジスタおよびインバータ
２６１ａａのオン状態のｎチャネルＭＯＳトランジスタ
を介して第１の電源電位供給ノードから信号線２８０に
貫通電流が流れることが考えられる。このような貫通電
流の発生を防止し低消費電力とするためには、不使用と
される冗長ワード線についてヒューズ素子がすべて溶断
されてもよい。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０３０５
【補正方法】変更
【補正内容】
【０３０５】この状態で、ビット線対Ｂ３７が不良ビッ
ト線対であるとする。このとき、図４０（Ｂ）に示すよ
うに、ビット線対Ｂ３７からビット線対Ｂ４８に対応し
て設けられたスイッチ回路ＳＷのスイッチ経路が、ビッ
ト線対Ｂ１１〜Ｂ３６に対応して設けられたスイッチ回
路ＳＷのスイッチ経路と異ならされる。この結果、ビッ
ト線対Ｂ３７は常時非選択状態とされ、代わりにスペア
ビット線対ＳＢＰが用いられる。列選択信号の伝播経路
が切換えられるだけであり、信号伝播遅延は生じず、不
良ビット線対へのアクセス時におけるアクセス時間の増
大は生じず、高速動作を実現することができる。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０３２４
【補正方法】変更
【補正内容】
【０３２４】トランジスタ４２２ａ、４２２ｂ、４２３
ａ、および４２３ｂのゲート幅はトランジスタ４２６ａ
および４２６ｂのゲート幅Ｗ２よりも大きく設定され、
典型的には２倍とされる。直列接続によるビット線駆動
力の低下を防止する。トランジスタ４２４ａおよび４２
４ｂのそれぞれの電流駆動力すなわちゲート幅は、同様
に、トランジスタ４２７のゲート幅よりも大きく設定さ
れ、典型的には約２倍とされる。データ読出時のビット
線電位振幅を他のビット線のそれと等しくする。また、
ビット線対Ｂ２１がデータ書込を受け、次いでデータ読
出を受けるときのビット線のプリチャージ時間を他のビ
ット線対Ｂ２２と同一とし、ライトリカバリーのマージ
ンの低下を防止する。信号φＷ１およびφＷ２の一方の
みが利用される。他方は常時非活性状態を維持する（図
４１参照）。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０３４５
【補正方法】変更
【補正内容】
【０３４５】この構成の場合、アドレスプログラム回路
４４０ａおよび４４０ｂに不良ワード線のアドレスをプ
ログラムしたとき、この冗長ワード線ＲＷＬ１がまた不
良であった場合が考えられる。この場合、冗長制御回路
４４２ａのヒューズ素子ＦＣａおよびＦＤａをともに切
断すれば、冗長ワード線ＲＷＬ１は常時非選択状態とで
きる。したがって、不良ワード線が誤って不良冗長ワー
ド線で置き換えられることが防止される。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０３５６
【補正方法】変更
【補正内容】
【０３５６】トランジスタ４６５ｂは、第１の電源電位
Ｖｃｃ供給ノードとトランジスタ４６５ａとの間に設け
られる。トランジスタ４６７ｂは、第１の電源電位Ｖｃ
ｃ供給ノードとトランジスタ４６７ａとの間に設けられ
る。トランジスタ４６６ｂは、トランジスタ４６６ａと
第２の電源電位Ｖｅｅ供給ノードとの間に設けられる。
トランジスタ４６８ｂは、トランジスタ４６８ａと第２
の電源電位Ｖｅｅ供給ノードとの間に設けられる。次に
動作について説明する。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０３６２
【補正方法】変更
【補正内容】
【０３６２】図４９において、アドレスバッファ回路５
００は、そのベースにアドレス信号ビットＡｉを受け、
そのコレクタが第１の電源電位Ｖｃｃ供給ノードに接続
され、そのエミッタがノード５１３に接続されるｎｐｎ
バイポーラトランジスタ５０１と、そのコレクタが第１
の電源電位Ｖｃｃ供給ノード５０２に接続され、そのベ
ースに第１の基準電圧Ｖｒｅｆ１を受け、そのエミッタ
がノード５１３に接続されるｎｐｎバイポーラトランジ
スタ５０２と、ノード５１３と第２の電源電位Ｖｅｅ供
給ノードとの間に設けられ、そのゲートに第２の基準電
圧Ｖｃｓ１を受けるｎチャネルＭＯＳトランジスタ５０
９を含む。トランジスタ５０１および５０２はエミッタ
・カップルド・ロジックを構成し、トランジスタ５０９
はこのＥＣＬゲートに対する定電流源として機能する。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０３６３
【補正方法】変更
【補正内容】
【０３６３】アドレスバッファ回路５００は、さらに、
ノード５１３上の信号電位をベースに受け、そのコレク
タが抵抗５１１を介して第１の電源電位Ｖｃｃ供給ノー
ドに接続され、そのエミッタがノード５１４に接続され
るｎｐｎバイポーラトランジスタ５０３と、そのベース
に第１の基準電圧Ｖｒｅｆ１を受け、そのコレクタが抵
抗５１２を介して第１の電源電位Ｖｃｃ供給ノードに接
続され、そのエミッタがノード５１４に接続されるｎｐ
ｎバイポーラトランジスタ５０４と、ノード５１４と第
２の電源電位Ｖｅｅ供給ノードとの間に設けられ、その
ゲートに第２の基準電圧Ｖｃｓ１を受けるｎチャネルＭ
ＯＳトランジスタ５１０を含む。トランジスタ５０３お
よび５０４はＥＣＬゲートを構成し、トランジスタ５１
０はこのＥＣＬゲートに対する定電流源として機能す
る。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０３６８
【補正方法】変更
【補正内容】
【０３６８】図５０に示すＶアドレス入力バッファ回路
５２０は、図４９に示すアドレス入力バッファ回路５０
０の構成に加えてさらに、ノード５１５にアノードが結
合されるダイオード５２１と、ノード５１６にアノード
が結合されるダイオード５２２と、バーインモード指定
信号ＢＩに応答して導通するｎチャネルＭＯＳトランジ
スタ５２３と、そのゲートに第２の基準電圧Ｖｃｓ１を
受けるｎチャネルＭＯＳトランジスタ５２４を含む。ダ
イオード５２１および５２２のカソードが共通に接続さ
れてワーヤード・オア論理ゲートを構成する。トランジ
スタ５２３はダイオード５２１および５２２とトランジ
スタ５２４との間に設けられる。トランジスタ５２４は
定電流源として機能する。次に動作について説明する。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０３８２
【補正方法】変更
【補正内容】
【０３８２】ＣＳバッファ１２はさらに、ノード５６６
の信号電位をベースに受けるｎｐｎバイポーラトランジ
スタ５５２と、第１の基準電位Ｖｒｅｆ１をベースに受
けるｎｐｎバイポーラトランジスタ５５３と、制御信号
ＣＳ・Ｗ・ＣＵＴをゲートに受け、その一方導通端子が
トランジスタ５２２および５５３のエミッタに接続され
るｎチャネルＭＯＳトランジスタ５６０と、トランジス
タ５６０と第２の電源電位Ｖｅｅ供給ノードとの間に設
けられ、そのゲートに第２の基準電圧Ｖｃｓ１を受ける
ｎチャネルＭＯＳトランジスタ５６１とを含む。トラン
ジスタ５５２および５５３のコレクタは、抵抗５６４お
よび５６５を介して第１の電源電位Ｖｃｃ供給ノードに
接続される。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０３９７
【補正方法】変更
【補正内容】
【０３９７】図５４は、信号線６１０に関連するバッフ
ァ回路のエミッタフォロアトランジスタの接続を説明す
る図である。図５４において、信号線６１０にトランジ
スタ５５８、５０８ａおよび５０８ｂがエミッタ結合さ
れる。トランジスタ５０８ａ、５０８ｂ、および５５８
のベースにはアドレス信号ビットＸ２のアドレス入力バ
ッファ回路５００ａの信号線５１６、アドレス信号ビッ
トＸ３のアドレス入力バッファ回路５００ｂの信号線５
１６、およびチップセレクト信号／ＣＳのＣＳバッファ
回路１２の信号線５６０上の信号がそれぞれ与えられ
る。トランジスタ５０８ａ、５０８ｂ、および５５８の
エミッタにアドレス信号ビットＸ２の内部アドレスＡＤ
４、アドレスビットＸ３の内部アドレスＡＢ４、および
チップセレクト信号／ＣＳの内部チップセレクト信号Ｃ
Ｓ４がそれぞれ出力される。この図５４に示す接続構成
においては、いずれかのトランジスタのベースにハイレ
ベルの信号が与えられたときには、信号線６１０はハイ
レベルとなる。すなわち、トランジスタ５０８ａ、５０
８ｂ、および５５８のうちの最も高い信号電位がエミッ
タフォロア態様で信号線６１０に伝達される。
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】０４０１
【補正方法】変更
【補正内容】
【０４０１】ＷＥバッファ２８はさらに、トランジスタ
６３０のエミッタ電位をＣＭＯＳレベルの信号に変換す
るレベルコンバータ６３２と、トランジスタ６３１のエ
ミッタ出力をＣＭＯＳレベルの信号に変換するレベルコ
ンバータ６３３と、レベルコンバータ６３２および６３
３の出力に応答して内部出力イネーブル信号ＩＯＥを生
成するゲート回路６３４と、レベルコンバータ６３２お
よび６３３の出力に応答して、内部書込イネーブル信号
ＩＮＴＷＥを生成するゲート回路６３５を含む。レベル
コンバータ６３２および６３３は、図２に示す構成また
は図５３に示す構成を備え、与えられた外部制御信号の
論理を反転した内部制御信号を生成する。
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】０４２９
【補正方法】変更
【補正内容】
【０４２９】ホールドダウンモード時においては、メモ
リセルのデータ保持特性のテストが行なわれる。この場
合は、メモリセルの電源電位の電圧が降圧される。ワー
ド線はすべて非選択状態とされるため、アドレス信号は
意味を持たない。このため、メモリセルホールドテスト
モード時において、モード指定のためにアドレス信号を
テストモード指示信号として利用するとともに、メモリ
セルへ供給する電圧を設定するための信号としても利用
する。
【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】０４３２
【補正方法】変更
【補正内容】
【０４３２】入力信号Ｘ２およびＸ３の一方がハイレベ
ルのときには、トランジスタ８００および８０１のコレ
クタ電位はローレベルとなり、トランジスタ８０３の出
力はローレベルとなる。信号ＣＳ・ＣＵＴＮがローレベ
ルにあれば、レベル変換回路８０８の出力がＣＭＯＳハ
イレベルとなり、信号ＨＯＬＤ・ＤＯＷＮがハイレベル
となり、メモリセルホールドテストモードに入る。信号
ＣＳ・ＣＵＴＮがローレベルにありかつ信号ＣＳ・Ｗ・
ＣＵＴがハイレベルにあるのは、ＣＳワード線カットモ
ード時において信号／ＣＳがハイレベルのときである。
すなわちＣＳワード線カットモード時において、半導体
記憶装置が非選択の状態においてはメモリセルホールド
テストモードに入る。
【手続補正３９】
【補正対象書類名】明細書
【補正対象項目名】０４３７
【補正方法】変更
【補正内容】
【０４３７】降圧回路７６０はさらに、トランジスタ８
１１のエミッタと第２の電源電位Ｖｅｅの間に設けられ
るｎチャネルＭＯＳトランジスタ８１４と、ノード８３
６と第２の電源電位Ｖｅｅ供給ノードとの間に設けられ
るｎチャネルＭＯＳトランジスタ８１６と、トランジス
タ８１２のエミッタと第２の電源電位Ｖｅｅ供給ノード
との間に設けられるｎチャネルＭＯＳトランジスタ８１
７と、ノード８３７と第２の電源電位Ｖｅｅ供給ノード
との間に設けられるｎチャネルＭＯＳトランジスタ８１
９と、信号ＨＯＬＤ・ＤＯＷＮに応答して導通し、トラ
ンジスタ８１４、８１６、８１７および８１９のゲート
へ基準電圧Ｖｃｓ１を伝達するｎチャネルＭＯＳトラン
ジスタ８３０と、信号ＨＯＬＤ・ＤＯＷＮを反転するイ
ンバータ８５１と、インバータ８５１の出力に応答して
導通し、トランジスタ８１４、８１６、８１７、および
８１９のゲート電位を第２の電源電位Ｖｅｅに放電する
ｎチャネルＭＯＳトランジスタ８３１を含む。
【手続補正４０】
【補正対象書類名】明細書
【補正対象項目名】０４４９
【補正方法】変更
【補正内容】
【０４４９】（ｂ） 信号ＨＯＬＤ・ＤＯＷＮがハイレ
ベルのとき：信号ＨＯＬＤ・ＤＯＷＮがハイレベルのと
きメモリセルホールドテストモードが指定される。この
状態においては、トランジスタ８４０はオン状態、トラ
ンジスタ８４２はオフ状態となり、信号線８４６の電位
が基準電圧Ｖｃｓ１となり、トランジスタ８４５が定電
流源として機能する。また、トランジスタ８４４がオフ
状態となる。したがって、出力信号線８４７上のメモリ
セルの電源電位Ｖｃｅｌｌは、トランジスタ８４３を介
してエミッタフォロア態様で信号φＤが伝達されるため
信号φＤの電圧レベル−ＶＢＥのレベルとなる。
【手続補正４１】
【補正対象書類名】明細書
【補正対象項目名】０４５４
【補正方法】変更
【補正内容】
【０４５４】上述のように、各々が異なる比較基準電圧
レベルを備えるレベル検出回路を複数個相互接続し、各
レベル検出回路の検出結果に基づいて内部動作モードを
設定する構成とすることにより、確実に半導体記憶装置
を所定の内部動作モードに設定することができる。特
に、実現される動作モードとしては、複数のワード線が
同時に選択状態とされるバーインモード、半導体記憶装
置が非選択状態のときにワード線をすべて非選択状態と
するＣＳワード線カットモード、ＣＳワード線カットモ
ードにおいて半導体記憶装置の非選択時にメモリセルの
電源電位を低下させるメモリセルホールドテストモー
ド、および通常のアクセスを行なうノーマルモードがあ
り、これらのモードの切換えを容易かつ正確に実現する
ことができる。
【手続補正４２】
【補正対象書類名】明細書
【補正対象項目名】０４５８
【補正方法】変更
【補正内容】
【０４５８】基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２、および
Ｖｒｅｆ３は、たとえば−０．９Ｖ、−２．１Ｖおよび
−３．３Ｖに設定される。基準電圧の差はダイオード９
０２および９０３の順方向降下電圧Ｖｄと比べて若干大
きくなるように設定される。次に動作について説明す
る。
【手続補正４３】
【補正対象書類名】明細書
【補正対象項目名】０４６０
【補正方法】変更
【補正内容】
【０４６０】Ｖ（ＩＮ）＞Ｖｒｅｆ１＋Ｖｄの場合に
は、トランジスタ９０４、９０６、および９０８がオン
状態となる。この状態においては、トランジスタ９０
９、９０７、９０５のコレクタ電位がハイレベルとな
り、トランジスタ９０４のコレクタ電位がローレベルと
なる。したがって、信号ＭＯＤＥ−Ａがローレベルとな
り、残りの信号ＭＯＤＥ−Ｂ、ＭＯＤＥ−Ｃ、およびＭ
ＯＤＥ−Ｄはすべてハイレベルとなる。Ｖｒｅｆ１＞Ｖ
（ＩＮ）＞Ｖｒｅｆ２＋Ｖｄのときには、バイポーラト
ランジスタ９０４がオフ状態、バイポーラトランジスタ
９０６および９０８がオン状態となる。この状態におい
ては、トランジスタ９０４のコレクタ電位がハイレベ
ル、トランジスタ９０５のコレクタ電位がローレベル、
トランジスタ９０７および９０９のコレクタ電位がハイ
レベルとなる。したがって、この状態においては、信号
ＭＯＤＥ−Ｂがローレベルとなり、残りの信号ＭＯＤＥ
−Ａ、ＭＯＤＥ−Ｃ、およびＭＯＤＥ−Ｄはすべてハイ
レベルとなる。
【手続補正４４】
【補正対象書類名】明細書
【補正対象項目名】０４６１
【補正方法】変更
【補正内容】
【０４６１】Ｖｒｅｆ２＋Ｖｄ＞Ｖ（ＩＮ）＞Ｖｒｅｆ
３＋２・Ｖｄのときには、バイポーラトランジスタ９０
４および９０６がオフ状態、バイポーラトランジスタ９
０８がオン状態となる。バイポーラトランジスタ９０４
および９０５には電流が流れないため、これらのトラン
ジスタ９０４および９０５のコレクタ電位はともにハイ
レベルとなる。トランジスタ９０７のコレクタ電位は、
トランジスタ９０８および９１５を介して放電されるた
め、ローレベルとなる。トランジスタ９０９のコレクタ
電位はトランジスタ９０８がオン状態であり、ハイレベ
ルとなる。この状態では、信号ＭＯＤＥ−Ｃがローレベ
ル、信号ＭＯＤＥ−Ａ、ＭＯＤＥ−Ｂ、およびＭＯＤＥ
−Ｄがハイレベルとなる。
【手続補正４５】
【補正対象書類名】明細書
【補正対象項目名】０４６２
【補正方法】変更
【補正内容】
【０４６２】Ｖ（ＩＮ）＜Ｖｒｅｆ３＋２・Ｖｄの場合
には、トランジスタ９０４、９０６、および９０８がす
べてオフ状態となる。したがって、トランジスタ９０
４、９０５、および９０７のコレクタ電位がハイレベル
となり、トランジスタ９０９のコレクタ電位がローレベ
ルとなる。すなわち、信号ＭＯＤＥ−Ｄがローレベルと
なり、信号ＭＯＤＥ−Ａ、ＭＯＤＥ−Ｂ、およびＭＯＤ
Ｅ−Ｃがハイレベルとなる。
【手続補正４６】
【補正対象書類名】明細書
【補正対象項目名】０４８５
【補正方法】変更
【補正内容】
【０４８５】請求項１８に係る半導体記憶装置において
は、さらにこのモード検出信号に従って電源電圧を降圧
し、このモード検出信号に従って降圧回路の出力を出力
しているため、確実に内部電源電圧を所定の動作モード
時においてのみ低下させることができる。請求項１９に
係る半導体記憶装置においては、メモリセルのデータ保
持特性をテストするデータホールドテストモード時にお
いては、ワード線をすべて非選択状態とするとともに、
複数の電圧レベルのうち電圧レベル指定信号が指定する
電圧レベルの電圧をメモリセルの電源電圧印加ノードへ
伝達しているため、より正確にメモリセルのデータ保持
特性をテストすることができる。
【手続補正４７】
【補正対象書類名】図面
【補正対象項目名】図３３
【補正方法】変更
【補正内容】
【図３３】
【手続補正４８】
【補正対象書類名】図面
【補正対象項目名】図３７
【補正方法】変更
【補正内容】
【図３７】
【手続補正４９】
【補正対象書類名】図面
【補正対象項目名】図４９
【補正方法】変更
【補正内容】
【図４９】
【手続補正５０】
【補正対象書類名】図面
【補正対象項目名】図５０
【補正方法】変更
【補正内容】
【図５０】
【手続補正５１】
【補正対象書類名】図面
【補正対象項目名】図５４
【補正方法】変更
【補正内容】
【図５４】
【手続補正５２】
【補正対象書類名】図面
【補正対象項目名】図５８
【補正方法】変更
【補正内容】
【図５８】
【手続補正５３】
【補正対象書類名】図面
【補正対象項目名】図６０
【補正方法】変更
【補正内容】
【図６０】
【手続補正５４】
【補正対象書類名】図面
【補正対象項目名】図６２
【補正方法】変更
【補正内容】
【図６２】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 29/00 ３０１ Ｂ 6866−5Ｌ C10-12 Ｈ０３Ｋ 19/0185 Ｇ１１Ｃ 11/34 ３０５ ３３５ Ａ 8839−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｂ (72)発明者 細金 明 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 片多 大 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 早坂 隆 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 信号入力ノードと、 その一方導通電極ノードと制御電極ノードとが接続さ
    れ、前記信号入力ノードへ与えられた入力信号の電位レ
    ベルに従って導通する第１のスイッチング素子と、 信号出力ノードと、 前記第１のスイッチング素子の制御電極ノードに接続さ
    れる制御電極ノードを有し、前記信号出力ノードを所定
    の電位レベルへと駆動するための第２のスイッチング素
    子と、 前記入力信号を前記第１および第２のスイッチング素子
    の制御電極ノードへ容量結合により伝達するための容量
    素子とを備える、半導体回路。
  2. 【請求項２】 信号入力ノードと、 信号出力ノードと、 制御電極ノードを有し、前記制御電極ノードの電位に従
    って前記信号出力ノードを電源電位レベルへ駆動するた
    めのスイッチング素子と、 前記信号入力ノードと前記スイッチング素子の制御電極
    との間に設けられる容量素子と、 前記スイッチング素子の制御電極ノードを所定電位レベ
    ルに保持するための電位保持手段とを備える、半導体回
    路。
  3. 【請求項３】 第１の信号入力ノードと、 第２の信号入力ノードと、 信号出力ノードと、 前記第１および第２の信号入力ノードの電位を受けるワ
    イヤード・オア論理ゲートと、 前記ワイヤード・オア論理ゲートの出力の電位レベルに
    従って導通する第１のトランジスタ素子手段と、 前記第１のトランジスタ素子手段とカレントミラー態様
    で接続され、前記信号出力ノードを電源電位レベルへ駆
    動する第２のトランジスタ素子手段とを備える、半導体
    回路。
  4. 【請求項４】 前記第２のトランジスタ素子の制御電極
    ノードと前記ワイヤード・オア論理ゲートの出力ノード
    とを容量結合するための容量素子をさらに備える、請求
    項３記載の半導体回路。
  5. 【請求項５】 入力信号の論理振幅を変換するためのレ
    ベル変換回路に用いられる基準電圧を発生する回路であ
    って、前記レベル変換回路は、前記入力信号の第１のレ
    ベルの電位に応答して導通し信号出力ノードを第１の電
    源電位レベルへ駆動するための第１のトランジスタ素子
    と、前記基準電圧を制御電極ノードに受け、前記入力信
    号が第２のレベルの電位のとき導通する第２のトランジ
    スタ素子と、前記第２のトランジスタ素子の導通時カレ
    ントミラー態様で動作して前記出力ノードを第２の電源
    電位レベルへ駆動するドライブ段とを含み、 前記第１のトランジスタ素子に対応して設けられ、前記
    第１のレベルの電位を制御電極に受けて導通し、前記第
    １の電源電位供給ノードから電流を供給する第３のトラ
    ンジスタ素子と、 前記第２のトランジスタ素子に対応して設けられ、一方
    導通電極ノードに前記第２のレベルの電位を受けかつ前
    記基準電圧を制御電極ノードに受け、前記一方導通電極
    ノードから他方導通電極ノードへ電流を供給する第４の
    トランジスタ素子と、 前記第３および第４のトランジスタ素子が出力する電流
    の比を一定に保持する手段を含み、前記第３および第４
    のトランジスタ素子が供給する電流に従って前記基準電
    圧を発生する手段を含む、基準電圧発生回路。
  6. 【請求項６】 入力信号の論理振幅を変換するレベル変
    換回路に用いられる基準電圧を発生するための回路であ
    って、前記レベル変換回路は前記入力信号の第１のレベ
    ルの電位に応答して導通し信号出力ノードを第１の電源
    電位レベルへ駆動するための第１のトランジスタ素子
    と、前記基準電圧を制御電極ノードに受け前記入力信号
    が第２のレベルの電位のとき導通する第２のトランジス
    タ素子と、前記第２のトランジスタ素子の導通時カレン
    トミラー態様で動作して前記出力ノードを第２の電源電
    位レベルへ駆動するドライブ段とを含み、 前記第１のトランジスタ素子に対応して設けられ、前記
    第１のレベルの電位を制御電極に受けて導通し、前記第
    １の電源電位供給ノードから電流を供給する第３のトラ
    ンジスタ素子と、 一方導通電極ノードに前記第２のレベルの電位を受けか
    つ前記基準電圧を制御電極ノードに受けて導通し、該一
    方導通電極ノードから他方導通電極ノードへ電流を供給
    する第４のトランジスタ素子と、 前記第３および第４のトランジスタ素子が供給する電流
    を電圧に変換する電流／電圧変換手段と、 前記電流／電圧変換手段により変換された電圧を差動的
    に増幅して前記基準電圧を発生する差動増幅手段とを備
    える、基準電圧発生回路。
  7. 【請求項７】 入力信号の論理振幅を変換するレベル変
    換回路に用いられる基準電圧を発生するための回路であ
    って、前記レベル変換回路は前記入力信号の第１のレベ
    ルの電位に応答して導通し、信号出力ノードを第１の電
    源電位レベルへ駆動するための第１のトランジスタ素子
    と、前記基準電圧を制御電極ノードに受け、前記入力信
    号が第２のレベルの電位のとき導通する第２のトランジ
    スタ素子と、前記第２のトランジスタ素子の導通時カレ
    ントミラー態様で動作して前記信号出力ノードを第２の
    電源電位レベルへ駆動するドライブ段とを含み、 前記第１のレベルの電位を制御電極ノードに受け、第１
    の電源電位供給ノードから電流を供給する第３のトラン
    ジスタ素子と、 前記第３のトランジスタ素子が供給する電流をカレント
    ミラー態様で反映してミラー電流を生成するカレントミ
    ラー手段とを含み、前記ミラー電流と前記第３のトラン
    ジスタ素子が供給する電流の比は前記第２のトランジス
    タ素子が供給する電流と前記第１のトランジスタ素子が
    供給する電流との比に対応し、 前記ミラー電流を電圧に変換して前記基準電圧を発生す
    る手段とを備える、基準電圧発生回路。
  8. 【請求項８】 参照電位を発生する参照電位発生手段
    と、 前記参照電位に従って電流を発生する電流発生手段と、 前記電流発生手段が発生する電流からカレントミラー態
    様で第１の電源電位供給ノードから第２の電源電位供給
    ノードへと流れるミラー電流を生成するカレントミラー
    手段と、 前記ミラー電流から基準電圧を発生する基準電圧発生手
    段と、 前記第２の電源電位の変動に対し逆比例的に前記基準電
    圧を調節する手段とを備える、基準電圧発生回路。
  9. 【請求項９】 第１の電源電位供給ノードに接続される
    一方端を有する抵抗素子と、 前記抵抗素子の他方端と第２の電源電位供給ノードとの
    間に設けられ、前記抵抗素子を流れる電流量を決定する
    電流源手段と、 前記抵抗素子の他方端の電位をエミッタフォロア態様で
    伝達して基準電圧を発生する出力トランジスタと、 前記第２の電源電位の変化に対して逆比例的に前記抵抗
    素子の他方端の電位を調節する手段とを備える、基準電
    圧発生回路。
  10. 【請求項１０】 アドレス信号をデコードするための回
    路であって、 前記アドレス信号が正常メモリセルを指定するとき前記
    アドレス信号をデコードして該アドレス信号が指定する
    メモリセルを選択するための信号を発生する通常デコー
    ド手段と、 前記アドレス信号が欠陥メモリセルを指定するとき、前
    記アドレス信号をデコードし、前記欠陥メモリセルと置
    換されるべきスペアメモリセルを選択するための信号を
    発生する冗長デコード手段とを備え、前記通常デコード
    手段と前記冗長デコード手段とは同一の論理ゲート段数
    を有しかつ論理ゲートの構成が異なる論理段を有する、
    アドレスデコード回路。
  11. 【請求項１１】 多ビットアドレス信号が欠陥メモリセ
    ルを指定したとき、該指定された欠陥メモリセルを冗長
    メモリセルと置換するための冗長デコード回路であっ
    て、 前記冗長メモリセルが使用可能であることを示す冗長メ
    モリセル使用指示信号を発生する手段と、 前記アドレス信号の各ビットを入力する複数の論理ゲー
    トと、 前記冗長メモリセル使用指示信号に応答して、前記複数
    の論理ゲートの各々へ動作電源電位を供給するスペア活
    性化手段と、 前記複数の論理ゲートの選択された論理ゲートの出力信
    号を入力信号線を介して入力する次段論理ゲートと、 前記複数の論理ゲートの各出力と前記次段論理ゲートの
    入力信号線との間に設けられるヒューズ素子とを有す
    る、冗長デコード回路。
  12. 【請求項１２】 所定の回路の活性／非活性を制御する
    ための回路であって、 第１および第２のヒューズ素子と、 前記第１および第２のヒューズ素子の一方の切断を検出
    し、該検出結果に従って前記所定の回路を活性／非活性
    の一方の状態に設定する第１の設定手段と、 前記第１および第２のヒューズ素子がともに非切断また
    は切断の同一状態にあることを検出し、該検出結果に従
    って前記第１の設定手段が設定する状態と異なる状態に
    前記所定の回路を設定する第２の設定手段とを備える、
    活性制御回路。
  13. 【請求項１３】 １列のメモリセルが接続されるビット
    線対と、 各々の一方導通ノードと制御電極とが交差結合され、か
    つそれぞれの一方導通ノードが前記ビット線対の互いに
    異なるビット線に接続される１対のトランジスタ素子
    と、 前記１対のトランジスタ素子の各他方導通ノードへ電源
    電位よりも低い電位を供給する素子を備える、半導体記
    憶装置。
  14. 【請求項１４】 多ビットデータの入出力を行なう半導
    体記憶装置であって、 前記多ビットデータの第１のデータビットに対応して設
    けられる第１のデータバスと、 前記多ビットデータの第２のデータビットに対応して設
    けられる第２のデータバスと、 特定のビット線対を含み、各々に１列のメモリセルが接
    続される複数のビット線対と、 アドレス信号をデコードし、前記複数のビット線対から
    前記第１および第２のデータバスに並列に接続されるべ
    きビット線対を同時に指定する列選択信号を発生する列
    デコード手段と、 前記列デコード手段の第１の出力ノードからの第１の列
    選択信号に応答して導通し、前記特定のビット線対を前
    記第１のデータバスに接続する第１のゲート手段と、 前記列デコード手段の第２の出力ノードからの第２の列
    選択信号に応答して導通し、前記特定のビット線対を前
    記第２のデータバスに接続する第２のゲート手段とを備
    え、前記第１および第２のゲート手段は一方のみが、発
    生された列選択信号に応答して動作する状態に設定さ
    れ、 前記第１および第２の列選択信号がともに非選択状態を
    示す非活性時、前記特定のビット線対の各ビット線の電
    位を電源電位にプルアップするための負荷手段と、 前記特定のビット線対の間に直列に設けられ、前記第１
    および第２の列選択信号の非活性状態に各々が応答して
    導通する第１および第２のスイッチング素子とを含む、
    半導体記憶装置。
  15. 【請求項１５】 １列のメモリセルが接続されるビット
    線対と、 データ書込み時、列選択信号に応答して前記ビット線対
    を選択する書込ゲート選択信号を発生する手段と、 前記書込ゲート選択信号に応答して、前記ビット線対を
    書込データバスに接続する書込ゲートと、 前記列選択信号に応答して前記ビット線対を読出データ
    バスに接続する読出ゲートと、 前記データ書込み時、前記書込ゲート選択信号の非活性
    化の後も、前記列選択信号が活性化されている期間の所
    定期間持続的に活性化され、前記書込データバスに相補
    書込データを伝達する書込ドライバと、 前記書込ゲート選択信号の非活性化と前記書込データバ
    ス上の書込データとに応答して、前記読出データバスの
    低電位のバス線へ高電位を供給するプリチャージ手段と
    を備える、半導体記憶装置。
  16. 【請求項１６】 複数の比較基準電圧レベルを有し、入
    力信号の電位レベルを判定するレベル判定手段と、 前記レベル判定手段の出力に従って所定の動作モードを
    指定する動作モード指定信号発生手段と、 前記動作モード指定信号に応答して内部回路を該指定さ
    れた動作モードに設定するモード設定手段とを備える、
    半導体記憶装置。
  17. 【請求項１７】 入力信号と第１の基準電圧とを比較す
    る第１の比較手段と、 前記入力信号と第２の基準電圧とを比較する第２の比較
    手段と、 前記第１および第２の比較手段の出力に応答して第１の
    動作モード指定信号を発生する第１の動作モード指定信
    号発生手段と、 前記第１の動作モード指定信号に応答して活性化され、
    第２の入力信号の電位レベルに従ってモード検出信号を
    発生するモード検出手段と、 前記モード検出手段の検出結果に従って、内部回路を該
    検出された動作モードに対応する状態に設定するモード
    切換手段とを備える、半導体記憶装置。
  18. 【請求項１８】 前記モード検出信号に応答して活性化
    され、前記第２の入力信号の電位レベルに従って電源電
    圧を降圧する降圧手段と、 前記モード検出信号に応答して、前記降圧手段の出力と
    前記電源電圧の一方を通過させる電源電圧切換手段をさ
    らに備える、請求項１７記載の半導体記憶装置。
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