DE4447523C2 - Halbleiterspeichereinrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspei­ chereinrichtung, welche eine Eingabe und Ausgabe von Mehrfach­ bit-Daten durchführt. Eine derartige Halbleiterspeichereinrich­ tung weist Gattereinrichtungen auf, die auf Spaltenauswahlsig­ nale in spezielle Bitleitungspaare mit Datenbussen verbinden. Solche Gattereinrichtungen werden insbesondere durch Transi­ storen verwirklicht.

Wenn ein Transistor mit großer Größe verwendet wird, dann wird eine Ausgangslast einer vorhergehenden Schaltungsein­ richtung, wie beispielsweise eines Vordecodierers, groß (da die Gatekapazität zunimmt, wenn ein MOS-Transistor enthalten ist). Im Ergebnis verzögert sich ein Zunehmen eines Aus­ gangssignals aus der vorhergehenden Schaltung, was eine längere Zugriffszeit verursacht. Ferner wird der Stromver­ brauch vergrößert, da eine große Ausgangslast (zum Laden/Entladen) getrieben werden muß.

Daher ist es Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichereinrichtung mit einer Decodierschaltung vorzusehen, welche mit hoher Geschwindigkeit bei kleinem Stromverbrauch betrieben werden kann.

Als Verfahren zum Ausbessern einer defekten Speicherzelle ist eine sogenannte "Verschiebungs-Redundanztyp-Ausbes­ serungsschaltung" bekannt geworden, bei welcher eine Ver­ bindung eines Decodiererausgangsknotens so geschaltet wird, daß sie geschaltet wird. Im allgemeinen wird bei einer Halb­ leiterspeichereinrichtung im Hinblick auf einen kleinen Stromverbrauch ein Blockeinteilungsaufbau verwendet, bei welchem nur ein ausgewählter Block getrieben wird. Ein Block enthält eine Mehrzahl von IO-Blöcken, welche einer Mehrzahl von entsprechenden Dateneingangs-/Datenausgangspins ent­ sprechen. Vom Gesichtspunkt der Herstellungsausbeute und eines höheren Integrationsgrades des SRAMs ist es notwendig, eine defekte Speicherzelle effizient auszubessern. Wenn eine redundante Spalte (ein redundantes Bitleitungspaar) in einem Speicherblock vorgesehen ist und wenn ein defektes Bitlei­ tungspaar, falls ein solches vorhanden ist, gemäß dem "Ver­ schiebungs-Redundanz"-Verfahren ausgebessert wird, dann er­ wächst das folgende Problem. Es werden IO-Blöcke #1 und #2 betrachtet, welche Pins #1 und #2 entsprechen. Wenn keine defekte Speicherzelle vorhanden ist, dann ist das Bitlei­ tungspaar der ersten Spalte des IO-Blocks #2 mit einem Datenbus verbunden, welcher mit dem IO-Pin #2 verbunden ist. Wenn eine defekte Speicherzelle im Block #1 vorhanden ist, dann wird eine Verbindung des Ausgangsknotens des Spalten­ decodierers geschaltet, derart daß das Bitleitungspaar der ersten Spalte des IO-Blocks #2 mit dem Datenbus verbunden wird, welcher mit dem IO-Pin #1 verbunden ist. Es ist eine Lastschaltung für das SRAM-Bitleitungspaar vorgesehen. Daher wird es notwendig, die Lastschaltung des IO-Blocks #2 durch zwei Spaltenauswahlsignale zu treiben. Folglich wird die Lastschaltung des Bitleitungspaares der ersten Spalte des IO-Blocks #2 im Vergleich zu den Strukturen anderer Last­ schaltungen für andere Bitleitungspaare kompliziert.

Aus der EP 0 477 809 A2 als auch aus dem US-Patent 5,204,836 sind Halbleiterspeichereinrichtungen bekannt, bei denen defekte Spalten durch Umschalten von Spalten umgangen werden können. Dies kann auch über zwei benachbarte Speicherzellenfelder hinweg geschehen.

Die obengenannte Aufgabe wird nunmehr gelöst durch eine Halblei­ terspeichereinrichtung mit den Merkmalen des Patentanspruches i.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Es folgt die Beschreibung eines Ausführungsbeispiels anhand der Figuren.

Vob den Figuren zeigen:

Fig. 1 eine schematische Darstellung des Gesamt­ aufbaus einer Halbleiterspeichereinrich­ tung gemäß der vorliegenden Erfindung;

Fig. 2 eine schematische Darstellung des Aufbaus eines Lese-/Schreibgatters an einer Schnittstelle des IO-Blocks und einer Ver­ bindung zu einem internen Datenbus;

Fig. 3 einen speziellen Aufbau einer Bitleitungs- Lastschaltung und eines Schreibgatters eines Bitleitungspaares, welches an dem in Fig. 2 gezeigten IO-Block-Schnittstel­ lenabschnitt vorhanden ist;

Fig. 4 eine Modifikation der in Fig. 3 gezeig­ ten Bitleitungs-Lastschaltung.

Die Ausführungsform

Fig. 1 ist ein Blockschaltbild, welches einen Gesamtaufbau einer Halbleiterspeichereinrichtung gemäß der einen Aus­ führungsform der vorliegenden Erfindung schematisch dar­ stellt. Unter Bezugnahme auf Fig. 1 enthält die Halbleiter­ speichereinrichtung eine Speicherebene 1. Die Speicherebene 1 enthält eine Mehrzahl von Speicherblöcken 10. In Fig. 1 ist nur ein Speicherblock 10 repräsentativ gezeigt. Der Speicherblock 10 enthält eine Speicheranordnung 2, welche in einer Matrix aus Zeilen und Spalten angeordnete Speicher­ zellen MC enthält. Die Speicheranordnung 2 enthält Wort­ leitungen WL, von denen jede mit einer Zeile der Speicher­ zellen MC verbunden ist, und Bitleitungspaare BLP, von denen jede mit einer Spalte der Speicherzellen MC verbunden ist. In Fig. 1 sind eine Wortleitung WL, ein Bitleitungspaar BLP und eine an einem Schnittpunkt zwischen dem Bitleitungspaar BLP und der Wortleitung WL angeordnete Speicherzelle MC re­ präsentativ dargestellt
Wie es später beschrieben werden wird, enthält die Speicher­ anordnung 2 eine Mehrzahl von IO-Blöcken. Jeder IO-Block entspricht einem unterschiedlichen Dateneingangs-/Datenaus­ gangs-Pin. Im Betrieb wird ein Speicherblock in der Spei­ cherebene 1 ausgewählt, und ein Bit der Speicherzelle wird aus jedem der IO-Blöcke in der Speicheranordnung 2 ausge­ wählt. Ein nicht ausgewählter Speicherblock 10 wird in einem Bereitschaftszustand gehalten. Der Speicherblock 10 enthält ferner eine Bitleitungs-Lastschaltung 3, welche eine Schal­ tung zum Ausgleichen und Einstellen einer Potentialamplitude jeder Bitleitung des Bitleitungspaares BLP enthält, einen Y-Deco­ dierer 6, welcher ein Spaltenadressensignal decodiert und ein Spaltenauswahlsignal zum Auswählen eines ent­ sprechenden Bitleitungspaares in der Speicheranordnung 2 er­ zeugt, eine Verschiebungs-Redundanzschaltung 5 zum übertra­ gen eines Ausgangs aus dem Y-Decodierer 6, ein Lese-/Schreibgatter 4, welches ein entsprechendes Bitleitungspaar mit internen lokalen Datenbussen 8 und 9 gemäß dem aus der Verschiebungs-Redundanzschaltung 5 über­ tragenen Spaltenauswahlsignal verbindet, und eine Lese-/Schreibsteuerschaltung 7 zum Steuern eines geöffne­ ten/geschlossenen Zustands des Lese-/Schreibgatters 4 und zum Einstellen eines Potentials des Bitleitungspaares am Ende eines Datenschreibens.

Die Verschiebungs-Redundanzschaltung 5 enthält eine Mehrzahl von Schaltgattern, welche das Spaltenauswahlsignal aus dem Y-Decodierer 6 an eines von zwei Bitleitungspaaren selektiv übertragen, um ein defektes Bitleitungspaar auszubessern. Die Lese-/Schreibsteuerschaltung 7 ist gemäß einem Blockaus­ wahlsignal aktiviert.

Die Halbleiterspeichereinrichtung enthält ferner einen CS-Puf­ fer 12, welcher ein externes Chip-Auswahlsignal /CS emp­ fängt, und einen Adressenpuffer 14, welcher ein Mehrfachbit- Adressensignal A0 bis An empfängt, so daß er ein internes Adressensignal erzeugt. Das interne Adressensignal aus dem Adressenpuffer 14 ist an einen Y-Vordecodierer 15, einen Z-Vor­ decodierer 16, einen V-Vordecodierer 17 und einen X-Vor­ decodierer 18 gelegt. Der Y-Vordecodierer 15 decodiert das Spaltenadressensignal aus dem Adressenpuffer 14 vor und er­ zeugt ein Vordecodiersignal zum Bestimmen eines Bitleitungs­ paares in jedem Speicherblock. Ein Ausgang aus dem Y-Vorde­ codierer 15 ist an den Y-Decodierer 6 gelegt.

Der Z-Vordecodierer 16 decodiert das Adressensignal zum Be­ stimmen eines Blocks aus dem Adressenpuffer 14 vor. Ein Vor­ decodiersignal zum Auswählen eines durch das Blockadressen­ signal bestimmten Speicherblocks in der Speicherebene 1 wird vom Z-Vordecodierer 16 erzeugt und an den Z-Decodierer 25 gelegt. Der Z-Decodierer 25 decodiert das Vordecodiersignal aus dem Z-Vordecodierer 16 und erzeugt ein Blockauswahl­ signal zum Aktivieren einer peripheren Schaltungseinrichtung (Y-Decodierer, Lese-/Schreibsteuerschaltung 7 usw.) des aus­ gewählten Speicherblocks.

Der X-Vordecodierer 18 erzeugt ein Vordecodiersignal zum Auswählen einer Hauptwortleitung, welche durch eine Mehrzahl von Speicherblöcken in der Speicherebene 1 verwendet wird. Das aus dem X-Vordecodierer 18 ausgegebene Vordecodiersignal ist an den X-Decodierer gelegt. Der X-Decodierer 24 deco­ diert das Vordecodiersignal aus dem X-Vordecodierer 18 und wählt eine Hauptwortleitung aus. Eine Mehrzahl von Unter­ wortleitungen ist mit der Hauptwortleitung in jedem Spei­ cherblock verbunden.

Der V-Vordecodierer 17 erzeugt ein Vordecodiersignal zum Auswählen einer der Mehrzahl von mit der Hauptwortleitung verbundenen Unterwortleitungen. Das Vordecodiersignal aus dem V-Vordecodierer 17 ist an einen VZ-Decodierer 26 gelegt.

Der VZ-Decodierer 26 decodiert das Vordecodiersignal aus dem Z-Vordecodierer 16 und das Vordecodiersignal aus dem V-Vor­ decodierer 17 und erzeugt ein Decodiersignal zum Bestimmen eines Speicherblocks und zum Bestimmen einer der Mehrzahl von Unterwortleitungen.

Ein Ausgang aus dem VZ-Decodierer 26 und ein Ausgang aus dem X-Decodierer 24 sind an einen lokalen X-Decodierer 27 ge­ legt. Gemäß dem Decodiersignal aus dem VZ-Decodierer 26 und dem Decodiersignal aus dem X-Decodierer 24 erzeugt der loka­ le X-Decodierer 27 ein Signal, welches eine Unterwortleitung im entsprechenden Speicherblock 10 in einen Auswahlzustand versetzt.

An den X-Vordecodierer 18 ist ein internes Steuersignal (CS-Wort­ leitungs-Unterbrechungsmodus-Bestimmungssignal, welches später beschrieben werden wird) aus dem CS-Puffer 12 ange­ legt. Folglich wird ein Ausgang aus dem X-Vordecodierer 18 selektiv aktiviert/deaktiviert. Der Adressenpuffer 14 führt eine Pufferoperation an einem externen Adressensignal aus und erzeugt normal ein internes Adressensignal. Das dient dazu, die Operationsgeschwindigkeit des Adressenpuffers zu verbessern.

In Fig. 1 ist gezeigt, daß das Steuersignal aus dem CS-Puf­ fer 12 nur an den X-Vordecodierer 18 gelegt ist. Ein in­ ternes Steuersignal aus dem CS-Puffer 12 kann ferner an den Y-Vordecodierer 15, den Z-Vordecodierer 16 und den V-Vorde­ codierer 17 gelegt sein.

Die Halbleiterspeichereinrichtung enthält ferner einen WE-Puf­ fer 28, welcher ein externes Schreibentsperrsignal /WE zum Erzeugen eines internen Schreibentsperrsignals empfängt, einen Din-Puffer 29, welcher externe Eingangsdaten D emp­ fängt und interne Schreibdaten erzeugt, und einen Dout-Puf­ fer 30, welcher aus internen Lesedaten externe Lesedaten Q zur Ausgabe erzeugt.

Wenn das interne Schreibentsperrsignal aus dem WE-Puffer 28 und das externe Steuersignal /CS beide einen Tiefpegel er­ reichen, dann wird ein Datenschreiben bestimmt. Wenn das externe Steuersignal /CS einen Tiefpegel erreicht und das Schreibentsperrsignal /WE auf einem Hochpegel ist, dann wird ein Datenlesebetrieb bestimmt. Ein Chip-Auswahlsignal /CS zum Datenschreiben/-lesen wird von einem anderen Pfad als dem in Fig. 1 gezeigten CS-Puffer 12 angelegt.

Die Halbleiterspeichereinrichtung umfaßt ferner einen glo­ balen Schreibtreiber 31, welcher in Reaktion auf ein in­ ternes Schreibentsperrsignal (genauer: in Kombination mit dem Chip-Auswahlsignal CS) aus dem WE-Puffer 28 aktiviert ist, wobei er interne Schreibdaten aus dem Din-Puffer 29 empfängt, so daß er die Schreibdaten in jeden Speicherblock überträgt, einen lokalen Schreibtreiber 33, welcher in Re­ aktion auf das interne Schreibentsperrsignal aus dem WE-Puf­ fer 28 und auf ein Blockauswahlsignal aus dem Z-Deco­ dierer 25 aktiviert ist, wobei er interne Schreibdaten aus dem globalen Schreibtreiber 31 empfängt, so daß er die Schreibdaten an einen lokalen Datenbus 8 im Speicherblock überträgt, einen lokalen Abtastverstärker 34, welcher in Reaktion auf das Blockauswahlsignal aus dem Z-Decodierer 25 so aktiviert ist, daß er die internen Lesedaten auf einem internen Lesedatenbus 9 verstärkt, und einen globalen Ab­ tastverstärker 32, welcher zur Zeit eines Datenlesens so aktiviert ist, daß er die internen Lesedaten aus dem lokalen Abtastverstärker 34 verstärkt und die sich ergebenden Daten in den Dout-Puffer 30 überträgt.

Der globale Schreibtreiber 31 und der globale Abtastver­ stärker 32 sind gewöhnlich für jeden Speicherblock 10 der Speicherebene 1 vorgesehen. Der lokale Schreibtreiber 33 und der lokale Abtastverstärker 34 sind für einen Speicherblock 10 in der Speicherebene 1 vorgesehen. Dadurch wird nur der ausgewählte Speicherblock getrieben, so daß der Stromver­ brauch verkleinert wird.

Die Halbleiterspeichereinrichtung enthält ferner zum Fest­ legen eines speziellen Modus der Halbleiterspeichereinrich­ tung: eine Modusermittlungsschaltung 35, welche die Bestim­ mung eines vorgeschriebenen speziellen Modus gemäß einem ex­ ternen Steuersignal ermittelt, eine Schaltung zur Erzeugung eines Betriebsmodus-Bestimmungssignals 36, welche ein Be­ stimmungssignal so erzeugt, daß sie einen vorgeschriebenen Betriebsmodus gemäß einem Ausgang aus der Modusermittlungs­ schaltung 35 festlegt, und eine Speicherzellpotential-Ver­ sorgungsschaltung 37, welche das an eine Speicherzelle MC anzulegende Potential gemäß einem Steuersignal aus der Schaltung zum Erzeugen eines Betriebsmodus-Bestimmungs­ signals 36 ändert. Ein Ausgang aus der Schaltung zum Er­ zeugen eines Betriebsmodus-Bestimmungssignals 36 ist ferner an den CS-Puffer 12 gelegt. Der CS-Puffer 12 steuert eine Aktivierung/Deaktivierung des Z-Vordecodierers 18 gemäß einem Signal aus der Schaltung zum Erzeugen eines Betriebs­ modus-Bestimmungssignals 36. Der auf diese Weise festgelegte spezielle Modus wird später detailliert beschrieben werden.

Die Halbleiterspeichereinrichtung enthält ferner eine Referenzspannungs-Erzeugungsschaltung 38, welche Referenz­ spannungen Vref und Vcs zum Treiben einer in einer bipolaren Differenzverstärkungsschaltung verwendeten Konstantstrom­ quelle erzeugt und welche den Pegel eines Eingangssignals bestimmt. Der Strukturen der verschiedenen Abschnitte wer­ den im folgenden detailliert beschrieben werden.

Fig. 2 zeigt einen Aufbau eines Dateneingangs-/Datenaus­ gangsabschnitts des IO-Blocks. Fig. 2 zeigt nur den Ab­ schnitt der IO-Blöcke IO#1 und IO#2. Ein Y-Decodierer 6 sieht 8 Spaltenauswahlsignale #0 bis #7 vor. Die 8 Spalten­ auswahlsignale sind so dargestellt, daß sie von IO-Blöcken IO#1 bis IO#4 verwendet werden. In den IO-Blöcken IO#1 bis IO#4 sind die Bitleitungspaare an derselben Stelle in den Auswahlzustand versetzt.

Schaltschaltungen SW1 bis SW8 sind entsprechend den Aus­ gängen #0 bis #7 des Y-Decodierers 6 vorgesehen. In einer Verschiebungsredundanzschaltung 4 ist ein Satz von Schalt­ schaltungen SW1 bis SW8 für jeden der IO-Blöcke IO#1 bis IO#4 vorgesehen.

Ein Lese-/Schreibgatter 4 (siehe Fig. 1) enthält ein Trans­ fergate TG, welches entsprechend jedem Bitleitungspaar vor­ gesehen ist. Im IO-Block IO#1 sind Transfergates TG1 bis TG8 entsprechend den Bitleitungspaaren B11 bis 318 vorgesehen. Jedes der Transfergates TG1 bis TG8 verbindet das ent­ sprechende Bitleitungspaar mit einem lokalen Datenbus LDB1, wenn es gewählt ist. In Fig. 2 sind ein Schreibdatenbus und ein Lesedatenbus durch denselben Datenbus LDB1 darge­ stellt. Die Transfergates TG1 bis TG8 sind so dargestellt, daß sie sowohl ein Schreibgatter als auch ein Lesegatter enthalten.

Für den lokalen Datenbus LDB1 ist eine blockinterne Ein­ gangs-/Ausgangsschaltung I/O#1 vorgesehen. Die blockinterne Eingangs-/Ausgangsschaltung I/O#1 enthält einen lokalen Schreibtreiber und einen lokalen Abtastverstärker (siehe Fig. 1). Die blockinterne Eingangs-/Ausgangsschaltung I/O#1 ist mit einem globalen Datenbus GB1 gekoppelt. Der globale Datenbus GB1 ist mit einem globalen Schreibtreiber und einem globalen Abtastverstärker gekoppelt, welche in Fig. 1 dar­ gestellt sind. Es gibt vier I/O-Blöcke, und vier globale Datenbusse GB1 bis GB4 sind entsprechend vorgesehen.

Für den Speicherblock IO#2 sind ein lokaler Datenbus LDB2 und eine blockinterne Eingangs-/Ausgangsschaltung I/O#2 vor­ gesehen. Die blockinterne Eingangs-/Ausgangsschaltung I/O#2 ist mit dem globalen Datenbus GB2 gekoppelt.

Für das Bitleitungspaar B21 der ersten Spalte des Speicher­ blocks IO#2 ist zusätzlich ein Transfergate TG9 vorgesehen. Das beruht darauf, daß das Bitleitungspaar B21 mit dem lo­ kalen Datenbus LDB1 verbunden sein kann, wenn eine defekte Bitleitung auszubessern ist. Wenn es ein defektes Bitlei­ tungspaar im Speicherblock IO#1 gibt, dann wird es not­ wendig, daß das Bitleitungspaar B21 ein Datenschrei­ ben/-lesen aus dem und in den lokalen Datenbus LDB1 durch das Transfergate TG9 bewirkt. Wenn bei irgendeinem der Bit­ leitungspaare vom Bitleitungspaar B22 bis zur letzten Spalte des Speicherblocks IO#4 ein defektes Bitleitungspaar vor­ handen ist, dann wird das Bitleitungspaar B21 mit dem lo­ kalen Datenbus LDB2 verbunden. Das Transfergate TG9 wird in Reaktion auf ein durch die Schaltschaltung SW8 übertragenes Spaltenauswahlsignal ΦW1 leitend gemacht. Das Transfergate TG1 wird in Reaktion auf ein durch die Schaltschaltung SW1 vorgesehenes Spaltenauswahlsignal ΦW2 leitend gemacht. Das (für das Bitleitungspaar B22 vorgesehene) Transfergate TG2 wird mittels eines Spaltenauswahlsignals ΦW3 leitend ge­ macht. Das Spaltenauswahlsignal ΦW3 wird aus der Schalt­ schaltung SW1 oder SW2 übertragen.

Fig. 3 zeigt einen Aufbau des in Fig. 2 gezeigten Trans­ fergate-Abschnitts des Bitleitungspaares B21 und B22. Fig. 3 zeigt nur denjenigen Transfergate-Abschnitt, der zur Zeit eines Datenschreibens in Betrieb ist. Der Lesegatter-Ab­ schnitt ist nicht dargestellt. Unter Bezugnahme auf Fig. 43 sind für ein Bitleitungspaar B21 vorgesehen: n-Kanal-MOS-Tran­ sistoren 421a und 421b, welche in Reaktion auf ein Spal­ tenauswahlsignal ΦW1 (welches zur Zeit des Schreibens er­ zeugt wird) leitend gemacht werden, und p-Kanal-MOS-Transi­ storen 423a und 423b, welche leitend gemacht werden, wenn das Spaltenauswahlsignal ΦW1 deaktiviert ist. Die Transi­ storen 421a und 421b entsprechen in Kombination dem in Fig. 42 gezeigten Transfergate TG9, und wenn sie ausgewählt sind, dann verbinden diese Transistoren das Bitleitungspaar B21 mit einem lokalen Schreibdatenbus LWB1. Der lokale Schreib­ datenbus LWB1 ist in dem in Fig. 2 gezeigten lokalen Datenbus LDB1 enthalten.

Für das Bitleitungspaar B21 sind ferner vorgesehen: n-Kanal- MOS-Transistoren 420a und 420b, welche in Reaktion auf ein Spaltenauswahlsignal ΦW2 (welches zur Zeit des Schreibens erzeugt wird) leitend gemacht werden, und p-Kanal-MOS-Tran­ sistoren 422a und 422b, welche leitend gemacht werden, wenn das Spaltenauswahlsignal ΦW2 deaktiviert ist. Die Transi­ storen 420a und 420b entsprechen in Kombination dem in Fig. 2 gezeigten Transfergate TG1, und wenn sie ausgewählt sind, dann verbinden sie das Bitleitungspaar B21 mit einem lokalen Schreibdatenbus LWB2. Der lokale Schreibdatenbus LWB2 ist in dem in Fig. 2 gezeigten lokalen Datenbus LDB2 enthalten.

Für das Bitleitungspaar B21 sind ferner vorgesehen: ein p-Kanal- MOS-Transistor 424b, welcher leitend gemacht wird, wenn das Spaltenauswahlsignal ΦW1 deaktiviert ist, und ein p-Kanal-MOS-Transistor 424a, welcher leitend gemacht wird, wenn das Spaltenauswahlsignal ΦW2 inaktiv ist. Die Transi­ storen 424a und 424b sind zwischen den Bitleitungen des Bit­ leitungspaares B21 in Reihe geschaltet.

Für das Bitleitungspaar B22 sind vorgesehen: n-Kanal-MOS-Tran­ sistoren 425a und 425b, welche in Reaktion auf ein Spal­ tenauswahlsignal ΦW3 (welches zur Zeit des Schreibens er­ zeugt wird) leitend gemacht werden, und p-Kanal-MOS-Transi­ storen 426a, 426b und 427, welche leitend gemacht werden, wenn das Spaltenauswahlsignal ΦW3 inaktiv ist. Die Transi­ storen 425a und 425b verbinden das Bitleitungspaar B22 mit dem lokalen Schreibdatenbus LWB2, wenn dieselben leitend ge­ macht sind. Die Transistoren 426a und 426b ziehen das Poten­ tial jeder der Bitleitungen des Bitleitungspaars B22 nach oben, wenn sie leitend gemacht sind. Der Transistor 427 gleicht die Potentiale der Bitleitungen des Bileitungspaares B22 aus, wenn er leitend gemacht ist.

Die Gatebreite der Transistoren 422a, 422b, 423a und 423b ist größer als und insbesondere zweimal so groß wie die Gatebreite W2 der Transistoren 426a und 426b gemacht. Eine durch Reihenschaltung verursachte Abnahme der Bitleitungs- Treibfähigkeit wird somit verhindert. Die Stromtreibfähig­ keit der Transistoren 424a und 424b, das heißt die Gate­ breite, ist auch etwa zweimal so groß wie die Gatebreite des Transistors 427 gemacht. Die Bitleitungs-Potentialamplitude zur Zeit eines Datenlesens ist ebensogroß wie diejenige bei den anderen Bitleitungen gemacht. Die Vorladezeit der Bit­ leitungen, wenn das Bitleitungspaar B21 einem vom Datenlesen gefolgten Datenschreiben ausgesetzt ist, ist ebensogroß wie diejenige bei einem anderen Bitleitungspaar gemacht, um eine Verkleinerung des Spielraums der Schreibwiederherstellung zu verhindern. Nur eines der Signale ΦW1 und ΦW2 wird verwen­ det, und das verbleibende Signal wird im normalen inaktiven Zustand behalten.

Wie vorstehend beschrieben, kann die Spaltenverschiebungs- Redundanzschaltung selbst dann verwendet werden, wenn eine Mehrzahl von IO-Blöcken in einem Speicherblock vorgesehen ist, da das gemäß den Signalen ΦW1 und ΦW2 betriebene Schreibgatter als Schreibgatter für das an der Schnittstelle der IO-Blöcke gelegene Bitleitungspaar vorgesehen ist, und da nur ein Ersatzleitungspaar in dem Speicherblock verwendet wird, kann die redundante Bitleitung wirksam verwendet wer­ den. Da nur ein Ersatzbitleitungspaar erforderlich ist, kann die Fläche der Anordnung verkleinert werden.

Da die Gatebreite der an dem Schnittstellenabschnitt gelege­ nen Ausgleichstransistoren 424a, 424b und der Lasttransi­ storen 422a, 422b, 423a, 423b des Bitleitungspaares zweimal so groß wie die Gatebreite der entsprechenden Bestandteile (der Transistoren 427, 426a, 426b) der anderen Bitleitungs­ paare (beispielsweise der Bitleitung B22) gemacht ist und da die Stromtreibfähigkeit um das Doppelte vergrößert ist, kann eine Verkleinerung der Stromtreibfähigkeit, die von einem durch die Reihenschaltung der Transistoren verursachten Widerstand herrührt, verhindert werden, und daher kann eine Verkleinerung des Spielraums der Schreibwiederherstellung sicher verhindert werden.

Bei dem in Fig. 3 gezeigten Aufbau sind die Signale ΦW1 und ΦW2 beide auf einem Tiefpegel und die Transistoren 422a, 422b, 423a und 423b, 424a und 424b alle eingeschaltet, wenn das Bitleitungspaar B21 zur Zeit des Datenschreibens nicht gewählt ist. Daher ist die am Bitleitungspaar B21 erzeugte Potentialamplitude beim Datenlesen dieselbe. Daher kann der Ausgleich der Potentiale des Bitleitungspaares B21 im Schreibzyklus mit hoher Geschwindigkeit ausgeführt werden.

Fig. 4 zeigt eine Modifikation der sich die Bitleitungs­ last teilenden Schaltung des Bitleitungspaares B21, welches in Fig. 3 gezeigt ist. In Fig. 4 sind p-Kanal-MOS-Tran­ sistoren 425a und 426a parallel zu Transistoren 422a und 423a vorgesehen und sind p-Kanal-MOS-Transistoren 425b und 426b parallel zu Transistoren 422b und 423b vorgesehen.

Die Transistoren 425a und 425b empfangen an ihrem Gate ein Spaltenauswahlsignal ΦW1, und die Transistoren 426a und 426b empfangen an ihrem Gate ein Spaltenauswahlsignal ΦW2. Der andere Aufbau ist derselbe wie derjenige, der in Fig. 3 gezeigt ist.

Eines der Signale ΦW1 und ΦW2 ist auf einen Tiefpegel des normalen inaktiven Zustands festgelegt. Wenn das Signal ΦW1 im normalen inaktiven Zustand ist, dann sind die Transi­ storen 423a und 423b in den normalen Einschaltzustand ver­ setzt. Wenn sich das Signal ΦW2 vom Hochpegel auf einen Tiefpegel ändert, dann werden die Transistoren 422a und 422b mit einem Strom vom ersten Stromversorgungspotential Vcc durch die Transistoren 423a und 423b versorgt, und die Tran­ sistoren laden das Bitleitungspaar auf. Da zu dieser Zeit die Transistoren 425a und 425b normal eingeschaltet sind, laden die Transistoren 426a und 426b die Bitleitung durch die Transistoren 425a und 425b auf.

Wenn indessen das Spaltenauswahlsignal ΦW2 auf den Tiefpegel des normalen inaktiven Zustands festgelegt ist, dann sind die Transistoren 422a, 422b, 426a und 426b in einen normalen Einschaltzustand versetzt. In diesem Zustand sind die Tran­ sistoren 423a und 423b durch die normal eingeschalteten Transistoren 422a und 422b mit der Bitleitung verbunden. Indessen sind die Transistoren 425a und 425b durch die normal eingeschalteten Transistoren 426a und 426b mit dem Versorgungsknoten des ersten Stromversorgungspotentials ver­ bunden.

Wenn sich das Signal ΦW1 ändert oder wenn sich das Signal ΦW2 ändert, dann werden der Transistor in Nähe des Stromver­ sorgungspotential-Versorgungsknotens und der Transistor in Nähe der Bitleitung gemäß einem Steuersignal ein-/ausge­ schaltet. Daher sind die Betriebscharakteristiken der Bit­ leitungs-Lastschaltung dieselben, unabhängig davon, welches der Spaltenauswahlsignale ΦW2 und ΦW1 aktiviert ist.

Der Aufbau der Bitleitungs-Lastschaltung und des Schreib­ gatters, welche in den Fig. 3 und 4 gezeigt sind, ist entsprechend dem Bitleitungspaar an der Grenze der IO-Blöcke vorgesehen. Der für das Bitleitungspaar B21 vorgesehene Auf­ bau kann jedoch bei einem derartigen Mehrfachport-Speicher verwendet werden, welcher eine Mehrzahl von IO-Ports (Daten­ eingangs-/Datenausgangsports) enthält, in welche Daten unab­ hängig aus jedem IO-Port eingegeben/ausgegeben werden kön­ nen. In diesem Fall dienen die Spaltenauswahlsignale ΦW1 und ΦW2 als Schreibspalten-Auswahlsignal, welches entsprechend den IO-Ports erzeugt wird.

Außerdem ist die Gatebreite der Transistoren 425a, 425b, 426a und 426b zweimal so groß wie die Gatebreite W2 der in Fig. 3 dargestellten Transistoren 426a und 426b gemacht.

Claims (5)

1. Halbleiterspeichereinrichtung, welche eine Eingabe und Ausgabe vom Mehrfachbit-Daten durchführt, umfassend:
einen ersten Datenbus (LDB1; LWB1), welcher entsprechend einem ersten Datenbit der Mehrfachbit-Daten vorgesehen ist;
einen zweiten Datenbus (LDB2; LWB2), welcher entsprechend einem zweiten Datenbit der Mehrfachbit-Daten vorgesehen ist;
eine ein spezielles Bitleitungspaar (B21) enthaltende Mehr­ zahl von Bitleitungspaaren (B11-B22), mit denen jeweils eine Spalte von Speicherzellen verbunden ist;
eine Spaltendecodiereinrichtung (6), welche ein Adressensi­ gnal so decodiert, daß sie ein Spaltenauswahlsignal erzeugt, wobei sie gleichzeitig parallel zu dem ersten und dem zwei­ ten Datenbus zu schaltende Bitleitungspaare aus der Mehrzahl von Bitleitungspaaren bestimmt;
erste Gattereinrichtungen (421a, 421b), welche in Reaktion auf ein erstes Spaltenauswahlsignal aus einem ersten Aus­ gangsknoten der Spaltendecodiereinrichtung leitend gemacht werden, so daß sie das spezielle Bitleitungspaar mit dem ersten Datenbus verbinden;
zweite Gattereinrichtungen (420a, 420b), welche in Reaktion auf ein zweites Spaltenauswahlsignal aus einem zweiten Aus­ gangsknoten der Spaltendecodiereinrichtung leitend gemacht werden, so daß sie das spezielle Bitleitungspaar mit dem zweiten Datenbus verbinden, wobei nur eine der ersten und der zweiten Gattereinrichtungen in Reaktion auf das erzeugte Spaltenauswahlsignal in einen Betriebszustand versetzt wird;
eine Lasteinrichtung (422a, 422b, 423a, 423b; 422a, 422b, 423a, 423b, 425a, 425b, 426a, 426b), welche Potentiale von entsprechenden Bitleitungen des speziellen Bitleitungspaares auf ein Stromversorgungspotential hochzieht, wenn das erste und das zweite Spaltenauswahlsignal inaktiv sind und einen Nichtauswahlzustand anzeigen; und
ein erstes und ein zweites Schaltelement (424a, 424b), wel­ che zwischen dem speziellen Bitleitungspaar in Reihe vorge­ sehen sind und welche in Reaktion auf einen inaktiven Zu­ stand des ersten und des zweiten Spaltenauswahlsignals ent­ sprechend leitend gemacht werden.

2. Halbleiterspeichereinrichtung nach Anspruch 1, bei welcher die Lasteinrichtung (422a, 422b, 423a, 423b; 422a, 422b, 423a, 423b, 425a, 425b, 426a, 426b) umfaßt:
ein erstes Transistorelement (423a), welches in Reaktion auf das inaktive erste Spaltenauswahlsignal das Stromversor­ gungspotential überträgt,
ein zweites Transistorelement (423b), welches in Reaktion auf das inaktive erste Spaltenauswahlsignal das Stromver­ sorgungspotential überträgt,
ein drittes Transistorelement (422a), welches in Reaktion auf das inaktive zweite Spaltenauswahlsignal das durch das erste Transistorelement empfangene Stromversorgungspotential an die eine Bitleitung überträgt, und
ein viertes Transistorelement (422b), welches in Reaktion auf das inaktive zweite Spaltenauswahlsignal das Stromver­ sorgungspotential an die andere Bitleitung überträgt.

3. Halbleiterspeichereinrichtung nach Anspruch 2, bei welcher die Lasteinrichtung (422a, 422b, 423a, 423b, 425a, 425b, 426a, 426b) ferner umfaßt:
ein fünftes Transistorelement (426a), welches in Reaktion auf das inaktive zweite Spaltenauswahlsignal das Stromver­ sorgungspotential überträgt,
ein sechstes Transistorelement (425a), welches in Reaktion auf das inaktive erste Spaltenauswahlsignal das aus dem sechsten Transistorelement empfangene Stromversorgungs­ potential an die eine Bitleitung überträgt,
ein siebentes Transistorelement (426b), welches in Reaktion auf das inaktive zweite Spaltenauswahlsignal das Stromver­ sorgungspotential überträgt, und
ein achtes Transistorelement (425b), welches in Reaktion auf das inaktive erste Spaltenauswahlsignal das aus dem sieben­ ten Transistorelement empfangene Stromversorgungspotential an die andere Bitleitung überträgt.

4. Halbleiterspeichereinrichtung nach Anspruch 1, bei welcher jedes der Bitleitungspaare (B11-B20, B22) außer dem speziellen Bitleitungspaar (B21) mit einem Schaltelement (427) versehen ist, welches eine kleinere Stromtreibfähig­ keit als das erste und das zweite Schaltelement (424a, 424b) aufweist und welches in Reaktion auf ein entsprechendes Spaltenauswahlsignal in einem inaktiven Zustand Bitleitungen eines entsprechenden Bitleitungspaares kurzschließt.

5. Halbleiterspeichereinrichtung nach Anspruch 2, bei welcher jedes der Bitleitungspaare (B11-B20, B22) außer dem speziellen Bitleitungspaar (B21) mit Transistorelementen (426a, 426b) versehen ist, welche eine kleinere Stromtreib­ fähigkeit als die ersten bis vierten Transistorelemente (422a, 423b) aufweisen und welche in Reaktion auf ein ent­ sprechendes Spaltenauswahlsignal in einem inaktiven Zustand Bitleitungen eines entsprechenden Bitleitungspaares auf das Stromversorgungspotential hochziehen.