CN109273028A - 用于非易失性存储器设备的电压生成器及其操作方法 - Google Patents

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Abstract

非易失性存储器设备的电压生成器包括充电电路、电流镜电路、放电电路和输出电路。充电电路放大参考电压与反馈电压之间的差以生成第一电流。电流镜电路连接到充电电路并且基于第一电流生成第二电流。放电电路连接到电流镜电路以汲取第二电流，并且通过基于反映反馈电压的变化的读出电压调节第二电流的放电量来将输出电压放电到目标电平。输出电路连接到电流镜电路，并且将基于第一电流和第二电流的输出电压提供给连接到输出节点的第一字线。

Description

用于非易失性存储器设备的电压生成器及其操作方法
对相关申请的交叉引用
本申请要求于2017年7月18日向韩国知识产权局(KIPO)提交的第10-2017-0091186号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体合并于此。
技术领域
示例性实施例一般涉及存储器设备，并且更具体地，涉及非易失性存储器设备的电压生成器、非易失性存储器设备及操作非易失性存储器设备的方法。
背景技术
闪存设备可以用作信息设备的数据存储装置，所述信息设备诸如计算机、蜂窝电话、个人数字助理(PDA)、数码相机、摄像机、录音机、MP3播放器、手持式个人计算机(PC)、游戏机、传真机、扫描仪、打印机等。
传统上，由于其高的密度和小的特征，闪存设备易受在其操作期间生成的信号噪声的影响。例如，选择的字线可能受施加到相邻字线的电压的影响。
发明内容
一些示例性实施例提供了一种非易失性存储器设备的电压生成器，其能够减少由施加到相邻字线的电压引起的耦合噪声。
一些示例性实施例提供了一种非易失性存储器设备，其能够减少由相邻字线上的电压引起的耦合噪声。
一些示例性实施例提供了一种操作非易失性存储器设备的方法，其能够减少由施加在相邻字线上的电压引起的耦合噪声。
根据示例性实施例，一种非易失性存储器设备的电压生成器包括：充电电路、电流镜电路、放电电路和输出电路。所述充电电路放大参考电压与反馈电压之间的差，并基于所述差生成第一电流。所述反馈电压是通过对输出节点处的输出电压进行分压而获得的。所述电流镜电路连接到第一电源电压并且在第一节点处连接到所述充电电路，以及基于所述第一电流生成第二电流。所述放电电路连接到第二电源电压并且在第二节点处连接到所述电流镜电路以汲取所述第二电流，以及通过基于读出电压调节第二电流的放电量而将所述输出电压放电到目标电平。所述读出电压反映所述反馈电压的变化。所述输出电路连接到所述第一电源电压并且在第三节点处连接到所述电流镜电路，以及将基于所述第一电流和所述第二电流的输出电压提供到连接到所述输出节点的第一字线。
根据示例性实施例，一种非易失性存储器设备，包括：其中排列有多个非易失性存储单元的存储单元阵列、电压生成电路、以及地址解码器和控制电路。所述电压生成电路生成要被施加到存储单元阵列的字线电压。所述地址解码器通过字线连接到存储单元阵列。所述控制电路基于命令和地址来控制电压生成电路和地址解码器。所述电压生成电路包括第一电压生成器，该第一电压生成器基于所述地址生成要被施加到所述字线的被选择的第一字线的第一电压。所述第一电压生成器响应于第一电流和第二电流将第一电压放电至目标电平，以将第一电压提供给连接至第一字线的输出节点。所述第一电流基于通过对第一电压进行分压而获得的反馈电压，并且所述第二电流基于反映反馈电压的变化的读出电压。
根据示例性实施例，在一种操作非易失性存储器设备的方法中，所述非易失性存储器设备包括包含多个非易失性存储单元的存储单元阵列，从存储器控制器接收命令和地址，并且通过电压生成电路基于所述命令和所述地址生成第一电压和第二电压。所述第一电压通过地址解码器施加到字线中的所选择的第一字线，所述地址解码器通过字线耦合到所述存储单元阵列，并且所述第二电压施加到所述字线中的未选择的字线。通过地址解码器将第一电压施加到第一字线，同时将第二电压施加到未选择的字线，并且对耦合到第一字线的第一存储单元执行读出操作。所述第一电压被改变以消除由于到第一字线的耦合的影响，到第一字线的耦合是由与所述第一字线相邻的第二字线上的第二电压生成的。
因此，当由于第一电压耦合到相邻字线上的第二电压而改变了在输出节点处的施加到选择的字线的第一电压的电平时，电压生成器可以通过生成根据内部节点的读出电压确定的调节电流并且通过将调节电流吸收到接地电压，自适应地且以模拟方式减小相邻字线上的第二电压的耦合的影响，所述调节电流反比例地反映第一电压的电平的改变。
附图说明
从以下结合附图的详细描述中将更清楚地理解说明性的、非限制性的示例性实施例。
图1是示出根据示例性实施例的存储器系统的框图。
图2是示出图1的存储器系统中的控制信号的表格。
图3是示出图1的存储器系统中的非易失性存储器设备的框图。
图4是示出图3中的存储单元阵列的框图。
图5是示出图4的存储块中的一个的透视图。
图6是示出参考图5描述的存储块的等效电路的电路图。
图7是用于说明图3的存储单元阵列中的存储单元的阈值电压分布的图。
图8是示出根据示例性实施例的图3的非易失性存储器设备中的控制电路的框图。
图9是示出根据示例性实施例的图3的非易失性存储器设备中的电压生成电路的框图。
图10是示出根据示例性实施例的图9的电压生成电路中的编程电压生成器的框图。
图11是示出根据示例性实施例的图9的电压生成电路中的验证/读取电压生成器的框图。
图12是示出根据示例性实施例的图11的验证/读取电压生成器中的电流镜电路的电路图。
图13示出了选择的字线受到相邻字线上电压的耦合的影响。
图14同样示出了选择的字线受到相邻字线上电压的耦合的影响。
图15示出了根据示例性实施例的图3的非易失性存储器设备的字线上的施加电压。
图16是示出根据示例性实施例的操作非易失性存储器设备的方法的流程图。
图17是用于说明在图16的方法中生成第一电压的流程图。
图18是示出根据示例性实施例的固态盘或固态驱动器(SSD)的框图。
具体实施方式
将在下文中参考附图更充分地描述示例性实施例。
图1是示出根据示例性实施例的存储器系统的框图。
参考图1，存储器系统(或非易失性存储器系统)10可以包括存储器控制器20和至少一个非易失性存储器设备30。
存储器系统10可以包括基于闪存的数据存储介质，诸如存储卡、通用串行总线(USB)存储器和固态驱动器(SSD)。
非易失性存储器设备30可以在存储器控制器20的控制下执行擦除操作、编程操作或写入操作。非易失性存储器设备30通过输入/输出线从存储器控制器20接收命令CMD、地址ADDR和数据DATA以用于执行这样的操作。另外，非易失性存储器设备30通过控制线从存储器控制器20接收控制信号CTRL。另外，非易失性存储器设备30通过电力线从存储器控制器20接收电力PWR。
图2是示出图1的存储器系统中的控制信号的表格。
参考图1和图2，控制信号CTRL可以包括命令锁存使能信号CLE、地址锁存使能信号ALE、芯片使能信号nCE、读取使能信号nRE和写入使能信号nWE。
存储器控制器20可以将命令锁存使能信号CLE发送到非易失性存储器设备30。命令锁存使能信号CLE可以是指示经由输入/输出线传输的信息是命令的信号。存储器控制器20可以将地址锁存使能信号ALE发送到非易失性存储器设备30。地址锁存使能信号ALE可以是指示经由输入/输出线传输的信息是地址的信号。
存储器控制器20可以将芯片使能信号nCE发送到非易失性存储器设备30。当非易失性存储器设备包括多个存储器芯片时，芯片使能信号nCE可以指示从多个存储器芯片中选择的存储器芯片。
存储器控制器20可以将读取使能信号nRE发送到非易失性存储器设备30。非易失性存储器设备30可基于读取使能信号nRE将读取数据发送到存储器控制器20。
存储器控制器20可以将写入使能信号nWE发送到非易失性存储器设备30。当写入使能信号nWE被激活时，非易失性存储器设备30可以将从存储器控制器20提供的数据输入信号存储为命令CMD或地址ADDR。
图3是示出根据示例性实施例的图1的存储器系统的非易失性存储器设备的框图。
参考图3，非易失性存储器设备30包括存储单元阵列100、地址解码器430、页缓冲器电路410、数据输入/输出电路420、控制电路500和电压生成电路600。
存储单元阵列100可以通过串选择线SSL、多个字线WL和接地选择线GSL耦合到地址解码器430。另外，存储单元阵列100可以通过多个位线BL耦合到页缓冲器电路410。存储单元阵列100可以包括耦合到多个字线WL和多个位线BL的多个非易失性存储单元。多个非易失性存储单元可以布置在存储单元阵列100中。
在一些示例性实施例中，存储单元阵列100可以是三维存储单元阵列，其以三维结构(或垂直结构)形成在衬底上。在这种情况下，存储单元阵列100可以包括在垂直方向上堆叠的垂直单元串，使得至少一个存储单元位于另一存储单元之上。通过引用并入于此的下列专利文献描述了用于三维存储单元阵列的合适配置：美国专利第7,679,133号；第8,553,466号；第8,654,587号；第8,559,235号；以及美国专利公开第2011/0233648号。
在其他示例性实施例中，存储单元阵列100可以是二维存储单元阵列，其以二维结构(或水平结构)形成在衬底上。
图4是说明图3中的存储单元阵列的框图。
参考图4，存储单元阵列100可以包括沿第一方向至第三方向D1、D2和D3延伸的多个存储块BLK1至BLKz。在实施例中，存储块BLK1至BLKz由图3中的地址解码器430选择。例如，地址解码器430可以选择与存储块BLK1至BLKz中的块地址对应的存储块BLK。
图5是示出图4的存储块中的一个的透视图。
参考图5，存储块BLKi包括以三维结构(或垂直结构)形成在衬底上的单元串。存储块BLKi包括沿第一方向D1至第三方向D3延伸的结构。
提供衬底111。例如，衬底111可以具有第一类型(例如，第一导电类型)的阱。例如，衬底111可以具有通过注入诸如硼(B)的III族元素形成的p阱。例如，衬底111可以具有设置在n阱中的袋状p阱。在实施例中，衬底111具有p型阱(或p型袋状阱)。然而，衬底111的导电类型不限于p型。在衬底111上设置沿第一方向D1延伸的多个掺杂区域311至314。例如，多个掺杂区域311至314可以具有不同于衬底111的第一类型的第二类型(例如，第二导电类型)。在实施例中，第一掺杂区域311至第四掺杂区域314具有n型。然而，第一掺杂区域311至第四掺杂区域314的导电类型不限于n型。
沿第一方向D1延伸的多个绝缘材料112在衬底111的第一掺杂区域311和第二掺杂区域312之间的区域上沿第二方向D2顺序地设置。例如，多个绝缘材料沿第三方向D3布置、以特定距离间隔开。示例性地，绝缘材料112可以包括诸如氧化物层的绝缘材料。
沿第二方向D2穿透绝缘材料的多个柱113在衬底111的第一掺杂区域311和第二掺杂区域312之间的区域上沿第一方向D1顺序地布置。例如，多个柱113穿透绝缘材料112以接触衬底111。
例如，每个柱113可以包括多种材料。例如，每个柱113的沟道层114可以包括具有第一类型的硅材料。例如，每个柱113的沟道层114可以包括与衬底111具有相同类型的硅材料。在实施例中，每个柱113的沟道层114包括p型硅。然而，每个柱113的沟道层114不限于p型硅。
每个柱113的内部材料115包括绝缘材料。例如，每个柱113的内部材料115可以包括诸如氧化硅的绝缘材料。例如，每个柱113的内部材料115可以包括气隙。
在第一掺杂区域311和第二掺杂区域312之间的区域上沿绝缘材料112、柱113和衬底111的暴露表面设置绝缘层116。示例性地，提供在最后的绝缘材料112的第二方向D2上的暴露表面上的绝缘层116可以被移除。
第一导电材料211至291设置在第一掺杂区域311和第二掺杂区域312之间的区域中的绝缘层116的暴露表面上。例如，沿第一方向D1延伸的第一导电材料211设置在与衬底111相邻的绝缘材料112与衬底111之间。更详细地，沿第一方向D1延伸的第一导电材料211设置在与衬底111相邻的绝缘材料112的底部处的绝缘层116与衬底111之间。
沿第一方向D1延伸的第一导电材料设置在绝缘材料112当中的特定绝缘材料的顶部处的绝缘层116与布置在特定的绝缘材料的顶部上的绝缘材料的底部处的绝缘层之间。即，在绝缘材料112之间提供沿第一方向D1延伸的多个第一导电材料221至281，并且可以理解，绝缘层116设置在绝缘材料112与第一导电材料221至281之间。第一导电材料211至291可以包括金属材料。第一导电材料211至291可以包括诸如多晶硅的导电材料。
可以在第二掺杂区域312与第三掺杂区域313之间的区域中提供与第一掺杂区域311和第二掺杂区域312上的那些相同的结构。在第二掺杂区域312与第三掺杂区域313之间的区域中，设置沿第一方向D1延伸的多个绝缘材料112、沿第一方向D1顺序地布置且沿第三方向D3穿透多个绝缘材料112的多个柱113、设置在多个绝缘材料112和多个柱113的暴露表面上的绝缘层116以及沿第一方向延伸的多个导电材料212至292。
在第三掺杂区域312与第四掺杂区域314之间的区域中，可以设置与第一掺杂区域311和第二掺杂区域312上的那些相同的结构。在第三掺杂区域313与第四掺杂区域314之间的区域中，设置沿第一方向D1延伸的多个绝缘材料112、沿第一方向D1顺序地布置且沿第二方向D2穿透多个绝缘材料112的多个柱113、设置在多个绝缘材料112和多个柱113的暴露表面上的绝缘层116以及沿第一方向D1延伸的多个第一导电材料213至293。
漏极320分别设置在多个柱113上。在漏极上，设置沿第三方向D3延伸的第二导电材料331至333。第二导电材料331至333沿第一方向D1布置，以特定距离间隔开。第二导电材料331至333分别地在相应的区域中连接至漏极320。沿第三方向D3延伸的漏极320和第二导电材料333可以通过每个接触插塞(contact plug)连接。第二导电材料331至333可以包括金属材料。第二导电材料331至333可以包括诸如多晶硅的导电材料。
图6是示出参考图5描述的存储块的等效电路的电路图。
图6的存储块BLKi可以以三维结构(或垂直结构)形成在衬底上。例如，包括在存储块BLKi中的多个存储单元串可以形成在垂直于衬底的方向上。
参考图6，存储块BLKi可以包括耦合在位线BL1、BL2和BL3与公共源极线CSL之间的存储单元串NS11至NS33。存储单元串NS11至NS33中的每个可以包括串选择晶体管SST、多个存储单元MC1至MC8和接地选择晶体管GST。在图10中，存储单元串NS11至NS33中的每个被示出为包括八个存储单元MC1至MC8。然而，示例性实施例不限于此。在一些示例性实施例中，存储单元串NS11至NS33中的每个可以包括任何数量的存储单元。
串选择晶体管SST可以连接到相对应的串选择线SSL1到SSL3。多个存储单元MC1至MC8可以分别地连接至相对应的字线WL1至WL8。接地选择晶体管GST可以连接到相对应的接地选择线GSL1至GSL3。串选择晶体管SST可以连接到相对应的位线BL1、BL2和BL3，并且接地选择晶体管GST可以连接到公共源极线CSL。
具有相同高度的字线(例如WL1)可以共同连接，并且接地选择线GSL1至GSL3和串选择线SSL1至SSL3可以分开。在图6中，存储块BLKb被示出为耦合到八个字线WL1至WL8和三个位线BL1至BL3。然而，示例性实施例不限于此。在一些示例性实施例中，存储单元阵列100a可以耦合到任何数量的字线和位线。
参考回到图3，控制电路500可以从存储器控制器20接收命令(信号)CMD和地址(信号)ADDR，并且基于命令信号CMD和地址信号ADDR来控制非易失性存储器设备30的擦除循环(loop)、编程循环和读取操作。编程循环可以包括编程操作和编程验证操作。擦除循环可以包括擦除操作和擦除验证操作。读取操作可以包括正常读取操作和数据恢复读取操作。
例如，控制电路500可以基于命令信号CMD生成用于控制电压生成电路600的控制信号CTL，并且基于地址信号ADDR生成行地址R_ADDR和列地址C_ADDR。控制电路500可以将行地址R_ADDR提供给地址解码器430，并且将列地址C_ADDR提供给数据输入/输出电路420。
地址解码器430可以通过串选择线SSL、多个字线WL和接地选择线GSL耦合到存储单元阵列100。在编程操作或读取操作期间，地址解码器430可以基于行地址R_ADDR将多个字线WL中的一个确定为选择的字线，并且将多个字线WL的除了选择的字线之外的剩余部分确定为未选择的字线。
电压生成电路600可以基于来自控制电路500的控制信号CTL，生成用于使用来自存储器控制器20的电力PWR或电源电压VPP来操作非易失性存储器设备30的字线电压VWL。字线电压VWL可以通过地址解码器430施加到多个字线WL。
例如，在擦除操作期间，电压生成电路600可以将擦除电压施加到存储块的阱并且可以将接地电压施加到存储块的整个字线。在擦除验证操作期间，电压生成电路600可以将擦除验证电压施加到存储块的整个字线，或者逐字线地将擦除验证电压顺序地施加到字线。
例如，在编程操作期间，电压生成电路600可以将编程电压施加到选择的字线并且可以将编程通过电压施加到未选择的字线。另外，在编程验证操作期间，电压生成电路600可以将编程验证电压施加到选择的字线，并且可以将验证通过电压施加到未选择的字线。
另外，在读取操作期间，电压生成电路600可以将读取电压施加到选择的字线，并且可以将读取通过电压施加到未选择的字线。
页缓冲器电路410可以通过多个位线BL耦合到存储单元阵列100。页缓冲器电路410可以包括多个页缓冲器。在一些示例性实施例中，一个页缓冲器可以连接到一个位线。在其他示例性实施例中，一个页缓冲器可以连接到两个或更多个位线。
页缓冲器电路410可以临时存储在编程操作期间要被编程在选择的页中的数据或者在读取操作期间从选择的页读出的数据。页缓冲器电路410可以响应于来自控制电路500的控制信号PCTL而操作。
数据输入/输出电路420可以通过数据线DL耦合到页缓冲器电路410。在编程操作期间，数据输入/输出电路410可以从存储器控制器20接收编程数据DATA，并且基于从控制电路450接收的列地址C_ADDR将编程数据DATA提供给页缓冲器电路410。在读取操作期间，数据输入/输出电路420可以基于从控制电路500接收的列地址C_ADDR来将存储在页缓冲器电路410中的读取数据DATA提供给存储器控制器20。
另外，页缓冲器电路410和数据输入/输出电路420从存储单元阵列100的第一区域读取数据，并且将读取的数据写入存储单元阵列100的第二区域。即，页缓冲器电路410和数据输入/输出电路420可以执行回拷(copy-back)操作。
图7是用于说明图3的存储单元阵列中的一页的阈值电压分布的图。
假定非易失性存储器设备30的存储单元是每个存储单元存储三位的三级单元(TLC)，并且用于确定存储单元的编程状态的读取电压组包括七个不同的读取电压。
参考图7，非易失性存储器设备30的每个存储单元具有擦除状态E以及第一编程状态P1至第七编程状态P7中的一个。在存储器控制器20的控制下，非易失性存储器设备30使用默认读取电压组VRD1至VRD7确定存储单元的编程状态，并且输出确定的数据状态作为读取的数据。
默认读取电压组VRD1至VRD7的电压电平可以依赖于单元特性而预先确定。例如，默认读取电压组VRD1至VRD7的电压电平依赖于恰好在存储单元被编程之后的阈值电压分布而预先确定。
图8是示出根据示例性实施例的图3的非易失性存储器设备中的控制电路的框图。
参考图8，控制电路500可以包括命令解码器510、地址缓冲器520和控制信号生成器530。
命令解码器510对命令CMD进行解码并且将解码的命令D_CMD提供给控制信号生成器530。地址缓冲器520接收地址信号ADDR，将行地址R_ADDR提供给地址解码器430，以及将列地址C_ADDR提供到数据输入/输出电路420。
控制信号生成器530接收解码的命令D_CMD，基于由解码的命令D_CMD指示的操作生成控制信号CTL，以及将控制信号CTL提供给电压生成电路600。控制信号生成器530可以将控制信号PCTL提供给页缓冲器电路410。
图9是示出根据示例性实施例的图3的非易失性存储器设备中的电压生成电路的框图。
参考图9，电压生成电路600包括编程电压生成器610、验证/读取电压生成器650以及通过电压生成器630。
编程电压生成器610可以响应于第一控制信号CTL1、根据由解码的命令D_CMD指定的操作，生成编程电压VPGM。编程电压VPGM可以被提供给选择的字线。第一控制信号CTL1可以包括指示由解码的命令D_CMD指示的操作的多个比特。
验证/读取电压生成器(也称为第一电压生成器)650可以响应于第二控制信号CTL2、根据由解码的命令D_CMD指定的操作，生成编程验证电压VPV、读取验证电压VRD和擦除验证电压VEV。根据操作，编程验证电压VPV、读取验证电压VRD和擦除验证电压VEV可以被施加到选择的字线。第二控制信号CTL2可以包括指示由解码的命令D_CMD指示的操作的多个比特。
通过电压生成器(也称为第二电压生成器)630可响应于第三控制信号CTL3，根据由解码的命令D_CMD指定的操作，生成编程通过电压VPPASS、验证通过电压VVPASS和读取通过电压VRPASS。编程通过电压VPPASS、验证通过电压VVPASS和读取通过电压VRPASS可以根据操作被施加到未选择的字线。第三控制信号CTL3可以包括指示由解码的命令D_CMD指示的操作的多个比特。
图10是示出根据示例性实施例的图9的电压生成电路中的编程电压生成器的框图。
参考图10，编程电压生成器610包括振荡器611、电荷泵612和电压检测器613。
振荡器611输出振荡信号OSC。电荷泵612响应于泵浦时钟CLK_PMG执行泵浦操作以生成编程电压VPGM。例如，通过泵浦操作以预定电压对串联连接的电容器进行充电，可以将输出电压升高到编程电压VPGM。电压检测器613接收振荡信号OSC，并且检测电荷泵612的输出以生成泵浦时钟CLK_PGM。
图9中的通过电压生成器630可以具有与图10的编程电压生成器610类似的配置。
图11是示出根据示例性实施例的图9的电压生成电路中的验证/读取电压生成器的框图。
参考图11，验证/读取电压生成器(第一电压生成器)650包括充电电路660、放电电路670、电流镜电路700和输出电路690。
充电电路660可以放大参考电压VREF与反馈电压VFB之间的差以生成第一电流I1。充电电路660包括运算放大器661和n沟道金属氧化物半导体(NMOS)晶体管663。运算放大器661包括接收参考电压VREF的正(第一)输入端、接收反馈电压VFB的负(第二)输入端以及耦合到NMOS晶体管663的栅极的输出端。
NMOS晶体管663在第一节点N21处连接到电流镜电路700。NMOS晶体管663包括耦合到第一节点N21的漏极、耦合到运算放大器661的输出端的栅极以及耦合到接地电压VSS的源极。因此，第一电流I1的大小可以通过运算放大器的输出来调节，运算放大器的输出被施加到NMOS晶体管的栅极并且与参考电压VREF和反馈电压VFB之间的差相对应。
电流镜电路700分别地连接到第一电源电压VPERI，在第一节点N21处连接到充电电路660，在第二节点N22处连接到放电电路670以及在第三节点N23处连接到输出电路690。电流镜电路700基于第一电流I1生成第二电流I2，并且将第二电流I2提供给放电电路670。
放电电路670连接在第二电源电压VPP和接地电压VSS之间，并且在第二节点N22处连接到电流镜电路700。放电电路670可以基于电流镜电路700的内部节点处的读出电压来调节第二电流I2的放电量，其反映反馈电压VFB的变化。
第二电源电压VPP的电平高于第一电源电压VPERI的电平。放电电路670通过基于反映反馈电压VFB的变化的模拟电压来调节第二电流I2的放电量，来将输出电压放电至目标电平。
放电电路670可以连接到电流镜电路700中的内部节点。然而，放电电路670可以连接到反映反馈电压VFB的变化的其他节点，并且可以通过执行类似的操作将输出电压放电到目标电平。
放电电路670包括电流生成电路680和电流镜685。电流生成电路680连接在第二电源电压VPP与节点N11之间，并且将调节电流a*Id(a是正实数)和参考电流Id提供给节点N11。调节电流a*Id基于读出电压VS并且参考电流Id基于第二电源电压VPP。
电流生成电路680包括p沟道金属氧化物半导体(PMOS)晶体管681和参考电阻器Rs。PMOS晶体管681包括耦合到第二电源电压VPP的源极、接收读出电压VS的栅极和耦合到节点N11的漏极。参考电阻器Rs与PMOS晶体管681并联连接在电源电压VPP与节点N11之间。参考电流Id流过参考电阻器Rs，并且调节电流a*Id响应于读出电压VS流向节点N11。
电流镜685连接到节点N11、第二节点N22和接地电压VSS，并且将调节电流a*Id和参考电流Id的和镜像为第二电流I2。电流镜685包括NMOS晶体管686和688。NMOS晶体管686包括耦合到节点N11的漏极和栅极以及耦合到接地电压VSS的源极。NMOS晶体管688包括耦合到第二节点N22的漏极、耦合到节点N11的栅极和耦合到接地电压VSS的源极。因此，第二电流I2通过NMOS晶体管688流向接地电压VSS。
输出电路690包括分压器693。分压器693在输出节点NO处连接到第三节点N23，并且包括串联连接在输出节点NO与接地电压VSS之间的第一电阻器R1和第二电阻器R2。分压器693将输出节点NO处的输出电压VRD/VPV以第一电阻器R1与第二电阻器R2的比率分压，并且在反馈节点FN处提供反馈电压。
第一电阻器R1和第二电阻器R2在反馈节点FN处彼此连接。输出电压VRD/VPV的电平由与电流镜电路700的输出相对应的第三节点N23处的电压确定，并且反馈电压VFB的电平由输出电压VRD/VPV确定。输出电压VRD/VPV可以通过地址解码器430施加到选择的字线。
图12是示出根据示例性实施例的图11的验证/读取电压生成器中的电流镜电路的电路图。
参考图12，电流镜电路700包括第一电流镜710、电流生成电路730、第二电流镜720、第三电流镜740和第四电流镜750。
第一电流镜710连接在第一节点N21和耦合到第一电源电压VPERI的电源节点NP之间，并且镜像第一电流I1。电流生成电路730在内部节点Nt连接到电源节点NP和第一电流镜710，并且基于内部节点Nt的读出电压VS生成第三电流I3。第二电流镜720在第四节点N24处连接到第一电流镜710，在第五节点N25和第六节点N26处连接到电流生成电路720，并且镜像第一电流I1。
第三电流镜740连接到电源节点NP和第三节点N23，并且在第六节点N26处连接到电流生成电路730，以及响应于第六节点N26的电压而镜像第四电流I4，以将第四电流I4提供给第三节点N23。第四电流镜750在第五节点N25处连接到第二电流镜720，连接到第三节点N23和接地电压VSS，以及响应于第五节点N25的电压来镜像第五电流I5，以从第三节点N23汲取第五电流I5。
第一电流镜710包括PMOS晶体管711、712和713。PMOS晶体管711连接在电源节点NP和第一节点N21之间，并且包括耦合到第一节点N21的栅极和漏极、以及耦合到电源节点NP的源极。PMOS晶体管712连接在电源节点NP与第四节点N24之间，并且包括耦合到电源节点NP的源极、耦合到第一节点N21的栅极以及耦合到第四节点N24的漏极。PMOS晶体管713与PMOS晶体管712并联连接到电源节点NP，并且包括耦合到电源节点NP的源极、耦合到第一节点N21的栅极和耦合到内部节点Nt的漏极。
PMOS晶体管712和713中的每个与PMOS晶体管711构成电流镜。因此，PMOS晶体管712将第一电流I1提供给第四节点N24，并且PMOS晶体管713将第一电流I1提供给内部节点Nt。
电流生成电路730包括PMOS晶体管731、732和733。PMOS晶体管731包括耦合到电源节点NP的源极以及耦合到内部节点Nt的栅极和漏极。PMOS晶体管732包括耦合到电源节点NP的源极、耦合到内部节点Nt的栅极和耦合到第五节点N25的漏极。
PMOS晶体管733包括耦合到电源节点NP的源极、耦合到内部节点Nt的栅极和耦合到第六节点N26的漏极。由于PMOS晶体管732和733与PMOS晶体管731并联连接到电源节点NP和内部节点Nt，所以第三电流I3响应于内部节点Nt的读出电压VS流过PMOS晶体管731、732和733中的每个。PMOS晶体管731将第三电流I3提供给内部节点Nt，PMOS晶体管732将第三电流I3提供给第五节点N25，并且PMOS晶体管733将第三电流I3提供给第六节点N26。
第二电流镜720包括NMOS晶体管721、722和723。NMOS晶体管721包括耦合到第四节点N24的漏极和栅极以及耦合到接地电压VSS的源极。NMOS晶体管722包括耦合到第五节点N25的漏极、耦合到第四节点N24的栅极和耦合到接地电压VSS的源极。NMOS晶体管723包括耦合到第六节点N26的漏极、耦合到第四节点N24的栅极和耦合到接地电压VSS的源极。
NMOS晶体管722和723中的每个与NMOS晶体管721构成电流镜。因为第一电流I1流过NMOS晶体管721，所以第一电流I1也流过NMOS晶体管722和723中的每个。因此，第三电流I3可以相对于内部节点Nt通过从第二电流I2减去第一电流I1而获得。另外，第二电流I2对应于参考电流Id的1+a倍。
第三电流镜740包括PMOS晶体管741和742。PMOS晶体管741包括耦合到电源节点NP的源极和耦合到第六节点N26的栅极和漏极。PMOS晶体管742包括耦合到电源节点NP的源极、耦合到第六节点N26的栅极和耦合到第三节点N23的漏极。由于PMOS晶体管741和742构成电流镜，所以响应于第六节点N26的电压、第四电流I4流过PMOS晶体管741和742中的每个。因此，第四电流I4可以相对于第六节点N26通过从第一电流I1的两倍减去第二电流I2而获得。
第四电流镜750包括NMOS晶体管751和752。NMOS晶体管751包括耦合到第五节点N25的漏极和栅极以及耦合到接地电压VSS的源极。NMOS晶体管752包括耦合到第三节点N23的漏极、耦合到第五节点N25的栅极和耦合到接地电压VSS的源极。由于NMOS晶体管752与NMOS晶体管751构成电流镜，所以第五电流I5流过NMOS晶体管751和752中的每个。因此，NMOS晶体管752从第三节点N23汲取第五电流I5。第五电流I5可以相对于第五节点N25通过从第二电流I2中减去第一电流I1的两倍来获得。由于第二电流I2对应于参考电流Id的(1+a)倍，所以通过NMOS晶体管752放电(或吸收)的第五电流I5可以通过调节反映反馈电压VFB的变化的调节电流a*Id而自动调节。
在下文中，将参考图11和图12来描述当反馈电压VFB的电平大于参考电压VREF的电平时验证/读取电压生成器650的操作。
参考图11和图12，当反馈电压VFB的电平大于参考电压VREF的水平时，运算放大器661的输出电压降低，并且第一电流I1响应于运算放大器661的输出电压的降低而减小。当第一电流I1减小时，内部节点Nt的读出电压VS降低，并且响应于读出电压VS的降低第三电流I3增加。由于读出电压VS被施加到PMOS晶体管681的栅极，所以调节电流a*Id响应于读出电压VS的降低而增加。当反馈电压VFB由于来自相邻字线的电平转变的耦合噪声而增加时，调节电流a*Id增加并且通过NMOS晶体管752吸收的第五电流I5也增加。因此，当来自相邻字线的电平转变的耦合噪声影响选择的字线时，将反馈电压VFB(或输出电压VRD/VPV)设定为目标电平所需的建立时间可能会降低。
图13示出了选择的字线受到来自相邻字线的电压转变的耦合的影响。
参考图13，当编程验证电压VPV 811被施加到第一字线——即存储单元阵列100中的存储块的选择的字线——时，验证通过电压VVPASS 812被施加到未选择的字线。验证通过电压812在第一时间点t0上升，并且编程验证电压811需要在时间点t11与t12之间维持在目标电平。
验证通过电压812的电压电平大于编程验证电压811的电平。因此，第一字线的电平由于与第一字线相邻的第二字线的验证通过电压812而增加的耦合现象813可能发生。如上所述，图11和图12中的验证/读取电压生成器可以减小来自第二字线的验证通过电压812的电平转变的影响。
图14同样地示出选择的字线受到来自相邻字线的电压转变的耦合噪声的影响。
参考图14，当读取电压VRD或821被施加到第一字线——即存储单元阵列100中的存储块的选择的字线——时，读取通过电压VRPASS 822被施加到未选择的字线。读取通过电压822在第一时间点t0上升，并且读取电压821需要在时间点t21与t22之间维持在目标电平。
读取通过电压822的电压电平大于读取电压821的电平。因此，第一字线的电平由于与第一字线相邻的第二字线的读取通过电压822而增加的耦合现象823可能发生。如上所述，图11和图12中的验证/读取电压生成器650可以减小来自第二字线的读取通过电压822的电平转变的耦合噪声的影响。
图15示出了根据示例性实施例的图3的非易失性存储器设备的字线上的施加电压。
存储单元阵列100的第一存储块BLK1可以被地址解码器430选择用于读取操作。电压生成电路600和电压切换电路640将相对应的电压提供给串选择线、字线和接地选择线。电压切换电路640可以不包括在非易失性存储器设备30中。
参考图15，地址解码器430通过多个选择线SI耦合到电压切换电路640，并且包括通过晶体管控制器431和耦合到第一存储块BLK1的串选择线SSL、字线WL1～WLn和接地选择线GSL的多个通过晶体管PT1～PT4。通过晶体管控制器431响应于行地址R_ADDR将控制信号PCS施加到通过晶体管PT1～PT4，使得来自电压切换电路670或来自电压生成电路600的字线电压VWL被传输到第一存储块BLK1。
图16是示出根据示例性实施例的操作非易失性存储器设备的方法的流程图。
参考图1和图3至图16，在操作非易失性存储器设备30的方法中，所述非易失性存储器设备30包括包含多个非易失性存储单元的存储单元阵列100，非易失性存储器设备30从存储器控制器20接收命令CMD和地址ADDR(S100)。
响应于命令CMD和地址ADDR，控制电路500控制电压生成电路600以生成分别地要施加到选择的第一字线和未选择的字线的第一电压和第二电压。电压生成电路600通过地址解码器430将第一电压施加到第一字线，同时将第二电压施加到未选择的字线(S300)。
电压生成电路600中的第一电压生成器可以生成第一电压，并且电压生成电路600中的第二电压生成器可以生成第二电压。如上所述，第一电压生成器可以自适应地调节第一电压以消除从第二电压的电压转变生成的耦合噪声。第一电压被施加到作为选择的字线的第一字线，并且第二电压被施加到作为与选择的字线相邻的未选择的字线的第二字线。
页缓冲器电路410对耦合到第一字线的第一存储单元执行读出操作，并输出读出数据(S400)。第二存储单元耦合到第二字线，并且第二存储单元堆叠在第一存储单元上。
图17是用于示出在图16的方法中生成第一电压的流程图。
参考图11、图12和图17，充电电路660基于参考电压VREF和反馈电压VFB之间的差生成第一电流I1(S210)。放电电路670基于反映反馈电压VFB的变化的内部节点Nt的读出电压VS生成第二电流I2(S220)。
电流生成电路730基于第一电流I1和第二电流I2、根据读出电压VS生成第三电流I3(S230)。第三电流镜740基于第三电流I3生成第四电流I4。第四电流镜750基于第一电流I1和第三电流I3生成第五电流I5(S24)。由于第五电流I5可以通过从第二电流I2中减去第一电流I1的两倍来获得，并且第二电流I2对应于参考电流Id的1+a倍，因此第五电流I5包括响应于内部节点Nt的读出电压VS的调节电流a*Id。因此，电流镜电路700在输出节点NO提供第一电压，该第一电压通过NMOS晶体管752将第五电流I5吸收到接地电压VSS，从而减小在相邻字线上的第二电压的耦合的影响(S250)。
如上所述，当在输出节点处施加到选择的字线的第一电压的电平由于第一电压耦合到相邻字线上的第二电压而改变时，电压生成器可以通过生成根据内部节点的读出电压确定的调节电流a*Id，并且通过将调节电流a*Id吸收到接地电压，自适应地且以模拟方式减小相邻字线上的第二电压的耦合的影响，所述读出电压反比例地反映第一电压电平的改变。
图18是示出根据示例性实施例的固态盘或固态驱动器(SSD)的框图。
参考图18，SSD 1000包括多个非易失性存储器设备1100和SSD控制器1200。
非易失性存储器设备1100可以可选地被提供有外部高电压(或第二电源电压)VPP。非易失性存储器设备1100中的每个可以包括图3的非易失性存储器设备30。
因此，非易失性存储器设备1100中的每个可以包括将第一电压施加到选择的字线的第一电压生成器。当施加到选择的字线的第一电压的电平由于第一电压被耦合到相邻字线上的第二电压而改变时，第一电压生成器可以通过生成根据内部节点的读出电压确定的调节电流并且通过将调节电流吸收到接地电压，自适应地且以模拟方式减小相邻字线上的第二电压的耦合的影响，所述读出电压反比例地反映第一电压的水平的改变。
SSD控制器1200通过多个通道CH1到CHi连接到非易失性存储器设备1100。SSD控制器1200包括一个或多个处理器1210、缓冲存储器1220、ECC块1230、主机接口1250和非易失性存储器接口1260。
缓冲存储器1220存储用于驱动SSD控制器1200的数据。缓冲存储器1220包括多个存储器线，每个存储器线存储数据或命令。ECC块1230计算在写入操作要编程的数据的纠错码值，并在读取操作使用纠错码值校正读取数据的错误。在数据恢复操作中，ECC块1230校正从非易失性存储器设备1100恢复的数据的错误。
示例性实施例可以被包括非易失性存储器设备的各种电子设备采用。
前述内容是对示例性实施例的说明，而不应被解释为对其的限制。尽管已经描述了一些示例性实施例，但是本领域技术人员将容易理解，在示例性实施例中可以进行许多修改而不实质上脱离本公开的新颖教导和优点。因此，所有这样的修改旨在被包括在如权利要求中所限定的本公开的范围内。

Claims (20)

1.一种非易失性存储器设备的电压生成器，所述电压生成器包括：
充电电路，被配置为放大参考电压与反馈电压之间的差以生成第一电流，所述反馈电压是通过对输出节点处的输出电压进行分压而获得的；
电流镜电路，连接到第一电源电压并且在第一节点处连接到所述充电电路，所述电流镜电路被配置为基于所述第一电流生成第二电流；
放电电路，连接到第二电源电压并且在第二节点处连接到所述电流镜电路以汲取所述第二电流，所述放电电路被配置为通过基于读出电压调节第二电流的放电量而将所述输出电压放电到目标电平，所述读出电压反映所述反馈电压的变化；以及
输出电路，连接到所述第一电源电压并且在第三节点处连接到所述电流镜电路，所述输出电路被配置为将基于所述第一电流和所述第二电流的输出电压提供到连接到所述输出节点的第一字线。
2.根据权利要求1所述的电压生成器，其中，所述充电电路包括：
运算放大器，被配置为放大所述参考电压与所述反馈电压之间的差；以及
n沟道金属氧化物半导体(NMOS)晶体管，包括连接到所述运算放大器的输出的栅极、连接到所述第一节点的漏极和连接到地电压的源极。
3.根据权利要求1所述的电压生成器，其中，所述放电电路包括：
电流生成电路，连接在所述第二电源电压与第四节点之间，所述电流生成电路被配置为提供调节电流和参考电流，所述调节电流基于所述读出电压并且所述参考电流基于所述第二电源电压；以及
电流镜，连接到所述第四节点、所述第二节点和所述地电压，所述电流镜被配置为将所述调节电流和所述参考电流之和镜像为所述第二电流。
4.根据权利要求3所述的电压生成器，其中，所述电流生成电路包括：
p沟道金属氧化物半导体(PMOS)晶体管，包括连接到所述第二电源电压的源极、接收所述读出电压的栅极和连接到所述第四节点的漏极；以及
参考电阻器，与PMOS晶体管并联连接在所述第二电源电压与所述第四节点之间，
其中，所述电流镜包括：
第一n沟道金属氧化物半导体(NMOS)晶体管，连接在所述第四节点与所述地电压之间；以及
第二NMOS晶体管，连接到所述第二节点、所述地电压和所述第四节点。
5.根据权利要求1所述的电压生成器，其中，所述电流镜电路包括：
第一电流镜，连接在所述第一节点与连接到所述第一电源电压的电源节点之间，所述第一电流镜被配置为镜像所述第一电流；
电流生成电路，连接到所述电源节点并且在提供所述读出电压的内部节点处连接到所述第一电流镜，所述第二电流镜被配置为基于所述内部节点处的所述读出电压生成第三电流；
第二电流镜，在所述第四节点处连接到所述第一电流镜，并且在第五节点和第六节点处连接到所述电流生成电路，所述第二电流镜被配置为镜像所述第一电流；
第三电流镜，连接到所述电源节点和所述第三节点，并且在所述第六节点处连接到所述电流生成电路，所述第三电流镜被配置为响应于所述第六节点处的电压来镜像第四电流，以向所述第三节点提供所述第四电流；以及
第四电流镜，在所述第五节点处连接到所述第二电流镜，并且连接到所述第三节点和所述地电压，所述第四电流镜被配置为响应于所述第五节点处的电压来镜像第五电流，以从所述第三节点汲取所述第五电流。
6.根据权利要求5所述的电压生成器，其中：
所述第三电流对应于通过从所述第二电流中减去所述第一电流而获得的电流；
所述第四电流对应于通过从所述第一电流的两倍中减去所述第二电流而获得的电流；以及
所述第五电流对应于通过从所述第二电流中减去所述第一电流的两倍的电流。
7.根据权利要求5所述的电压生成器，其中，所述第一电流镜包括：
第一p沟道金属氧化物半导体(PMOS)晶体管，连接在所述电源节点与所述第一节点之间；
第二PMOS晶体管，连接在所述电源节点与所述第四节点之间以向所述第四节点提供所述第一电流，第一PMOS晶体管和第二PMOS晶体管构成电流镜；以及
第三PMOS晶体管，与第二PMOS晶体管并联连接到所述电源节点以与第一PMOS晶体管构成电流镜，第三PMOS晶体管连接到所述内部节点以向所述内部节点提供所述第一电流。
8.根据权利要求5所述的电压生成器，其中，所述第二电流镜包括：
第一n沟道金属氧化物半导体(NMOS)晶体管，连接在所述第四节点与所述地电压之间，其包括连接到所述第四节点的栅极；
第二NMOS晶体管，连接到所述第四节点、所述第五节点和所述地电压以与第一NMOS晶体管构成电流镜，其中，所述第二NMOS晶体管包括连接到所述第四节点的栅极以向所述地电压提供所述第一电流；
第三NMOS晶体管，与第一NMOS晶体管并联连接到所述第四节点以与第一NMOS晶体管构成电流镜，其中，第三NMOS晶体管包括连接到所述第四节点的栅极以向所述地电压提供所述第一电流。
9.根据权利要求5所述的电压生成器，其中，所述电流生成电路包括：
第一p沟道金属氧化物半导体(PMOS)晶体管，连接在所述电源节点与所述第二节点之间，其包括连接到所述内部节点的栅极以向第二节点提供第三电流；
第二PMOS晶体管，连接在所述电源节点与所述第五节点之间，其包括连接到所述内部节点的栅极以向所述第五节点提供所述第三电流；以及
第三PMOS晶体管，连接在所述电源节点与所述第六节点之间，其包括连接到所述内部节点的栅极以向所述第六节点提供所述第三电流。
10.根据权利要求5所述的电压生成器，其中，所述第三电流镜包括：
第一p沟道金属氧化物半导体(PMOS)晶体管，连接在所述电源节点与所述第六节点之间，其包括连接到所述第六节点的栅极以生成所述第四电流；以及
第二PMOS晶体管，连接在所述电源节点与所述第三节点之间以与第一PMOS晶体管构成电流镜，其中，第二PMOS晶体管包括连接到所述第六节点的栅极以向所述第三节点提供所述第四电流。
11.根据权利要求5所述的电压生成器，其中，所述第四电流镜包括：
第一n沟道金属氧化物半导体(NMOS)晶体管，连接在所述第五节点与所述地电压之间，其包括连接到所述第五节点的栅极以生成所述第五电流；以及
第二NMOS晶体管，连接在所述第三节点与所述地电压之间以与第一NMOS晶体管构成电流镜，其中，第二NMOS晶体管包括连接到所述第五节点的栅极以将所述第五电流吸收到所述地电压。
12.根据权利要求5所述的电压生成器，其中：
所述第二电流对应于基于所述读出电压的调节电流与基于所述第二电源电压的参考电流之和；
所述第五电流对应于通过从所述第二电流中减去所述第一电流的两倍而获得的电流；以及
所述读出电压被改变以消除由于到第一字线的耦合的影响，到第一字线的耦合是由与所述第一字线相邻的第二字线上的电压生成的。
13.根据权利要求1所述的电压生成器，其中，所述输出电路包括在所述输出节点处连接到第三节点的分压器，
所述分压器包括串联连接在所述输出节点与所述地电压之间的第一电阻器和第二电阻器；
所述第一电阻器和所述第二电阻器在所述反馈节点处彼此连接，以及
所述分压器在所述反馈节点处提供反馈电压。
14.一种非易失性存储器设备，包括：
存储单元阵列，其中排列有多个非易失性存储单元；
电压生成电路，被配置为生成要被施加到存储单元阵列的字线电压；
地址解码器，通过字线连接到存储单元阵列；以及
控制电路，被配置为基于命令和地址来控制所述电压生成电路和所述地址解码器，
其中，所述电压生成电路包括第一电压生成器，所述第一电压生成器被配置为生成要被施加到所述字线中的基于所述地址被选择的第一字线的第一电压，
所述第一电压生成器被配置为响应于第一电流和第二电流将所述第一电压放电至目标电平，以向连接到所述第一字线的输出节点提供所述第一电压，
所述第一电流基于通过对所述第一电压进行分压而获得的反馈电压，并且所述第二电流基于反映所述反馈电压的变化的读出电压。
15.根据权利要求14所述的非易失性存储器设备，其中，所述第一电压生成器包括：
充电电路，被配置为放大参考电压与所述反馈电压之间的差以生成所述第一电流；
电流镜电路，连接到第一电源电压并且在第一节点处连接到所述充电电路，所述电流镜电路被配置为基于所述第一电流生成所述第二电流；
放电电路，连接到第二电源电压并且在第二节点处连接到所述电流镜电路以汲取所述第二电流，所述放电电路被配置为基于所述读出电压来调节所述第二电流的放电量；以及
输出电路，连接到所述第一电源电压并且在第三节点处连接到所述电流镜电路，所述输出电路被配置为向所述输出节点提供基于所述第一电流和所述第二电流的所述第一电压。
16.根据权利要求15所述的非易失性存储器设备，其中，所述放电电路包括：
电流生成电路，连接在所述第二电源电压与第四节点之间，所述电流生成电路被配置为提供调节电流和参考电流，所述调节电流基于所述读出电压并且所述参考电流基于所述第二电源电压；以及
电流镜，连接到所述第四节点、所述第二节点和所述地电压，所述电流镜被配置为将所述调节电流和所述参考电流之和镜像为所述第二电流。
17.根据权利要求15所述的非易失性存储器设备，其中，所述电流镜电路包括：
第一电流镜，连接在所述第一节点与连接到所述第一电源电压的电源节点之间，所述第一电流镜被配置为镜像所述第一电流；
电流生成电路，连接到所述电源节点并且在提供所述读出电压的内部节点处连接到所述第一电流镜，所述第二电流镜被配置为基于所述内部节点处的所述读出电压生成第三电流；
第二电流镜，在所述第四节点处连接到所述第一电流镜，并且在第五节点和第六节点处连接到所述电流生成电路，所述第二电流镜被配置为镜像所述第一电流；
第三电流镜，连接到所述电源节点和所述第三节点，并且在所述第六节点处连接到所述电流生成电路，所述第三电流镜被配置为响应于所述第六节点处的电压来镜像第四电流，以向所述第三节点提供所述第四电流；以及
第四电流镜，在所述第五节点处连接到所述第二电流镜，并且连接到所述第三节点和所述地电压，所述第四电流镜被配置为响应于所述第五节点处的电压来镜像第五电流，以从所述第三节点汲取所述第五电流。
18.根据权利要求14所述的非易失性存储器设备，其中，所述电压生成电路还包括第二电压生成器，所述第二电压生成器被配置为生成要被施加到与所述第一字线相邻的第二字线的第二电压，以及
其中，所述存储单元阵列包括：
第一存储单元，耦合到所述第一字线；以及
第二存储单元，耦合到所述第二字线，所述第二存储单元堆叠在所述第一存储单元上。
19.一种操作非易失性存储器设备的方法，所述非易失性存储器设备包括包含多个非易失性存储单元的存储单元阵列，所述方法包括：
从存储器控制器接收命令和地址；
通过电压生成电路基于所述命令和所述地址生成第一电压和第二电压，所述第一电压通过地址解码器施加到字线中的所选择的第一字线，所述地址解码器通过字线耦合到所述存储单元阵列，并且所述第二电压施加到所述字线中的未选择的字线；
通过地址解码器将所述第一电压施加到所述第一字线，同时将所述第二电压施加到未选择的字线；以及
对耦合到所述第一字线的第一存储单元执行读出操作，
所述第一电压被改变以消除由于到第一字线的耦合的影响，到第一字线的耦合是由与所述第一字线相邻的第二字线上的第二电压生成的。
20.根据权利要求19所述的方法，其中，所述存储单元阵列包括：
第一存储单元，耦合到所述第一字线；以及
第二存储单元，耦合到所述第二字线，所述第二存储单元堆叠在所述第一存储单元上。
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