TW201333955A - 反向偏壓之字線切換電晶體 - Google Patents

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Abstract

本發明揭示反向偏壓之字線切換電晶體。一項實施例包含位於一基板中之一井中之字線切換電晶體。具有非揮發性儲存裝置之一記憶體陣列可位於該基板中之一單獨井中。該等字線切換電晶體之該井可與該等非揮發性儲存裝置之該井分離地加偏壓。在程式化該等非揮發性儲存裝置之同時，可將一負電壓施加至該等字線切換電晶體之該井。此可降低需要施加至一WL切換電晶體之閘極以將程式化電壓傳遞至選定字線之電壓。因此，可使電荷幫浦較小，此乃因其需要產生之最大電壓較小。可在一讀取操作期間反向加偏壓於一字線切換電晶體以將一負讀取比較電壓傳遞至一選定字線。

Description

反向偏壓之字線切換電晶體
本發明係關於非揮發性儲存器。
半導體記憶體已變得日益普遍地用於各種電子裝置中。舉例而言，非揮發性半導體記憶體用於蜂巢式電話、數位相機、個人數位助理、行動計算裝置、非行動計算裝置及其他裝置。電可抹除可程式化唯讀記憶體(EEPROM)及快閃記憶體即在最受歡迎之非揮發性半導體記憶體之中。與傳統之全功能型EEPROM相比，可藉助快閃記憶體(其亦為一EEPROM類型)在一個步驟中抹除整個記憶體陣列或該記憶體之一部分中之內容。
傳統EEPROM及快閃記憶體兩者皆利用一浮動閘極，該浮動閘極定位於一半導體基板中之一通道區上面且與該通道區隔離。該浮動閘極定位於源極區與汲極區之間。一控制閘極提供於該浮動閘極上方並與該浮動閘極隔離。因此形成之電晶體之臨限電壓(VTH)由該浮動閘極上所保留之電荷量控制。亦即，在接通電晶體以准許其源極與汲極之間的傳導之前必須施加至控制閘極之最小電壓量由該浮動閘極上之電荷位準控制。
通常，在一程式化操作期間施加至控制閘極之一程式化電壓VPGM作為量值隨著時間而增加之一系列脈衝施加。在一個可行方法中，該等脈衝之量值隨每一連續脈衝增加一預定步長大小(例如，0.2 V至0.4 V)。可將VPGM施加至快 閃記憶體元件之控制閘極。在該等程式化脈衝之間的週期中，實施驗證操作。亦即，在連續程式化脈衝之間讀取正被並行程式化之一元件群組中之每一元件之程式化位準，以判定其係等於還是大於該元件正被程式化至的一驗證位準。
對於某些架構，可同時程式化或讀取數千個記憶體單元。舉例而言，關於一NAND架構，數千個記憶體單元之控制閘極可一起連接至通常稱一字線之事物中。因此，藉由將一程式化電壓施加至該字線，可一次程式化數千個記憶體單元。同樣地，藉由將一讀取電壓施加至該字線，可一次讀取數千個記憶體單元。
一記憶體陣列可具有諸多字線，其各自用作一不同記憶體單元組之一控制線。對於某些架構，可一次對一個字線執行程式化或讀取。通常，此成為選定字線。因此，可將一程式化電壓施加至選定字線，同時將並不程式化記憶體單元之另一電壓施加至未選定字線。對於讀取，可將一讀取比較電壓施加至選定字線，同時將一讀取通過電壓施加至未選定字線。
一種用於將必需電壓施加至字線之技術係透過連接至每一字線之一字線切換電晶體。對於某些技術，為接通該字線切換電晶體以將程式化電壓轉移至字線，該字線切換電晶體之閘極需要係至少程式化電壓加上電晶體之臨限電壓。程式化電壓可係相當大，因此所需閘極電壓係甚至更大。此等大電壓通常由記憶體裝置之一周邊區中之電荷幫 浦提供。然而，產生較大電壓可需要一較大電荷幫浦，該較大電荷幫浦佔用較大晶片面積且增加複雜性。
本發明提供用於操作非揮發性儲存器之方法及裝置。揭示反向偏壓之字線切換電晶體。反向偏壓亦在本文中稱為主體偏壓。一項實施例包含位於一基板中之一井中之字線切換電晶體。具有非揮發性儲存裝置之一記憶體陣列可位於該基板之一單獨井中。其中駐存有字線切換電晶體之井可與非揮發性儲存裝置之井分離地加偏壓。在程式化非揮發性儲存裝置之同時，可將一負電壓(例如，一反向偏壓)施加至其中駐存有字線切換電晶體之井。此可降低需要施加至一WL切換電晶體之閘極以將程式化電壓傳遞至選定字線之電壓。因此，可使電荷幫浦較小，此乃因其需要產生之最大電壓較小。
在一項實施例中，將一負電壓施加至其中駐存有字線切換電晶體之井允許在讀取操作期間使用一負讀取比較電壓。藉由允許負讀取比較電壓，可將記憶體單元程式化至負臨限電壓。注意，對於某些習用裝置，記憶體單元抹除至負臨限電壓但程式化至正臨限電壓。允許具有負臨限電壓之經程式化狀態增加所允許之臨限電壓之範圍。因此，經程式化狀態之間的空間可係較寬，此可改良讀取邊限。
在一項實施例中，在一抹除操作期間將一負電壓施加至其中駐存有字線切換電晶體之井。此可減少或消除未選定區塊之字線切換電晶體之源極-汲極穿通。
適於實施各實施例之一記憶體系統之一項實例使用一NAND快閃記憶體結構，該NAND快閃記憶體結構包含在兩個選擇閘極之間串聯配置多個電晶體。該等串聯電晶體及該等選擇閘極稱為一NAND串。圖1A係展示一個NAND串之一俯視圖。圖1B係其一等效電路。圖1A及圖1B中所繪示之NAND串包含串聯且夾在一第一選擇閘極120與一第二選擇閘極122之間的四個電晶體100、102、104及106。選擇閘極120閘控至位元線126之NAND串連接。選擇閘極122閘控至源極線128之NAND串連接。藉由將適當電壓施加至控制閘極120CG來控制選擇閘極120。藉由將適當電壓施加至控制閘極122CG來控制選擇閘極122。電晶體100、102、104及106中之每一者皆具有一控制閘極及一浮動閘極。電晶體100具有控制閘極100CG及浮動閘極100FG。電晶體102包含控制閘極102CG及浮動閘極102FG。電晶體104包含控制閘極104CG及浮動閘極104FG。電晶體106包含一控制閘極106CG及浮動閘極106FG。控制閘極100CG連接至(或係)字線WL3，控制閘極102CG連接至字線WL2，控制閘極104CG連接至字線WL1，且控制閘極106CG連接至字線WL0。在一項實施例中，電晶體100、102、104及106各自係儲存元件(亦稱為記憶體單元)。在其他實施例中，儲存元件可包含多個電晶體或可不同於圖1A及圖1B中所繪示之元件。選擇閘極120連接至選擇線SGD。選擇閘極122連接至選擇線SGS。
圖2係繪示三個NAND串之一電路圖。使用一NAND結構 之一快閃記憶體系統之一典型架構將包含數個NAND串。舉例而言，三個NAND串320、340及360展示於具有更多NAND串之一記憶體陣列中。該等NAND串中之每一者包含兩個選擇閘極及四個儲存元件。雖然為簡明起見圖解說明四個儲存元件，但現代NAND串可具有最多(例如)32個或64個儲存元件。
舉例而言，NAND串320包含選擇閘極322及327以及儲存元件323至326，NAND串340包含選擇閘極342及347以及儲存元件343至346，NAND串360包含選擇閘極362及367以及儲存元件363至366。每一NAND串藉由其選擇閘極(例如，選擇閘極327、347或367)連接至源極線。一選擇線SGS用於控制源極側選擇閘極。各種NAND串320、340及360藉由選擇電晶體在選擇閘極322、342、362等中連接至各別位元線321、341及361。此等選擇電晶體由一汲極選擇線SGD控制。在其他實施例中，該等選擇線未必需要係該等NAND串中所共有；亦即，可為不同NAND串提供不同選擇線。字線WL3連接至儲存元件323、343及363之控制閘極。字線WL2連接至儲存元件324、344及364之控制閘極。字線WL1連接至儲存元件325、345及365之控制閘極。字線WL0連接至儲存元件326、346及366之控制閘極。如可看出，每一位元線及各別NAND串皆包括儲存元件陣列或儲存元件組之行。該等字線(WL3、WL2、WL1及WL0)包括陣列或組之列。每一字線連接列中之每一儲存元件之控制閘極。或者，控制閘極可由字線本身提供。舉 例而言，字線WL2提供儲存元件324、344及364之控制閘極。實際上，在一字線上可存在數千個儲存元件。
每一儲存元件可儲存資料。舉例而言，當儲存一個數位資料位元時，將儲存元件之可能臨限電壓(VTH)之範圍劃分成被指派邏輯資料「1」及「0」之兩個範圍。在一NAND型快閃記憶體之一項實例中，在抹除儲存元件之後VTH係負且定義為邏輯「1」。在一程式化操作之後VTH係正且定義為邏輯「0」。當VTH係負且嘗試一讀取時，儲存元件將接通以指示正儲存邏輯「1」。當VTH係正且嘗試一讀取操作時，儲存元件不接通，此指示儲存邏輯「0」。一儲存元件亦可儲存多個資訊位階，舉例而言多個數位資料位元。在此情形中，將VTH值之範圍劃分為資料位準之數目。舉例而言，若儲存四個資訊位階，則將存在被指配給資料值「11」、「10」、「01」及「00」之四個VTH範圍。在一NAND型記憶體之一項實例中，在一抹除操作之後VTH係負且定義為「11」。正VTH值用於「10」、「01」及「00」之狀態。程式化至儲存元件中之資料與該元件之臨限電壓範圍之間的特定關係取決於針對該等儲存元件所選用之資料編碼方案。舉例而言，美國專利6,222,762及7,237,074闡述用於多狀態快閃儲存元件之各種資料編碼方案，該兩個美國專利以其全文引用方式併入本文中。
美國專利第5,386,422號、第5,570,315號、第5,774,397號、第6,046,935號、第6,456,528號及第6,522,580號中提供NAND型快閃記憶體及其操作之相關實例，該等美國專 利中之每一者皆以引用方式併入本文中。
當程式化一快閃儲存元件時，將一程式化電壓施加至該儲存元件之控制閘極，且將與該儲存元件相關聯之位元線接地。將來自通道之電子注入至浮動閘極中。在電子累積於該浮動閘極中時，該浮動閘極變成帶負電荷且該儲存元件之VTH升高。為將該程式電壓施加至正程式化之儲存元件之控制閘極，將彼程式電壓施加於適當字線上。如上文所論述，該等NAND串中之每一者中之一個儲存元件共用同一字線。舉例而言，當程式化圖2之儲存元件324時，亦將該程式化電壓施加至儲存元件344及364之控制閘極。
圖3A繪示形成於一基板上之一NAND串之一剖面圖。該視圖被簡化且未按比例繪製。NAND串400包含形成於一基板490上之一源極側選擇閘極406、一汲極側選擇閘極424及八個儲存元件408、410、412、414、416、418、420及422。若干源極/汲極區(該等區之一項實例係源極/汲極區430)提供於每一儲存元件以及選擇閘極406及424之任一側上。在一項實施例中，基板490採用一種三重井技術，其包含位於一陣列n井區494內之一陣列p井區492，該陣列n井區又位於一p型基板區496內。NAND串及其非揮發性儲存元件可至少部分地形成於陣列p井區492上。除具有一電位VBL之一位元線426以外，亦提供具有一電位VSOURCE之一源極供應線404。亦可經由一端子402將電壓(諸如，主體偏壓電壓)施加至陣列p井區492及/或經由一端子403將其施加至陣列n井區494。
在一程式化操作期間，將一控制閘極電壓VPGM提供於一選定字線(在此實例中係與儲存元件414相關聯之WL3)上。此外，想到一儲存元件之控制閘極可提供為該字線之一部分。舉例而言，WL0、WL1、WL2、WL3、WL4、WL5、WL6及WL7可分別經由儲存元件408、410、412、414、416、418、420及422之控制閘極延伸。在一個可能升壓方案中，將一通過電壓VPASS施加至與NAND串400相關聯之其餘字線。將VSGS及VSGD分別施加至選擇閘極406及424。
圖3B繪示可用於將一電壓提供至一字線之一字線切換電晶體450之一項實施例。在一項實施例中，基板490採用一種三重井技術，其包含位於一WL切換n井區474內之一WL切換p井區472，該WL切換n井區又位於一p型基板區496內。P型基板區496可係與NAND串相同之p型基板區496之一不同部分(參見，例如圖3A)。然而，WL切換n井區474、WL切換p井區472係與其中形成NAND串之陣列n井區494及陣列p井區492分離。因此，WL切換電晶體450之井(472、474)可與NAND串位於其中之井(492、494)獨立地加偏壓。
在一項實施例中，WL切換p井區472具有一P+區451以提供至用於施加電壓WL VP_WELL之端子462之較佳電接觸。在一項實施例中，n井區474具有一N+區457以提供至用於施加WL VN_WELL 466之端子466之較佳電接觸。在一項實施例中，WL VP_WELL在各種操作期間係一負電壓。然而，注意，其未必貫穿整個操作維持處於同一電壓。舉例而 言，一不同負電壓可能用於程式化而非用於讀取。在一項實施例中，在程式化操作期間將WL VN_WELL設定至VDD(例如，3.2 V)；然而，可使用另一電壓。在一項實施例中，在操作記憶體裝置時p型基板區496保持接地。
在此實施例中，WL切換電晶體450具有兩個N+區453、455，其中之一者可係一源極且另一者係一汲極。一個N+區453經由端子469連接至記憶體陣列200中之字線中之一者。一電壓VTRANS可經由端子464施加至另一N+區455。該電晶體具有在一閘極氧化物459上方之一閘極452。一電壓VGATE可經由端子468施加至閘極452。在一項實施例中，將一「選擇電壓」VSELECT施加至閘極452以接通電晶體450，而將一「未選擇電壓」VUNSELECT施加至閘極452以使電晶體450保持關斷。若使用一選擇電壓以接通電晶體450，則可使VTRANS穿過至字線。在一項實施例中，當基板偏壓(例如，p井偏壓)係零伏時，WL切換電晶體450之臨限電壓係負的。
當程式化時，VTRANS可係可傳遞至選定字線之程式化電壓(例如，VPGM)。此係假定使用WL切換電晶體450以選擇一字線。亦可使用WL切換電晶體450以在程式化期間將一電壓VPASS提供至未選定字線。在一讀取操作期間，電壓VTRANS可係傳遞至選定字線之一讀取比較電壓(例如，VCGRV)。對於未選定字線，VTRANS可係Vread。在抹除期間，可將一字線抹除電壓(例如，VWL_ERASE)提供至經選擇用於藉由使用VWL_ERASE作為VTRANS抹除之區塊中之字線。 注意，WL切換電晶體450通常不用於將一電壓傳遞至未經選擇用於抹除之區塊中之字線。下文論述在程式化、讀取(或驗證)及抹除期間施加電壓之進一步之細節。
圖4A圖解說明可包含一或多個記憶體晶粒或晶片212之一非揮發性儲存裝置210。記憶體晶粒212包含一記憶體單元陣列(二維或三維)200、控制電路220以及讀取/寫入電路230A及230B。在一項實施例中，藉助各種周邊電路對記憶體陣列200進行存取係以一對稱方式在該陣列之相對側上實施，以使得每一側上之存取線及電路之密度減半。讀取/寫入電路230A及230B包含多個感測區塊300，該等感測區塊允許並行讀取或程式化一記憶體單元頁。記憶體陣列200可由字線經由列解碼器240A及240B定址且可由位元線經由行解碼器242A及242B定址。在一典型實施例中，一控制器244包含於與一或多個記憶體晶粒212相同之記憶體裝置210(例如，一可抽換儲存卡或封裝)中。命令及資料經由線232在主機與控制器244之間傳送且經由線234在控制器與一或多個記憶體晶粒212之間傳送。一項實施方案可包含多個晶片212。
控制電路220與讀取/寫入電路230A及230B協作以對記憶體陣列200執行記憶體操作。控制電路220包含一狀態機222、一晶片上位址解碼器224及一電力控制模組226。狀態機222提供對記憶體操作之晶片級控制。晶片上位址解碼器224提供一位址介面以在由主機或一記憶體控制器使用之位址與由解碼器240A、240B、242A及242B使用之硬 體位址之間轉換。電力控制模組226控制在記憶體操作期間供應至字線及位元線之電力及電壓。在一項實施例中，電力控制模組226包含可形成大於供應電壓之電壓的一或多個電荷幫浦。一項實施例之控制電路220能夠將陣列VP_WELL提供至陣列p井區492(經由端子402)且將陣列VN_WELL提供至陣列n井區494(經由端子403)。一項實施例之控制電路220能夠將WL VP_WELL提供至WL切換p井區472(經由端子462)且將WL VN_WELL提供至WL切換n井區474(經由端子466)。
在一項實施例中，列解碼器240A及/或列解碼器240B包含若干字線切換電晶體450。每一WL切換電晶體450可電連接至記憶體陣列200中之一個字線。
在一項實施例中，控制電路220、電力控制電路226、解碼器電路224、狀態機電路222、解碼器電路242A、解碼器電路242B、解碼器電路240A、解碼器電路240B、讀取/寫入電路230A、讀取/寫入電路230B及/或控制器244之一個組合或任何組合可稱為一或多個管理電路。
圖4B繪示一記憶體陣列200及若干相關聯列解碼器240A之一項實施例之一部分之一示意圖。圖4B提供圖4A之記憶體陣列200及相關聯列解碼器240A之一項實施例之更多細節。記憶體陣列200具有區塊480(0)至480(n)。在圖4B中之記憶體陣列200中繪示兩個區塊480，但通常可存在更多區塊480。出於論述之目的，選擇區塊480(n)而未選擇區塊480(0)。通常，存在一個選定區塊，而未選擇其餘區塊。 每一區塊480可具有字線WL0至WLn。在每一區塊中僅繪示兩個字線，但可存在更多字線。在此實例中，選擇WLn(在每一區塊中)。未選擇該等字線中之其餘字線。通常，在每一區塊中存在一個選定字線，而未選擇其餘字線。注意，位於一未選定區塊中之一「選定」字線將不被程式化或讀取。相反，選定區塊中之選定字線被程式化或讀取。
列解碼器240A包含連接至每一字線之一WL切換電晶體450。在一項實施例中，與一個區塊相關聯之所有WL切換電晶體450之閘極連接在一起。然而，此並非必要。可將一選擇電壓(例如，VSELECT)施加至WL切換電晶體450之閘極以選擇一區塊。舉例而言，正選擇區塊480(n)。下文將更詳細地論述選擇電壓之實例。在一項實施例中，針對一程式化操作，選擇電壓稱為VPGMH。在一項實施例中，針對一讀取操作，選擇電壓稱為VREADH。在一項實施例中，針對一抹除操作，VDD用於選擇電壓。在某些實施例中，VSS用於未選擇電壓(例如，VUNSELECT)。
在列解碼器區240A外部係若干電壓電晶體482(0)至482(n)。藉由電壓電晶體482(0)至482(n)給每一WL切換電晶體450提供一電壓。在一項實施例中，電壓電晶體482中之一者為一選定字線提供一電壓(經由一WL切換電晶體450)，且其餘電壓電晶體為未選定字線提供一電壓。舉例而言，一個電壓電晶體482可提供VPGM，而其餘電晶體電晶體可提供VPASS。在一讀取操作期間，一個電壓電晶體可提供VCGRV，而其餘電壓電晶體可提供Vread。在一抹除 操作之一項實施例期間，所有電壓電晶體可提供相同電壓。
在圖4B之所繪示配置中，每一區塊中之一個WL切換電晶體450接收VWL_SEL，而其餘電晶體接收VWL_UNSELECT。選定區塊480(n)中之WL切換電晶體450將其各別電壓傳遞至其字線。因此，區塊480(n)中之WLn接收VWL_SEL而區塊480(n)中之字線中之其餘字線接收VWL_UNSELECT。
對於未選定區塊，至少在程式化及讀取操作期間字線可以與WL切換電晶體450之閘極相同之電壓結束。舉例而言，針對未選定區塊可將VSS施加至電晶體450之閘極。在程式化及讀取操作期間，此可導致未選定區塊中之所有字線皆處於VSS。然而，抹除操作可係不同的。在抹除期間，未選定區塊中之字線可往往朝向施加至陣列p井區492之抹除電壓移動。
注意，在圖4B中將WL切換p井區472繪示為虛線。因此，在此實施例中，所有WL切換電晶體450駐存於同一p井中。然而，WL切換電晶體450可駐存於不同p井中。此外，在某些實施例中，除WL切換電晶體450以外之電路元件亦可駐存於p井472中。
圖5A繪示記憶體單元陣列200之一實例性結構。在一項實施例中，該記憶體單元陣列劃分成M個記憶體單元區塊。如對於快閃EEPROM系統而言常見，區塊係抹除單位。亦即，每一區塊含有一起抹除之最小數目個記憶體單元。每一區塊通常劃分成若干頁。一頁係一程式化單位。 一或多個資料頁通常儲存於一個記憶體單元列中。一頁可儲存一或多個磁區。一磁區包含使用者資料及附加項資料。附加項資料通常包含已依據該磁區之使用者資料計算之一錯誤校正碼(ECC)。控制器之一部分(下文所闡述)在正將資料程式化至陣列中時計算ECC，且亦在正自該陣列讀取資料時檢查ECC。在一項實施例中，控制器244能夠基於ECC校正特定數目個錯誤讀取。
另一選擇係，將ECC及/或其他附加項資料儲存在與其所從屬之使用者資料不同之頁或甚至不同之區塊中。使用者資料之一磁區通常係512個位元組，對應於磁碟碟機中之一磁區之大小。大量頁形成一區塊，例如自8個頁(舉例而言)至最多32個、64個、128個或更多個頁不等。亦可使用不同大小之區塊及配置。
在另一實施例中，位元線劃分成奇數位元線及偶數位元線。在一奇數/偶數位元線架構中，在一個時間處程式化沿一共同字線且連接至奇數位元線之記憶體單元，而在另一時間處程式化沿一共同字線且連接至偶數位元線之記憶體單元。
圖5A展示記憶體陣列200之區塊i之更多細節。區塊i包含X+1個位元線及X+1個NAND串。區塊i亦包含64個資料字線(WL0至WL63)、2個虛設字線(WL_d0及WL_d1)、一汲極側選擇線(SGD)及一源極側選擇線(SGS)。每一NAND串之一個端子經由一汲極選擇閘極(連接至選擇線SGD)連接至一對應位元線，且另一端子經由一源極選擇閘極(連接至 選擇線SGS)連接至該源極線。由於存在64個資料字線及兩個虛設字線，因此每一NAND串包含64個資料記憶體單元及兩個虛設記憶體單元。在其他實施例中，NAND串可具有多於或少於64個資料記憶體單元及兩個虛設記憶體單元。資料記憶體單元可儲存使用者或系統資料。虛設記憶體單元通常不用於儲存使用者或系統資料。某些實施例不包含虛設記憶體單元。
圖5B係分割成一核心部分(稱為一感測模組)580及一共同部分590之一個別感測區塊300之一方塊圖。在一項實施例中，將存在針對每一位元線之一單獨感測模組580及針對一組多個感測模組580之一個共同部分590。在一項實例中，一感測區塊將包含一個共同部分590及八個感測模組580。一群組中之感測模組中之每一者將經由一資料匯流排572而與相關聯之共同部分通信。對於進一步之細節，參考美國專利申請公開案2006/0140007，該案以其全文引用方式併入本文中。
感測模組580包括判定一所連接位元線中之一傳導電流係高於還是低於一預定臨限位準之感測電路570。在某些實施例中，感測模組580包含通常稱為一感測放大器之一電路。感測模組580亦包含用於設定所連接位元線上之一電壓條件之一位元線鎖存器582。舉例而言，鎖存於位元線鎖存器582中之一預定狀態將導致將所連接位元線拉至指定程式化抑制之一狀態(例如，VDD)。
共同部分590包括一處理器592、一組資料鎖存器594及 耦合於該組資料鎖存器594與資料匯流排520之間的一I/O介面596。處理器592執行計算。舉例而言，其功能中之一者係判定儲存於所感測記憶體單元中之資料並將所判定之資料儲存於該組資料鎖存器中。該組資料鎖存器594用於儲存在一讀取操作期間由處理器592所判定之資料位元。資料鎖存器594亦可用於儲存在一程式化操作期間自資料匯流排520匯入之資料位元。經匯入資料位元表示意欲程式化至記憶體中之寫入資料。I/O介面596在資料鎖存器594與資料匯流排520之間提供一介面。
在讀取或感測期間，由狀態機222控制系統之操作，該狀態機控制不同控制閘極電壓至經定址單元之供應。當感測模組580步進經過對應於由記憶體支援之各種記憶體狀態之各種預定義控制閘極電壓時，感測模組580可在此等電壓中之一者處跳閘且將經由匯流排572將一輸出自感測模組580提供至處理器592。此時，處理器592藉由考量感測模組之跳閘事件及關於經由輸入線593自狀態機施加之控制閘極電壓之資訊來判定所得記憶體狀態。然後，其計算用於該記憶體狀態之一個二進制編碼且將所得資料位元儲存至資料鎖存器594中。在該核心部分之另一實施例中，位元線鎖存器582有兩個用途：既充當用於鎖存感測模組580之輸出之一鎖存器又充當如上文所闡述之一位元線鎖存器。
預期某些實施方案將包含多個處理器592。在一項實施例中，每一處理器592將包含一輸出線(圖5中未繪示)以使 得輸出線中之每一者係線「或」連接在一起。在某些實施例中，該等輸出線在連接至經線「或」連接線之前被反轉。此組態使得能夠在程式化驗證程序期間快速判定程式化程序何時完成，此乃因接納經線「或」連接線之狀態機可判定正被程式化之所有位元何時達到所期望位準。舉例而言，當每一位元達到其所期望位準時，將彼位元之一邏輯0(或反轉一資料1)發送至經線「或」連接線。當所有位元輸出一資料0(或反轉一資料1)時，則該狀態機知曉終止該程式化程序。在其中每個處理器與八個感測模組通信之實施例中，狀態機可(在某些實施例中)需要讀取經線「或」連接線八次，或者將邏輯添加至處理器592以累積相關聯位元線之結果以使得該狀態機僅需要讀取該經線「或」連接線一次。
在程式化或驗證期間，欲程式化之資料自資料匯流排520儲存於該組資料鎖存器594中。由該狀態機控制之程式化操作包括施加至經定址記憶體單元之控制閘極之一系列程式化電壓脈衝(具有增加之量值)。每一程式化脈衝後續接著一驗證程序以判定該記憶體單元是否已程式化至所期望狀態。處理器592相對於所期望記憶狀態監視所驗證之記憶體狀態。當二者一致時，處理器592將設定位元線鎖存器582，以便致使將位元線拉至指定程式化抑制之一狀態。此抑制耦合至該位元線之單元進一步程式化，即使該單元在其控制閘極上經受程式化脈衝時亦如此。在其他實施例中，在驗證程序期間，處理器初始地加負載於位元線 鎖存器582且感測電路將其設定至一抑制值。
資料鎖存器堆疊594含有對應於感測模組之一資料鎖存器堆疊。在一項實施例中，每感測模組580存在3個至5個(或另一數目個)資料鎖存器。在一項實施例中，該等鎖存器各自係一個位元。在某些實施方案中(但並不要求)，將該等資料鎖存器實施為一移位暫存器，以便將儲存於其中之並行資料轉換成用於資料匯流排520之串行資料，且反之亦然。在一項實施例中，可將對應於M個記憶體單元之讀取/寫入區塊之所有資料鎖存器連結在一起以形成一區塊移位暫存器，以便可藉由串列傳送來輸入或輸出一資料區塊。特定而言，調適讀取/寫入模組記憶庫以使得其資料鎖存器組中之每一者將依序把資料移入或移出資料匯流排，仿佛其係用於整個讀取/寫入區塊之一移位暫存器之部分。
可在以下專利中找到關於讀取操作及感測放大器之額外資訊：(1)美國專利第7,196,931號「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」；(2)美國專利第7,023,736號「Non-Volatile Memory And Method with Improved Sensing」；(3)美國專利第7,046,568號「Memory Sensing Circuit and Method for Low Voltage Operation」；(4)美國專利第7,196,928號「Compensating for Coupling During Read Operations of Non-Volatile Memory」；及(5)美國專利第7,327,619號「Reference Sense Amplifier For Non-Volatile Memory」。緊接上文所 列舉之所有五個專利文件皆以其全文引用方式併入本文中。
在一成功程式化程序(就驗證而言)之最後，視需要，記憶體單元之臨限電壓應在針對經程式化記憶體單元之臨限電壓之一或多個分佈內或在針對經抹除記憶體單元之臨限電壓之一分佈內。圖6A圖解說明當每一記憶體單元儲存三個資料位元時對應於記憶體單元之資料狀態之實例性Vt分佈。然而，其他實施例可使用每記憶體單元多於或少於三個資料位元。圖6A展示對應於一抹除狀態及若干經程式化狀態A至G之八個Vt分佈。在一項實施例中，抹除狀態中之臨限電壓係負的且經程式化狀態A至G中之臨限電壓係正的。
然而，經程式化狀態A至G中之一或多者中之臨限電壓可係負的。因此，在一項實施例中，至少VrA係負的。諸如VvA、VrB、VvB等其他電壓亦可係負的。在一項實施例中，將一負電壓施加至字線切換電晶體450之主體以允許將一負讀取比較電壓(例如，VrA)傳遞至字線。此外，注意，藉由允許經程式化狀態中之負臨限電壓，可增加經程式化狀態範圍之總寬度。此可增加臨限電壓分佈之間的空間。
用於自記憶體單元讀取資料之讀取參考電壓介於該等資料狀態中之每一者之間。舉例而言，圖6A展示抹除狀態與A狀態之間的讀取參考電壓VrA及A狀態與B狀態之間的讀取參考電壓VrB。藉由測試一既定記憶體單元之臨限電壓 係高於還是低於各別讀取參考電壓，系統可判定記憶體單元處於何種狀態。
驗證參考電壓處於或接近每一經程式化狀態之下邊緣。舉例而言，圖6A展示針對A狀態之VvA及針對B狀態之VvB。當將記憶體單元程式化為一既定狀態時，系統將測試彼等記憶體單元具有大於還是等於驗證參考電壓之一臨限電壓。
圖6B圖解說明：由於錯誤校正演算法可處置出現錯誤之特定百分比的單元，因此Vt分佈可部分地重疊。注意，在某些實施例中，在一個時間點處臨限電壓分佈可類似圖6A，且在另一時間處臨限電壓分佈可重疊，如圖6B中。舉例而言，恰好在程式化之後，臨限電壓分佈可類似圖6A。然而，記憶體單元之臨限電壓隨時間而移位，以使得可存在重疊。
亦注意，與所繪示之臨限電壓分佈之相等間距/寬度相反，各種分佈可具有不同寬度/間距以便適應對資料保持喪失之不同量之敏感度。
圖7係操作一WL切換電晶體450之一程序700之一項實施例之一流程圖。程序700闡述針對一選定區塊中之一選定字線操作一WL切換電晶體450。可在諸如程式化、驗證、讀取及抹除等各種操作期間使用程序700。為方便起見，將參考圖3B闡述程序700。然而，應理解，程序700不限於圖3B之實施例。
在步驟702中，將一負電壓施加至字線切換電晶體450下 方之基板490。注意，可將該負電壓施加至基板490之一部分。舉例而言，可將一負電壓(例如，WL VP_WELL)施加至WL切換p井區472。該負電壓之量值可取決於正執行何種操作(例如，程式化、讀取或驗證、抹除)。下文論述進一步之細節。
在步驟704中，將一第一電壓施加至一WL切換電晶體450之一第一端子。該第一電壓可係欲提供至一選定字線之電壓。此可係一程式化電壓(例如，VPGM)、一讀取比較電壓(例如，VCGRV)、一驗證電壓或甚至一抹除操作期間的一電壓。參考圖3B，可經由端子464將VTRANS施加至N+區455。
在步驟706中，在將負電壓施加至基板490以及將電壓施加至第一端子之同時將一選擇電壓施加至WL切換電晶體450。在某些實施例中，該選擇電壓比欲傳遞至字線之電壓至少大WL切換電晶體450之臨限電壓。舉例而言，可在施加WL VP_WELL及VTRANS之同時將VSELECT施加至閘極452。在程式化之一項實施例期間，VSELECT應高於程式化電壓。舉例而言，電壓VPGMH應高於VPGM。在讀取之一項實施例中，VSELECT應高於一讀取比較電壓。舉例而言，VREADH應高於VCGRV。在抹除之一項實施例中，VSELECT應高於欲施加至字線之一電壓。舉例而言，針對一抹除操作，VSELECT係VDD。
注意，在某些實施例中，在程序700期間將p型基板區496接地。如上文所述，WL切換電晶體450及記憶體單元 可形成於同一p型基板區496上方。亦注意，p型基板區496可針對所有記憶體陣列操作保持接地。然而，注意，可針對不同操作將不同反向偏壓施加至WL切換p井區472。
在一項實施例中，在程序700期間將VDD施加至WL切換n井區474。在一項實施例中，針對所有記憶體陣列操作使WL切換n井區474保持處於VDD。然而，至WL切換n井區474之電壓可針對不同記憶體陣列操作而不同。
以下論述提供為何負電壓可在程式化期間提供一益處之某些原因。圖8繪示某些實施例之IDS相對於針對VBS(主體至源極電壓)之各種值之VGS的曲線801(1)至801(n)。每一曲線801表示一不同主體偏壓。曲線801(1)表示無反向偏壓，且曲線801(2)表示2V之反向偏壓(例如，VBS係-2.0 V)。電流ION表示臨限電壓處之電流。注意，當主體偏壓(或反向偏壓)自0 V移動至-2 V時，存在臨限電壓之一大改變(如在ION處由VGS給出)。然而，針對反向偏壓之其他2 V改變，存在臨限電壓之一較小改變。對於某些裝置，由於主體偏壓所致之Vt移位大體上與反向偏壓電壓之平方根成比例。在某些實施例中，可藉由貫穿各種操作(例如，程式化、讀取、抹除)維持一反向偏壓而避免臨限電壓之大移位。在某些實施例中，藉由始終使用反向偏壓，可避免臨限電壓之大移位。此可允許降低程式化期間的選擇電壓(例如，VPGMH)。如已論述，一較低VPGMH降低對產生高電壓之電荷幫浦之要求。
圖9A展示在一程式化操作期間施加至WL切換電晶體450 之可能電壓。在此實例中，將VPGM施加至一個端子且使其穿過至另一端子。閘極上之電壓VPGMH應至少等於臨限電壓。反向偏壓電壓係VB_PGM。圖9B繪示圖9A之電壓之一可能等效物(若將源極電壓設定至0 V而非VPGM)。
圖10A展示有助於圖解說明在WL切換電晶體450上使用反向偏壓之程式化之一項實施例之一可能改良之一曲線圖。圖10A繪示Vt相對於針對數個不同反向偏壓之VBS之曲線1002(1)至1002(3)。圖10B繪示接近臨限電壓之彼等曲線1012(1)至1012(3)。
可基於方程式1估計WL切換電晶體450之臨限電壓：
在一項實施例中，維持同一Vt所需的通道之摻雜劑密度小於不使用反向偏壓之情形下之摻雜劑密度。在一項實施例中，NA經調整以使得當VBS=VB_PGM時Vt係0.7 V。NA之實例性值針對VB_PGM=0 V(無反向偏壓)係3.35E16/cm3；針對VB_PGM=-0.5 V係2.08E16/cm3；且針對VB_PGM=-1.0 V係1.50E16/cm3。參考圖10B，可看出，當VBS=-VB_PGM時臨限電壓係約0.7 V。舉例而言，表示無反向偏壓之曲線1002(1)在VBS=0 V時與0.7 V相交。表示0.5 V之反向偏壓之曲線1002(1)在VBS=0.5 V時與0.7 V相交。表示1.0 V之反向偏壓之曲線1002(2)在VBS=1.0 V時與0.7 V相交。
參考圖10A，對於20伏之一VBS，可看出，三個情形展示顯著不同之臨限電壓。針對無反向偏壓(VB_PGM=0 V)，Vt 係約4.7 V。針對0.5 V之一反向偏壓(VB_PGM=-0.5 V)，Vt係約3.7 V。針對1.0 V之一偏壓(VB_PGM=-1.0 V)，Vt係約3.1 V。因此，在此實例中，-20 V之VBS處之Vt針對VBS=-0.5 V減小約1.0 V且針對VBS=-1.0 V減小約1.6 V。
表I概述針對15 V、20 V及25 V之程式化電壓(VPGM)之上述實例。每一欄展示針對VB_PGM之一個值所需要之VPGMH。如可看出，當VB_PGM=-0.5 V時，與無偏壓相比，接通WL切換電晶體所需要之閘極電壓(VPGMH)小約0.8 V至1.0 V。當VB_PGM=-1.0 V時，與無偏壓相比，接通WL切換電晶體所需要之閘極電壓(VPGMH)小約1.4 V至1.8 V。因此，因此需要顯著較小電壓。
圖11A至圖11D展示可在程式化期間施加至WL切換電晶體450之實例性偏壓。圖11A繪示針對選定區塊及選定字線之電壓。圖11B繪示針對選定區塊及未選定字線之電壓。圖11C繪示針對一未選定區塊及一選定字線之電壓。如先前所述，在若干實施例中一未選定區塊中之一「選定」字線既不被程式化亦不被讀取。圖11D繪示針對一未選定區塊及未選定字線之電壓。圖11E係程式化非揮發性儲存器 之一程序1100之一項實施例之一流程圖。
程序1100係施加圖11A至圖11D之電壓之一項實施例。當論述程序1100時將參考圖4B；然而，注意程序1100並不限於圖4B之實施例。程序1100闡述將一單個程式化脈衝施加至選定字線。通常，藉由施加一或多個程式化脈衝來達成程式化，後續接著程式化驗證。然後，可施加另外一(或多個)程式化脈衝。因此，程序1100可在程式化期間執行多次。在下文欲論述之圖13中繪示包含驗證操作之一實例性程式化程序。注意，為方便起見以此次序闡述程序1100之步驟；可使用其他次序。
在步驟1102中，將VB_PGM施加至WL切換p井區472。VB_PGM可係一相對小的負電壓。VB_PGM之一實例介於約-0.05 V與-1.2 V之間。然而，VB_PGM可具有小於0.05 V之一絕對量值或大於1.2 V之一絕對量值。在一項實施例中，VB_PGM具有小於約Vdd之一半之一絕對量值。
在步驟1104中，將VSS提供至未選定區塊中之每一者中之所有字線切換電晶體450之閘極。注意，此時可將VSS提供至選定區塊中之每一者中之所有字線切換電晶體450。參考圖4B，此時可將VUNSELECT提供至所有區塊480之電晶體450。
在步驟1106中，可將一VPGMH施加至選定區塊中之WL切換電晶體450之閘極。然而，針對未選定區塊中之每一者中之電晶體450維持VSS。參考圖4B，可將VSELECT提供至選定區塊480(n)之電晶體450。然而，此時可針對所有其他區 塊480之電晶體450維持VUNSELECT。在一項實施例中，將同一選擇電壓施加至選定區塊中之所有WL切換電晶體450之閘極。然而，可將一不同選擇電壓施加至選定區塊之未選定電晶體。舉例而言，VSELECT可針對選定區塊中之未選定電晶體具有一較低量值。
在步驟1108中，將VPASS施加至至少選定區塊之未選定WL切換電晶體450之端子。在一項實施例中，選定區塊中之選定WL切換電晶體450亦接收VPASS。此允許選定字線在施加程式化電壓之前開始充電。
在一項實施例中，亦將VPASS提供至未選定區塊中之每一者中之所有WL切換電晶體450。然而，由於彼等電晶體450保持關斷，因此VPASS不傳遞至未選定區塊中之字線。
在一項實施例中，VPASS係由一或多個電荷幫浦產生且被提供至電壓電晶體482。施加至電晶體482(n)之選擇電壓亦可施加至電壓電晶體482中之其餘電壓電晶體。因此，VPASS可提供至選定區塊之所有未選定字線切換電晶體450。
在步驟1110中，將VPGM施加至選定區塊(例如，圖4B，480(n))之選定WL切換電晶體450之一端子。在一項實施例中，VPGM係由一或多個電荷幫浦產生且被提供至電壓電晶體482(n)。可將一選擇電壓施加至電晶體482(n)以將VPGM提供至選定區塊之選定WL切換電晶體450。
在一項實施例中，VPGM亦傳遞至未選定區塊中之每一者中之一「選定」WL切換電晶體450。參考圖4B，電晶體 482(n)亦可將VPGM提供至未選定區塊(例如，區塊480(0))中之選定WL切換電晶體450。然而，由於未選定區塊中之電晶體450保持關斷，因此VPGM不傳遞至未選定區塊中之字線。
在將程式化脈衝施加至選定區塊中之選定字線之後，可執行一驗證操作。然後，通常在較大量值之一程式化電壓之情形下可重複程序1100。
在一項實施例中，WL切換電晶體450之反向偏壓係在讀取或驗證操作期間使用。反向偏壓之WL切換電晶體450可允許使用負讀取比較電壓。圖12A至圖12D展示可在一讀取或驗證操作期間施加至WL切換電晶體450之實例性偏壓。圖12A繪示針對選定區塊及選定字線之電壓。圖12B繪示針對選定區塊及未選定字線之電壓。圖12C繪示針對一未選定區塊及一選定字線之電壓。圖12E係程式化非揮發性儲存器之一程序1200之一項實施例之一流程圖。
程序1200係在一讀取或驗證操作期間施加圖12A至圖12D之電壓之一項實施例。當論述程序1200時將參考圖4B；然而，注意程序1200並不限於圖4B之實施例。注意，各步驟未必以所論述之次序執行。
在步驟1202中，將VB_READ施加至WL切換p井區472。VB_READ可係比最小讀取比較電壓VCGRV更負。
在步驟1204中，將VSS提供至未選定區塊中之每一者中之所有字線切換電晶體450之閘極。注意，此時亦可將VSS提供至選定區塊中之每一者中之所有字線切換電晶體 450。參考圖4B，此時可將VUNSELECT提供至所有區塊480之電晶體450。
在步驟1206中，可將一VREADH施加至選定區塊中之WL切換電晶體450之閘極。然而，針對未選定區塊中之每一者中之電晶體450維持VSS。參考圖4B，可將VSELECT提供至選定區塊480(n)之電晶體450。然而，此時可針對所有其他區塊480之電晶體450維持VUNSELECT。在一項實施例中，將同一選擇電壓施加至選定區塊中之所有WL切換電晶體450之閘極。然而，可將一不同選擇電壓施加至選定區塊之未選定電晶體。舉例而言，VSELECT可針對選定區塊中之未選定電晶體具有一較低量值。
在步驟1208中，將VREAD施加至至少選定區塊之未選定WL切換電晶體450之端子。在一項實施例中，選定區塊中之選定WL切換電晶體450亦接收VREAD。此允許選定字線在施加程式化電壓之前開始充電。
在一項實施例中，亦將VREAD提供至未選定區塊中之每一者中之所有WL切換電晶體450。然而，由於彼等電晶體450保持關斷，因此不將VREAD傳遞至未選定區塊中之字線。
在一項實施例中，VREAD係由一或多個電荷幫浦產生且被提供至電壓電晶體482。施加至電晶體482(n)之選擇電壓亦可施加至電壓電晶體482中之其餘電壓電晶體。因此，VREAD可提供至選定區塊之所有未選定字線切換電晶體450。
在步驟1210中，將VCGRV施加至選定區塊(例如，圖4B，480(n))之選定WL切換電晶體450之一端子。注意，VCGRV可係負的。如所述，VB_READ應係比VCGRV更負。在一項實施例中，VCGRV係由一或多個電荷幫浦產生且被提供至電壓電晶體482(n)。可將一選擇電壓施加至電晶體482(n)以將VCGRV提供至選定區塊之選定WL切換電晶體450。
在一項實施例中，VCGRV亦傳遞至未選定區塊中之每一者中之一「選定」WL切換電晶體450。參考圖4B，電晶體482(n)亦可將VCGRV提供至未選定區塊(例如，區塊480(0))中之選定WL切換電晶體450。然而，由於未選定區塊中之電晶體450保持關斷，因此VCGRV不傳遞至未選定區塊中之字線。
在讀取操作期間，可將VCGRV之值遞增。在步驟1212中，做出應遞增還是增加VCGRV之一判定。在一項實施例中，VCGRV將在讀取操作期間被設定至讀取比較電壓(VrA、VrB等)中之每一者。該等讀取比較電壓可自最小增加至最大；然而，可使用一不同次序。
在一驗證操作期間，亦可將VCGRV之值遞增。在一項實施例中，VCGRV將在驗證操作期間被設定至驗證比較電壓(VvA、VvB等)中之一或多者。然而，注意不需要在一單個驗證操作期間使用所有驗證比較電壓。此乃因可僅需要在程式化早期驗證較低狀態且在程式化末期驗證較高狀態。
程序1200返回至步驟1210以施加下一比較電壓VCGRV， 直至已施加所有比較電壓。在一項實施例中，反向偏壓(例如，VB_READ)貫穿讀取(或驗證)操作維持處於同一值。
圖13係闡述程式化記憶體單元之一程序1300之一項實施例之一流程圖。此程序1300闡述若干程式化循環，其中在施加一或多個程式化脈衝之後執行驗證操作。程序1300可針對一選定區段中之每一字線被執行一次。
在步驟1302中，將VB_PGM施加至WL切換p井區472。步驟1302係圖11E之步驟1102之一項實施例。
在步驟1304中，系統將設定初始程式化脈衝之量值。在步驟1306處，欲將程式化計數PC初始設定為零。在步驟1308中，對適當字線施加一程式化脈衝。
在步驟1310中，做出是否針對一驗證操作改變井偏壓之一判定。舉例而言，若驗證操作欲施加一負驗證比較電壓，則可將井偏壓改變為VB_READ(或某一其他負電壓)。注意，井偏壓可在至少某些驗證操作期間維持處於VB_PGM。如所述，VB_PGM可係一小的負電壓。注意，該判定可係基於欲驗證何種狀態。舉例而言，在程式化早期，可必需驗證某些記憶體單元已程式化至具有一負臨限電壓之一狀態。然而，在程式化末期，可係仍正在驗證僅正在程式化至正臨限電壓之記憶體單元。
若執行步驟1312，則可將VB_READ施加至WL切換p井區472。步驟1317係圖12E之步驟1202之一項實施例。否則，WL切換p井區472可保持經加偏壓處於VB_PGM。注意，p井區472可經加偏壓至除VB_READ或VB_PGM以外之位準。
在步驟1318中，驗證彼(彼等)字線上之欲程式化之記憶體單元以查看其是否已達到目標臨限電壓位準。若欲程式化之記憶體單元中之所有或幾乎所有記憶體單元已達到目標臨限電壓位準(步驟1320)，則在步驟1322中已成功地完成該程式化程序(狀態=通過)。若並非已驗證該等記憶體單元中之所有或幾乎所有記憶體單元，則在步驟1324中判定程式化計數PC是否小於一最大允許嘗試數目(PCmax)。若該程式化計數不小於PCmax，則程式化程序已失敗(步驟1326)。若該程式化計數小於PCmax，則在步驟1328中，針對下一脈衝將程式化電壓信號VPGM之量值遞增步長大小(例如，0.3 V)且將程式化計數PC遞增。注意，針對當前程式化循環之其餘部分將已達到其目標臨限電壓之彼等記憶體單元鎖定在程式化以外。
在步驟1328之後，圖13之程序在步驟1330處繼續以判定是否針對程式化操作改變井偏壓。若井偏壓在程式化操作期間保持處於VB_PGM，則不需要改變偏壓。在一項實施例中，在步驟1332中將VB_PGM施加至WL切換p井區472。步驟1332係圖11E之步驟1102之一項實施例。在確立或保持反向偏壓之後，在步驟1316中施加下一程式化脈衝。
在一項實施例中，在一抹除操作期間將反向偏壓施加至WL切換電晶體450。此可減少或消除源極-汲極穿通。圖14A展示在一項實施例中施加至一選定區塊之WL切換電晶體450之實例性電壓。圖14B展示在一項實施例中施加至一未選定區塊之WL切換電晶體450之實例性電壓。
針對選定區塊，VDD可作為一VSELECT施加至閘極。針對未選定區塊，VSS作為一VUNSELECT施加至閘極。針對選定及未選定區塊兩者，反向偏壓電壓可係VB_ERASE。VB_ERASE之一實例性反向偏壓電壓係-0.5V。然而，VB_ERASE可係較高或較低。下文將論述判定VB_ERASE之一適合量值。
將電壓VWL_ERASE提供至選定及未選定WL切換電晶體兩者。VWL_ERASE係在經選擇用於抹除之區塊中字線欲加偏壓至的一電壓。如圖14A指示，VWL_ERASE由WL切換電晶體450提供至一字線(圖14A中未展示)。在某些實施例中，VWL_ERASE係接地的。在一項實施例中，VWL_ERASE係一相對小的正電壓。舉例而言，VWL_ERASE可係約0.5V或1.0V或某一其他值。然而，注意，VWL_ERASE並不限於任何特定電壓量值。注意，不需要將同一量值之VWL_ERASE施加至所有字線。舉例而言，某些字線可能被接地，且其他字線具有一小的正電壓。
然而，未選定區塊之WL切換電晶體450不將VWL_ERASE傳遞至其字線。替代地，未選定區塊中之字線可往往耦合至施加至記憶體陣列200中之陣列p井492之抹除電壓(例如，VERASE)。在某些實施例中，VERASE係一相對大電壓。注意，未選定WL切換電晶體450之源極至汲極電壓係VWL_ERASE與未選定區塊中之WL之電壓(其可與VERASE一樣大)之間的差。亦注意，此電壓差可係足夠大以造成源極至汲極穿通傳導，此可係不期望的。
然而，反向偏壓電壓VB_ERASE可有助於減少或消除源極 至汲極穿通傳導。然而，在某些實施例中，若反向偏壓電壓過於負性，則可在WL切換電晶體450中發生接面擊穿。因此，可針對VB_ERASE判定一適合值以使得其係減少(或消除)源極至汲極穿通傳導同時不使接面擊穿增加多於一可容忍量之間的一折衷。
圖15係在一抹除操作期間操作字線切換電晶體450之一程序1500之一項實施例之一流程圖。注意，個步驟未必以所論述之次序執行。
在步驟1502中，將VB_ERASE施加至WL切換p井區472。VB_ERASE可係一相對小的負電壓。判定一適合VB_ERASE之因素可包含(但不限於)減少源極至汲極穿通傳導，同時將接面擊穿保持至未選定區塊之WL切換電晶體之可容忍位準。
在步驟1504中，將VSS提供至未選定區塊中之每一者中之所有字線切換電晶體450之閘極。注意，此時可將VSS提供至選定區塊中之每一者中之所有字線切換電晶體450。參考圖4B，此時可將VUNSELECT提供至所有區塊480之電晶體450。
在步驟1506中，可將VDD施加至選定區塊中之WL切換電晶體450之閘極。然而，針對未選定區塊中之每一者中之電晶體450維持VSS。參考圖4B，可將VSELECT提供至選定區塊480(n)之電晶體450。然而，此時可針對所有其他區塊480之電晶體450維持VUNSELECT。
在步驟1508中，將VWL_ERASE施加至WL切換電晶體450之 端子。在一項實施例中，選定及未選定區塊兩者之WL切換電晶體450接收此電壓。一結果係將VWL_ERASE提供至經選擇用於抹除之區塊中之字線。然而，連接至未選定區塊中之字線之WL切換電晶體450保持關斷。
在步驟1510中，將一或多個抹除脈衝(V_ERASE)施加至陣列p井區492。注意，此並非與WL切換電晶體450位於其中之p井相同之p井。抹除脈衝之一實例係20 V。正施加至WL p井區472之負電壓可減少或防止與未選定區塊相關聯之WL切換電晶體中之穿通傳導。在抹除脈衝之後，可執行一驗證操作。然後，可重複程序1500。
圖16係闡述用於抹除記憶體單元之一程序1600之一項實施例之一流程圖。程序1600闡述可如何在抹除操作之間執行驗證操作。在步驟1602中，系統將設定初始抹除脈衝之量值。在步驟1604處，最初將一抹除迴圈計數設定為零。
在步驟1606中，反向加偏壓於WL切換p井。此係關於圖15之步驟1502論述。在步驟1608中，將偏壓條件施加至字線。此係關於圖15之步驟1508論述。
在步驟1610中，施加抹除條件。此係圖15之步驟1510之一項實施例。在一項實施例中，步驟1610包含將陣列p井492升高至一抹除電壓(例如，20伏)達一充足時間段，從而在源極線及位元線係浮動時維持選定區塊中之WL電壓。由於電容性耦合，亦將位元線、選擇線及共同源極線升高至該抹除電壓之一顯著分率。因此，一強電場施加至選定記憶體單元之隧道氧化物層，且在浮動閘極之電子發射至 基板側時，選定記憶體元件之資料通常藉由Fowler-Nordheim穿隧機制抹除。當電子自浮動閘極轉移至p井區時，一選定單元之臨限電壓降低。可對整個記憶體陣列、對個別區塊或另一單元單位執行抹除。
注意，未選定區塊中之記憶體單元可位於與選定區塊中之彼等記憶體單元相同之陣列p井區492中。因此，抹除脈衝亦可施加至未選定區塊中之記憶體單元下方之p井。然而，針對此等記憶體單元，字線不維持處於一穩定電壓。替代地，與未選定區塊相關聯之WL切換電晶體在抹除期間係關斷的(參見，舉例而言圖14B)。此外，藉由將一負電壓(例如，VB_ERASE)施加至WL p井區472，可防止或消除穿通傳導。
在步驟1612中，將一反向偏壓電壓提供至WL切換p井用於抹除驗證條件。注意，在抹除期間，記憶體單元可經抹除至一負臨限電壓。因此，可在抹除驗證期間使用允許負讀取比較電壓之實施例。在一項實施例中，反向偏壓電壓係比欲使用之負比較電壓稍微更負。
在步驟1614中，將一負比較電壓施加至選定區塊中之字線。如所述，至WL切換p井472之反向偏壓電壓允許此負電壓。
在步驟1616中，感測NAND串中之每一者以判定NAND串上之記憶體單元是否被充分抹除。在一項實施例中，若偵測到一NAND串上之每一記憶體單元之Vt已達到目標位準，則儲存於對應資料鎖存器中之資料改變為一邏輯 「1」。若偵測到NAND串具有至少一個具有尚未達到適當目標位準之一Vt之記憶體單元，則不改變儲存於對應資料鎖存器中之資料。
在步驟1618中，做出關於是否足夠的NAND串通過抹除驗證之一判定。在一項實施方案中，允許特定數目個NAND串未通過抹除驗證。舉例而言，倘若少於32個NAND串未通過抹除驗證，則總體抹除驗證通過。若抹除通過，則將抹除狀態設定為通過且程序1600結束。
若在步驟1620處判定抹除驗證失敗，則檢查迴圈計數(步驟1620)以判定其是否超過一限制。若如此，則將抹除狀態設定為失敗且程序1600結束。若迴圈計數未超過該限制，則在步驟1622中增加抹除電壓。可將該抹除電壓增加任何所期望之量(諸如，0.2 V、0.5 V、1.0 V等)。將迴圈計數遞增。
在步驟1606中將WL切換p井472反向加偏壓至抹除條件。然後，在步驟1608中將偏壓條件設定至WL。然後，在步驟1610中執行下一抹除脈衝。
注意，關於將一負偏壓施加至一p井區論述諸如程序1100、1200、1300及1500等某些程序。將理解，一p井係可用於反向偏壓之一區之一項實例。然而，可將該負偏壓施加至基板490之另一區以反向加偏壓於WL切換電晶體。
在某些實施例中，WL切換電晶體450之Vt藉由一通道植入之適合使用來控制。在一項實施例中，WL切換電晶體450之通道劑量藉由一額外遮罩與通道植入步驟之使用來 控制。此允許與周邊中之其他電晶體獨立地控制通道劑量。在一項實施例中，WL切換電晶體450係一低Vt電晶體。此可允許避免用以控制Vt之額外遮罩與植入步驟。
一項實施例包含一種可包含如下之操作非揮發性儲存器之方法。將一負電壓施加至一基板。將一第一電壓施加至形成於該基板上之一WL切換電晶體之一第一端子。該WL切換電晶體具有耦合至一NAND記憶體陣列之一字線之一第二端子。在施加該第一電壓及該負電壓之同時將一選擇電壓施加至該WL切換電晶體。將該第一電壓傳遞至該字線。在一項實施例中，將該負電壓施加至該基板中之一井。
一項實施例包含一種非揮發性儲存裝置，該非揮發性儲存裝置包括：一基板；一NAND記憶體陣列，其具有複數個字線；複數個字線切換電晶體，其形成於該基板上方；及一或多個管理電路，其與該複數個字線切換電晶體通信。該等字線切換電晶體中之各別者具有耦合至該複數個字線中之各別者之一第一端子及一第二端子。該一或多個管理電路將一負電壓施加至該第一字線切換電晶體下方之該基板之一部分。該一或多個管理電路將一第一電壓施加至耦合至該等字線中之一第一者的該等字線切換電晶體中之一第一者之該第一端子。該一或多個管理電路在施加該第一電壓及該負電壓之同時將一選擇電壓施加至該第一WL切換電晶體。該第一電壓傳遞至該第一字線。在一項實施例中，該基板具有在該複數個字線切換電晶體下方之 一井。在一項實施例中，該一或多個管理電路將該負電壓施加至該井。
一項實施例包含一種包含如下之操作非揮發性儲存器之方法。將一基板中之一第一井加偏壓至一負電壓。將一程式化電壓施加至耦合至具有複數個NAND串之一記憶體陣列中之一字線之一WL切換電晶體之一第一端子。該WL切換電晶體位於該基板中之該第一井上方。該等NAND串位於一基板中之一第二井上方。在施加該程式化電壓之同時及在將該第一井加偏壓至該負電壓之同時將一選擇電壓施加至該WL切換電晶體，使該程式化電壓傳遞至該字線。
一項實施例包含一種非揮發性儲存裝置，該非揮發性儲存裝置包括：一基板；一第一井，其位於該基板中；一第二井，其位於該基板中；及一記憶體陣列，其具有形成於該第一井上方之複數個NAND串。該非揮發性儲存裝置進一步包含：複數個字線，其與該複數個NAND串相關聯；及複數個字線切換電晶體，其位於該第二井上方。該等字線切換電晶體中之各別者具有耦合至該複數個字線中之各別者之一第一端子、一第二端子，及一閘極。該非揮發性儲存裝置進一步包含一或多個管理電路，其與該複數個字線切換電晶體通信。該一或多個管理電路將該第二井加偏壓至一負電壓。該一或多個管理電路將一程式化電壓施加至耦合至該等字線中之一第一者的該等字線切換電晶體中之一第一者之該第一端子。該一或多個管理電路在施加該第一電壓之同時及在加偏壓於該第二井之同時將一選擇電 壓施加至該第一WL切換電晶體之該閘極。該程式化電壓傳遞至該第一字線。
一項實施例包含一種包含如下之操作非揮發性儲存器之方法。將一基板中之一第一井加偏壓至一負電壓。將一負讀取比較電壓施加至耦合至一記憶體陣列中之一字線之一WL切換電晶體之一第一端子。該WL切換電晶體位於該基板中之該第一井上方。該記憶體陣列位於一基板中之一第二井上方。該記憶體陣列具有形成於該第二井上方之複數個NAND串。該負讀取比較電壓係比該第一井經加偏壓至的負電壓更正。在施加該負讀取比較電壓之同時及在加偏壓於該第一井之同時將一選擇電壓施加至該WL切換電晶體之一閘極。將該負讀取比較電壓傳遞至該字線。
已出於圖解說明及說明之目的而呈現了上述詳細說明。本文並非意欲窮盡性或將實施例限於所揭示之精確形式。根據上文之教示可做出諸多修改及變化。選擇所闡述之實施例以對原理及實務應用進行最佳闡釋，以藉此使得其他熟習此項技術者能夠最佳地利用各種實施例及做出適合於所涵蓋之特定應用之各種修改。本發明之範疇意欲由隨附申請專利範圍來定義。
100‧‧‧電晶體
100CG‧‧‧控制閘極
100FG‧‧‧浮動閘極
102‧‧‧電晶體
102CG‧‧‧控制閘極
102FG‧‧‧浮動閘極
104‧‧‧電晶體
104CG‧‧‧控制閘極
104FG‧‧‧浮動閘極
106‧‧‧電晶體
106CG‧‧‧控制閘極
106FG‧‧‧浮動閘極
120‧‧‧第一選擇閘極/選擇閘極
120CG‧‧‧控制閘極
122‧‧‧第二選擇閘極/選擇閘極
122CG‧‧‧控制閘極
126‧‧‧位元線
128‧‧‧源極線
200‧‧‧記憶體陣列/記憶體單元陣列
210‧‧‧非揮發性儲存裝置/記憶體裝置
212‧‧‧記憶體晶粒或晶片
220‧‧‧控制電路
222‧‧‧狀態機/狀態機電路
224‧‧‧晶片上位址解碼器/解碼器電路
226‧‧‧電力控制模組/電力控制電路
230A‧‧‧讀取/寫入電路
230B‧‧‧讀取/寫入電路
232‧‧‧線
234‧‧‧線
240A‧‧‧列解碼器/解碼器/解碼器電路
240B‧‧‧列解碼器/解碼器/解碼器電路
242A‧‧‧行解碼器/解碼器/解碼器電路
242B‧‧‧行解碼器/解碼器/解碼器電路
244‧‧‧控制器
300‧‧‧感測區塊
320‧‧‧NAND串
321‧‧‧位元線
322‧‧‧選擇閘極
323‧‧‧儲存元件
324‧‧‧儲存元件
325‧‧‧儲存元件
326‧‧‧儲存元件
327‧‧‧選擇閘極
340‧‧‧NAND串
341‧‧‧位元線
342‧‧‧選擇閘極
343‧‧‧儲存元件
344‧‧‧儲存元件
345‧‧‧儲存元件
346‧‧‧儲存元件
347‧‧‧選擇閘極
360‧‧‧NAND串
361‧‧‧位元線
362‧‧‧選擇閘極
363‧‧‧儲存元件
364‧‧‧儲存元件
365‧‧‧儲存元件
366‧‧‧儲存元件
367‧‧‧選擇閘極
400‧‧‧NAND串
402‧‧‧端子
403‧‧‧端子
404‧‧‧源極供應線
406‧‧‧選擇閘極/源極側選擇閘極
408‧‧‧儲存元件
410‧‧‧儲存元件
412‧‧‧儲存元件
414‧‧‧儲存元件
416‧‧‧儲存元件
418‧‧‧儲存元件
420‧‧‧儲存元件
422‧‧‧儲存元件
424‧‧‧選擇閘極/汲極側選擇閘極
426‧‧‧位元線
450‧‧‧字線切換電晶體/電晶體
451‧‧‧P+區
452‧‧‧閘極
453‧‧‧N+區
455‧‧‧N+區
457‧‧‧N+區
459‧‧‧閘極氧化物
462‧‧‧端子
464‧‧‧端子
466‧‧‧端子
468‧‧‧端子
469‧‧‧端子
472‧‧‧井/字線切換p井區
474‧‧‧井/字線切換n井區/N井區
480(0)‧‧‧區塊
480(n)‧‧‧區塊/選定區塊
482(0)‧‧‧電壓電晶體
482(n)‧‧‧電晶體/電壓電晶體
490‧‧‧基板
492‧‧‧陣列p井區/井
494‧‧‧陣列n井區/井
496‧‧‧p型基板區
520‧‧‧資料匯流排
570‧‧‧感測電路
572‧‧‧資料匯流排
580‧‧‧核心部分/感測模組
582‧‧‧位元線鎖存器
590‧‧‧共同部分
592‧‧‧處理器
593‧‧‧輸入線
594‧‧‧資料鎖存器/資料鎖存器堆疊
596‧‧‧輸入/輸出介面
801(2)‧‧‧曲線
801(1)‧‧‧曲線
801(n)‧‧‧曲線
1002(1)至1002(3)‧‧‧曲線
1012(1)至1012(3)‧‧‧曲線
A至G‧‧‧經程式化狀態
ION‧‧‧電流
SGD‧‧‧選擇線/汲極選擇線/汲極側選擇線
SGS‧‧‧選擇線/源極側選擇線
VrA‧‧‧讀取參考電壓
VrB‧‧‧讀取參考電壓
WL0‧‧‧字線/資料字線
WL1‧‧‧字線
WL2‧‧‧字線
WL3‧‧‧字線
WL4‧‧‧字線
WL5‧‧‧字線
WL6‧‧‧字線
WL7‧‧‧字線
WL63‧‧‧資料字線
WLn‧‧‧字線
WL_d0‧‧‧虛設字線
WL_d1‧‧‧虛設字線
圖1A係一NAND串之一俯視圖。
圖1B係圖1A之NAND串之一等效電路圖。
圖2係繪示三個NAND串之一電路圖。
圖3A繪示形成於一基板上之一NAND串之一剖面圖。
圖3B繪示一字線切換電晶體之一項實施例。
圖4A圖解說明一非揮發性儲存裝置。
圖4B繪示一記憶體陣列及若干相關聯列解碼器之一項實施例之一部分之一示意圖。
圖5A繪示記憶體單元陣列之一例示性結構。
圖5B係一個別感測區塊之一方塊圖。
圖6A繪示一組實例性Vt分佈。
圖6B繪示一組實例性Vt分佈。
圖7係操作一WL切換電晶體之一程序之一項實施例之一流程圖。
圖8繪示實施例之Ids相對於針對VBS之各種值之VGS之一曲線圖。
圖9A展示在一程式化操作期間施加至WL切換電晶體之可能電壓。
圖9B繪示圖9A之電壓之一可能等效物(若將源極電壓設定至0V而非VPGM)。
圖10A展示有助於圖解說明在WL切換電晶體上使用反向偏壓之程式化之一項實施例之一可能改良之一曲線圖。
圖10B繪示接近臨限電壓之來自圖10A之曲線之一部分。
圖11A、圖11B、圖11C及圖11D展示根據一項實施例可在程式化期間施加至WL切換電晶體之實例性偏壓。
圖11E係程式化非揮發性儲存器之一程序之一項實施例之一流程圖。
圖12A、圖12B、圖12C及圖12D展示根據一項實施例可在程式化期間施加至WL切換電晶體之實例性偏壓。
圖12E係程式化非揮發性儲存器之一程序之一項實施例之一流程圖。
圖13係闡述程式化記憶體單元之一程序之一項實施例之一流程圖。
圖14A展示根據一項實施例之施加至一選定區塊之WL切換電晶體之實例性電壓。
圖14B展示根據一項實施例之施加至一未選定區塊之WL切換電晶體之實例性電壓。
圖15係在一抹除操作期間操作字線切換電晶體之一程序之一項實施例之一流程圖。
圖16係闡述用於抹除記憶體單元之一程序之一項實施例之一流程圖。

Claims (25)

  1. 一種操作非揮發性儲存器之方法，其包括：將一負電壓施加至一基板；將一第一電壓施加至形成於該基板上之一字線(WL)切換電晶體之一第一端子，該WL切換電晶體具有耦合至一NAND記憶體陣列之一字線之一第二端子；及在施加該第一電壓及該負電壓之同時將一選擇電壓施加至該WL切換電晶體，將該第一電壓傳遞至該字線。
  2. 如請求項1之方法，其中該基板具有一井，在該井上方形成該WL切換電晶體，該將一負電壓施加至該基板包含將該負電壓施加至該井。
  3. 如請求項1之方法，其中該將一第一電壓施加至一WL切換電晶體之一第一端子包含：將一程式化電壓施加至該字線切換電晶體之該第一端子。
  4. 如請求項1之方法，其中該負電壓係在約-0.05伏至-1.2伏之間。
  5. 如請求項1之方法，其中該將一第一電壓施加至一WL切換電晶體之一第一端子包含：將一負讀取比較電壓施加至該WL切換電晶體之該第一端子。
  6. 如請求項5之方法，其中該將一負電壓施加至該基板包含：將比該負讀取比較電壓更負之一電壓施加至該基板。
  7. 如請求項1之方法，其進一步包括：將一抹除電壓施加至該NAND記憶體陣列之一井，該NAND記憶體陣列包含一選定區塊及一或多個未選定區塊，該字線係該選定區塊中之一第一字線，該WL切換電晶體係一第一字線切換電晶體；將一負偏壓施加至一第二WL切換電晶體下方之一井，該第二WL切換電晶體耦合至該未選定區塊中之一第二字線；及將一未選擇電壓施加至該第二字線切換電晶體之一閘極。
  8. 如請求項1之方法，其中該WL切換電晶體之臨限電壓在一基板偏壓為零伏之情形下係負的。
  9. 一種非揮發性儲存裝置，其包括：一基板；一NAND記憶體陣列，其具有複數個字線；複數個字線切換電晶體，其形成於該基板上，該等字線切換電晶體中之各別者具有耦合至該複數個字線中之各別者之一第一端子及一第二端子；及一或多個管理電路，其與該複數個字線切換電晶體通信，該一或多個管理電路將一負電壓施加至該第一字線切換電晶體下方之該基板之一部分，該一或多個管理電路將一第一電壓施加至耦合至該等字線中之一第一者的該等字線切換電晶體中之一第一者之該第一端子，該一或多個管理電路在施加該第一電壓及該負電壓之同時將 一選擇電壓施加至該第一WL切換電晶體，將該第一電壓傳遞至該第一字線。
  10. 如請求項9之非揮發性儲存裝置，其中該基板具有在該複數個字線切換電晶體下方之一井，該一或多個管理電路將該負電壓施加至該井。
  11. 如請求項9之非揮發性儲存裝置，其中該第一電壓係一程式化電壓。
  12. 如請求項10之非揮發性儲存裝置，其中該負電壓係在約-0.05伏至-1.2伏之間。
  13. 如請求項9之非揮發性儲存裝置，其中該第一電壓係一負讀取比較電壓，施加至該基板之該負電壓比該負讀取比較電壓更負。
  14. 如請求項9之非揮發性儲存裝置，其中該NAND記憶體陣列包含複數個非揮發性儲存元件區塊，該等字線切換電晶體包含耦合至該等字線中之一第二者之一第二WL切換電晶體，該第二字線位於一未選定區塊中，該基板具有在該複數個字線切換電晶體下方之一第一井，該基板具有在該等非揮發性儲存元件下方之一第二井，該一或多個管理電路將一抹除電壓施加至該第二井，該一或多個管理電路將一負偏壓施加至該第一井，該一或多個管理電路將一未選擇電壓施加至該第二字線切換電晶體。
  15. 如請求項9之非揮發性儲存裝置，其中該WL切換電晶體之臨限電壓在一基板偏壓為零伏之情形下係負的。
  16. 一種操作非揮發性儲存器之方法，其包括： 將一基板中之一第一井加偏壓至一負電壓；將一程式化電壓施加至耦合至具有複數個NAND串之一記憶體陣列中之一字線之一WL切換電晶體之一第一端子，該WL切換電晶體位於該基板中之該第一井上方，該等NAND串位於一基板中之一第二井上方；及在施加該程式化電壓之同時及在將該第一井加偏壓至該負電壓之同時將一選擇電壓施加至該WL切換電晶體，將該程式化電壓傳遞至該字線。
  17. 如請求項16之方法，其進一步包括：獨立地加偏壓於該第一井及該第二井。
  18. 如請求項16之方法，其中該記憶體陣列包含與該複數個NAND串相關聯之一共同源極線，該方法進一步包括：在施加該程式化電壓、該負電壓及該選擇電壓之同時將該共同源極線接地。
  19. 一種非揮發性儲存裝置，其包括：一基板；一第一井，其位於該基板中；一第二井，其位於該基板中；一記憶體陣列，其具有複數個NAND串，該等NAND串形成於該第一井上方；複數個字線，其與該複數個NAND串相關聯；複數個字線切換電晶體，其位於該第二井上方，該等字線切換電晶體中之各別者具有耦合至該複數個字線中之各別者之一第一端子、一第二端子，及一閘極；及 一或多個管理電路，其與該複數個字線切換電晶體通信，該一或多個管理電路將該第二井加偏壓至一負電壓，該一或多個管理電路將一程式化電壓施加至耦合至該等字線中之一第一者的該等字線切換電晶體中之一第一者之該第一端子，該一或多個管理電路在施加該第一電壓之同時及在加偏壓於該第二井之同時將一選擇電壓施加至該第一WL切換電晶體之該閘極，將該程式化電壓傳遞至該第一字線。
  20. 如請求項19之非揮發性儲存裝置，其進一步包括：一第三井，其位於該基板中，該第一井位於該第三井中；及一第四井，其位於該基板中，該第二井位於該第四井中。
  21. 如請求項20之非揮發性儲存裝置，其中：該第一井及該第二經係p井；且該第三井及該第四井係p井。
  22. 如請求項19之非揮發性儲存裝置，其中該記憶體陣列包含與該複數個NAND串相關聯之一共同源極線，該一或多個管理電路在施加該程式化電壓、該負電壓及該選擇電壓之同時將該共同源極線接地。
  23. 一種操作非揮發性儲存器之方法，其包括：將一基板中之一第一井加偏壓至一負電壓；將一負讀取比較電壓施加至耦合至一記憶體陣列中之一字線之一WL切換電晶體之一第一端子，該WL切換電 晶體位於該基板中之該第一井上方，該記憶體陣列位於一基板中之一第二井上方，該記憶體陣列具有形成於該第二井上方之複數個NAND串，該負讀取比較電壓比該第一井經加偏壓至的該負電壓更正；及在施加該負讀取比較電壓之同時及在加偏壓於該第一井之同時將一選擇電壓施加至該WL切換電晶體之一閘極，將該負讀取比較電壓傳遞至該字線。
  24. 如請求項23之方法，其進一步包括：獨立地加偏壓於該第一井及該第二井。
  25. 如請求項23之方法，其中該記憶體陣列包含與該複數個NAND串相關聯之一共同源極線，該方法進一步包括：在施加該負讀取比較電壓、小於該負讀取比較電壓之該電壓及該選擇電壓之同時將該共同源極線接地。
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