KR20160018447A - 프로그래밍 동안 낮아지는 비-휘발성 저장 nand 스트링 선택 게이트 전압 - Google Patents

Abstract

비선택된 NAND 스트링의 선택 트랜지스터가 의도치 않게 턴온되는 것을 방지할 수 있는 기술이 개시된다. NAND 스트링의 선택 트랜지스터의 Vgs는 하나의 프로그래밍 펄스에서 다음 프로그래밍 펄스까지 수차례 감소될 수 있다. 선택 트랜지스터는 드레인측 선택 트랜지스터 또는 소스측 선택 트랜지스터일 수 있다. 프로그래밍이 진행됨에 따라 비선택된 NAND 스트링의 선택 트랜지스터의 Vgs가 점진적으로 감소되어 선택 트랜지스터가 의도하지 않게 턴온되는 것을 방지할 수 있게 된다. 그래서, 프로그램 혼란이 방지되거나 감소된다. Vgs는 선택 트랜지스터와 관련된 선택 라인에 더 낮은 전압을 인가함으로써 감소될 수 있다. 프로그래밍이 진행됨에 따라 비선택된 NAND 스트링과 관련된 비트 라인에 더 높은 전압을 인가하여 Vgs를 감소시킬 수 있다. 프로그래밍이 진행됨에 따라 공통 소스 라인에 더 높은 전압을 인가하여 Vgs를 감소시킬 수 있다.

Description

프로그래밍 동안 낮아지는 비-휘발성 저장 NAND 스트링 선택 게이트 전압{NON-VOLATILE STORAGE NAND STRING SELECT GATE VOLTAGE LOWERED DURING PROGRAMMING}

본 출원은 2012년 12월 6일자로 출원되어 그 전체가 참조로 본 명세서에 통합되는 미국 출원 번호 제61/734,270호(발명의 명칭: "Select Gate Bias During Program of Non-Volatile Storage")에 대한 우선권을 주장한다.

본 발명은 비휘발성 저장 장치에 관한 것이다.

반도체 메모리는 다양한 전자기기에 대중적으로 사용되고 있다. 예를 들면, 비휘발성 반도체 메모리는 이동전화, 디지털카메라, 개인 휴대정보 단말기, 이동 컴퓨팅 장치, 비이동 컴퓨터 장치 등에 사용되고 있다. EEPROM(Electrically Erasable Programmable Read Only Memory)과 플래시 메모리는 가장 대중적인 비휘발성 반도체 메모리들 중 하나이다. 종래의 완전한 성능을 가진 EEPROM과는 달리, EEPROM의 일 유형인 메모리는 전체 메모리 어레이의 내용 또는 일부 메모리의 내용을 한꺼번에 소거시킬 수 있다.

전형적인 EEPROM과 플래시 메모리는 모두 플로팅 게이트를 이용하는데, 플로팅 게이트는 채널 영역 위에 위치하여 반도체 기판의 채널 영역으로부터 절연되어 있다. 플로팅 게이트는 드레인 확산 영역과 소스 확산 영역 사이에 위치한다. 제어 게이트는 플로팅 게이트 위에 위치하고 플로팅 게이트로부터 절연된다. 이와 같이 형성된 트랜지스터의 임계 전압(V_TH)은 플로팅 게이트에 보존되는 전하의 양에 의해 제어된다. 즉, 드레인과 소스 사이를 도통하여 트랜지스터를 턴온시키도록 제어 게이트에 인가되어야만 하는 전압의 최소량은 플로팅 게이트 상의 전하의 레벨에 의해 제어된다.

NAND 구조에서, 메모리 셀들은 NAND 스트링으로 배열된다. NAND 스트링은 기판 위에 직렬로 연결된 복수의 메모리 셀(각각 플로팅 게이트를 포함함)을 포함한다. NAND 스트링의 각 단부에는 선택 트랜지스터(선택 게이트라고도 불림)가 배치된다. 선택 트랜지스터들 중 하나(소스측 선택 트랜지스터)는 NAND 스트링을 소스 라인에 연결/분리하는데, 이는 NAND 스트링 중 많은 그룹에 공통적으로 적용된다. 각 NAND 스트링은 하나의 비트 라인과 관련된다. 다른 선택 트랜지스터(드레인측 트랜지스터)는 NAND 스트링을 비트 라인에 연결/분리한다. 일 접근법으로, NAND 스트링 상의 메모리 셀은 제어 게이트에 전압을 인가하고 비트 라인에서 신호를 감지함으로써 판독될 수 있다.

전형적으로, 프로그램 동작 동안에 제어 게이트에 인가되는 프로그램 전압(V_PGM)은 프로그래밍 진행에 따라 그 크기가 증가하는 일련의 펄스로서 인가된다. 일 접근법으로, 펄스의 크기는 각각의 연속적인 펄스가, 예를 들면 0.2-0.4와 같이 설정된 단계의 크기로 증가한다. V_PGM은 플래시 메모리 셀의 제어 게이트에 인가될 수 있다. 프로그램 펄스들 사이의 기간 동안, 검증 동작이 실행된다. 즉, 병렬로 프로그램되는 일군의 셀의 각 소자의 프로그래밍 레벨은 연속적인 프로그래밍 펄스들 사이에서 판독되어 그 프로그래밍 레벨이 검증 레벨과 동일한지 큰지를 결정한다.

프로그래밍을 위해 선택된 워드 라인 위의 주어진 메모리 셀이 설정된 임계 전압에 도달한 후, 메모리 셀에 대하여 프로그래밍은 금지될 수 있다. 하나의 접근법으로, 비선택된 NAND 스트링과 관련된 비트 라인에 금지 전압을 인가함으로써 프로그램이 금지될 수 있다. 드레인측 선택 트랜지스터의 게이트에 인가된 전압은 트랜지스터의 오프 상태를 유지할 정도로 충분히 낮아야만 비선택된 NAND 스트링의 채널을 플로팅시킬 수 있게 된다. 마찬가지로, 소스측 선택 트랜지스터의 게이트에 인가되는 전압은 트랜지스터의 오프 상태를 유지할 정도로 충분히 낮아야만 비선택된 NAND스트링의 채널을 플로팅시킬 수 있다. 또한, 비선택된 메모리 셀의 제어 게이트에 전압이 인가되어 금지된 NAND 스트링 상의 메모리 셀의 채널 영역에서 전압을 부스팅한다. 이 부스팅된 채널 전압은 프로그램 혼란(program disturb)을 감소시키거나 제거한다.

그러나, 비선택된 NAND 스트링의 선택 트랜지스터가 의도하지 않게 턴온되면, 비선택된 NAND 스트링의 채널 전압이 적절히 부스트되지 않을 것이다. 채널 전압이 적절하게 부스트되지 않으면, 이것은 프로그램 혼란을 야기할 수 있다.

도 1a는 NAND 스트링의 평면도이다.
도 1b는 도 1a의 NAND 스트링의 등가 회로도이다.
도 2는 3개의 NAND 스트링을 나타내는 회로도이다.
도 3은 기판 상에 형성된 NAND 스트링의 단면도이다.
도 4는 비휘발성 저장 장치를 나타내는 도면이다.
도 5a는 메모리 셀 어레이의 예시적인 구조를 나타내는 도면이다.
도 5b는 개별 감지 블록의 블록도이다.
도 6a는 일련의 Vt 분포를 예시하는 도면이다.
도 6b는 일련의 Vt 분포를 예시하는 도면이다.
도 7a는 각 저장 소자가 2비트의 데이터를 저장하는 4-상태 메모리 장치에 대한 일련의 임계 전압 분포를 예시하는 도면이다.
도 7b는 도 7a의 분포를 프로그램하기 위해 사용될 수 있는 일련의 프로그램 펄스를 나타내는 도면이다.
도 8은 프로그래밍 프로세서를 예시하는 순서도이다.
도 9(A) 내지 도 9(H)는 일 실시예에 따른 프로그램 동작 중 전압을 나타내는 타이밍도이다.
도 10a, 도 10b 및 도 10c는 프로그램 동안 인접하는 3개의 NAND 스트링에 인가되는 전압을 나타내는 도면이다.
도 11은 가능한 Vsgd 윈도우를 나타내는 도면이다.
도 12는 프로그래밍이 진행됨에 따라 선택 트랜지스터들의 Vgs에 대한 임의의 조정을 갖는 상위 클리프로의의 가능한 이동을 나타내는 도면이다.
도 13은 프로그램 조건을 적용하는 프로세스를 예시하는 순서도이다.
도 14는 도 13의 프로세스에서 사용될 수 있는 일련의 프로그램 전압들 및 Vgs의 일 예를 나타내는 도면이다.
도 15는 도 13의 프로세스의 실시예를 구체적으로 나타내는 도면이다.
도 16a는 선택 트랜지스터에 대한 바이어스를 감소시킬지 여부를 결정하는 프로세스의 일 실시예을 나타내는 순서도이다.
도 16b는 선택 트랜지스터의 Vgs 바이어스의 일 실시예를 나타내는 도면이다.
도 17a는 선택 트랜지스터에 대한 바이어스를 감소시킬지 여부를 결정하는 프로세스를 예시하는 순서도이다.
도 17b는 선택 트랜지스터의 Vgs 바이어스의 일 실시예를 나타내는 도면이다.
도 17c는 임의의 상태의 프로그래밍의 완료가 선택 트랜지스터들의 Vgs 바이어스에 대한 감소의 시작 혹은 정지를 트리거시키는데 사용되게 되는 프로세스의 일 실시예를 나타낸 흐름도이다.
도 18a는 프로그램이 진행됨에 따라 드레인 선택 트랜지스터에 인가되는 바이어스가 감소되는 프로세스를 예시하는 순서도이다.
도 18b 및 도 18c는 도 18a의 프로세스 동안 인가될 수 있는 두 개의 예시적인 일련의 Vsgd를 나타내는 도면이다.
도 19a는 프로그램이 진행됨에 따라 BL 금지 전압이 증가하는 프로세스를 예시하는 순서도이다.
도 19b는 도 19a의 프로세스 동안 인가될 수 있는 예시적인 일련의 VBL_inhibit을 나타내는 도면이다.
도 19c는 인접하는 NAND 스트링의 프로그래밍 상태에 의존하는 비선택된 비트 라인에 관련된 비트 라인에 전압을 인가하는 프로세스를 예시하는 순서도이다.
도 19d는 이웃의 프로그래밍 상태에 기초하여 BL 금지 전압을 결정하는 프로세스를 예시하는 순서도이다.
도 20a는 프로그래밍이 진행됨에 따라 소스측 선택 트랜지스터에 인가되는 바이어가 감소되는 프로세스를 예시하는 순서도이다.
도 20b 및 도 20c는 도 20a의 프로세스 동안 인가될 수 있는 두 개의 예시적인 일련의 Vsgs를 나타내는 도면이다.
도 21a는 프로그래밍이 진행됨에 따라 공통 소스 라인에 인가되는 바이어스가 감소하는 프로세스를 예시하는 순서도이다.
도 21b는 도 21a의 프로세스 동안 공통 소스 라인에 인가될 수 있는 예시적인 일련의 V_cell_src를 나타내는 도면이다.
도 22a는 실패 비트 카운트가 어떻게 프로그램 루프 개수와 관련될 수 있는지를 보여주는 도면이다.
도 22b는 도 22a의 일례에 대한 상위 클리프 대 최대 루프 카운트를 나타내는 그래프이다.

본 발명은 비휘발성 저장 장치를 구동하는 방법 및 장치에 관한 것이다. 여기서 개시된 기술은 프로그램 혼란을 방지하거나 감소시킬 수 있다. 다른 NAND 스트링의 메모리 셀이 프로그래밍되는 동안 비선택된 NAND 스트링의 선택 트랜지스터가 의도치 않게 턴온되는 것을 방지함으로써, 개시된 기술이 프로그램 혼란을 방지하거나 감소시킬 수 있게 된다.

일 실시예에서, 프로그래밍이 진행됨에 따라, NAND 스트링의 선택 게이트에 인가되는 게이트-소스 전압(Vgs)은 점진적으로 감소된다. 예를 들면, Vgs는 일 프로그램 펄스에서 다음 프로그램 펄스 사이에서 감소될 수 있다. 일례로서, Vgs는 최초 몇 개의 프로그래밍 펄스 동안에는 동일하고, 다음 몇 개의 프로그래밍 펄스 동안에는 점진적으로 감소되며, 최후의 몇 개의 프로그래밍 펄스 동안에는 일정하게 유지된다. Vgs는 프로그램 동작 중 수 회 감소될 수 있다. 선택 트랜지스터는 드레인측 선택 트랜지스터 또는 소스측 선택 트랜지스터일 수 있다.

프로그래밍이 진행됨에 따라, 비선택된 NAND 스트링의 선택 트랜지스터의 Vgs를 점진적으로 감소시키는 것은 선택 트랜지스터가 의도하지 않게 턴온되는 것을 방지할 수 있게 한다. 이것은 비선택된 NAND 스트링이 적절하게 부스팅되어 프로그래밍이 금지된 상태를 유지하도록 한다. 따라서, 프로그램 혼란이 방지되거나 감소된다.

일 실시예에서, 선택 트랜지스터의 게이트와 관련된(즉, 결합된) 선택 라인에 하나의 프로그램 전압에서 다음 프로그램 전압까지의 다른 전압을 인가하여 Vgs를 감소시킬 수 있다. 일 실시예에서, 프로그램이 진행됨에 따라 비선택된 NAND 스트링과 관련된(즉, 결합된) 비트 라인에 하이 전압을 인가함으로써 Vgs를 감소시킬 수 있다. 일 실시예에서, 프로그래밍이 진행됨에 따라, 소스측 선택 트랜지스터와 관련된(즉, 결합된) 공통 소스 라인에 전압을 인가함으로써 Vgs가 감소된다.

일 실시예에서, 비선택된 NAND 스트링과 관련된 비트 라인에 인가되는 금지 전압(inhibit voltage)의 크기는 인접하는(이웃의) NAND의 프로그램 상태에 따라 결정된다. 일 실시예에서, 2개가 아니라 하나의 인접하는 NAND 스트링이 프로그래밍되면, 더 높은 금지 전압이 인가된다. 2개의 인접하는 NAND 스트링이 프로그래밍되면 사용된 전압에 비례하여 전압이 상승하게 된다. 2개의 인접하는 NAND 스트링이 프로그래밍되면 여전히 더 높은 금지 전압이 인가될 것이다.

실시예들을 실행하는데 적절한 메모리 시스템의 일례는 두 개의 선택 게이트 사이에서 직렬로 연결된 다중 트랜지스터 배열을 포함하는 NAND 플래시 메모리 구조를 사용하는 것이다. 직렬의 트랜지스터와 선택 게이트가 NAND 스트링으로 불린다. 도 1a는 NAND 스트링의 평면도이다. 도 1b는 NAND 스트링의 등가 회로도이다. 도 1a 및 도 1b에 도시된 NAND는 직렬로 배치된 4개의 트랜지스터(100, 102, 104, 106)을 포함하고 이들은 제 1 선택 게이트(120)와 제 2 선택 게이트(122) 사이에 배치된다. 선택 게이트(120)는 NAND 스트링을 비트 라인(126)에 연결한다. 선택 게이트(122)는 NAND 스트링을 소스 라인(128)에 연결한다. 제어 게이트(120CG)에 적절한 전압을 인가하여 선택 게이트(120)를 제어한다. 제어 게이트(122CG)에 적절한 전압을 인가하여 선택 게이트(122)를 제어한다. 트랜지스터(100, 102, 104, 106) 각각은 제어 게이트 및 플로팅 게이트를 포함한다. 트랜지스터(100)는 제어 게이트(100CG) 및 플로팅 게이트(100FG)를 포함한다. 트랜지스터(102)는 제어 게이트(102CG) 및 플로팅 게이트(102FG)를 포함한다. 트랜지스터(104)는 제어 게이트(104CG) 및 플로팅 게이트(104FG)를 포함한다. 트랜지스터(106)는 제어 게이트(106CG) 및 플로팅 게이트(106FG)를 포함한다. 제어 게이트(100CG)는 워드 라인(WL3)에 연결되고(또는 워드 라인(WL3)이고), 제어 게이트(102CG)는 워드 라인(WL2)에 연결되며, 제어 게이트(104CG)는 워드 라인(WL1)에 연결되고 제어 게이트(106CG)는 워드 라인(WL0)에 연결된다. 일 실시예에서, 트랜지스터(100, 102, 104, 106) 각각은 메모리 셀이라 불리는 저장 소자이다. 일 실시예에서 메모리 셀은 다중 트랜지스터를 포함할 수 있거나 혹은 도 1a 및 도 1b와는 다른 구성으로 구성될 수 있다. 일 실시예에서, 선택 게이트(120, 122) 각각 은 "선택 트랜지스터"로 구현된다. 따라서, 선택 게이트(120)를 "드레인측 선택 트랜지스터"(또는 SGD 트랜지스터)라 하며, 선택 게이트(122)를 "소스측 트랜지스터"(또는 SGS 트랜지스터)라 한다.

도 2는 3개의 NAND 스트링을 나타내는 회로도이다. NAND 구조에 사용되는 플래시 메모리 시스템의 전형적인 구조는 다수의 NAND 스트링을 포함할 수 있다. 예를 들면, 3개의 NAND 스트링(320, 340, 360)이 매우 많은 NAND 스트링을 가진 메모리 어레이 내에서 보여진다. 각각의 NAND 스트링은 2개의 선택 게이트와 4개의 저장 소자를 포함한다. 간략한 설명을 위해 4개의 저장 소자가 표시되었지만, 현대의 NAND 스트링은 예를 들어 32개, 64개 또는 더 많은 저장 소자를 포함할 수 있다.

예를 들면, NAND 스트링(320)은 선택 게이트(322, 327) 및 저장 소자(323-326)를 포함하고 NAND 스트링(340)은 선택 게이트(342, 347) 및 저장 소자(343-346)를 포함하며, NAND 스트링(360)은 선택 게이트(362,367) 및 저장 소자(363-366)를 포함한다. 각각의 스트링은 선택 게이트(327, 347 또는 367)에 의해 소스 라인과 연결된다. 선택 라인(SGS)은 소스측 선택 게이트를 제어하기 위해 사용된다. 일 실시예에서, 여러 개의 NAND 스트링(320, 340, 360)이 선택 트랜지스터들에 의해 각각의 비트 라인(321, 341, 361)에 연결된다. 일 실시예에서, 선택 트랜지스터는 선택 게이트(322, 342, 362)에 배치된다. 일 실시예에서 선택 트랜지스터는 선택 게이트(322, 342, 362)를 형성한다. 이들 선택 트랜지스터는 드레인 선택 라인(SGD)에 의해 제어된다. 다른 실시예에서, 선택 라인이 NAND 스트링들 사이에서 공통일 필요는 없다. 즉, 서로 다른 NAND 스트링들에 대하여 서로 다른 선택 라인이 제공될 수 있다. 워드 라인(WL3)은 저장 소자(323, 343, 363)의 제어 게이트에 연결된다. 워드 라인(WL2)은 저장 소자(324, 344, 364)의 제어 게이트에 연결된다. 워드 라인(WL1)은 저장 소자(325, 345, 365)의 제어 게이트에 연결된다. 워드 라인(WL0)은 저장 소자(326, 346, 366)의 제어 게이트에 연결된다. 도시된 바와 같이, 각각의 비트 라인과 각각의 NAND 스트링은 저장 소자들의 어레이 또는 세트의 열을 포함한다. 워드 라인(WL3, WL2, WL1, WL0)은 어레이 또는 세트의 행을 포함한다. 각각의 워드 라인은 각각의 저장 소자의 제어 게이트들을 일렬로 연결한다. 또는, 제어 게이트들은 워드 라인 자체에 제공될 수 있다. 예를 들면, 워드 라인(WL2)은 저장 소자(324, 344, 346)의 제어 게이트를 제공한다. 실질적으로, 하나의 워드 라인에 수천 개의 저장 소자가 있을 수 있다.

각각의 저장 소자는 데이터를 저장할 수 있다. 예를 들면, 1비트의 디지털데이터를 저장할 때 저장 소자의 가능한 임계 전압(V_TH)의 범위는 논리 데이터 "1" 및 "0"으로 할당되는 2개의 범위로 분리된다. NAND형 플래시 메모리의 일례에서, 저장 소자가 소거된 후 임계 전압(V_TH)이 음(negative)이면 논리 "1"로 정의된다. 저장 소자가 소거된 후 임계 전압(V_TH)이 양(positive)이면 논리 "0"으로 정의된다. V_TH가 음이고 판독 동작이 실행되면, 저장 소자가 턴온되어 논리 "1"이 저장됨을 표시한다. V_TH가 양이고 판독 동작이 실행되면, 저장 소자가 턴온되지 않고 논리 "0"이 저장됨을 표시한다. 또한, 저장 소자는 멀티비트의 디지털 데이터 등의 다중 레벨의 정보를 저장한다. 이 경우, 임계 전압(V_TH) 값의 범위는 데이터 레벨의 개수만큼 분리된다. 예를 들면, 4 레벨의 정보가 저장되면, 데이터 값 "11", "10", "01" 및 "00"으로 할당되는 4개의 임계 전압(V_TH) 범위가 존재한다. NAND 형 메모리의 일례에서, 소거 동작 이후의 임계 전압(V_TH)은 음이 되고 "11"로 정의된다. 양의 임계 전압(V_TH) 값은 "10", "01" 및 "00" 상태에 사용될 수 있다. 저장 소자로 프로그래밍되는 데이터와 그 저장 소자의 임계 전압 범위 사이의 특별한 관계는 저장 소자에 적용된 데이터 인코딩 체계에 의존한다. 예를 들어, 그 전체가 참조로 본 명세서에 통합되는 미국특허공보 제6,222,762호 및 제7,237,074호는 다중 상태의 플래시 소자에 대한 여러 가지 데이터 인코딩 체계를 개시한다.

그 전체가 참조로 본 명세서에 통합되는 미국특허공보 제5,386,422호, 제5,570,315호, 제5,774,397호, 제6,046,935호, 제6,456,528호, 제6,522,580호에 NAND형 플래시 메모리의 적절한 예와 그 작동이 개시된다.

플래시 메모리 소자를 프로그래밍할 때, 프로그램 전압이 저장 소자의 제어 게이트에 인가되고 저장 소자와 관련된 비트 라인은 접지된다. 전자가 채널에서 플로팅 게이트로 주입된다. 전자가 플로팅 게이트에 축적될 때, 플로팅 게이트는 음으로 대전되어 저장 소자의 임계 전압(V_TH)이 상승한다. 프로그래밍되는 저장 소자의 제어 게이트에 프로그램 전압을 인가하기 위해, 프로그램 전압은 적절한 워드 라인에 인가된다. 상술한 바와 같이, NAND 스트링들 각각의 저장 소자는 동일한 워드 라인을 공유한다. 예를 들면, 도 2의 저장 소자(324)가 프로그래밍될 때, 프로그램 전압이 저장 소자(344, 364)에도 인가될 것이다.

도 3은 기판상에 형성된 NAND 스트링의 단면도를 나타낸다. 도면은 간략화되어 있으며 전체를 나타내지 않는다. NAND 스트링(400)은 기판(490) 위에 형성된 소스측 선택 게이트(또는 SGS 트랜지스터)(406), 드레인측 선택 게이트(또는 SGD 트랜지스터)(424) 및 8개의 저장 소자(408, 410, 412, 414, 416, 418, 420, 422)를 포함한다. 소스/드레인 영역(430)은 각 저장 소자의 양측에 제공된다. 일 실시예에서, 기판(490)은 3중-웰 기술(triple-well technology)을 사용하는데, 여기서 3중-웰 기술은 어레이 p-웰 영역(array p-well region)(492)을 포함하고, 어레이 p-웰 영역은 어레이 n-웰 영역(array n-well region)(494) 내에 있으며, 어레이 n-웰 영역(494)은 또한 p-타입 기판 영역(496) 내에 있다. NAND 스트링 및 이것의 비휘발성 저장 소자는 어레이 p-웰 영역(492) 상에 적어도 부분적으로 형성될 수 있다.

전압(V_SOURCE)는 소스 라인 컨택(404)에 제공된다. 상기 소스 라인 컨택은 SGS 트랜지스터(406)의 확산 영역(431)과 전기적으로 접속된다. SGD 트랜지스터(42)의 확산 영역(432)과 전기적으로 접속되는 비트 라인컨택(426)에는 비트 라인 전압(VBL)이 인가된다. 또한, 어레이 p-웰 영역(492) 또는/및 n-웰 영역(494)에는 단자(402) 및/또는 단자(403)를 통해 본체 바이어스 전압(body bias voltages)이 인가된다.

프로그램 동작 중, 제어 게이트 전압(V_PGM)이 저장 소자(414)와 관련된 선택된 워드 라인(WL3)에 인가된다. 또한, 저장 소자의 제어 게이트가 워드 라인의 일부로서 제공될 수 있다. 예를 들면, WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7은 각각 저장 소자(408, 410, 412, 414, 416, 418, 420, 422)의 제어 게이트를 통해 연장될 수 있다. 하나의 가능한 구조에서, 패스 전압(V_PASS)은 NAND 스트링과 관련된 나머지 워드 라인에 인가된다. V_SGS 및 V_SGD가 각각 선택 게이트(406, 424)에 인가된다.

도 4는 하나 이상이 메모리 다이(memory die) 또는 메모리 칩(212)을 포함하는 비휘발성 저장 장치(210)를 나타낸다. 메모리 다이(212)는 메모리 셀(200) 어레이(2차원 또는 3차원), 제어 회로(220) 및 판독/기입 회로(230A, 230B)를 포함한다. 일 실시예에서, 다양한 주변 회로를 통한 메모리 어레이(200)로의 액세스는 서로 대향하는 어레이의 양측에서 대칭적으로 실행되므로, 양측의 액세스 라인들 및 회로들의 밀도를 반으로 감소시킬 수 있게 된다. 판독/기입 회로(230A, 230B)는 다중 감지 블록(300)을 포함하여, 메모리 셀들의 페이지가 병렬로 판독 및 프로그램되도록 한다. 메모리 셀(200)은 행 디코더(row decoder)(240A, 240B)를 통해 워드 라인에 의해 어드레스될 수 있으며, 열 디코더(column decoder)(242A, 242B)를 통해 비트 라인에 의해 어드레스될 수도 있다. 전형적인 실시예에서, 제어기(244)가 하나 이상의 메모리 다이(212)로서 동일한 메모리 장치(210)(예를 들면, 소거가능한 저장 카드 또는 저장 패키지)에 포함된다. 커맨드와 데이터는 라인(232)에 의해 호스트와 제어기(244) 사이에서 전송되고 라인(234)을 통해 제어기와 하나 이상의 메모리 다이(212) 사이에서 전송된다. 일 구현예는 복수의 칩(312)을 포함할 수 있다.

제어 회로(220)는 판독/기입 회로(230A, 230B)와 함께 메모리 어레이(200) 상에서 메모리 동작을 수행한다. 제어 회로(220)는 상태 머신(state machine)(220), 온-칩 어드레스 디코더(on-chip address decoder)(224) 및 파워 제어 모듈(power control module)(226)을 포함한다. 상태 머신(222)은 메모리 동작의 칩-레벨 제어를 제공한다. 온-칩 어드레스 디코더(224)는 호스트 혹은 메모리 제어기에 의해 사용되는 어드레스와 디코더들(240A, 240B, 242A, 242B)에 의해 사용되는 하드웨어 어드레스 간의 변환을 위해 어드레스 인터페이스(address interface)를 제공한다. 파워 제어 모듈(226)은 메모리 동작 동안 워드 라인 및 비트 라인에 공급되는 파워 및 전압을 제어한다. 일 실시예에서, 파워 제어 모듈(226)은 공급 전압보다 큰 전압을 생성시킬 수 있는 하나 이상의 전하 펌프(charge pump)를 포함한다.

일 실시예에서, 제어 회로(220), 파워 제어 모듈(226), 디코더 회로(224), 상태 머신 회로(222), 디코더 회로(242A), 디코더 회로(242B), 디코더 회로(240A), 디코더 회로(240B), 판독/기입 회로(230A), 판독/기입 회로(230B) 그리고/또는 제어기(244) 중 하나 또는 임의의 조합은 하나 이상의 관리 회로로 지칭될 수 있다.

도 5a는 메모리 셀 어레이(200)의 예시적인 구조를 도시한다. 일 실시예에서, 메모리 셀들의 어레이는 메모리 셀의 M개의 블록(block)들로 분할된다. 플래시 EEPROM 시스템에 대해 공통인 것으로서, 블록은 소거의 단위이다. 즉, 각각의 블록은 함께 소거되는 메모리 셀들의 최소 개수를 포함한다. 각각의 블록은 전형적으로 다수의 페이지들로 분할된다. 페이지는 프로그래밍의 단위이다. 데이터의 하나 이상의 페이지는 전형적으로 메모리 셀의 하나의 행에 저장된다. 페이지는 하나 이상의 섹터(sector)를 저장할 수 있다. 섹터는 사용자 데이터 및 오버헤드 데이터(overhead data)를 포함한다. 전형적으로, 오버헤드 데이터는 섹터의 사용자 데이터로부터 계산된 에러 정정 코드(Error Correction Code, ECC)를 포함한다. (아래에서 설명되는) 제어기의 일부분은 데이터가 어레이에 프로그래밍되고 있을 때 ECC를 계산하고, 데이터가 어레이로부터 판독되고 있을 때 이것을 또한 점검(check)한다. 일 실시예에서, 제어기(244)는 ECC에 근거하여 특정 개수의 오판독을 정정할 수 있다.

대안적으로, ECC 및/또는 다른 오버헤드 데이터는 관련된 사용자 데이터와는 다른 페이지, 또는 심지어 다른 블록에 저장된다. 사용자 데이터의 섹터는 전형적으로 512바이트인데, 이것은 자기 디스크 드라이브(magnetic disk drives)에서의 섹터 크기에 대응한다. 다수의 페이지(대체적으로 8개의 페이지로부터 예를 들어, 최대 32개, 64개, 128개, 혹은 그 이상의 페이지)가 블록을 형성한다. 서로 다른 크기의 블록들 및 구성들이 또한 사용될 수 있다.

다른 실시예에서, 비트 라인은 홀수 비트 라인(odd bit line)과 짝수 비트 라인(even bit line)으로 분리된다. 홀수/짝수 비트 라인 구조에서, 공통 워드 라인을 따라 홀수 비트 라인과 접속되는 메모리 셀은 어느 하나의 시간에 프로그래밍되는 반면에, 공통 워드 라인을 따라 짝수비트 라인과 접속되는 메모리 셀은 다른 시간에 프로그램된다.

도 5a는 메모리 어레이(200)의 블록i를 더 상세히 나타낸다. 블록i는 X+1개의 비트 라인 및 X+1개의 NAND 스트링을 포함한다. 블록i는 또한 64개의 데이터 워드 라인(WL0 내지 WL63), 2개의 더미 워드 라인(WL_d0, WL_dl), 드레인측 선택 라인(SGD), 소스측 선택 라인(SGS)을 포함한다. 각각의 NAND 스트링의 일 단자는 (선택 라인(SGD)에 연결된) 드레인 선택 게이트를 통해 대응하는 비트 라인에 연결되고, 또 다른 단자는 (선택 라인(SGS)에 연결된) 소스 선택 게이트를 통해 소스 라인에 연결된다. 64개의 데이터 워드 라인 및 2개의 더미 워드 라인이 존재하기 때문에, 각각의 NAND 스트링은 64개의 데이터 메모리 셀 및 2개의 더미 메모리 셀을 포함한다. 다른 실시예들에서, NAND 스트링은 64개보다 더 많거나 혹은 더 적은 수의 데이터 메모리 셀 및 2개의 더미 메모리 셀을 가질 수 있다. 데이터 메모리 셀은 사용자 데이터 혹은 시스템 데이터를 저장할 수 있다. 더미 메모리 셀은 전형적으로 사용자 데이터 혹은 시스템 데이터를 저장하기 위해 사용되지 않는다. 일부 실시예는 더미 메모리 셀을 포함하지 않는다.

도 5b는 코어 영역(core portion)(감지 모듈(580)로 지칭됨)과 공통 영역(common portion)(590)으로 구획된 개개의 감지 블록(300)의 블록도다. 일 실시예에서, 각각의 비트 라인에 대해 개별 감지 모듈(580)이 있고, 복수의 감지 모듈(580)의 세트에 대해 하나의 공통 영역(590)이 존재한다. 일례에서, 감지 블록은 1개의 공통 영역(590)과 8개의 감지 모듈(580)을 포함한다. 한 그룹 내의 감지 모듈 각각은 데이터버스(572)를 통해 관련 공통 영역과 통신한다. 더 상세한 사항에 대해서는, 미국 특허출원 공개번호 제2006/0140007호를 참조하기 바라며, 이 특허문헌은 그 전체가 참조로 본 명세서에 통합된다.

감지 모듈(580)은 연결된 비트 라인에서의 전도 전류가 미리 결정된 임계 레벨보다 큰지 혹은 작은지 여부를 결정하는 감지 회로(570)를 포함한다. 일부 실시예에서, 감지 모듈(580)은 일반적으로 감지 증폭기(sense amplifier)로서 지칭되는 회로를 포함한다. 감지 모듈(580)은 또한 연결된 비트 라인 상의 전압 조건을 설정하기 위해 사용되는 비트 라인 래치(bit line latch)(582)를 포함한다. 예를 들어, 비트 라인 래치(582)에 래치된 미리 결정된 상태는 연결된 비트 라인이 프로그래밍 금지를 지정하는 상태(예를 들어, V_DD)가 되도록 한다.

공통 영역(590)은 프로세서(592), 일련의 데이터 래치(594), 일련의 데이터 래치(594)와 데이터 버스(520) 사이에 결합된 I/O 인터페이스(596)를 포함한다. 프로세서(592)는 계산(computations)을 수행한다. 예를 들면, 기능들 중 하나는 감지된 메모리 셀에 저장된 데이터를 결정하고 그 결정된 데이터를 일련의 데이터 래치에 저장하는 것이다. 일련의 데이터 래치(594)는 판독 동작 동안 프로세서(592)에 의해 결정된 데이터 비트를 저장하기 위해 사용된다. 또한, 데이터 래치(594)는 프로그램 동작 동안 데이터 버스(520)로부터 입력된 데이터 비트를 저장하기 위해 사용될 수 있다. 입력된 데이터 비트는 메모리에 프로그래밍될 기입 데이터를 나타낸다. I/O 인터페이스(596)는 데이터 래치(594)와 데이터 버스(520) 사이의 인터페이스를 제공한다.

판독 혹은 감지 동안, 시스템의 동작은 어드레스된 셀로 공급되는 다른 제어 게이트 전압을 제어하는 상태 머신(222)에 의해 제어된다. 메모리에 의해 지원되는 다양한 메모리 상태에 대응하는 다양한 이미 정의된 제어 게이트 전압에 걸친 스텝핑(stepping)이 진행됨에 따라, 감지 모듈(580)은 이러한 전압들 중 하나에서 트립핑(tripping)할 수 있고, 감지 모듈(580)로부터의 출력은 버스(572)를 통해 프로세서(592)에 제공된다. 이때, 입력 라인(593)을 통해 상태 머신으로부터 제공되는 인가된 제어 게이트 전압에 대한 정보와 감지 모듈의 트립핑 이벤트를 고려하여, 프로세서(592)가 메모리 상태를 결정한다. 그 다음에, 프로세서는 메모리 상태에 대한 바이너리 인코딩(binary encoding)을 계산하고, 그에 따른 데이터 비트를 데이터 래치(594)에 저장한다. 코어 부분의 다른 실시예에서, 비트 라인 래치(582)는 2가지 역할, 즉 감지 모듈(580)의 출력을 래치하는 래치로서의 역할과 전술한 비트 라인 래치로서의 역할을 한다.

복수의 프로세서(592)를 포함하는 몇몇 실행이 고려된다. 일 실시예에서, 각각의 프로세서(592)는 출력 라인(도 5에서는 미도시)을 포함하는데, 각각의 출력 라인은 함께 와이어드-OR(wired-OR)되어 있다. 일부 실시예에서, 출력 라인은 와이어드-OR 라인에 연결되기 전에 인버트(invert)된다. 와이어드-OR 라인을 수신하는 상태 머신은 프로그래밍되는 모든 비트가 언제 원하는 레벨에 도달했는지를 결정할 수 있기 때문에, 이러한 구성은 프로그래밍 프로세스가 언제 완료되었는지에 관한 프로그램 검증 프로세스 동안 빠른 결정을 가능하게 한다. 예를 들어, 각각의 비트가 그 원하는 레벨에 도달한 경우, 그 비트에 대한 로직 제로(zero)가 와이어드-OR 라인에 전송된다(혹은, 데이터 1이 인버트됨). 모든 비트가 데이터 0(혹은, 인버트된 데이터 1)을 출력하는 경우, 상태 머신은 프로그래밍 프로세스의 종료를 알게 된다. 각각의 프로세서가 8개의 감지 모듈과 통신하는 실시예들에서, 상태 머신은 (일부 실시예들에서) 와이어드-OR라인을 8번 판독할 필요가 있거나, 혹은 로직이 프로세서(592)에 추가되어 관련 비트 라인의 결과들을 축적하므로 상태 머신은 단지 와이어드-OR 라인을 한 번만 판독하면 되게 된다.

프로그래밍 혹은 검증 동안, 프로그래밍될 데이터는 데이터 버스(520)로부터 일련의 데이터 래치(594)에 저장된다. 상태 머신의 제어 하에서, 프로그램 동작은 어드레싱된 메모리 셀의 제어 게이트에 인가된 (증가하는 크기를 갖는) 일련의 프로그래밍 전압 펄스를 포함한다. 각각의 프로그래밍 펄스 이후에는, 메모리 셀이 원하는 상태로 프로그래밍되었는지를 결정하기 위해 검증 프로세스가 실행된다. 프로세서(592)는 원하는 메모리 상태와 대비하여 그 검증된 메모리 상태를 모니터링(monitoring)한다. 두 개가 일치하는 경우, 비트 라인이 프로그램 금지를 지정하는 상태가 되도록 프로세서(592)가 비트 라인 래치(582)를 설정한다. 이것은 제어 게이트에 프로그래밍 펄스들이 인가되는 경우에도 비트 라인에 관련된 셀의 후속 프로그래밍을 금지시킨다. 다른 실시예들에서, 프로세서는 처음에 비트 라인 래치(582)를 로드(load)하고, 감지 회로는 이것을 검증 프로세스 동안 금지 값으로 설정한다. 일 실시예에서, 금지 값의 크기는 선택된 워드 라인의 위치에 따라 달라진다.

데이터 래치 적층(data latch stack)(594)은 감지 모듈에 대응하는 데이터 래치들의 적층을 포함한다. 일 실시예에서, 감지 모듈(580) 당 3-5개(혹은 다른 개수)의 데이터 래치가 있다. 일 실시예에서, 래치들은 각각 하나의 비트다. 일부 구현(그러나 반드시 요구되는 것은 아님)에서, 데이터 래치는 시프트 레지스터(shift register)로서 구현되어 데이터 래치에 저장된 병렬 데이터는 데이터 버스(520)용 직렬 데이터로 변환되게 되며, 그 반대의 경우도 마찬가지다. 일 실시예에서, M개의 메모리 셀의 판독/기입 회로 블록에 대응하는 모든 데이터 래치는 서로 링크되어 블록 시프트 레지스터(block shift register)를 형성함으로써 데이터의 블록은 직렬 전달에 의해 입력 혹은 출력될 수 있게 된다. 특히, 판독/기입 모듈의 뱅크(bank)가 적용되어, 일련의 데이터 래치의 각각이 (마치 이들이 전체 판독/기입 블록에 대한 시프트 레지스터의 일부인 것처럼) 데이터를 데이터 버스의 내부 또는 외부로 순차적으로 시프트한다.

판독 동작 및 감지 증폭기에 대한 추가 정보는, (1) 미국특허번호 제7,196,931호(발명의 명칭: "Non-VolatileMemory And Method With Reduced Source Line Bias Errors"), (2) 미국특허번호 제7,023,736호(발명의 명칭:"Non-Volatile Memory And Method with Improved Sensing"), (3) 미국특허번호 제7,046,568호(발명의 명칭:"Memory Sensing Circuit and Method for Low Voltage Operation"), (4) 미국특허번호 제7,196,928호(발명의 명칭: "Compensating for Coupling During Read Operations of Non-Volatile Memory"), (5) 미국특허번호 제7,327,619호(발명의 명칭: "Reference Sense Amplifier For Non-Volatile Memory")에서 찾을 수 있다. 이들 5개의 특허 문헌들 모두는 그 전체가 참조로 본 명세서에 통합된다.

(검증을 갖는) 성공적인 프로그래밍 프로세스의 종료시, 메모리들의 임계 전압은 프로그래밍된 메모리 셀에 대한 임계 전압의 하나 이상의 분포 내에 있어야만 하거나, 혹은 적절하게는 소거된 메모리 셀에 대한 임계 전압의 분포 내에 있어야만 한다. 도 6a는 각각의 메모리 셀이 데이터의 3개의 비트를 저장하는 경우, 메모리 셀에 대한 데이터 상태에 대응하는 예시적인 Vt분포를 나타낸다. 그러나, 다른 실시예에서 메모리 셀 당 데이터가 3개의 비트보다 더 많거나 더 적은 비트를 사용할 수 있다. 도 6a는 소거 상태 및 프로그래밍된 상태(A-G)에 대응하는 8개의 Vt분포를 나타낸다. 일 실시예에서, 소거 상태에서의 임계 전압은 음의 값이고, 프로그래밍된 상태(A-G)에서의 임계 전압은 양의 값이다.

그러나, 프로그래밍된 상태(A-G) 중 하나 이상에서의 임계 전압은 음의 값일 수 있다. 따라서, 일 실시예에서, 적어도 VrA는 음의 값일 수 있다. VvA, VrB, VvB, 등과 같은 다른 전압도 역시 음의 값일 수 있다.

각각의 데이터 상태 사이에는 메모리 셀로부터 데이터를 판독하기 위해 사용되는 판독 기준 전압이 있다. 예를 들어, 도 6a는 소거 상태와 A-상태 사이의 판독 기준 전압(VrA)과 A-상태와 B-상태 사이의 판독 기준 전압(VrB)을 나타낸다. 소정의 메모리 셀의 임계 전압이 각각의 판독 기준 전압보다 큰지 작은지를 테스트(test)함으로써, 시스템은 메모리 셀이 어떤 상태에 있는지를 결정할 수 있다.

각각의 프로그래밍된 상태의 하위 에지 혹은 그 가까이에는 검증 기준 전압이 있다. 예를 들어, 도 6a에는 A-상태에 대한 VvA 및 B-상태가 도시된다. 메모리 셀이 소정의 상태로 프로그래밍될 때, 시스템이 이들 메모리 셀이 검증 기준 전압보다 크거나 동일한 임계 전압을 갖는 지를 테스트한다.

도 6b는 에러 정정 알고리즘이 에러가 발생하는 셀의 특정 비율을 처리할 수 있기 때문에, Vt분포들이 부분적으로 오버랩(overlap)할 수 있는 것을 나타낸다. 일부 실시예들의 경우, 일 시점에서 임계 전압 분포가 도 6a와 닮을 수 있고, 다른 시점에서 임계 전압 분포가 도 6b에서와 같이 오버랩할 수 있음에 유의해야 한다. 예를 들어, 프로그래밍 직후에, 임계 전압 분포는 도 6a를 닮을 수 있다. 그러나, 시간이 경과함에 따라, 메모리 셀의 임계 전압은 시프트될 수 있고, 이에 따라 오버랩이 발생할 수 있게 된다.

도시된 임계 전압 분포의 간격/폭이 동일한 것과는 달리, 데이터 보유 손실(data retention loss)에 대한 감수성(susceptibility)의 다양한 양을 수용하기 위해 다양한 분포들이 상이한 폭/간격을 가질 수 있음에 또한 유의해야 한다.

일부 실시예들에서, "로우 검증(verify low)" 및 "하이 검증(verify high)" 기준 전압이 사용된다. 도 7a는 각각의 저장 소자가 2비트의 데이터를 저장하는 4-상태 메모리 장치에 대한 임계 전압 분포의 예시적인 세트를 도시한다. 제 1 임계 전압 분포(700)는 소거된(소거-상태) 저장 소자에 제공된다. 3개의 임계 전압 분포(702, 704, 706)는 프로그래밍된 상태 A, B, 및 C를 각각 나타낸다. 일 실시예에서, 소거-상태에서의 임계 전압은 음의 값이고, A-상태, B-상태, 및 C-상태에서의 임계 전압은 양의 값이다.

판독 기준 전압(VrA, VrB, VrC)은 저장 소자로부터 데이터를 판독하기 위해 또한 제공된다. 소정의 저장 소자의 임계 전압이 VrA, VrB, VrC보다 큰지 작은지를 테스트함으로써, 시스템은 그 상태, 예를 들어, 저장 소자가 있는 상태를 결정할 수 있다.

또한, 검증 기준 전압(VvA, VvB,VvC)이 제공된다. 저장 소자가 A-상태, B-상태 혹은 C-상태로 프로그래밍되는 경우, 시스템은 이러한 저장 소자들이 VvA, VvB, 혹은 VvC 보다 크거나 같은 임계 전압을 갖는지를 각각 테스트한다. 일 실시예에서, "로우 검증" 기준 전압들 VvaL, VvbL, 및 VvcL이 제공된다. 유사한 "로우 검증" 기준 전압들이 또한 상이한 개수의 상태들을 갖는 실시예들에서 사용될 수 있다.

풀 시퀀스 프로그래밍(full sequence programming)에서 저장 소자들은 소거된-상태로부터 프로그래밍된 상태, A, B 혹은 C, 중 어느 하나로 바로 프로그래밍될 수 있다. 예를 들어, 프로그래밍될 저장 소자들의 한 무리가 먼저 소거될 수 있고, 이에 따라 그 무리 내의 모든 저장 소자가 소거된 상태에 있게 된다. 저장 소자를 A-상태, B-상태 및 C-상태로 바로 프로그래밍하기 위해 도 7b에 도시된 바와 같은 일련의 프로그래밍 펄스가 사용된다. 일부 저장 소자가 소거된 상태로부터 A-상태로 프로그래밍되고, 다른 저장 소자들은 소거된 상태로부터 B-상태로 프로그래밍되며, 그리고/또는 소거된 상태로부터 C-상태로 프로그래밍된다. 풀 시퀀스 프로그래밍의 사용이 반드시 요구되는 것은 아님에 유의해야 한다.

저속 프로그래밍 모드의 일 예는 하나 이상의 데이터 상태에 대해 하위(오프셋(offset)) 검증 레벨 및 상위(타겟) 검증 레벨을 사용한다. 예를 들어, VvaL 및 VvA는 A-상태에 대해 각각 오프셋 검증 레벨 및 타겟 검증 레벨이고, VvbL 및 VvB는 B-상태에 대해 각각 오프셋 검증 레벨 및 타겟 검증 레벨이다. 프로그래밍 동안, 타겟 상태로서 A-상태에 프로그래밍되고 있는 저장 소자(A-상태 저장 소자)의 임계 전압이 VvaL보다 큰 경우, 그 프로그래밍 속도는 예를 들어, 비트 라인 전압을 임의의 레벨, 예를 들어, 공칭 프로그램 레벨 혹은 비-금지 레벨(예컨대, 0V)과 전체 금지 레벨(예컨대, 2V-3V) 사이의 0.6V-0.9V까지 상승시킴으로써 느려진다. 중간 값은 퀵 패스 라이트(Quick Pass Write, QPW) 값으로서 지칭될 수 있다. 이것은 임계 전압에서의 큰 스텝 증가를 피함으로써 더 큰 정확도를 제공한다.

임계 전압이 VvA에 도달하면, 저장 소자의 후속 프로그래밍은 락아웃(lock out)된다. 유사하게, B-상태 저장 소자의 임계 전압이 VvbL을 초과하면 그 프로그래밍 속도는 느려지며, 임계 전압이 VvB에 도달하면 저장 소자의 후속 프로그래밍은 락아웃된다. 하나의 접근법에서, 일부 오버슈트(overshoot)가 전형적으로 허용 가능하기 때문에 저속 프로그래밍 모드는 가장 높은 상태에 대해서는 사용되지 않는데, 그 대신에, 저속 프로그래밍 모드는 소거된 상태보다는 크고 가장 높은 상태보다는 작은 프로그래밍된 상태들에 대해 사용될 수 있다.

또한, 논의된 예시적 프로그래밍 기술에서, 저장 소자의 임계 전압은 저장 소자가 타겟 데이터 상태로 프로그래밍됨에 따라 상승된다. 그러나, 저장 소자가 타겟 데이터 상태로 프로그래밍됨에 따라 저장 소자의 임계 전압이 감소되는 프로그래밍 기술들이 사용될 수 있다. 저장 소자 전류를 측정하는 프로그래밍 기술들이 또한 사용될 수 있다. 본 명세서에서의 개념들은 다양한 프로그래밍 기술들에 채택될 수 있다.

도 7b는 프로그래밍 동작 동안, 선택된 워드 라인에 인가되는 일련의 프로그램 및 검증 펄스를 도시한다. 프로그래밍 동작은 복수의 프로그래밍 반복들을 포함할 수 있고, 여기서 각각의 반복은 선택된 워드 라인에 하나 이상의 프로그램 펄스(전압)를 인가하고 이후에 하나 이상의 검증 전압을 인가한다. 하나의 가능한 접근법에서, 프로그램 전압은 연속적인 반복에서 단계적으로 증가한다. 더욱이, 프로그램 전압은 12-25V의 프로그램 레벨의 제 2 부분에 후속되는 6V-8V의 패스 전압(Vpass) 레벨을 갖는 제 1 부분을 포함할 수 있다. 예를 들어, 제 1 내지 4 프로그램 펄스(752, 754, 756, 758) 등은 각각 프로그램 전압(Vpgml, Vpgm2, Vpgm3, Vpgm4) 등을 가진다. 하나 이상의 일련의 검증 전압은 각각의 프로그램 펄스 이후에 제공될 수 있다. 일부 실시예에서, 프로그램 펄스 사이에 2개 이상의 검증 펄스가 존재할 수 있다. 몇몇의 경우, 임의의 저장 소자가 가장 낮은 프로그램 상태(예를 들어, A-상태)에 도달하지 않으므로, 하나 이상의 초기 프로그램 펄스가 검증 펄스에 후속하지 않는다. 이어서, 예를 들어, 프로그램 반복들이 A-상태에 대해 검증 펄스들을 사용할 수 있고, 그 다음에는 A-상태 및 B-상태에 대해 검증 펄스들을 사용하는 프로그램 반복들이 올 수 있으며, 그 다음에 B-상태 및 C-상태에 대해 검증 펄스들을 사용하는 프로그램 반복들이 올 수 있다.

도 8은 하나 이상의 검증 단계를 포함하는 프로그래밍 프로세스(800)의 일 실시예를 설명하는 순서도이다. 일 실시예에서, 이 프로세스는 선택된 워드 라인 상의 메모리 셀을 프로그래밍하기 위해 사용된다. 일 실시예에서, 이 프로세스는 선택된 워드 라인 상의 모든 메모리 셀을 프로그래밍하기 위해 사용된다. 일 실시예에서, 이 프로세스는 선택된 워드 라인 상의 다른 모든 메모리 셀을 프로그래밍하는데 사용된다(예를 들어,홀수/짝수 프로그래밍을 하기 위해 사용됨).

단계(810)에서, 프로그램 전압(Vpgm)이 초기 값으로 설정된다. 또한, 단계(810)에서, 프로그램 카운터(CP)는 0으로 초기화된다.

단계(820)에서, 프로그램 조건이 적용된다. 프로그램 조건의 적용은 NAND 스트링의 선택 게이트에 Vgs를 인가하는 것을 포함할 수 있다. 일 실시예에서, 프로그래밍 동안 선택 트랜지스터에 인가되는 Vgs는 점진적으로 감소된다. 예를 들면, 크기는 실행된 지난번 단계(820)에 대하여 감소된다. 아래에 설명될 도 9는 단계(820) 동안 적용되는 프로그램 조건의 몇몇 예를 나타낸다.

프로그램 조건의 적용은 선택된 워드 라인에 프로그래밍 신호(예를 들면, 전압 펄스)의 인가를 포함한다. 단계(820)는 또한 비트 라인에 적절한 전압을 인가하는 것을 포함한다. 일 실시예에서, 제 1 전압(즉, 로우 전압)은 현재 정상적으로(또는 빠르게) 프로그래밍되는 메모리 셀을 가진 NAND 스트링과 관련된 비트 라인에 인가되고, 제 2 전압 (즉, 중간 전압)은 현재 느리게 프로그래밍되는 메모리 셀을 가진 NAND 스트링과 관련된 비트 라인에 인가되며, 제 3 전압(즉, 하이 전압)은 현재 이후의 프로그래밍으로부터 금지되거나 락아웃된 메모리 셀을 가진 NAND 스트링과 관련된 비트 라인에 인가된다. 일 실시예에서, NAND 스트링을 금지하기 위해 인가되는 전압의 크기는 프로그래밍 동안 점진적으로 증가한다. 예를 들면, 단계(820)에서 다른 단계로의 하나의 반복 동안 증가할 수 있다.

일 실시예에서, 단계(820)에서, 인접하는 NAND 스트링의 프로그래밍 상태에 따라, 금지 전압이 비선택된 라인에 인가된다. 아래에 설명되듯이, 도 19c는 인접하는 NAND 스트링의 프로그래밍 상태에 따라 금지 전압을 비트 라인에 인가하는 실시예를 나타낸다. 아래에 설명되듯이, 도 19d는 인접하는 NAND 스트링의 프로그래밍 상태에 따라 금지 전압의 크기를 결정하는 실시예를 나타낸다.

또한, 단계(820)는 공통 소스 라인에 적절한 전압을 인가하는 단계를 포함할 수 있다. 일 실시예에서, 공통 소스 라인에 인가되는 전압의 크기는 프로그래밍동안 점진적으로 증가한다. 예를 들면, 단계(820)에서 다른 단계로의 하나의 반복동안 전압이 증가할 수 있다.

단계(820)는 NAND 스트링의 선택 트랜지스터의 게이트에 적절한 전압을 인가하는 단계를 포함한다. 다른 방식으로 설명하면, 단계(820)는 NAND 스트링의 선택 라인에 적절한 전압을 인가하는 단계를 포함한다. 선택 트랜지스터는 SGS 게이트(406)이거나 SGD 게이트(424)일 수 있다. 따라서, 선택 라인은 소스 선택 라인(즉, SGS)이거나 드레인 선택 라인(즉, SGD)일 수 있다. 일 실시예에서, NAND 스트링의 선택 트랜지스터의 선택 라인에 인가되는 전압의 크기는 프로그래밍 중 점진적으로 감소된다. 예를 들면, 이 전압은 단계(820)에서 다른 단계로의 하나의 반복동안 감소할 수 있다.

또한, 단계(820)에서 프로그래밍 조건을 적용하는 것은 선택되지 않은 워드 라인에 패스 전압을 인가하는 것을 포함한다. 각각의 선택되지 않은 워드 라인에 대한 패스 전압의 크기는 어떤 부스팅 스킴이 사용되고 있는지에 따라 달라질 수 있다. 셀프-부스팅(Self-Boosting, SB), 로컬 셀프-부스팅(Local Self-Boosting, LSB), 그리고 소거 영역 셀프-부스팅(Erase Area Self-Boosting, EASB)을 포함하는(그러나 이러한 것에만 한정되지는 않는) 다양한 부스팅 스킴이 사용될 수 있다. 본 발명의 기술분야에서 통상의 기술을 가진 자에게 알려진 바와 같이, 패스 전압의 크기는 상이한 선택되지 않은 워드 라인들에 대해 서로 다를 수 있다. 또한, 소정의 선택되지 않은 워드 라인에 대한 패스 전압의 크기는 프로그래밍을 위해 선택된 워드 라인에 대한, 선택되지 않은 워드 라인의 상대적 위치에 따라 달라질 수 있다. 패스 전압은 메모리 셀 아래의 채널의 전압을 부스팅시킴으로써 프로그램 혼란을 감소시키는 것을 도울 수 있다. 프로그래밍 중 선택 트랜지스터에 점진적으로 감소하는 게이트-소스 전압을 인가하는 것은 부스팅된 채널 전위의 누설을 방지하거나 감소시킬 수 있다. 따라서, 프로그램 혼란이 방지되거나 감소될 수 있다.

단계(822)에서, 검증 프로세스가 수행된다. 일 실시예에서, 검증은 동시에 발생하는 비정밀/정밀검증(coarse/fine verify)이다. 도 7a를 참조하면, 일 예로서, A-상태로 프로그래밍되고 있는 일부 메모리 셀은 VvaL레벨을 사용하여 검증되고, A-상태로 프로그래밍되고 있는 다른 메모리 셀은 Vva레벨을 사용하여 검증된다. 메모리 셀의 임계 값이 최종 레벨(Vva)보다 훨씬 아래에 있는 초기 프로그래밍단계 동안에는, 비정밀 프로그래밍이 적용될 수 있다. 그러나, 메모리 셀의 임계 전압이 VvaL에 도달한 이후에는, 정밀 프로그래밍이 사용될 수 있다. 따라서, 일부 메모리 셀은 비정밀 프로그래밍에 대해 검증되는 반면, 다른 메모리 셀은 정밀 프로그래밍에 대해 검증된다. 특정 메모리 셀이 자신의 의도된 상태로 프로그래밍된 것으로서 검증되는 경우 이 메모리 셀은 후속 프로그래밍으로부터 락아웃될 수 있음에 유의해야 한다. 비정밀/정밀프로그래밍의 사용이 반드시 요구되는 것이 아님에 유의해야 한다. 일 실시예에서, 중간 검증 레벨(예를 들어, VvaL, VvbL 등)은 사용되지 않는다.

단계(824)에서, 임계 전압이 메모리 셀의 최종 타겟 전압에 있는 지에 대한 검증이 메모리 셀 또는 거의 전부의 메모리 셀에 대해 이루어졌는지를 결정한다. 그렇다면, 프로그래밍 프로세스는 단계(826)에서 성공적으로 완료된다(상태=통과(pass)). 만약 메모리 셀 모두 혹은 거의 모두가 자신들의 최종 타겟 레벨에 도달한 것으로 검증되지 않는다면, 프로그래밍 카운터(PC)가 최대값(예를 들어, 20)보다 작은지 여부가 결정된다. 만약 프로그램 카운터(PC)가 최대치(max)보다 작지 않다면(단계(828)), 프로그램 프로세스는 실패한다(단계(830)).

만약 프로그램 카운터(PC)가 최대 값(예를 들어, 20)보다 작으면, 선택 트랜지스터의 Vgs가 감소돼야만 하는지가 결정된다. 전압이 감소되면, 단계(834)에서 전압이 감소된다. 몇몇 실시예에서 전압 Vgs가 감소된다. 전압이 감소되지 않는다면, 단계(836)에서 전압이 동일하게 유지된다. Vgs는 단계(820)까지는 인가되지 않는 점에 유의해야 한다.

이어서, 프로그램 카운터(PC)는 일(one) 만큼 증가하고 프로그램 전압은 단계(838)에서 다음 펄스로 증가한다. 단계(820)에서 프로그램 전압이 인가되지 않음에 유의해야 한다. 단계(838)에 이어서, 프로세스 루프는 단계(820)로 되돌아 가고 다음의 프로그램 조건들이 메모리 셀들에 적용된다.

도 9(A)-9(H)는 일 실시예에 따른 프로그램 동작 동안의 전압을 예시하는 타이밍도이다. 이러한 타이밍도는 프로세스(800)의 단계(820) 동안 적용되는 프로그래밍 조건들의 일 실시예를 도시한다. 여러 가지 실시예에서, 선택 트랜지스터의 Vgs는 프로그래밍 중 점진적으로 감소한다. 예를 들면, Vgs는 하나의 프로그래밍 펄스에서 다음 프로그래밍 펄스까지 감소될 수 있다. 따라서, 도 9에 도시된 하나 이상의 프로그래밍 조건은 적용된 마지막 펄스와 관련되어 변경될 것이다. 도 8에 도시된 예에서, 이것이 전체 프로그래밍 순서 중 복수 회 반복됨에 유의해야 한다.

제시된 전압들은 고속 프로그래밍, 저속 프로그래밍 및 프로그램 금지 하에 있는 NAND 스트링들에 대해, 메모리 어레이의 다양한 선택 라인, 워드 라인, 비트 라인 및 공통 소스 라인에 인가된다. 프로그램 동작은 비트 라인 사전 충전 구간(Bit Lines Precharge Phase), 프로그램 구간(Program Phase) 및 방전 구간(Discharge Phase)으로 그룹화될 수 있다.

비트 라인 사전 충전 구간: 구간(1) 동안, SGS 트랜지스터(406)는 Vsgs에 있는 SGS에 의해 턴오프(turn off)되는 반면(도 9(A)), SGD 트랜지스터(424)는 Vsg까지 높아지는 SGD에 의해 턴온(turn on)되는데(도 9(B)), 이에 따라 비트 라인은 NAND 스트링에 액세스할 수 있게 된다. 구간(2) 동안, 프로그램-금지된 NAND 스트링의 비트 라인 전압은 설정된 전압 VBL_inhibit로 상승한다(도 9(E)). 프로그램-금지된 NAND 스트링의 비트 라인 전압이 VBL_inhibit로 상승하는 동안, SGD 트랜지스터(424) 상의 게이트 전압이 SGD 트랜지스터가 컷오프(cut off)될 정도로 충분히 낮은 전압인 V_SGD로 강하할 때 프로그램-금지된 NAND 스트링이 플로팅 상태가 된다. 일 실시예에서, 전압(VBL_inhibit)은 도 8의 PC에 따라 결정된다. 다시 말해서, VBL_inhinit는 적용되는 시퀀스의 프로그램 펄스에 의해 결정될 수 있다.

동시에, 프로그래밍 NAND 스트링의 비트 라인 전압은 VBL_Select로 하강하거나 만약 이미 하강했다면 VBL_Select를 유지한다(도 9(G)). 또한, 구간(2) 동안, 저속 프로그래밍 하의 NAND 스트링의 비트 라인 전압은 중간 전압(VBL_QPW)으로 설정된다(도 9(F)). 전압(VBL_QPW)은 VBL_Select 및 VBL_inhinit의 사이이다. 전압(VBL_QPW)은 선택된 메모리가 프로그램되도록 하지만, VBL_Select가 사용되면 더 저속으로 된다.

또한, 구간(2) 동안, 공통 소스 라인에 인가되는 전압은 V_Cell Source로 설정된다(도 9(H)). 일 실시예에서, 전압(V_Cell Source)은 도 8의 PC에 의해 결정된다. 다시 말해서, 전압(V_Cell Source)은 인가되는 프로그램 펄스에 따라 달라진다. NAND 스트링이 프로그래밍되는지에 상관없이, SGS 트랜지스터(406)는 오프돼야만 한다. 인가되는 프로그램 펄스에 의해 VCell_Source이 결정되는 것은 SGS 트랜지스터(406)가 오프 상태를 유지할 수 있도록 한다.

구간(3) 동안, NAND 스트링의 SGD 트랜지스터(424)에 연결되는 드레인 선택 라인(SGD)의 전압은 V_SGD로 낮아지게 된다. 일 실시예에서, 이것은 단지 이러한 프로그램-금지된 NAND 스트링들만을 플로팅 상태로 만드는데, 여기서 이들의 비트 라인 전압은 V_SGD에 필적하는 데, 이는 SGD 트랜지스터(424)가 턴오프되기 때문이다(도 9(B) 및 도 9(E)). 프로그래밍될 메모리 셀을 포함하는 NAND 스트링에 관해서, 이들의 SGD 트랜지스터(424)는 이들의 드레인에서의 비트 라인 전압(예를 들어, 거의 0V)에 대해 턴오프되지 않는다. 일 실시예에서, 전압 V_SGD는 도 8의 PC에 따라 달라진다. 다시 말해서, V_SGD는 인가되는 프로그램 펄스에 따라 달라진다.

구간(4) 동안, 프로그래밍되지 않는 NAND 스트링 내의 메모리 셀의 제어 게이트 전압은 VPASS로 설정된다(도 9(C)). 또한, 프로그래밍되는 메모리 셀의 제어 게이트 전압은 VPASS로 설정된다(도 9(D)). 프로그램-금지된 NAND 스트링은 플로팅 상태에 있기 때문에, 그 메모리 셀의 제어 게이트에 인가되는 VPASS는 이들의 채널의 전압을 부스트업(boost up)시킨다. 예를 들면, VPASS은 Vpsm(∼15-24V)에 대하여 몇 개의 중간 전압(예를 들어, ∼10V)으로 설정될 수 있다. 사용되는 부스팅 스킴에 따라, VPASS의 값은 각각의 비선택된 워드 라인과 동일하도록 요구되지 않는다.

프로그램 구간: 구간(5) 동안, 프로그래밍 전압(Vpgm)은 프로그래밍을 위해 선택된 메모리 셀의 제어 게이트에 인가된다(도 9(D)). 이것은 그 선택된 워드 라인에 Vpgm을 인가함으로써 달성될 수 있다. 프로그램 금지 하의 (예를 들어, 부스팅된 채널들을 갖는) 메모리 셀들은 프로그래밍되지 않을 것이다. 프로그래밍 하의 메모리 셀들은 프로그래밍될 것이다. Vpgm이 또한 채널 부스팅에 기여할 수 있음에 유의해야 한다.

방전 구간: 구간(6) 동안, 다양한 제어 라인 및 비트 라인이 방전될 수 있게 된다.

도 10a 및 도 10b는 프로그래밍 중 3개의 인접하는 NAND 스트링에 인가되는 전압을 나타내는 다이어그램이다. 이들 도면은 프로그램 혼란을 야기하는 가능한 문제들을 설명하기 위해 제안된다. 도 10a는 하나의 프로그래밍 펄스에 대한 가능한 비트 라인 전압을 나타내고, 도 10b는 다음의 프로그래밍 펄스에 대한 가능한 비트 라인 전압을 나타낸다. 도 10a에서, 중간(middle) NAND 스트링(340)이 선택되지 않고 2개의 인접하는 스트링(320, 360)이 프로그래밍을 위해 선택된다. 도 10b에서, 모든 NAND 스트링(320, 340, 360)은 비선택된다.

도 10a를 우선 참조하면, 프로그래밍 전압(Vpgm)이 선택된 워드 라인(WL2)에 인가되는 반면에, 패스 전압(Vpass)이 비선택된 워드 라인(WL0, WL1, WL3)에 인가된다. 메모리 셀(324, 326)은 프로그래밍을 위해 선택되는 반면에, 메모리 셀(344)은 선택되지 않는다. 비선택된 워드 라인 상의 메모리 셀 또한 선택되지 않는다. 다른 많은 비선택된 워드 라인이 존재하지만, 도면에는 도시하지 않는다.

NAND 스트링의 종료시, 0V가 소스 선택 라인(SGS)에 인가된다. 공통 소스 라인은 Vdd와 크기가 유사한 V_Cell_Source에서 바이어스된다. 이것은 소스측 트랜지스터(327, 347, 367) 모두를 오프 상태로 유지시킨다. 중간 NAND 스트링(340)은 그 비트 라인(341)에 Vdd를 인가함으로써 프로그래밍이 금지된다. 전압(Vsgd)이 드레인측 선택 라인(SGD)에 인가된다. Vsgd 및 Vdd의 조합은 선택 트랜지스터(342)의 오프 상태를 유지시켜 NAND의 채널 전위을 부스트한다. 따라서, 메모리 셀(344)이 프로그램되지 않는다. 한편, Vsdg 및 0V의 조합이 선택 비트 라인(321, 361)에 인가되어 선택 트랜지스터(332, 362)가 턴온됨으로써, 0V가 NAND 스트링(320, 360)에 전달된다. 따라서, 메모리 셀(324, 364)이 프로그램된다.

이것에 의해 비선택된 NAND 스트링의 드레인측 선택 게이트(342)가 오프 상태로 유지되게 되어 채널 전위를 부스트한다. 그러나, 비선택된 NAND 스트링의 드레인측 선택 게이트(342)가 의도치 않게 턴온되면, 채널 전위가 적절하게 부스트되지 않을 것이다. 따라서, 메모리 셀(344)은 프로그램 혼란을 수신할 수 있다. 예를 들면, 전자가 메모리 셀(344)의 플로팅 게이트에 바람직하지 않게 주입된다.

선택 게이트(342)는 해당 게이트 전압(SGD에 인가되는 Vsgd)에 의해 영향을 받을 뿐만 아니라 인접하는 NAND 스트링의 전압에 의해서도 영향을 받는다. 예를 들면, 인접하는 NAND 스트링(320, 360)의 채널의 전압은 NAND 스트링(340)의 선택 트랜지스터(342)에 영향을 미친다. 비트 라인(321,361)에 인가되는 전압은 NAND 스트링(340) 상의 선택 트랜지스터(342)에도 영향을 미칠 수 있다. 도 3을 다시 참조하면, 비트 라인(321, 361)에 인가되는 전압은 드레인측 선택 트랜지스터(424)의 확산 영역(432)으로 전달될 수 있다. 이 경우, 인접하는 비트 라인(321, 361)의 전압은 각각 0V이다. 또한, 인접하는 NAND 스트링(320, 360)의 채널 전위는 각각 0V이다. 도 3을 다시 참조하면, 0V로 표시되는 채널 전위는 드레인측 트랜지스터(424)와 메모리 셀(422) 사이의 소스 드레인 영역(430)이 될 수 있다. 이들 전압은 선택 게이트(342)에 대한 "사이드 게이트(side gate)"로서 간주된다. 전형적으로, NAND 스트링들 사이에는 전기적인 절연들이 존재함을 유의해야 하다. 그러나, 사이트 게이트 전압은 선택 트랜지스터(342)의 채널과 용량성으로(capacitively) 결합한다.

이들 "사이드 게이트 전압"은 도 10a에서 문제가 되지 않는다. 즉, 이들 로우 전압은 선택 트랜지스터(342)를 의도치 않게 턴온시키지 않는다. 그러나, 도 10b에 도시된 상황은 좀더 문제가 많다. 도 10b에서, 3개의 비트 라인(321, 341, 361)은 모두 Vdd로 바이어스된다. 이것은 현 메모리 셀(324, 364)이 프로그래밍을 완료하는 경우의 그러한 경우일 수 있다. 따라서, 세 개의 NAND 스트링들(320, 340, 360)은 모두 이제 비선택된다.

그러나, 사이드 게이트 전압이 선택 게이트 트랜지스터(342)를 의도치 않게 턴온시킬 가능성이 있다. 사실상, 사이드 게이트 전압은 선택 트랜지스터(342)의 Vt를 감소시킬 수 있다. 이러한 것이 발생하면, NAND 스트링(340)의 채널은 충분히 높은 전위로 적절히 부스트되지 않는다. 따라서, 메모리 셀(344)의 프로그램 혼란이 발생한다.

도 10b의 시나리오에서, 인접하는 비트 라인(321, 361)은 Vdd로 바이어스된다. 그래서, 선택 게이트 트랜지스터(342)는 이들 사이드 게이트 전압에 영향을 받을 수 있다. 또한, NAND 스트링(320, 340)의 채널은 지금 Vboost로 부스트된다. 부스트 값은 Vpass에 의해 결정된다. Vboost가 6V이거나 그 이상으로 상당히 높을 수 있다. 메모리 셀의 크기가 연속적으로 감소함에 따라 NAND 스트링이 서로 가까워져서 사이드 게이트 전압의 영향이 증가함에 유의해야 한다. 그러므로, 선택 게이트(342)에 사이드 게이트 전압을 결합시키는 것은 메모리 셀의 크기가 감소하는 더 많은 문제를 야기할 수 있다.

유사한 문제가 소스측 선택 트랜지스터(347)에 발생할 수 있다. 예를 들면, NAND 스트링(320,360)의 부스트된 채널로부터 사이드 게이트 전압(예를 들어, Vboost)의 결합으로 인해, 소스측 선택 트랜지스터는 의도치 않게 턴온될 수 있다. 모든 NAND 스트링의 소스측 선택 게이트(프로그램이 되거나 되지 않거나 상관없음)가 오프 상태를 유지해야 함에 유의해야 한다.

또한, 앞선 문제가 인접하는 NAND 스트링이 비선택됨을 요구하지 않는다는 것에 유의해야 한다. 도 10c는 NAND 스트링(320)이 여전히 선택되지만 NAND 스트링(340, 360)은 비선택된 예를 나타낸다. 이 경우, NAND 스트링(340)은 NAND 스트링(360)으로부터의 사이드 게이트 현상에 의해 여전히 부정적으로 영향을 받게 될 것이다. 도 10a 및 도 10c에 도시된 사이드 게이트 전압들을 비교함으로써 이것을 볼 수 있다.

일 실시예에서, 비선택된 NAND 스트링에 대한 금지 전압(예를 들면, VDD)은 인접하는 두 개의 NAND 스트링의 프로그래밍 상태에 따라 결정된다. 인접하는 NAND 스트링이 프로그래밍되면(도 10a와 같이), VDD는 몇 개의 일정한 값으로 주어진다(일정한 값으로 주어질 수 있지만, 이것이 요구되는 것이 아니고 프로그래밍이 얼마나 진행되었는지에 따라 달라질 있음). 인접하는 하나의 NAND 스트링이 프로그래밍되고 다른 하나의 NAND 스트링이 금지되면 (도 10c와 같이), VDD가 일정한 값에서 증가할 수 있다(증가할 수 있지만, 이것이 요구되는 것이 아니고 프로그래밍이 얼마나 진행되었는지에 따라 달라질 있음). 인접하는 두 개의 NAND 스트링이 금지된다면(도 10b와 같이), VDD는 일정한 값으로부터 더욱 증가할 수 있다(증가할 수 있지만, 이것이 요구되는 것이 아니고 프로그래밍이 얼마나 진행되었는지에 따라 달라질 있음).

전술한 내용은 선택 트랜지스터의 바이어스(예를 들면, Vgs)가 프로그램 중 중요하게 되는 이유를 설명한다. 전술한 내용은 바이어스가 너무 높으면 프로그램 혼란이 발생하는 이유를 설명한다. 그러나, 바이어스가 너무 낮아도, 프로그램 문제가 발생한다. NAND 동작에 있어서, SGD트랜지스터(424) 상의 바이어스(Vsgd)는 노멀 프로그램 및 금지 동작을 위해서 SGD 트랜지스터(424)의 동작이 실행돼야만 하는 최적의 범위를 가질 수 있다. 만약 Vsgd가 너무 높거나 혹은 너무 낮다면, 이것은 셀들을 금지시키거나 혹은 프로그래밍할 때 문제를 일으킬 수 있는 어떤 문제점들에 봉착할 수 있는 데, 이는 실패 비트 카운트(Failure Bit Count, FBC)가 더 커지게 한다. 따라서, Vsgd-원도우(Vsgd-window)가 있을 수 있는데, 이러한 Vsgd-원도우는 SGD 트랜지스터(424)의 동작이 행해져야만 하는 Vsgd 바이어스의 값들을 나타낸다.

가능한 Vsgd 윈도우가 도 11에 도시된다. 상기 윈도우는 상위 클리프(upper cliff) 및 하위 클리프(lower cliff)를 나타낸다. Vsgd 윈도우의 상위 클리프 및 하위 클리프를 지배하는 가능한 메커니즘들이 아래에서 설명된다. 커브(1101)는 Er->X 실패(fail)들에 대한 것이다. 커브(1102)는 A->X 실패들에 관한 것이다. 커브(1103)는 B>X 실패들에 관한 것이다. 커브(1104)는 C->X 실패들에 관한 것이다. 여기서, X는 다른 상태들 중 어느 것을 나타낸다. 예를 들면, E->X 실패들은 A-상태, B-상태 또는 C-상태로 판독되는 소거된 셀을 야기하는 모든 실패를 포함한다.

도 11에서 상위 클리프에 대한 하나의 가능한 설명은 전술한 사이드 게이트 효과 때문에 의도치 않게 턴온되는 선택 트랜지스터의 문제이다. Vsgd가 너무 높으면, SGD 트랜지스터(424)가 턴온되어 SGD 트랜지스터(424)를 통한 전위 누설이 부스트되도록 한다. SGD 트랜지스터(424)가 단지 약하게 온되는 경우에도 일부의 부스트된 전위가 누설될 수 있게 되어 프로그램 혼란이 발생할 수 있음에 유의해야 한다. 유사한 논리가 SGD 트랜지스터(406)에 적용된다. 부스팅의 결핍은 E->A 실패를 초래하고 최종적으로 A->B 실패들 및 B->C 실패들을 초래하는 프로그램 혼란을 야기할 수 있다. 그래서, 실질적으로, Vsgd의 상위 클리프는 E->X 실패들에 의해 결정될 수 있다.

도 11에서 하위 클리프에 대한 하나의 가능한 설명은 퀵 패스 라이트(Quick Pass Write, QPW)라고 불리는 느린 프로그램 모드와 관련될 수 있다. QPW 모드에 있는 셀의 관련된 BL은 VBLC_QPW(예를 들면, 0.9V)로 바이어스된다. 전체 VBLC_QPW가 SGD를 통해 NDND 스트링의 채널로 확실하게 전달되기 위해, 드레인측 선택 트랜지스터는 온 상태를 유지해야 한다. Vsgd가 너무 낮으면, 드레인측 선택 트랜지스터가 약하게 오프되어 QPW 하에서 채널이 약하게 부스트되며, 관련된 셀에 대한 프로그램 속도가 의도한 것보다 더 감소된다. 다시 말해서, 원하는 프로그래밍 속도를 위해서는 드레인측 선택 트랜지스터는 약하게 오프되지 않아야 한다. 오히려, 드레인측 선택 트랜지스터는 NAND 스트링의 채널에 VBLC_QPW를 전달해야만 한다.

다음은 도 10a 및 도 10b에 대해 설명되는 것과 유사한 가정을 나타내지만, 중간 NAND 스트링은 (금지되는 대신에) 느린 프로그래밍으로 진행된다. 기재된 바와 같이, Vsgd가 너무 낮으면, 온되는 대신 드레인측 선택 게이트(424)가 약하게 오프될 수 있다. 이에 인접하는 NAND 스트링은 전체 또는 느린 프로그래밍 모드에 있을 것이다. 그래서, 인접하는 채널들은 예를 들면 초기에 0V 또는 0.9V이다. 어느 시점에서, 하나 혹은 2개의 인접하는 NAND 스트링은 프로그래밍을 종료한다. 다음의 프로그래밍 펄스에 의해 인접하는 NAND 스트링의 비트 라인은 Vdd로 바이어스된다. 그래서, 채널이 Vboost로 부스트 업될 것이다. 인접하는 채널 상태의 변화로 인해(비트 라인도 마찬가지임), 중간 NAND 스트링 상의 선택 트랜지스터가 현재 턴온된다. 따라서, VBLC_QPW는 중간 NAND 스트링의 채널로 전달된다. 결과적으로, 프로그래밍 속도는 갑작스럽게 증가하여 오버-프로그래밍된다. 상위 클리프와 하위 클리프 문제를 해결하기 위해, 여기서 설명되는 기술들이 반드시 요구되는 것은 아님을 명심해야 한다.

프로그래밍이 진행됨에 따라, 더 많은 비선택된 NAND 스트링이 비선택된 1개 또는 2개의 인접하는 NAND 스트링을 가진다. 그래서, 더 많은 비선택된 NAND 스트링이 도 10b 또는 도 10c에 도시된 상황 하에 놓일 것이며, 더 적은 NAND 스트링이 도 10a에 도시된 상황 하에 놓일 것이다. 통계적으로, 이것은 평균 겉보기 선택 트랜지스터 Vt를 감소할 것이다. 겉보기 Vt에 의하면, Vt가 실질적으로 변하는 것이 아니라 사이드 게이트 효과가 Vt가 감소하는 것으로 보이게 한다. 사실상 이것은 상위 클리프를 감소시킨다. 다시 말해서, 제 1 펄스부터 마지막 펄스까지 프로그램이 진행됨에 따라, 각 프로그램 펄스에서 더 많은 셀들이 타겟 레벨이 도달하여 금지된다. 따라서, 통계적으로, 겉보기 선택 게이트(Vt)는 프로그램 펄스의 수가 증가함에 따라 낮아져서, 프로그램 펄스의 수가 증가함에 따라 상위 클리프를 낮은 쪽으로 시프트시킨다. 일 실시예에서, Vsgd 바이어스에 따른 프로그램 펄스의 수는 상술한 사이드 게이트 효과를 상쇄하는데 사용되므로, 종료된 프로그램 동작에 대한 효과적인 Vsgd 윈도우를 확장시킨다.

일 실시예에서, 하위 클리프 및 상위 클리프 사이의 윈도우는 상위 클리프를 우측으로 시프트함으로써 확장된다. 이것이 도 12에 도시된다. 도 12는 프로그램이 진행됨에 따라 선택 트랜지스터의 Vgs의 조정이 없는, 가능한 하위 클리프(1202)와 상위 클리프(1204)를 나타낸다. 상위 클리프(1210)는 프로그래밍이 진행됨에 따라 선택 트랜지스터의 Vgs를 감소시켜는 일 실시예에서 실행될 수 있는 Vsgd 윈도우의 효과적인 확장을 표시한다.

일 실시예에서, 프로그램이 진행됨에 따라 비선택된 NAND 스트링에 인가되는 금지 전압을 증가시킴으로써 상위 클리프(1210)가 실현될 수 있다. 금지 전압이 증가하면, 드레인측 선택 트랜지스터가 의도치 않게 턴온되기 전에 Vsgd가 더 높은 값이 될 수 있다. 그래서, Vsgd 윈도우의 상위 클리프는 향상된다. 그러나, 하위 클리프는 선택된 비트 라인 바이어스에 의해 결정되므로, 하위 클리프 메커니즘은 손상되지 않는다. 선택된 비트 라인 바이어스는 변하지 않음에 유의해야 한다.

상술한 바와 같이, 일 실시예에서, 금지 전압의 크기는 두 개의 인접하는 NAND 스트링의 프로그래밍 상태에 의해 결정된다. 주어진 금지된 NAND 스트링에 대하여, 인접하는 NAND 스트링이 금지되면, SGD의 Vt를 감소시켜 컷오프(cut-off)가 더 어렵게 된다. 비선택된 비트 라인과 관련된 비트 라인 바이어스(예를 들면, Vdd)를 증가시킴으로써, SGD는 더 용이하게 컷오프된다. 그래서, 이러한 접근법을 사용하는 것에 의해 인접하는 NAND 스트링의 효과가 상쇄될 수 있다. 일 실시예에서, 이웃하는 NAND 스트링 감지 증폭기들(300) 간 통신을 행하는 회로가 제시되는데, 하나의 감지 증폭기(300)는 인접하는 감지 증폭기들(300)과 관련된 NAND 스트링의 프로그램 상태를 알려줄 수 있다.

도 13은 프로그래밍 조건을 적용하는 프로세스(1300)를 예시하는 순서도이다. 프로세스(1300)에서, 프로그램의 루프의 수가 증가함에 따라 선택 트랜지스터(406, 424)에 바이어스되는 Vgs가 점진적으로 감소한다. 프로세스(1300)는 도 8의 단계(820)의 일 실시예로서 사용될 수 있다. 일반적으로, 프로세스(1300)는 (프로그래밍 조건을 적용하는) 단계(820)의 다중 반복을 커버한다. 프로세스(1300)는 프로그램 혼란을 방지하거나 감소한다. 프로세스(1300)는 NAND 스트링을 프로그래밍할 때 사용할 수 있다.

단계(1302)에서, 프로그래밍 펄스의 시퀀스(sequence)가 선택된 워드 라인에 인가된다. 예를 들면, 하나의 전압 펄스가 프로세스(800)의 단계(820)의 각 반복에서 인가될 수 있다(또한, 도 9(D)의 Vpgm 참조). 단계(1304)에서, 프로그래밍 전압 각각이 인가되는 동안, Vgs가 선택 트랜지스터(406, 424)에 인가된다. 이것은 도 9의 프로그램 구간 동안 인가될 수 있다. Vgs의 크기는 프로그래밍 동안 수차례 점진적으로 감소한다. 프로그래밍 전압의 시퀀스 동안, 그 크기는 복수 회 감소될 수 있다. 이것에 의해, Vgs의 크기가 특정 프로그래밍 펄스에서 다음 프로그래밍 펄스까지 감소될 수 있으며, 다시 특정 프로그래밍 펄스에서 다음 프로그래밍 펄스까지 감소된다.

단계(1304)의 일 실시예에서, 선택 트랜지스터는 드레인측 선택 트랜지스터(424)이다. 단계(1304)의 일 실시예는 프로그래밍 전압의 시퀀스 동안 여러 번 감소되는 전압을 드레인측 선택 트랜지스터와 관련된 선택 라인에 인가하는 것을 포함한다. 일 실시예에서, Vgs의 크기는 시퀀스에서 적어도 2개의 연속적인 프로그래밍 전압에 대해 감소된다.

단계(1304)에서, 선택 트랜지스터에 인가되는 전압이 게이트-소스 전압일 필요는 없다. 예를 들면, 선택 트랜지스터가 바이폴라 접합 트랜지스터(Bipolar Junction Transistor, BJT)인 경우, 전압은 이미터 전압으로 바이어스될 수 있다. 일 실시예에서, 선택 트랜지스터는 비트 라인 또는 공통 소스 라인과 결합되는 제 1 단자(예를 들면, 확산 영역(432) 또는 확산 영역(431))와, 선택 라인과 결합되는 제 2 단자(예를 들면, 게이트)를 포함할 수 있다. 일 실시예에서, 단계(1304)는 선택 트랜지스터에 제 2 단자 대 제 1 단자 전압이 인가되는 것을 포함할 수 있다.

일 실시예에서, 선택 트랜지스터는 비선택된 NAND 스트링의 드레인측 선택 트랜지스터(424)이다. 단계(1304)의 일 실시예는 프로그래밍 전압의 시퀀스 동안 여러 번 감소되는 전압을 비선택된 NAND 스트링과 관련된(예를 들면, 결합된) 비트 라인에 인가하는 것을 포함한다.

일 실시예에서, 선택 트랜지스터는 비선택된 NAND 스트링의 소스측 선택 트랜지스터(406)이다. 단계(1304)의 일 실시예는 프로그래밍 전압의 시퀀스 동안 여러 번 감소되는 전압을 소스측 선택 트랜지스터와 관련된(예를 들면, 결합된) 선택 라인에 인가하는 것을 포함한다.

도 14는 프로세스(1300)에서 사용되는 프로그래밍 전압과 Vgs의 시퀀스를 나타낸다. 프로그래밍 전압(또는 펄스)의 시퀀스는 Vpgm1 내지 Vpgm n+1로 표시된다. 예를 들어, 하나의 프로그래밍 펄스가 프로세스(800)의 단계(820)의 각 반복에 인가될 수 있다. 이러한 예에서, 각 연속적인 펄스에서 크기가 증가한다. 그러나, 이 증가 패턴이 요구되는 것은 아니다. 사용될 수 있는 펄스가 몇 개라도 표시될 수 있도록 Vpgm5와 Vpgm n 사이에는 점선이 도시되어 있다. 도 14에 도시된 펄스보다 작은 수의 펄스에 의해 프로그래밍이 종료될 수 있기 때문에, 모든 펄스가 사용되는 것을 요구하지는 않는다.

또한, 선택 트랜지스터(406,424)에 인가되는 Vgs가 도시된다. 선택 트랜지스터는 드레인측 선택 트랜지스터(424), 소스측 선택 트랜지스터(406), 또는 둘 다 일 수 있다. 이 예에서, Vgs는 "시작 바이어스(start bias)"에서 시작하고 각각의 프로그램 펄스의 증분에 따라 감소하다. 바이어스(예를 들면, Vgs)가 각각의 프로그램 펄스에 따라 감소하는 것을 요구하지는 않는다. 일례로서, 바이어스는 프로세스(800)의 각 반복시마다 25mV 감소할 것이다. 감소는 더 크거나 작을 수 있다. 바이어스가 매시간 마다 동일량으로 감소하는 것을 요구하지는 않는다. 선택 트랜지스터에 바이어스를 인가하는 몇 가지 기술이 여기에 개시된다.

도 15는 프로세스(1300)의 일 실시예를 좀더 상세히 나타낸다. 단계(1502)에서, 바이어스가 선택 트랜지스터에 인가된다. 일 실시예에서, 이 바이어스는 Vgs 바이어스이다. 단계(1504)에서, 프로그래밍 전압이 선택된 워드 라인에 인가된다. 단계(1506)에서, 프로그래밍 전압이 선택적으로 증가한다. 단계(1508)에서, 선택 게이트 트랜지스터의 Vgs가 감소하는지가 결정된다. Vgs 바이어스가 단계(1510)에서 감소하거나 단계(1512)에서 동일하게 유지될 수 있다. 그 후, 프로세스(1500)는 단계(1502)로 복귀한다.

도 16a는 선택 트랜지스터에 인가되는 바이어스가 감소하는지를 결정하는 프로세스(1600)의 일 실시예를 나타내는 순서도이다. 일 실시예에서, 바이어스는 Vgs 바이어스이다. 프로세스(1600)는 프로세스(1500)의 단계(1508)를 실행하는데 사용될 수 있다. 그래서, 프로세스(1600)는 프로세스(1500) 동안 여러 번 사용될 수 있다. 참조부호가 도 16b에 도시된 바이어스의 예시적인 시퀀스에 나타난다. 전압 펄스가 도 16b에서 명확하게 도시되지는 않는다. 그러나, 표식 "P1", "P2"는 도 8의 실시예와 같은 프로세스에서 사용되는 펄스 시퀀스에서 프로그램 펄스의 수를 나타낸다. 바이어스는 펄스 P1의 V_bias_start에서 시작한다. 바이어스는 펄스 "n1"에서 일정 증분(increment)씩 감소한다. 그 후, 바이어스가 펄스 "n2"에 도달할 때까지 일정 증분씩 연속적으로 감소한다. 이때, 바이어스는 특정 추가되는 반복(예를 들면, 프로그램 루프) 동안 V_bias_end를 유지한다.

프로세스(1600)를 참조하면, 단계(1602)에서, 펄스 수가 "n1"보다 작은지를 결정한다. N1은 프로그램 펄스의 어떤 수가 될 수 있다. 펄스 n1보다 작으면, 선택 트랜지스터의 바이어스가 동일하게 유지된다(단계(1604)). 단계(1606)에서, 펄스가 "n1"보다 작지 않으면, 펄스 수가 "n2"보다 작은지를 결정한다. N2는 "n1"보다 큰 수이다. 펄스 수가 n2보다 크면 바이어스가 동일하게 유지된다(단계(1608)). 단계(1610)에서, 펄스 수가 n2보다 작으면 바이어스가 감소한다.

도 17a는 선택 트랜지스터의 바이어스가 감소하는 지를 결정하는 프로세스(1700)의 일 실시예를 나타내는 순서도이다. 일 실시예에서, 바이어스는 Vgs 바이어스이다. 프로세스(1700)는 프로세스(1500)의 증분 단계(1508)에 사용될 수 있다. 따라서, 프로세스(1700)는 프로세스(1500) 동안 여러 번 사용될 수 있다. 참조부호가 도 17b에 도시된 바이어스의 예시적인 시퀀스에 나타난다. 전압 펄스는 도 17b에 명확하게 도시되지는 않는다. 그러나, 표식 "P1", "P2"는 도 8의 실시예와 같은 프로세스에서 사용된 펄스 시퀀스에서의 프로그램 펄스의 수를 나타낸다. 바이어스는 펄스 P1의 V_bias_start에서 시작한다. 도 16b에 도시된 바이어스와 동일한 바이어스일 필요는 없다. 바이어스는 펄스 "n1"에서 일정 증분씩 감소한다. 그 후, 바이어스가 펄스 "n2"에 도달할 때까지 일정 증분씩 연속적으로 감소한다. 이때, 바이어스는 특정 추가되는 반복(예를 들면, 프로그램 루프) 동안 V_bias_min을 유지한다.

프로세스(1700)를 참조하면, 단계(1702)에서 펄스 수가 "n1"보다 작은지를 결정한다. N1은 프로그램 펄스의 어떤 수가 될 수 있다. 도 16a에 언급된 n1과는 다른 n1임에 유의해야 한다. 펄스 수가 n1보다 작으면, 선택 트랜지스터에 대한 바이어스는 동일하게 유지된다(단계(1704)). 단계(1706)에서 펄스 수가 "n1"보다 작지 않으면, 현재의 바이어스 값이 최소 바이어스보다 작은 지를 결정한다. 바이어스를 너무 많이 낮추는 것은, 드레인측 선택 트랜지스터가 온돼야 하는 선택된 NAND 스트링에 대해, 드레인측 선택 트랜지스터가 턴온되기 어렵게 한다. 현재의 바이어스 값이 최소 바이어스이면, 바이어스는 동일하게 유지된다(단계(1708)). 현재 바이어스 값이 최소 바이어스보다 크면, 단계(1710)에서 바이어스는 감소한다.

일부 실시예에서, 선택 트랜지스터의 Vgs의 감소가 언제 시작하고 정지하는지가 특정 상태의 프로그래밍의 완료를 근거로 결정된다. 예를 들어, 펄스 카운트가 PN1에 도달할 때 바이어스 감소가 시작되기보다는 일부 상태가 완전히 프로그래밍될 때 바이어스의 감소가 시작될 수 있다. 다른 예로서, 펄스 카운트가 PN2에 도달할 때 바이어스 감소가 정지되기보다는 일부 상태가 완전히 프로그래밍될 때 바이어스의 감소가 정지될 수 있다. 도 17c는 A-상태 및 B-상태의 프로그래밍 완료가 바이어스 감소의 시작과 정지를 유발하는데 사용되는 프로세스(1750)의 일 실시예의 순서도이다. 다른 상태가 사용될 수 있다.

단계(1752)에서, A-상태가 완료되는 프로그래밍을 가지는 지가 결정된다. A-상태를 타겟으로 하는 모든 메모리 셀들이 그 완료될 A-상태의 프로그래밍의 타겟 레벨에 도달할 필요는 없음에 유의해야 한다. 프로그래밍이 완료되지 않는다면, 바이어스는 동일하게 유지된다(단계(1754)). A-상태가 완료되면, B-상태가 완료되는 지를 결정한다(단계(1756)). B-상태가 완료된다면, 바이어스는 감소하지 않는다(단계(1758)). 그러나, B-단계가 완료되지 않는다면, 단계(1760)에서 바이어스는 감소한다. 사실상, A-상태가 실행된 후, 바이어스는 감소하지만, B-상태는 여전히 프로그래밍된다. 이것은 A-상태의 완료 후 바이어스의 감소가 시작되도록 하나 이상의 펄스를 기다리거나 B-상태의 완료 후 바이어스의 감소가 정지하도록 하나 이상의 펄스를 기다림으로써 수정될 수 있다.

상태 완료에 대한 검사는 WL부터 WL까지 또는 칩으로부터 칩까지의 프로그래밍 속도의 차이를 카운트할 수 있도록 함에 유의해야 한다. 이러한 차이가 결정되면, 이 차이는 펄스 카운트에 기초한 알고리즘의 요인이 된다. 그래서, 도 16a 및 도 17a의 프로세스에서 펄스 카운트의 값(예를 들면, PN1, PN2)이 WL, 블록, 칩 등을 기초로 하여 변경될 수 있다.

사용될 수 있는 많은 가능한 프로그래밍 시퀀스가 있음에 유의해야 한다. 예들 들면, 상태가 프로그램되는 순서는 상당히 다양하다. 그래서, 바이어스의 감소가 시작되거나 정지되는 상태들에 대한 검사는 프로그램되는 상태들의 시퀀스가 무엇인지에 따라 결정될 것이다.

일 실시예에서, 선택 트랜지스터에 인가된 바이어스의 감소는 드레인측 선택 트랜지스터(424)의 선택 라인에 인가되는 전압의 감소를 포함한다. 도 18a는 프로그래밍됨에 따라 드레인측 선택 트랜지스터에 인가되는 바이어스가 감소하는 프로세스(1800)의 일 실시예를 나타내는 순서도이다. 도 18b 및 도 18c는 프로세스(1800) 중에 인가되는 Vsgd의 2개의 예시적인 시퀀스를 나타낸다.

단계(1802)에서, 전압이 드레인측 선택 트랜지스터에 인가된다. 예를 들면, 도 9(B)의 프로그램 상태에 도시된 바와 같이 Vsgd가 SGD에 인가된다. 일 실시예에서, 이 전압은 비트 라인 전압과 함께 Vgs를 야기한다. 비선택된 NAND 스트링의 드레인측 선택 트랜지스터에 대하여, Vgs는 Vsgd 및 VNL_inhibit 간의 차이에 근거할 것이다. VBL_inhibit의 일례는 Vdd이다. 상술한 바와 같이, 비선택된 NAND 스트링의 드레인측 선택 트랜지스터는 오프 상태를 유지하는 것이 바람직하다. Vsgd 값이 너무 높으면, 이들 드레인측 선택 트랜지스터가 바람직하지 않게 턴온됨에 유의해야 한다. 프로그래밍 사이클이 더 진행됨에 따라(즉, 프로그램 루프의 회수가 너무 많으면), 사이드 게이트 효과로 인해 비선택된 NAND 스트링의 드레인측 선택 트랜지스터의 겉보기 Vt가 감소된다. 일 실시예에서, Vsgd의 값은 프로그램 루프의 횟수가 높아짐에 따라 점진적으로 감소하여, 비선택된 NAND 스트링의 드레인측 선택 트랜지스터는 오프 상태를 유지한다. 따라서, 프로그램 혼란이 방지되거나 감소한다.

선택된 NAND 스트링의 드레인측 트랜지스터에 대해서, Vgs는 Vsgd 및 VBL_select 사이의 차이에 근거한다. VBL_select의 일례는 0V이다. 상술한 바와 같이, 선택된 NAND 스트링의 드레인측 선택 트랜지스터는 오프 상태를 유지하여 비트 라인 전압이 선택된 NAND 스트링의 채널을 통과하는 것이 바람직하다.

느린 프로그래밍을 수신하는 NAND 스트링의 드레인측 선택 트랜지스터에 대하여, Vgs는 Vsgd 및 VBL_QPW 사이의 차이에 근거한다. VBL_QPW의 일례는 0.8V이다. 상술한 바와 같이, NAND 스트링의 드레인측 선택 트랜지스터는 느린 프로그래밍을 수신하도록 유지되어 VBL_QPW가 선택된 NAND 스트링의 채널을 통과하는 것이 바람직하다.

단계(1804)에서, 프로그래밍 전압이 선택된 워드 라인에 인가된다. 예를 들면, 도 9(D)에 도시된 프로그램 구간 동안 전압(Vpgm)이 선택된 워드 라인에 인가된다. Vpass와 같은 부스팅 전압이 비선택된 워드 라인(도 9(C))에 인가되어 비선택된 워드 라인의 채널 전위가 부스팅됨에 또한 유의해야 한다.

단계(1806)에서, 프로그래밍 전압은 선택적으로 증가한다. 단계(1808)에서, Vsgd를 감소시킬지 여부가 결정된다. Vsgd는 단계(1810)에서 감소되거나 단계(1812)에서 동일하게 유지될 것이다. 도 16a의 실시예, 도 17a의 실시예 또는 도 17c의 실시예가 결정을 하는데 사용될 것이다. 그 후, 프로세스(1800)는 단계(1802)로 복귀한다.

일 실시예에서, 단계(1810)는, 선택된 비트 라인에 인가되는 최대 전압을 시퀀스의 하나의 프로그래밍 전압에서 시퀀스의 다른 프로그램 전압으로 감소시키지 않고, Vsgd의 크기를 시퀀스의 하나의 프로그래밍 전압에서 시퀀스의 다음 프로그래밍 전압으로 감소시키는 단계를 포함한다. 예를 들면, VBL_inhint 또는 VBL_QPW의 감소 없이 Vsgd가 감소될 것이다.

도 18b는 프로세스(1800)에서 사용될 수 있는 Vsgd의 시퀀스를 나타낸다. 이러한 시퀀스는 도 16b의 시퀀스와 유사하다. 전압 펄스는 도 18b에 명확하게 도시되지 않았다. 바이어스는 펄스 P1의 Vsgd_start에서 시작한다. 펄스 "n1"에서 Vsgd가 일정량씩 감소한다. 그 후, 펄스 "n2"에 도달할 때까지 Vsgd의 일정량씩 연속적으로 감소한다. 이때, 부가된 프로그램 루프에 대하여 Vsgd는 Vbias_end에서 안정화된다.

도 18c는 프로세스(1800)에서 사용될 수 있는 Vsgd의 시퀀스를 나타낸다. 이 시퀀스는 도 17b의 시퀀스와 유사하다. 전압 펄스가 도 18c에서 명확하게 도시되지는 않았다. 바이어스는 펄스 P1의 Vsgd_start에서 시작한다. 펄스 "n1"에서 Vsgd가 일정량씩 감소한다. 그 후, Vsgd에 대한 최소 값에 도달할 때까지, Vsgd의 일정량씩 연속적으로 감소한다. 상술한 바와 같이, Vsgd 값은 선택된 NAND 스트링의 드레인측 트랜지스터가 온상태를 유지할 정도로 충분히 높은 상태를 유지해야만 한다(빠른 프로그래밍과 느린 프로그래밍 모두에 해당함). 이때, 부가의 프로그램 루프에 대하여 Vsgd는 Vbias_end에서 안정화된다.

드레인측 선택 트랜지스터(424)로의 바이어스를 감소시키는데 사용될 수 있는 다른 기술이 프로그래밍이 진행됨에 따라 금지 전압을 증가시킨다. 이것은 단지 비선택된 NAND 스트링들에만 영향을 미침에 유의해야 한다. 도 19a는 프로그래밍이 진행됨에 따라 전압(VBL_inhibit)을 감소시키는 프로세스(1900)의 일 실시예를 나타내는 순서도이다. 도 19b는 프로세스(1900) 동안 인가될 수 있는 전압(VBL_inhibit)의 예시적인 시퀀스를 나타낸다.

선택적인 단계(1901)에서, VBL_inhibit의 크기는 이웃하는 NAND 스트링의 프로그래밍 상태에 근거하여 조정된다. 이는 도 19c를 참조하여 더 설명된다.

단계(1902)에서, 전압이 비선택된 비트 라인에 인가된다. 예를 들면, 도 9(E)에 프로그램 스테이지로 도시된 바와 같이 VBL_inhinit가 비선택된 비트 라인에 인가된다. 일 실시예에서, 비트 라인 전압은 Vsgd와 함께 비선택된 NAND 스트링의 선택 트랜지스터에 대한 Vgs를 야기한다. 이 경우, Vgs는 Nsgd 및 VBL_inhit 사이의 차이에 근거할 수 있다. 일 실시예에서, VBL_inhinit의 값은 프로그램 루프의 횟수가 높아질수록 점진적으로 증가하여, 비선택된 NAND 스트링의 선택 게이트 트랜지스터는 오프 상태를 유지한다. 따라서, 프로그램 혼란이 방지되거나 감소된다. 비선택된 NAND 스트링의 선택 게이트 트랜지스터의 관점으로부터 VBL_inhibit의 증가 또는 Vsgd의 감소는 유사한 효과를 가진다. 이들 모두는 비선택된 NAND 스트링에 대한 선택 게이트 트랜지스터가 턴오프되도록 한다.

일 실시예에서, Vsgd의 값은 하나의 프로그램 구간에서 다음 프로그램 구간 동안 동일하게 유지된다. 일 실시예에서, 하나의 프로그램 구간에서 다음 프로그램 구간 동안, Vsgd의 값은 감소하고 VBL_inhibit의 값은 증가한다. 일 실시예에서, 몇 개의 프로그램 루프에 대하여, VBL_inhibit의 값은 증가하는 반면에, 다른 프로그램 루프 동안 Vsgd의 값은 감소한다.

단계(1904)에서, 프로그래밍 전압은 선택된 워드 라인에 인가된다. 예를 들면, 전압(Vpgm)은 도 9(D)에 도시된 프로그램 구간 동안 선택된 워드 라인에 인가된다. Vpass와 같은 부스팅 전압이 비선택된 워드 라인에 인가되어 비선택된 워드 라인의 채널 전위가 부스팅될 수 있음에 유의해야 한다.

단계(1906)에서, 프로그래밍 전압은 선택적으로 증가한다. 단계(1908)에서, VBL_inhibit를 증가시킬지 여부가 결정된다. VBL_inhibit는 단계(1910)에서 증가하고 단계(1912)에서 동일하게 유지될 수 있다. 도 16a의 일 실시예, 도 17a의 일 실시예 또는 도 17c에 도시된 일 실시예와 같은 프로세스는 이러한 결정을 위해 사용될 수 있다. 그 후, 프로세스(1900)는 단계(1902)로 복귀한다.

도 19b는 프로세스(1900)에 사용될 수 있는 VBL_inhibit의 시퀀스를 나타낸다. 도 19b에서 전압 펄스가 명확하게 도시되지는 않았다. VBL_inhibit는 펄스 P1의 Vdd low에서 시작한다. VBL_inhibit는 펄스 "n1"에서 일정량씩 증가한다. 이 양이 +△ Vdd로 표시된다. 그후, VBL_inhibit는 각 펄스에서 펄스 "n2"에 도달할 때까지 연속하여 일정량씩 증가한다. +△ Vdd는 각 프로그램 루프에서 동일한 양일 것을 요구하지 않음에 유의해야 한다. 펄스 n2에서, 부가적인 프로그램 루프에 대하여 VBL_inhibit는 Vdd normal로 안정화된다. (Vdd normal로부터 시작하는 것과는 반대로) Vdd normal 아래에서 시작하여 상승시키는 것에 의해, 파워 소모가 감소될 수 있다.

일 실시예에서, 주어진 NAND 스트링에 대한 금지 전압은 인접하는 NAND 스트링들의 프로그래밍 상태에 의해 결정된다. 도 19c는 인접하는 NAND 스트링들의 프로그래밍 상태에 따라 결정되는 비선택된 비트 라인과 관련된 비트 라인에 전압을 인가하는 프로세스(1950)의 일 실시예를 나타내는 순서도이다. 이 프로세스는 프로그래밍이 진행됨에 따라 선택 게이트의 Vgs가 감소되는 경우 사용될 수 있고 선택 게이트의 Vgs가 감소되지 않는 경우에도 사용될 수 있다. 이 프로세스는 프로세스(1900)의 단계(1901)에서 사용될 수 있다. 그러나, 이 프로세스(1950)가 프로세스(1900)와 함께 사용될 것이 요구되는 것은 아니다. 프로세스(1950)는 프로세스(1300)와 함께 사용될 수 있거나 프로그래밍 시퀀스 중 Vgs를 감소시키는 다른 프로세스와 함께 사용될 수 있다. 일 실시예에서, 프로세스(1950)는 단계(1304)에서 비선택된 NAND 스트링에 대한 비트 라인 전압을 결정하는데 사용될 수 있다. 프로세스(1950)는 도 8의 단계(820)와 같이 프로그래밍 조건을 적용하는 일부분으로써 실행될 수 있다.

단계(1952)에서, 인접하는 NAND 스트링의 프로그래밍 상태가 액세스된다. 예를 들면, 비선택된 스트링에 인접하는 제 1 및 제 2 NAND 스트링의 프로그래밍 상태가 액세스된다. NAND 스트링의 프로그래밍 상태는, NAND 스트링의 선택된 워드 라인에 관련된 메모리 셀이 프로그램 중인지 아니면 금지되는지를 의미한다. 느린 프로그래밍 하의 메모리 셀(예를 들면, QPW)은 프로그래밍되는 것으로 간주된다. 일 실시예에서, 이 정보는 NAND 스트링과 관련된 감지 증폭기(300)와, 그 인접하는 NAND 스트링과 관련된 감지 증폭기(300)로부터 전달된다. 단계(1952)는 도 9의 구간(1) 동안 또는 그 전에 수행될 수 있다.

단계(1954)에서, 인접하는(또는 이웃하는) NAND 스트링의 프로그래밍 상태에 따라 결정되는 비선택된 비트 라인과 관련된 비트 라인에는 전압이 인가된다. 도 19d는 단계(1954)의 일 실시예의 구체적인 것을 나타낸다. 단계(1954)는 도 9(E)에 도시된 바와 같이 인가되는 VBL_inhibit의 크기를 결정하는데 사용될 수 있다.

도 19d는 비선택된 NAND 스트링에 인가되는 금지 전압을 결정하는 프로세스(1960)에 일 실시예의 구체적인 것을 나타낸다. 상술한 바와 같이, 프로세스(1960)는 프로세스(1950)의 단계(1954)의 일 실시예에서 사용될 수 있다.

양쪽 이웃들이 프로그래밍되고 있다면(단계(1962)=예), 단계(1964)에서 VBL_inhinit는 작은 크기를 갖도록 설정된다. 이 크기는 프로그램 루프에 근거할 수 있지만, 이것이 요구되는 것은 아니다. 일 실시예에서, 이 로우 값은 프로세스(1900)의 단계(1910) 또는 단계(1912) 중 하나에서 결정되는 값이다. 그러나, 낮은 크기가 프로그램 루프 카운트에 근거할 필요는 없다. 일 실시예에서, VBL_inhibit의 낮은 크기는 루프 카운트와 무관하다.

이웃들 모두가 아니라 하나가 프로그래밍되고 있다면(단계(1966)=예), 단계(1968)에서 VBL_inhibit가 중간 크기로 설정된다. 이 크기는 프로그램 루프 카운트에 근거하지만, 이것이 요구되는 것은 아니다. 일 실시예에서, 이 중간 값은 프로세스(1900)의 단계(1910) 또는 단계(1912) 중 하나의 단계에서 결정된 값보다 조금 크다. 그러나, 중간 크기가 프로그램 루프 카운트에 근거할 필요는 없다. 일 실시예에서, VBL_inhibit의 중간 크기는 루프 카운트와 무관하다. 일 실시예에서, 중간 크기는 낮은 크기와 dVDD의 합이다. dVDD의 일례는 약 0.1V이지만, dVDD가 더 높거나 낮을 수 있다.

이웃들 중 어느 것도 프로그램되고 있지 않다면(단계(1966)=아니오), 단계(1970)에서 VBL_inhibit는 높은 크기로 설정된다. 이 크기는 프로그램 루프에 근거한다. 일 실시예에서, 높은 크기는 프로세스(1900)의 단계(1910) 또는 단계(1912) 중 하나에서 결정되는 값에 근거한다. 그러나, 높은 크기가 프로그램 루프 카운트에 근거할 필요는 없다. 일 실시예에서, VBL_inhinit의 높은 크기는 루프 카운트와 무관하다. 일 실시예에서, 높은 크기는 낮은 크기 및 2dVDD의 합이다.

프로세스(1960)에서 선택되는 낮은 VBL_inhibit, 중간 VBL_inhibit 및 높은 VBL_inhibit는 서로 관련된다. 단계(1964)에서 생성되는 낮은 크기는, 다른 프로그램 루프를 위해 실행되는 단계(1970)에서 생성되는 높은 크기보다 더 클 수 있다. 예를 들어, 도 19b를 참조하면, VDD의 크기는 프로그래밍이 진행됨에 따라 증가한다. 도 19b의 VDD의 크기는 단계(1956)에서 선택된 로우 (또는 표준) 값이 될 수 있다. 그러나, 상술한 바와 같이, 낮은 VBL_inhibit, 중간 VBL_inhibit 및 높은 VBL_inhibit에 대한 크기는 프로그램 루트 카운트와 무관하게 될 것이다. 또한, 프로세스(1960)는 프로그래밍이 진행됨에 따라 Vgs의 감소 없이 사용될 수 있다. 이 경우, VBL_inhibit 로우의 값은 공칭 값일 수 있다. 그래서, 중간 값 및 높은 값은 이러한 공칭 값으로부터 증가될 수 있다.

일 실시예에서, 선택 트랜지스터에 인가된 바이어스의 감소는 소스측 선택 트랜지스터(406)의 선택 라인에 인가된 전압의 감소를 포함한다. 도 20a는 프로그래밍이 진행됨에 따라 소스측 선택 트랜지스터에 인가되는 바이어스가 감소하는 프로세스(2000)의 일 실시예를 나타내는 순서도이다. 도 20b 및 도 20c는 프로세스(2000) 동안 인가되는 Vsgs의 2개의 예시적인 시퀀스를 나타낸다.

단계(2002)에서, 전압이 소스측 선택 트랜지스터에 인가된다. 예를 들면, Vsgs가 도 9(A)의 프로그램 스테이지에 도시된 SGS에 인가된다. 일 실시예에서, 공통 소스 라인을 따르는 이 전압(예를 들면 도 9(H)의 V_Cell_Source)은 소스측 선택 트랜지스터에 대한 Vgs를 야기한다. 상술한 바와 같이, 이것은 모든 NAND 스트링의 소스측 트랜지스터를 오프 상태로 유지하는 것을 설명한다. Vsgs의 값이 너무 높으면, 이들 소스측 선택 트랜지스터가 바람직하지 않게 턴온됨에 유의해야 한다. 또한, 프로그래밍 사이클이 더 진행되면(예를 들면, 더 많은 개수의 프로그램 루프), 사이드 게이트 효과로 인해 비선택된 NAND 스트링의 소스측 선택 트랜지스터의 겉보기 Vt가 감소된다. 일 실시예에서, 프로그램 루프의 개수가 증가함에 따라 Vsgs의 값이 점진적으로 증가하여 모든 NAND 스트링의 소스측 선택 게이트 트랜지스터가 오프 상태를 유지한다. 따라서, 비선택된 NAND 스트링에서의 프로그램 혼란이 방지되거나 감소한다.

단계(2004)에서, 프로그래밍 전압이 선택된 워드 라인에 인가된다. 예를 들면, 전압(Vpgm)이 도 9(D)에 도시된 프로그램 구간 동안 선택된 워드 라인에 인가된다. Vpass와 같은 부스팅 전압이 비선택된 워드 라인이 인가되어(도 9(C)), 비선택된 워드 라인의 채널 전위가 부스팅된다.

단계(2006)에서, 프로그래밍 전압이 선택적으로 증가한다. 단계(2008)에서, Vsgs를 감소시킬지 여부가 결정된다. Vsgs는 단계(2010)에서 감소하고 단계(2012)에서 동일하게 유지될 수 있다. 도 16a의 일 실시예, 도 17a의 일 실시예 또는 도 17c의 일 실시예와 같은 프로세스가 이러한 결정을 위해 사용될 수 있다. 그 후, 프로세스(2000)는 단계(2002)로 복귀한다.

도 20b는 프로세스(2000)에서 사용될 수 있는 Vsgs의 시퀀스를 나타낸다. 이 시퀀스는 도 16b의 시퀀스와 유사하다. 전압 펄스가 도 20b에서 명확하게 도시된 것은 아니다. 바이어스는 펄스 P1의 Vsgs_start에서 시작한다. Vsgs는 펄스 "n1"에서 일정량 감소한다. 그 후, Vsgs는 펄스 "n2"에 도달할 때까지 일정량씩 연속적으로 감소한다. 이때, Vsgs는 추가의 프로그램 루프에 대한 Vsgs_end에서 안정화된다.

도 20c는 프로세스(2000)에 사용될 수 있는 시퀀스를 나타낸다. 이 시퀀스는 도 17b의 시퀀스와 유사하다. 바이어스는 펄스 P1의 Vsgs_start에서 시작한다. Vsgs는 펄스 "n1"에서 일정량 감소한다. 그 후, Vsgs는 Vsgs가 최소값에 도달할 때까지 일정량씩 연속적으로 감소한다. 이때, Vsgs는 프로그램 루프에 대한 Vsgs_min에서 안정화될 수 있다. 너무 낮은 Vsgs 값은 잠재적으로 비선택된 NAND 스트링에서의 프로그램 혼란을 야기하는 SGS GILD(Gate Induced Drain Leakage)를 일으킬 수 있다. 그래서, Vsgs_mind은 SGS GIDL에 대한 보호로서 작용한다.

일 실시예에서, 선택 트랜지스터에 인가되는 바이어스의 감소는 소스측 선택 트랜지스터(406)에 연결된 공통 소스 라인에 인가되는 전압의 증가를 포함한다. 도 21a는 프로그래밍됨에 따라 공통 소스 라인에 인가되는 바이어스가 증가하는 프로세스(2100)의 일 실시예를 나타내는 순서도이다. 도 21b는 프로세스(2100) 동안 공통 소스 라인에 인가될 수 있는 Vcell_src의 시퀀스의 예시도이다.

단계(2102)에서, 전압이 소스 공통 라인에 인가된다. 예를 들면, 도 9(H)의 프로그램 스테이지에 도시된 바와 같이, Vcell_src가 공통 소스 라인에 인가된다. 일 실시예에서, 이 전압은 소스 라인 전압(예를 들면, 도 9(A)의 Vsgs)과 함께 소스측 선택 트랜지스터에 대한 Vgs를 발생시킨다. 상술한 바와 같이, 모든 NAND 스트링의 소스측 선택 트랜지스터를 오프 상태로 유지하는 것이 바람직하다. 또한, 도 10a 내지 도 10c와 관련되어 설명한 바와 같이, 비선택된 NAND 스트링의 소스측 트랜지스터는 사이드 게이트 효과를 발휘하여 이들 트랜지스터가 오프되지 않도록 한다. 일 실시예에서, Vcell_src의 값은 프로그램 루프의 개수가 증가할수록 점진적으로 증가하여, 모든 NAND 스트링의 소스측 선택 게이트 트랜지스터는 오프 상태를 유지한다. 따라서, 비선택된 NAND 스트링의 프로그램 혼란이 방지되거나 감소될 수 있게 된다.

단계(2104)에서, 프로그래밍 전압이 선택된 워드 라인에 인가된다. 예를 들면, 도 9(D)에 도시된 프로그램 구간 동안 전압(Vpgm)이 선택된 워드 라인에 인가된다. Vpass와 같은 부스팅 전압이 비선택된 워드 라인(도 9(C))에 인가되어 비선택된 워드 라인의 채널 전위가 부스트될 수 있음에 또한 유의해야 한다.

단계(2106)에서, 프로그래밍 전압이 선택적으로 증가한다. 단계(2108)에서, Vcell_src를 증가시킬지 여부가 결정되며, 단계(2110)에서 V_cell_src가 증가되고 단계(2112)에서 일정하게 유지된다. 도 16a의 실시예, 17A의 실시예 또는 17c의 실시예와 같은 프로세스가 결정을 위해 사용될 수 있다. 그 후, 프로세스(2100)는 단계(2102)로 복귀한다.

도 21b는 프로세스(2100)에서 사용될 수 있는 Vcell_src의 시퀀스를 나타낸다. 전압 펄스가 도 21b에서 명확하게 도시되지는 않았다. 펄스 P1의 V_cell_crc에서 바이어스가 시작한다. 펄스 "n1"에서 V_cell_src가 일정량 증가한다. 그 후, 펄스 "n2"에 도달할 때까지 V_cell_src가 일정량씩 연속적으로 증가한다. 이때, 추가의 프로그램 루프에 대하여 V_cell_src는 V_cell_src_max에서 안정화된다.

일 실시예에서, 프로세스(2100)는 프로세스(2000)와 결합되어, 소스측 선택 트랜지스터의 Vgs를 제어한다. 예를 들면, 하나의 프로그램 루프에서 Vgs가 감소하는 반면에, 다른 프로그램 루프에서 V_cell_src는 증가할 수 있다. 하나의 프로그램 루프에서 Vsgs는 감소하고 V_cell_src는 증가할 수 있다.

도 22a는 어떻게 실패 비트 카운트(FBC)가 프로그램 루프 개수 연관되는지를 나타내는 도면이다. 이 곡선들은 프로그래밍 동안 Vsgd가 조정되지 않은 예에 대한 것이다. 각각의 커브는 일군의 메모리 셀을 프로그램하는데 사용될 수 있는 최대값 또는 프로그램 루프에 대응한다. 각각의 커브는 최대 루프 카운트에 대한 실패 비트 카운트를 나타낸다. 이 커브는 최대 프로그램 루프가 증가할수록 좌측으로 이동한다. 이것은 더 높은 프로그래밍 루프 카운트와 관련하여 프로그래밍이 진행됨에 따라 Vsgd 윈도우의 상위 클리프가 낮은 측으로 이동하는 것을 증명한다. 이미 설명한 바와 같이, 이러한 작동은 금지된 NAND 스트링으로부터의 사이드 게이트 효과로 인한 선택 게이트 트랜지스터의 겉보기 Vt를 감소시키는 것에 의해 설명될 수 있다.

도 22b는 도 22a의 예에 대한 상위 클리프 대 최대 루프 카운트의 그래프를 나타낸다. 커브(2203)는 더 높은 루프 카운트에 대한 상위 클리프 강하(더 낮은 Vsgd를 갖는 것)를 나타낸다. △bias로 표시되는 화살표는 프로그래밍에 걸쳐 상위 클리프가 동일한 위치를 유지하도록 실시되는 하나의 가능한 조정을 나타낸다. 일 실시예에서, 비트 라인 금지 전압의 값은 프로그래밍 동안 증가하여 상위 클리프가 일정하게 되도록 한다. 다시 말해서, 프로그래밍 루프의 개수가 증가함에 따라 비트 라인 금지 전압이 증가하여 상위 클리프가 좌측으로 이동하는 것을 방지할 수 있게 된다. 예를 들면, 금지 전압은 커브(2203) 및 점선(2205) 사이의 차이에 근거하여 증가할 수 있다. 다른 조정 또한 가능하다. 예를 들면, Vsgd의 값은 점진적으로 감소할 수 있다. 또한, 조정은 Vsgs 및/또는 공통 소스 라인에 대해서도 이루어질 수 있다.

상기에 개시된 실시예와 예들에 대한 많은 대안이 고려된다. 현재의 NAND 실시예들과 같이, 대안은 현재의 NMOS 실행에 비해 다양한 동작들에 대하여 반대 극성의 바이어스 조건을 가진 PMOS로부터 메모리 셀을 제작하는 것이다. 앞서의 예에서, 기판은 실리콘으로 형성된다. 그러나, GaAs와 같이 이 분야에서 잘 알려진 물질이 사용될 수도 있다. 전계 효과 트랜지스터(FET)들 이외에 다른 트랜지스터가 사용될 수 있다. 예를 들어, 바이폴라 접합 트랜지스터(BJT)들이 사용되면, 일례로서 프로그래밍 중 감소하는 바이어스는 베이스 대 이미터 바이어스일 수 있다.

일 실시예는 NAND 스트링으로서 배열되는 복수의 비휘발성 저장 소자와 복수의 워드 라인을 포함하는 비휘발성 저장 장치를 동작시키는 방법을 포함한다. NAND 스트링의 각각은 제 1 단의 제 1 선택 트랜지스터와 제 2 단의 제 2 선택 트랜지스터를 가진다. 이 방법은 프로그래밍 전압의 시퀀스를 복수의 워드 라인 중 선택된 워드 라인에 인가하는 단계를 포함한다. 선택된 워드 라인은 일군의 비휘발성 저장 소자와 연관된다. 방법은 프로그래밍 전압의 시퀀스 동안 여러 번 감소되는 크기를 가진 Vgs를 제 1 NAND 스트링의 제 1 선택 트랜지스터에 인가하는 단계를 포함한다. 프로그래밍 전압 중 하나가 인가되는 동안, Vgs는 제 1 선택 트랜지스터에 인가된다.

하나의 방법은 복수의 NAND 스트링으로 구성된 비휘발성 저장 장치를 포함한다. NAND 스트링의 각각은 복수의 비휘발성 저장 소자, 제 1 단의 제 1 선택 트랜지스터 및 제 2 단의 제 2 선택 트랜지스터를 포함한다. 비휘발성 저장 장치는 복수의 비휘발성 저장 소자와 관련된 복수의 워드 라인과, 각각의 NAND 스트링의 제 1 선택 트랜지스터와 관련된 제 1 선택 라인과, 각각의 NAND 스트링의 제 2 선택 트랜지스터와 관련된 제 2 선택 라인과, 복수의 비트 라인, 복수의 워드 라인, 제 1 선택 라인 및 제 2 선택 라인과 통신하는 하나 이상의 관리 회로를 포함한다. 하나 이상의 관리 회로는 프로그래밍 전압의 시퀀스를 복수의 워드 라인 중 선택된 워드 라인에 인가한다. 하나 이상의 관리 회로는 프로그래밍 전압의 시퀀스 동안 크기가 복수 회 감소되는 Vgs를 제 1 NAND 스트링의 제 1 선택된 트랜지스터에 인가한다. 프로그래밍 전압이 인가되는 동안, 하나 이상의 관리 회로는 Vgs를 제 1 선택 트랜지스터에 인가한다.

일 실시예는 비휘발성 저장 소자, 복수의 워드 라인 및 NAND 스트링과 관련된 복수의 비트 라인을 포함하는 비휘발성 저장 장치를 동작시키는 방법을 포함한다. 이 방법은 복수의 워드 라인 중 선택된 워드 라인에 프로그래밍 전압의 시퀀스를 인가하는 단계를 포함한다. 이 방법은 일군의 비휘발성 저장 소자의 프로그래밍이 얼마나 진행되었는지에 따라 결정되는 크기를 갖는 금지 전압을 비선택된 NAND 스트링의 비트 라인에 인가하는 단계를 또한 포함한다. 금지 전압은 프로그래밍 전압들 중 하나가 인가되는 동안 인가된다.

일 실시예는 복수의 NAND 스트링으로 구성된 비휘발성 저장 장치를 포함한다. 각각의 NAND 스트링은 복수의 비휘발성 저장 소자를 포함한다. 또한, 비휘발성 저장 소자는 복수의 NAND 스트링에 관련된 복수의 비트 라인과, 복수의 비휘발성 저장 소자와 관련된 복수의 워드 라인과, 복수의 비트 라인 및 복수의 워드 라인과 통신하는 하나 이상의 관리 회로로 구성된다. 하나 이상의 관리 회로는 복수의 워드 라인 중 선택된 워드 라인에 프로그래밍 전압의 시퀀스를 인가한다. 선택된 워드 라인은 일군의 비휘발성 저장 소자와 관련된다. 하나 이상이 관리 회로는 일군의 비휘발성 저장 소자의 프로그래밍이 얼마나 진행되었는지에 따라 결정되는 크기를 갖는 금지 전압을 비선택된 NAND 스트링의 비트 라인에 인가한다. 금지 전압은 프로그래밍 전압 중 하나가 인가되는 동안 인가된다.

일 실시예는 복수의 NAND 스트링으로 구성된 비휘발성 저장 장치를 포함한다. 각각의 NAND 스트링은 복수의 비휘발성 저장 소자와 제 1 측 선택 트랜지스터 및 제 2 측 선택 트랜지스터를 가진다. 제 1 측 선택 트랜지스터는 제 1 단자, 제 2 단자, 제 3 단자를 포함한다. 제 2 측 선택 트랜지스터는 제 1 단자, 제 2 단자 및 제 3 단자를 포함한다. 비휘발성 저장 장치는 또한 복수의 NAND 스트링과 관련된 복수의 비트 라인을 가진다. 비트 라인 각각은 NAND 스트링들 중 하나의 제 1 선택 트랜지스터의 제 1 단자와 결합된다. 비휘발성 저장 장치는 또한 NAND 스트링 각각의 제 2 측 선택 트랜지스터의 제 1 단자와 결합된 공통 라인을 구비한다. 비휘발성 저장 장치는 또한 복수의 비휘발성 저장 소자와 관련된 복수의 워드 라인을 가진다. 또한, 비휘발성 저장 장치는 각각의 NAND 스트링의 제 1 측 선택 트랜지스터의 제 2 단자와 관련된 제 1 측 선택 라인을 가진다. 비휘발성 저장 장치는 각각의 NAND 스트링의 제 2 측 선택 트랜지스터의 제 2 단자와 관련된 제 2 선택 라인을 가진다. 또한, 비휘발성 저장 장치는 복수의 비트 라인, 복수의 워드 라인, 제 1 측 선택 라인 및 제 2 측 선택 라인과 통신하는 하나 이상의 관리 회로를 포함한다. 하나 이상의 관리 회로는 복수의 워드 라인 중 선택된 워드 라인에 프로그래밍 전압의 시퀀스를 인가한다. 하나 이상의 관리 회로는 제 1 NAND 스트링들의 제 1 측 선택 트랜지스터 또는 제 2 측 선택 트랜지스터 중 하나에 제 1 단자 대 제 2 단자 전압을 인가한다. 제 2 단자 대 제 1 단자 전압은 프로그래밍 전압의 시퀀스 동안 점진적으로 감소하는 크기를 가진다. 프로그래밍 전압들 중 하나가 인가되는 동안, 하나 이상의 관리 회로는 제 2 단자 대 제 1 단자 전압을 제 1 측 또는 제 2 측 선택 트랜지스터에 인가한다. 하나 이상의 관리 회로는 제 2 단자 대 제 1 단자 전압을 하나의 프로그래밍 전압부터 다음 프로그래밍 전압 사이에 여러 번 감소시킨다.

일 실시예는 NAND로서 배열된 복수의 비휘발성 저장 소자를 구비하는 비휘발성 저장 장치를 동작시키는 방법을 포함한다. 이 방법은 비선택된 NAND 스트링에 각각 인접하는 제 1 NAND 스트링과 제 2 NAND 스트링의 프로그래밍 상태에 액세스하는 단계와 제 1 및 제 2 인접 NAND 스트링의 프로그래밍 상태에 의해 결정되는 비선택된 NAND 스트링과 관련된 비트 라인에 금지 전압을 인가하는 단계를 포함한다.

일 실시예는 제 1 및 제 2 인접 NAND 스트링의 프로그래밍 상태에 의해 결정되는 금지 전압의 크기를 결정하는 단계를 포함한다. 이 방법은 이전 문단의 방법과 함께 사용될 수 있다. 이 실시예는 제 1 및 제 2 인접 NAND 스트링이 모두 프로그래밍되면 비선택된 NAND 스트링에 대한 비트 라인 전압의 제 1 크기를 생성하는 단계와, 제 1 및 제 2 인접 NAND 스트링이 모두가 아니라 하나가 프로그래밍되면 비선택된 NAND 스트링에 대한 비트 라인 전압의 제 2 크기를 생성하는 단계와, 제 1 및 제 2 인접 NAND 스트링이 어느 것도 프로그래밍되지 않으면 비선택된 NAND 스트링에 대한 비트 라인 전압의 제 3 크기를 생성하는 단계를 포함하며, 제 3 크기는 제 2 크기보다 크고 제 2 크기는 제 1 크기보다 크다.

일 실시예는 복수의 NAND 스트링, 복수의 NAND 스트링과 관련된 복수의 비트 라인 및 복수의 비트 라인과 복수의 NAND 스트링과 통신하는 하나 이상의 관리 회로로 구성된 비휘발성 저장 장치를 포함한다. NAND들 각각은 복수의 비휘발성 저장 소자를 포함한다. 하나 이상이 관리 회로는 비선택된 NAND 스트링에 각각 인접하는 제 1 NAND 스트링과 제 2 NAND 스트링의 프로그래밍 상태에 액세스한다. 하나 이상의 관리 회로는 제 1 및 제 2 인접 NAND 스트링의 프로그래밍 상태에 의해 결정되는 비선택된 NAND 스트링과 관련된 비트 라인에 금지 전압을 인가하는 단계를 포함한다.

일 실시예는 제 1 및 제 2 인접 NAND 스트링의 프로그래밍 상태에 따라 결정되는 금지 전압의 크기를 결정하는 관리 회로를 포함한다. 이 실시예는 이전 문단의 실시예와 함께 사용될 수 있다. 하나 이상의 관리 회로는 제 1 및 제 2 인접 NAND 스트링이 모두 프로그래밍되면 비선택된 NAND 스트링에 대한 비트 라인 전압의 제 1 크기를 생성한다. 하나 이상의 관리 회로는 제 1 및 제 2 인접 NAND 스트링이 모두가 아닌 하나가 프로그래밍되면 비선택된 NAND 스트링에 대한 비트 라인 전압의 제 2 크기를 생성한다. 하나 이상의 관리 회로는 제 1 및 제 2 인접 NAND 스트링이 모두 프로그래밍되지 않으면 비선택된 NAND 스트링에 대한 비트 라인 전압의 제 3 크기를 생성한다. 제 3 크기는 제 2 크기보다 크다. 제 2 크기는 제 1 크기보다 크다.

본 발명에 대한 상술한 상세한 설명은 본 발명의 설명 목적으로 제시된다. 이러한 설명은 그 기재된 형태로 본 발명을 한정하려는 것은 아니다. 이러한 설명에 기초한 많은 수정과 변형이 가능하다. 상술한 실시예는 본 발명의 원리와 응용을 설명하기 위해 선택된 것이므로, 이 분야의 다른 기술자가 본 발명을 응용하여 특정 사용에 최적화되는 여러 가지 실시예와 다른 수정을 도출할 수 있을 것이다. 본 발명의 범위는 첨부한 청구범위에 의해 결정돼야만 한다.

Claims (15)

1. 비휘발성 저장 장치를 동작시키는 방법으로서,
   상기 비휘발성 저장 장치는 NAND 스트링(NAND string)들로서 정렬되는 복수의 비휘발성 저장 소자들과, 그리고 복수의 워드 라인(word line)들을 포함하고, 상기 NAND 스트링들 각각은 제 1 말단에서 제 1 선택 트랜지스터(select transistor)를 갖고 제 2 말단에서 제 2 선택 트랜지스터를 가지며, 상기 방법은,
   상기 복수의 워드 라인들 중 선택된 워드 라인에 일련의 프로그래밍 전압들을 인가하는 단계(1302)와, 여기서 상기 선택된 워드 라인은 상기 비휘발성 저장 소자들의 그룹과 관련되며; 그리고
   상기 일련의 프로그래밍 전압들 동안 크기가 복수 번 낮아지는 게이트 소스 간 전압(gate-to-source voltage)(Vgs)을 상기 NAND 스트링들 중 제 1 NAND 스트링의 상기 제 1 선택 트랜지스터에 인가하는 단계(1304)를 포함하여 구성되며,
   상기 Vgs는 상기 프로그래밍 전압들 중 하나의 프로그래밍 전압을 인가하는 동안 상기 제 1 선택 트랜지스터에 인가되는 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
2. 제1항에 있어서,
   상기 제 1 선택 트랜지스터는 드레인측 선택 트랜지스터(drain side select transistor)이고,
   상기 게이트 소스 간 전압(Vgs)을 상기 NAND 스트링들 중 제 1 NAND 스트링의 상기 제 1 선택 트랜지스터에 인가하는 단계는,
   상기 일련의 프로그래밍 전압들에서 하나의 프로그래밍 전압으로부터 다음 프로그래밍 전압까지 복수 번 낮아지는 전압을 상기 드레인측 선택 트랜지스터와 관련된 선택 라인(select line)에 인가하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
3. 제1항에 있어서,
   상기 제 1 선택 트랜지스터는 드레인측 선택 트랜지스터이고,
   상기 NAND 스트링들 각각의 상기 드레인측 선택 트랜지스터는 비트 라인(bit line)에 결합되는 단자를 가지며,
   상기 게이트 소스 간 전압(Vgs)을 상기 NAND 스트링들 중 제 1 NAND 스트링의 상기 제 1 선택 트랜지스터에 인가하는 단계는,
   상기 일련의 프로그래밍 전압들에서 하나의 프로그래밍 전압으로부터 다음 프로그래밍 전압까지 복수 번 상승하는 전압을 비선택된 NAND 스트링들과 관련된 비트 라인들에 인가하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
4. 제1항에 있어서,
   비선택된 NAND 스트링과 관련된 비트 라인에 인가할 전압을, 상기 비선택된 NAND 스트링과 이웃하고 있는 NAND 스트링들의 프로그래밍 상태에 근거하여, 결정하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
5. 제4항에 있어서,
   상기 비선택된 NAND 스트링과 관련된 비트 라인에 인가할 전압을, 상기 비선택된 NAND 스트링과 이웃하고 있는 NAND 스트링들의 프로그래밍 상태에 근거하여, 결정하는 단계는,
   만약 상기 비선택된 NAND 스트링에 대해 이웃하는 NAND 스트링들 모두가 프로그래밍되고 있다면 상기 비선택된 NAND 스트링에 대한 비트 라인 전압에 대해 제 1 크기를 확립하는 것과;
   만약 상기 비선택된 NAND 스트링에 대해 이웃하는 NAND 스트링들 중 하나만이 프로그래밍되고 있다면 상기 비선택된 NAND 스트링에 대한 비트 라인 전압에 대해 제 2 크기를 확립하는 것과; 그리고
   만약 상기 비선택된 NAND 스트링에 대해 이웃하는 NAND 스트링들 중 어느 것도 프로그래밍되고 있지 않다면 상기 비선택된 NAND 스트링에 대한 비트 라인 전압에 대해 제 3 크기를 확립하는 것을 포함하고,
   상기 제 3 크기는 상기 제 2 크기보다 크고, 상기 제 2 크기는 상기 제 1 크기보다 큰 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
6. 제1항에 있어서,
   상기 제 1 선택 트랜지스터는 소스측 선택 트랜지스터(source side select transistor)이고,
   상기 게이트 소스 간 전압(Vgs)을 상기 NAND 스트링들 중 제 1 NAND 스트링의 상기 제 1 선택 트랜지스터에 인가하는 단계는,
   상기 일련의 프로그래밍 전압들에서 하나의 프로그래밍 전압으로부터 다음 프로그래밍 전압까지 복수 번 낮아지는 전압을 상기 소스측 선택 트랜지스터와 관련된 선택 라인에 인가하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
7. 제1항에 있어서,
   상기 제 1 선택 트랜지스터는 소스측 선택 트랜지스터이고,
   상기 NAND 스트링들 각각의 상기 소스측 선택 트랜지스터는 공통 소스 라인(common source line)에 결합되는 단자를 가지며,
   상기 게이트 소스 간 전압(Vgs)을 상기 NAND 스트링들 중 제 1 NAND 스트링의 상기 제 1 선택 트랜지스터에 인가하는 단계는,
   상기 일련의 프로그래밍 전압들에서 하나의 프로그래밍 전압으로부터 다음 프로그래밍 전압까지 복수 번 상승하는 전압을 상기 공통 소스 라인에 인가하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
8. 제1항에 있어서,
   상기 일련의 프로그래밍 전압들 동안 크기가 복수 번 낮아지는 게이트 소스 간 전압(Vgs)을 상기 NAND 스트링들 중 제 1 NAND 스트링의 상기 제 1 선택 트랜지스터에 인가하는 단계는,
   상기 Vgs에 대한 크기를 결정하는 것을 포함하고,
   상기 Vgs에 대한 크기는 상기 일련의 프로그래밍 전압들에서 어떤 프로그래밍 전압이 인가되고 있는지 따라 달라지는 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
9. 제1항에 있어서,
   상기 일련의 프로그래밍 전압들 동안 크기가 복수 번 낮아지는 게이트 소스 간 전압(Vgs)을 상기 NAND 스트링들 중 제 1 NAND 스트링의 상기 제 1 선택 트랜지스터에 인가하는 단계는,
   상기 Vgs에 대한 크기를 결정하는 것을 포함하고,
   상기 Vgs에 대한 크기는 상기 비휘발성 저장 소자들의 그룹이 프로그래밍되고 있는 복수의 상태들 중 제 1 상태의 프로그래밍의 완료 여부에 따라 달라지는 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
10. 제1항 내지 제9항 중 어느 하나의 항에 있어서,
    상기 일련의 프로그래밍 전압들 동안 크기가 복수 번 낮아지는 게이트 소스 간 전압(Vgs)을 상기 NAND 스트링들 중 제 1 NAND 스트링의 상기 제 1 선택 트랜지스터에 인가하는 단계는,
    상기 일련의 프로그래밍 전압들에서 두 개의 연속하는 프로그래밍 전압들에 대해 상기 Vgs의 크기가 낮아지게 하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
11. 제1항에 있어서,
    상기 NAND 스트링들과 관련된 선택된 비트 라인들에 하나 이상의 전압들을 인가하는 단계를 더 포함하고,
    상기 제 1 선택 트랜지스터는 제 1 선택 라인에 결합되는 드레인측 선택 트랜지스터이고,
    상기 일련의 프로그래밍 전압들 동안 크기가 복수 번 낮아지는 게이트 소스 간 전압(Vgs)을 상기 NAND 스트링들 중 제 1 NAND 스트링의 상기 제 1 선택 트랜지스터에 인가하는 단계는,
    선택된 비트 라인들에 인가되는 최대 전압이 상기 일련의 프로그래밍 전압들에서의 하나의 프로그래밍 전압으로부터 상기 일련의 프로그래밍 전압들에서의 다음 프로그래밍 전압까지 낮아지게 함이 없이, 상기 제 1 선택 라인에 대한 제 1 전압의 크기가 상기 일련의 프로그래밍 전압들에서의 하나의 프로그래밍 전압으로부터 상기 일련의 프로그래밍 전압들에서의 다음 프로그래밍 전압까지 낮아지게 하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
12. 비휘발성 저장 장치로서,
    복수의 NAND 스트링들(320, 340, 360)과, 여기서 상기 NAND 스트링들 각각은 복수의 비휘발성 저장 소자들과, 제 1 말단에서의 제 1 선택 트랜지스터(424 또는 406)와, 그리고 제 2 말단에서의 제 2 선택 트랜지스터(406 또는 424)를 가지며;
    상기 복수의 NAND 스트링들과 관련된 복수의 비트 라인들(BL0, BL1, ...)과;
    상기 복수의 비휘발성 저장 소자들과 관련된 복수의 워드 라인들(WL0, WL1, WL2, ...)과;
    각각의 NAND 스트링의 상기 제 1 선택 트랜지스터에 결합되는 제 1 선택 라인(SGD 또는 SGS)과;
    각각의 NAND 스트링의 상기 제 2 선택 트랜지스터에 결합되는 제 2 선택 라인(SGS 또는 SGD)과; 그리고
    상기 복수의 비트 라인들, 상기 복수의 워드 라인들, 상기 제 1 선택 라인, 및 상기 제 2 선택 라인과 통신하는 하나 이상의 관리 회로들(220, 230, 240, 242, 244)을 포함하여 구성되며,
    상기 하나 이상의 관리 회로들은, 상기 복수의 워드 라인들 중 선택된 워드 라인에 일련의 프로그래밍 전압들을 인가하고,
    상기 하나 이상의 관리 회로들은, 상기 일련의 프로그래밍 전압들 동안 크기가 복수 번 낮아지는 게이트 소스 간 전압(Vgs)을 상기 NAND 스트링들 중 제 1 NAND 스트링의 상기 제 1 선택 트랜지스터에 인가하고,
    상기 하나 이상의 관리 회로들은, 상기 프로그래밍 전압들 중 하나의 프로그래밍 전압을 인가하는 동안 상기 제 1 선택 트랜지스터에 상기 Vgs를 인가하는 것을 특징으로 하는 비휘발성 저장 장치.
13. 제12항에 있어서,
    상기 제 1 선택 트랜지스터는 상기 제 1 선택 라인에 결합되는 드레인측 선택 트랜지스터이고,
    상기 하나 이상의 관리 회로들이, 상기 일련의 프로그래밍 전압들 동안 크기가 복수 번 낮아지는 게이트 소스 간 전압(Vgs)을 상기 NAND 스트링들 중 제 1 NAND 스트링의 상기 제 1 선택 트랜지스터에 인가하는 것은,
    상기 하나 이상의 관리 회로들이, 상기 일련의 프로그래밍 전압들에서 하나의 프로그래밍 전압으로부터 다음 프로그래밍 전압까지 복수 번 낮아지는 전압을 상기 제 1 선택 라인에 인가하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장 장치.
14. 제12항에 있어서,
    상기 제 1 선택 트랜지스터는 상기 제 1 선택 라인에 결합되는 드레인측 선택 트랜지스터이고,
    상기 NAND 스트링들 각각의 상기 드레인측 선택 트랜지스터는 상기 비트 라인들 중 하나에 결합되는 단자를 가지며,
    상기 하나 이상의 관리 회로들이, 게이트 소스 간 전압(Vgs)을 상기 NAND 스트링들 중 제 1 NAND 스트링의 상기 제 1 선택 트랜지스터에 인가하는 것은,
    상기 하나 이상의 관리 회로들이, 상기 일련의 프로그래밍 전압들에서 하나의 프로그래밍 전압으로부터 다음 프로그래밍 전압까지 복수 번 상승하는 전압을 비선택된 NAND 스트링들과 관련된 비트 라인에 인가하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장 장치.
15. 제12항에 있어서,
    상기 하나 이상의 관리 회로들은, 비선택된 NAND 스트링들 중 제1의 비선택된 NAND 스트링과 관련된 비트 라인들 중 제 1 비트 라인에 인가할 전압을, 상기 제1의 비선택된 NAND 스트링과 이웃하고 있는 NAND 스트링들의 프로그래밍 상태에 근거하여, 결정하는 것을 특징으로 하는 비휘발성 저장 장치.

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