KR101860177B1 - 프로그래밍 동안의 선택된 워드 라인 의존성 선택 게이트 확산 영역 전압 - Google Patents

프로그래밍 동안의 선택된 워드 라인 의존성 선택 게이트 확산 영역 전압 Download PDF

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Abstract

비-휘발성 저장장치를 동작시키기 위한 방법 및 디바이스가 개시된다. 하나 이상의 프로그래밍 조건들은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 선택된 워드 라인 의존성 프로그램 조건을 적용함으로써 프로그램 디스터브를 감소시킬 수 있거나 혹은 제거할 수 있다. 공통 소스 라인에 인가되는 전압은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라질 수 있다. 이것은 펀치-쓰루 전도를 방지할 수 있거나 혹은 감소시킬 수 있고, 이는 프로그램 디스터브를 방지할 수 있거나 혹은 감소시킬 수 있다. 선택되지 않은 NAND 스트링들의 비트 라인들에 인가되는 전압은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라질 수 있다. 이것은 펀치-쓰루 전도를 방지할 수 있거나 혹은 감소시킬 수 있다.

Description

프로그래밍 동안의 선택된 워드 라인 의존성 선택 게이트 확산 영역 전압{SELECTED WORD LINE DEPENDENT SELECT GATE DIFFUSION REGION VOLTAGE DURING PROGRAMNMING}
본 개시내용은 비-휘발성 저장장치(non-volatile storage)에 관한 것이다.
반도체 메모리(semiconductor memory)는 다양한 전자 디바이스(electronic devices)에서 점점 더 널리 사용되고 있다. 예를 들어, 비-휘발성 반도체 메모리는, 셀룰러 전화기(cellular telephones), 디지털 카메라, 개인 휴대정보 단말기(personal digital assistants), 휴대용 컴퓨팅 디바이스(mobile computing devices), 비-휴대용 컴퓨팅 디바이스(non-mobile computing devices), 및 다른 디바이스에서 사용된다. 전기적으로 소거가능하고 프로그래밍가능한 판독 전용 메모리(Electronically Erasable Programmable Read Only Memory, EEPROM) 및 플래시 메모리(flash memory)는 가장 널리 사용되는 비-휘발성 반도체 메모리들 중 하나이다. 플래시 메모리에 있어서, 또한 EEPROM 타입인 경우, 전체 메모리 어레이(memory array)의 콘텐츠들(contents) 혹은 메모리의 일부분의 콘텐츠들은, 종래의 풀-피처드 EEPROM(full-featured EEPROM)과는 대조적으로, 하나의 스텝(step)으로 소거될 수 있다.
종래의 EEPROM 및 플래시 메모리 양쪽 모두는 플로팅 게이트(floating gate)를 사용하는바, 여기서 플로팅 게이트는 반도체 기판 내의 채널 영역(channel region) 위에 위치하며 채널 영역으로부터 절연되어 있다. 플로팅 게이트는 드레인 확산 영역(drain diffusion region)과 소스 확산 영역(source diffusion region) 사이에 위치한다. 제어 게이트(control gate)는 플로팅 게이트 위에 제공되며 플로팅 게이트로부터 절연되어 있다. 따라서, 형성되는 트랜지스터의 임계 전압(VTH)은 플로팅 게이트 상에 보유되는 전하의 양에 의해 제어된다. 즉, 트랜지스터가 턴온(turn on)되어 드레인과 소스 간의 전도(conduction)가 일어나기 전에 제어 게이트에 인가돼야만 하는 전압의 최소량은, 플로팅 게이트 상의 전하의 레벨에 의해 제어된다.
NAND 아키텍처(architecture)에서, 메모리 셀들은 NAND 스트링(string)들로서 정렬된다. NAND 스트링은 기판 위에 직렬로 연결된 메모리 셀들(이들 각각은 플로팅 게이트를 포함함)을 포함한다. NAND 스트링의 각각의 말단(end)에는 선택 트랜지스터(select transistor)(이것은 또한, 선택 게이트(select gate)로 지칭되기도 함)가 있다. 선택 트랜지스터들 중 하나의 선택 트랜지스터(소스측 선택 트랜지스터(source side select transistor))는 NAND 스트링을 소스 라인(source line)(이 소스 라인은 NAND 스트링들의 커다란 그룹에 공통임)에 연결시키고 이로부터 분리시킨다. 각각의 NAND 스트링은 하나의 비트 라인(bit line)과 관련되어 있다. 다른 선택 트랜지스터(드레인측 선택 트랜지스터(drain side select transistor))는 NAND 스트링을 비트 라인에 연결시키고 이로부터 분리시킨다. 한 가지 접근법에서, NAND 스트링 상의 메모리 셀은 제어 게이트에 전압을 인가하고 비트 라인 상의 신호를 감지함으로써 판독될 수 있다.
전형적으로, 프로그램 동작 동안 제어 게이트에 인가되는 프로그램 전압(VPGM)은 프로그래밍이 진행됨에 따라 그 크기가 증가하는 일련의 펄스(pulse)들로서 인가된다. 한 가지 가능한 접근법에서, 펄스들의 크기는 증가되는바, 이 경우 각각의 연속하는 펄스는 미리결정된 스텝 크기(step size), 예를 들어, 0.2V 내지 0.4V만큼씩 증가하는 펄스이다. VPGM은 플래시 메모리 셀들의 제어 게이트들에 인가될 수 있다. 프로그램 펄스들 사이의 기간에, 검증 동작들이 수행된다. 즉, 병렬로 프로그래밍되는 셀들의 그룹의 각각의 소자의 프로그래밍 레벨은 연속적인 프로그래밍 펄스들 사이에서 판독되어 그 소자가 프로그래밍되고 있는 검증 레벨과 같거나 혹은 이보다 큰지가 결정되게 된다.
프로그래밍을 위해 선택된 워드 라인 상의 소정의 메모리 셀이 자신의 의도된 임계 전압에 도달한 이후, 프로그래밍은 그 메모리 셀에 대해 금지될 수 있다. 하나의 접근법에서, 프로그래밍은 NAND 스트링과 관련된 비트 라인에 금지 전압을 인가함으로써 금지된다. 드레인측 선택 트랜지스터의 게이트에 인가되는 전압은 트랜지스터를 오프(off) 상태로 유지시키도록(이에 따라, 금지된 NAND 스트링의 채널이 플로팅 상태가 될 수 있도록) 충분히 낮아야만 한다. 마찬가지로, 소스측 선택 트랜지스터의 게이트에 인가되는 전압도 트랜지스터를 오프 상태로 유지시키도록(이에 따라, 금지된 NAND 스트링의 채널이 플로팅 상태가 될 수 있도록) 충분히 낮아야만 한다. 또한, 선택되지 않은 메모리 셀들의 제어 게이트들에 전압이 인가되는바, 이는 금지된 NAND 스트링들 상의 메모리 셀들의 채널 영역에서의 전압을 부스팅(boosting)시킨다. 이러한 부스팅된 채널 전압은 프로그램 디스터브(program disturb)를 감소시키거나 제거하는데 도움을 준다.
그러나, 금지된 NAND 스트링들의 채널 전압은 강하(drop)할 수 있는데, 이는 결과적으로 프로그램 디스터브를 일으킬 수 있다. 채널 영역에서의 이러한 강하에 대한 한 가지 가능한 원인은 부스팅된 채널로부터의 전류의 누설이다. 예를 들어, 양쪽 선택 트랜지스터의 채널에 걸쳐 전류가 누설될 수 있다.
누설의 한가지 타입은 선택 트랜지스터를 가로지르는 펀치-쓰루 전도(punch-through conduction)로 인한 것이다. 펀치-쓰루 전도는 선택 게이트 트랜지스터의 채널을 가로지르는 드레인 대 소스 전압에서의 차이로 인해 일어날 수 있다. 메모리 어레이의 크기가 계속 스케일 다운(scale down)됨에 따라, 선택 게이트 트랜지스터들의 채널 길이는 더 짧아지고 있다. 따라서, 펀치-쓰루 전도와 같은 단채널 효과(short channel effects)가 더욱 문제가 될 수 있다.
금지된 NAND 스트링들의 채널로부터의 누설의 또 다른 타입은 드레인 유발 장벽 저하(Drain Induced Barrier Lowering, DIBL)로 인해 일어날 수 있다. DIBL은 선택 트랜지스터들의 VTH가 강하하도록 할 수 있다. 만약 금지된 NAND 스트링의 선택 트랜지스터의 VTH가 충분히 낮아진다면, 적어도 약하게 턴온이 일어날 수 있다. 만약 이것이 일어나면, 부스팅된 채널로부터 선택 트랜지스터의 채널을 가로질러 전류는 누설될 수 있고, 이에 따라 NAND 스트링 채널의 전압은 방전되게 된다. 결과적으로, 프로그램 디스터브가 일어날 수 있다.
프로그램 디스터브를 일으킬 수 있는 또 다른 문제는 게이트 유발 드레인 누설(Gate Induced Drain Leakage, GIDL)이다. GIDL은 전하 캐리어들(charge carriers)이 선택 트랜지스터들 중 하나의 선택 트랜지스터의 게이트에 인가되는 전압의 결과로서 선택 트랜지스터로부터 채널로 누설되는 것을 말한다. 이러한 전하 캐리어들(예를 들어, 전자들)은 NAND 스트링의 채널 내의 E-필드(E-field) 내에서 가속화될 수 있다. 프로그램 디스터브는 채널로부터 메모리 셀의 플로팅 게이트로의 전자들의 핫 캐리어 주입(hot carrier injection)으로 인한 결과일 수 있다.
펀치-쓰루 전도, DIBL, 및 GIDL를 포함하는 하지만 이러한 것에만 한정되지는 않는 다양한 원인으로 인해 일어날 수 있는 프로그램 디스터브를 방지하거나 혹은 감소시키는 것이 바람직하다.
도 1a는 NAND 스트링의 상면도이다.
도 1b는 도 1a의 NAND 스트링의 등가 회로도이다.
도 2는 세 개의 NAND 스트링들을 도시한 회로도이다.
도 3은 기판 상에 형성된 NAND 스트링의 단면도를 나타낸다.
도 4는 비-휘발성 저장 디바이스를 예시한다.
도 5a는 메모리 셀 어레이의 예시적인 구조를 도시한다.
도 5b는 개개의 감지 블록의 블록도이다.
도 6a는 Vt 분포들의 예시적인 세트를 도시한다.
도 6b는 Vt 분포들의 예시적인 세트를 도시한다.
도 7a는 각각의 저장 소자가 데이터의 두 개의 비트들을 저장하는 4-상태 메모리 디바이스에 대한 임계 전압 분포들의 예시적인 세트를 도시한다.
도 7b는 도 7a의 분포를 프로그래밍하기 위해 사용될 수 있는 일련의 프로그램 펄스들을 보여준다.
도 8은 프로그래밍 프로세스의 일 실시예를 설명하는 흐름도이다.
도 9의 (A) 내지 (H)는 일 실시예에 따른, 프로그램 동작 동안의 전압을 예시하는 타이밍도이다.
도 10은 NAND 스트링을 따라 다양한 위치에서의 선택된 워드 라인들에 대한 프로그램 펄스 폭에 대비하여 소거-대-A 실패(Erase-to-A failure)들을 보여주는 그래프이다.
도 11a, 도 11b, 및 도 11c는 프로그램 펄스 폭에 대비된 Vth 분포 폭의 예시적인 그래프를 보여준다.
도 12는 프로그램 펄스 폭에 대비된 프로그램 루프 카운트(program loop count)의 그래프를 보여준다.
도 13a 및 도 13b는 워드 라인 RC 의존성을 보여주는 그래프이다.
도 14는 선택된 워드 라인의 폭에 따라 달라지는 펄스 폭을 갖는 프로그래밍 전압을 사용하여 비-휘발성 저장장치를 프로그래밍하는 프로세스의 일 실시예의 흐름도이다.
도 15는 선택된 워드 라인의 위치에 따라 달라지는 펄스 폭을 갖는 프로그래밍 전압을 사용하여 비-휘발성 저장장치를 프로그래밍하는 프로세스의 일 실시예의 흐름도이다.
도 16은 프로그램 펄스의 폭을 결정하는 것을 포함하는 비-휘발성 저장장치를 프로그래밍하는 프로세스의 일 실시예의 흐름도이다.
도 17은 워드 라인들의 위치에 따라 워드 라인들에 대한 프로그래밍 신호들에 대해 적절한 펄스 폭을 결정하는 프로세스의 흐름도이다.
도 18a는 SGS 누설 전류 및 SGD 누설 전류를 갖는 부스팅된 NAND 스트링을 보여준다.
도 18b는 GIDL 영향을 보여주기 위해 SGS 트랜지스터 가까이 있는 NAND 스트링의 일부분을 보여준다.
도 18c는 GIDL 영향을 보여주기 위해 SGD 트랜지스터 가까이 있는 NAND 스트링의 일부분을 보여준다.
도 19는 펀치-쓰루 누설에 대항할 수 있는 비-휘발성 저장장치를 프로그래밍하는 일 실시예의 흐름도이다.
도 20a는 일 실시예에 따른, 워드 라인들에 대비하여 Vcel_src에 대한 상대적 값들을 보여준다.
도 20b는 공통 소스 라인에 인가되는 전압이 그 선택된 워드 라인의 위치에 따라 달라지게 되는 비-휘발성 저장장치를 프로그래밍하는 프로세스의 일 실시예의 흐름도를 도시한다.
도 21a는 일 실시예에 있어서 워드 라인에 대비하여 금지된 비트 라인 전압을 보여준다.
도 21b는 일 실시예에 있어서 워드 라인에 대비하여 금지된 비트 라인 전압을 보여준다.
도 21c는 일 실시예에 있어서 워드 라인에 대비하여 금지된 비트 라인 전압을 보여준다.
도 21d는 소거 영역 셀프 부스팅(Erase Area Self Boosting, EASB)으로서 지칭되는 부스팅 스킴을 갖는 금지된 NAND 스트링을 보여준다.
도 21e는 비트 라인 전압이 그 선택된 워드 라인에 따라 달라지게 되는 비-휘발성 저장장치를 프로그래밍하는 프로세스의 일 실시예의 흐름도를 도시한다.
도 22a는 전압 SGS의 크기가 그 선택된 워드 라인의 위치에 따라 달라지게 되는 비-휘발성 저장장치를 프로그래밍하는 프로세스의 일 실시예의 흐름도를 도시한다.
도 22b는 일 실시예에 있어서 워드 라인에 대비하여 소스측 선택 트랜지스터의 게이트에 인가된 전압을 보여준다.
도 23a는 전압 SGD의 크기가 그 선택된 워드 라인의 위치에 따라 달라지게 되는 비-휘발성 저장장치를 프로그래밍하는 프로세스의 일 실시예의 흐름도를 도시한다.
도 23b는 일 실시예에 있어서 워드 라인에 대비하여 드레인측 선택 트랜지스터의 게이트에 인가된 전압을 보여준다.
도 24는 비트 라인들에 인가되는 전압이 그 선택된 워드 라인의 위치에 따라 달라지게 되는 비-휘발성 저장장치를 프로그래밍하는 프로세스의 일 실시예의 흐름도를 도시한다.
도 25는 선택 트랜지스터의 게이트에 인가되는 전압이 그 선택된 워드 라인의 위치에 따라 달라지게 되는 비-휘발성 저장장치를 프로그래밍하는 프로세스의 일 실시예의 흐름도를 도시한다.
도 26a는 일 실시예에 따른, 워드 라인들에 대비하여 Vsgs에 대한 상대적 값들을 보여준다.
도 26b는 일 실시예에 따른, 워드 라인들에 대비하여 Vsgd에 대한 상대적 값들을 보여준다.
도 27a 및 도 27b는 DIBL이 SGS 트랜지스터들의 Vth에 미치는 가능한 영향들을 보여준다.
도 28은 가능한 Vsgd 윈도우(window)를 보여준다.
도 29는 Vsgd 윈도우의 하위-클리프(lower-cliff) 및 상위-클리프(upper-cliff)의 가능한 워드 라인 의존성을 보여준다.
도 30a 및 도 30b는 워드 라인에 대비하여 가능한 실패 비트 카운트(failure bit count)를 보여준다.
본 개시내용은 비-휘발성 저장장치를 동작시키기 위한 방법 및 디바이스를 제공한다. 일부 실시예들에서, 하나 이상의 프로그램 조건들은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 선택된 워드 라인 의존성 프로그램 조건들(selected word line dependent program conditions)을 적용함으로써 프로그램 디스터브를 감소시킬 수 있거나 혹은 제거할 수 있다.
워드 라인은 "가장자리 워드 라인(edge word line)"이거나 혹은 "가운데 워드 라인(middle word line)"인 것으로 고려될 수 있다. "가장자리 워드 라인"은 "n"개의 워드 라인들 내에서 사용자 데이터 혹은 시스템 데이터를 저장하기 위해 사용되는 최하위 워드 라인 혹은 최상위 워드 라인의 그러한 것들로서 본 명세서에서 정의된다. 사용자 데이터 혹은 시스템 데이터를 저장하기 위해 사용되는 최하위 워드 라인 및 최상위 워드 라인이 적어도 가장자리 워드 라인들인 것으로 고려된다. NAND 스트링의 각각의 말단에는 하나 이상의 가장자리 워드 라인들이 존재할 수 있다. 가장자리 워드 라인들인 것으로 고려되는 워드 라인들은 소정의 메모리 어레이에 대해 반드시 고정되어 있는 것은 아니다. 오히려, 특정 상황이 임의의 워드 라인이 가장자리 워드 라인인 것으로 고려되는지 여부를 결정할 수 있다. "가운데 워드 라인"은 가장자리 워드 라인들과는 다른, 사용자 데이터 혹은 시스템 데이터를 저장하기 위해 사용되는 임의의 워드 라인으로서 본 명세서에서 정의된다.
일 실시예에서, 프로그래밍 펄스의 폭(혹은 지속시간)은 프로그래밍을 위해 선택된 워드 라인에 따라 달라진다. 일 실시예에서, 프로그래밍 펄스의 지속시간은 선택된 워드 라인의 물리적 특징(예를 들어, 폭)에 따라 달라진다. 일 실시예에서, 프로그래밍 펄스의 지속시간은 NAND 스트링 상의 선택된 워드 라인의 위치에 따라 달라진다. 일 예로서, 가장자리 워드 라인들을 프로그래밍할 때 프로그래밍 신호를 위해 더 짧은 펄스 폭이 사용될 수 있다.
일 실시예에서, 공통 소스 라인에 인가되는 전압은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 이것은 선택된 워드 라인의 위치에 따라 달라질 수 있는, 펀치-쓰루 전도를 방지할 수 있거나 혹은 감소시킬 수 있다. 일 실시예에서, 공통 소스 라인에 인가되는 전압은 상위의 선택된 워드 라인들에 대해 사용된 전압보다 하위의 선택된 워드 라인들에 대해 더 높다.
일 실시예에서, 선택되지 않은 NAND 스트링들의 비트 라인들에 인가되는 전압은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 이것은 선택된 워드 라인의 위치에 따라 달라질 수 있는, 펀치-쓰루 전도를 방지할 수 있거나 혹은 감소시킬 수 있다. 일 실시예에서, 선택되지 않은 NAND 스트링들과 관련된 비트 라인들에 인가되는 전압은 상위의 선택된 워드 라인들에 대해 사용된 전압보다 하위의 선택된 워드 라인들에 대해 더 높다. 일 실시예에서, NAND 스트링의 드레인 말단에 가까이 있는 가장자리 워드 라인들을 프로그래밍할 때 더 높은 전압이 사용된다.
일 실시예에서, NAND 스트링의 선택 트랜지스터의 게이트에 인가되는 전압은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 이것은 소스측 선택 트랜지스터일 수 있거나 혹은 드레인측 선택 트랜지스터일 수 있다. 이것은 DIBL로 인해 결과적으로 발생될 수 있는 프로그램 디스터브를 방지할 수 있거나 혹은 감소시킬 수 있다. 일 실시예에서, 워드 라인들 중 적어도 일부 워드 라인들을 프로그래밍할 때 소스측 선택 트랜지스터의 게이트에 음의 바이어스(negative bias)가 인가된다. 일 실시예에서, 점진적으로 더 상위의 워드 라인들을 프로그래밍할 때 드레인측 선택 트랜지스터의 게이트에 대해 점진적으로 더 낮은 전압들이 사용된다.
일 실시예에서, 소스측 선택 트랜지스터의 게이트에 인가되는 전압은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 이것은 선택된 워드 라인의 위치에 따라 달라질 수 있는 GIDL을 방지할 수 있거나 혹은 감소시킬 수 있다. 일 실시예에서, 드레인측 선택 트랜지스터의 게이트에 인가되는 전압은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 이것은 선택된 워드 라인의 위치에 따라 달라질 수 있는 GIDL을 방지할 수 있거나 혹은 감소시킬 수 있다. 일 실시예에서, 선택 트랜지스터의 게이트에는 선택된 워드 라인이 그 선택 트랜지스터에 가까이 있는 가장자리 워드 라인일 때 더 높은 전압이 인가된다.
일 실시예에서, 하나 이상의 비트 라인들에 인가되는 전압은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 이것은 또한 GIDL과 관련된 프로그램 디스터브를 방지하거나 혹은 감소시키는 것을 도울 수 있다. 일 실시예에서, 선택된 NAND 스트링들과 관련된 하나 이상의 비트 라인들에 인가되는 전압은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 일 실시예에서, 선택되지 않은 NAND 스트링들과 관련된 하나 이상의 비트 라인들에 인가되는 전압은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 일 실시예에서, 저속 프로그래밍 모드(slow programming mode)에서 NAND 스트링들과 관련된 하나 이상의 비트 라인들에 인가되는 전압은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다.
실시예들을 구현하기 위해 적합한 메모리 시스템의 일 예는 NAND 플래시 메모리 구조를 사용하는바, NAND 플래시 메모리 구조는 두 개의 선택 게이트들 사이에 복수의 트랜지스터들을 직렬로 연결시켜 정렬시키는 것을 포함한다. 직렬로 연결된 트랜지스터들 및 선택 게이트들은 NAND 스트링으로서 지칭된다. 도 1a는 하나의 NAND 스트링을 보여주는 상면도이다. 도 1b는 이것의 등가 회로이다. 도 1a 및 도 1b에 도시된 NAND 스트링은 제 1 선택 게이트(120)와 제 2 선택 게이트(122) 사이에 샌드위치(sandwich)되어 직렬로 연결된 네 개의 트랜지스터들(100, 102, 104 및 106)을 포함한다. 선택 게이트(120)는 비트 라인(126)으로의 NAND 스트링 연결을 게이팅(gating)한다. 선택 게이트(122)는 소스 라인(128)으로의 NAND 스트링 연결을 게이팅한다. 선택 게이트(120)는 제어 게이트(120CG)에 적절한 전압들을 인가함으로써 제어된다. 선택 게이트(122)는 제어 게이트(122CG)에 적절한 전압들을 인가함으로써 제어된다. 트랜지스터들(100, 102, 104 및 106) 각각은 제어 게이트 및 플로팅 게이트를 갖는다. 트랜지스터(100)는 제어 게이트(100CG) 및 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG) 및 플로팅 게이트(102FG)를 포함한다. 트랜지스터(104)는 제어 게이트(104CG) 및 플로팅 게이트(104FG)를 포함한다. 트랜지스터(106)는 제어 게이트(106CG) 및 플로팅 게이트(106FG)를 포함한다. 제어 게이트(lOOCG)는 워드 라인(WL3)에 연결되고(혹은 워드 라인(WL3)이고), 제어 게이트(lO2CG)는 워드 라인(WL2)에 연결되고, 제어 게이트(lO4CG)는 워드 라인(WL1)에 연결되고, 그리고 제어 게이트(lO6CG)는 워드 라인(WL0)에 연결된다. 일 실시예에서, 트랜지스터들(100, 102, 104 및 106)은 각각의 저장 소자들이다(이것은 또한 메모리 셀들로 지칭되기도 함). 다른 실시예들에서, 저장 소자들은 복수의 트랜지스터들을 포함할 수 있거나, 혹은 도 1a 및 도 1b에 도시된 바와는 다를 수 있다. 선택 게이트(120)는 선택 라인(SGD)에 연결된다. 선택 게이트(122)는 선택 라인(SGS)에 연결된다. 일 실시예에서, 선택 게이트들(120 및 122)은 각각 "선택 트랜지스터"로 구현된다. 따라서, 선택 게이트(120)는 "드레인측 선택 트랜지스터"(혹은 SGD 트랜지스터)로서 지칭될 수 있고, 선택 게이트(122)는 "소스측 선택 트랜지스터"(혹은 SGS 트랜지스터)로서 지칭될 수 있다.
도 2는 세 개의 NAND 스트링들을 도시한 회로도이다. NAND 구조를 사용하는 플래시 메모리 시스템에 대한 전형적인 아키텍처는 일곱 개의 NAND 스트링들을 포함한다. 예를 들어, 세 개의 NAND 스트링들(320, 340 및 360)은 다수의 더 많은 NAND 스트링들을 갖는 메모리 어레이 내에서 보여진다. NAND 스트링들 각각은 두 개의 선택 게이트들 및 네 개의 저장 소자들을 포함한다. 간결한 설명을 위해 네 개의 저장 소자들이 예시되고 있지만, 현대의 NAND 스트링들은 예를 들어, 32개, 64개, 혹은 더 많은 개수의 저장 소자들을 가질 수 있다.
예를 들어, NAND 스트링(320)은 선택 게이트들(322 및 327) 및 저장 소자들(323 내지 326)을 포함하고, NAND 스트링(340)은 선택 게이트들(342 및 347) 및 저장 소자들(343 내지 346)을 포함하고, 그리고 NAND 스트링(360)은 선택 게이트들(362 및 367) 및 저장 소자들(363 내지 366)을 포함한다. 각각의 NAND 스트링은 자신의 선택 게이트들(예를 들어, 선택 게이트들(327, 347 또는 367)에 의해 소스 라인에 연결된다. 선택 라인(SGS)은 소스측 선택 게이트들을 제어하기 위해 사용된다. 일 실시예에서는, 다양한 NAND 스트링들(320, 340 및 360)이 선택 트랜지스터들에 의해 각각의 비트 라인들(321, 341 및 361)에 연결된다. 일 실시예에서, 선택 트랜지스터들은 선택 게이트들(322, 342, 362, 등) 내에 있다. 일 실시예에서, 선택 트랜지스터들은 선택 게이트들(322, 342, 362)을 형성한다. 이러한 선택 트랜지스터들은 드레인 선택 라인(SGD)에 의해 제어된다. 다른 실시예들에서, 선택 라인들은 NAND 스트링들 간에 반드시 공통일 필요는 없는 바, 즉, 상이한 NAND 스트링들에 대해 상이한 선택 라인들이 제공될 수 있다. 워드 라인(WL3)은 저장 소자들(323, 343 및 363)에 대한 제어 게이트들에 연결된다. 워드 라인(WL2)은 저장 소자들(324, 344 및 364)에 대한 제어 게이트들에 연결된다. 워드 라인(WL1)은 저장 소자들(325, 345 및 365)에 대한 제어 게이트들에 연결된다. 워드 라인(WL0)은 저장 소자들(326, 346 및 366)에 대한 제어 게이트들에 연결된다. 알 수 있는 바와 같이, 각각의 비트 라인 및 각각의 NAND 스트링은 저장 소자들의 어레이(array) 혹은 세트(set)의 컬럼(column)들을 형성한다. 워드 라인들(WL3, WL2, WLl 및 WLO)은 이러한 어레이 혹은 세트의 로우(row)들을 형성한다. 각각의 워드 라인은 해당 로우 내의 각각의 저장 소자의 제어 게이트들을 연결한다. 또는, 워드 라인들 자체가 제어 게이트들을 제공할 수 있다. 예를 들어, 워드 라인(WL2)은 저장 소자들(324, 344 및 364)에 대한 제어 게이트들을 제공한다. 실제로는, 워드 라인 상에 수천 개의 저장 소자들이 존재할 수 있다.
각각의 저장 소자는 데이터를 저장할 수 있다. 예를 들어, 디지털 데이터의 하나의 비트를 저장하는 경우, 저장 소자의 가능한 임계 전압들(VTH)의 범위는 두 개의 범위로 분할되는바, 이들 두 개의 범위에는 로직 데이터(logical data) "1" 및 "0"이 할당된다. NAND 타입 플래시 메모리의 일 예에서, VTH는 저장 소자가 소거된 이후 음의 값인바, 이것은 로직 "1"로서 정의된다. 프로그램 동작 이후의 VTH는 양의 값이고, 이것은 로직 "0"으로서 정의된다. VTH가 음의 값이고 판독이 시도되는 경우, 저장 소자는 로직 "1"이 저장되어 있음을 표시하기 위해 턴온된다. VTH가 양의 값이고 판독 동작이 시도되는 경우, 저장 소자는 턴온되지 않는바, 이는 로직 "0"이 저장되어 있음을 표시한다. 저장 소자는 또한, 정보의 복수 레벨들을 저장할 수 있는바, 예를 들어, 디지털 데이터의 복수의 비트들을 저장할 수 있다. 이러한 경우에, VTH 값의 범위는 데이터의 레벨들의 개수로 분할된다. 예를 들어, 만약 정보의 네 개의 레벨들이 저장된다면, 데이터 값들 "11", "10", "01", 및 "00"에 할당되는 네 개의 VTH 범위가 존재한다. NAND 타입 메모리의 일 예에서, 소거 동작 이후 VTH는 음의 값이고, 이것은 "11"로서 정의된다. 양의 VTH 값들은 "10", "01", 및 "00"의 상태들에 대해 사용된다. 저장 소자에 프로그래밍된 데이터와 이러한 소자의 임계 전압 범위들 간의 특정 관계는 저장 소자들에 대해 채택된 데이터 인코딩 스킴(data encoding scheme)에 따라 달라진다. 예를 들어, 미국 특허 번호 제6,222,762호 및 제7,237,074호는 복수-상태 플래시 저장 소자들에 대한 다양한 데이터 인코딩 스킴들을 설명하는바, 이들 특허 문헌들은 그 전체가 참조로 본 명세서에 통합된다.
NAND 타입 플래시 메모리들 및 이들의 동작의 관련 예들은 미국 특허 번호 제5,386,422호; 제5,570,315호; 제5,774,397호; 제6,046,935호; 제6,456,528호; 그리고 제6,522,580호에서 제공되는바, 이들 각각은 참조로 본 명세서에 통합된다.
플래시 저장 소자를 프로그래밍할 때, 저장 소자의 제어 게이트에는 프로그램 전압이 인가되고, 저장 소자와 관련된 비트 라인은 접지된다. 채널로부터의 전자들은 플로팅 게이트에 주입된다. 전자들이 플로팅 게이트에 축적되는 경우, 플로팅 게이트는 음으로 충전되게 되고, 저장 소자의 VTH는 상승한다. 프로그래밍되는 저장 소자의 제어 게이트에 프로그램 전압을 인가하기 위해서, 이러한 프로그램 전압은 적절한 워드 라인 상에 인가된다. 앞에서 논의된 바와 같이, NAND 스트링들 각각에서의 하나의 저장 소자는 동일한 워드 라인을 공유한다. 예를 들어, 도 2의 저장 소자(324)를 프로그래밍할 때, 프로그램 전압은 또한 저장 소자들(344 및 364)의 제어 게이트들에도 인가된다.
도 3은 기판 상에 형성된 NAND 스트링의 단면도를 도시한다. 이 도면은 간략화된 것으로 일정한 비율로 도시되지 않았다. NAND 스트링(400)은 소스-측 선택 게이트(혹은 SGS 트랜지스터)(406), 드레인-측 선택 게이트(혹은 SGD 트랜지스터)(424), 그리고 여덟 개의 저장 소자들(408, 410, 412, 414, 416, 418, 420 및 422)을 포함하며, 이들은 기판(490) 상에 형성되어 있다. 다수의 소스/드레인 영역들(이것의 일 예는 소스/드레인 영역(430)임)이 각각의 저장 소자의 양쪽편 상에 제공된다. 일 실시예에서, 기판(490)은 3중-웰 기술(triple-well technology)을 사용하는바, 여기서 3중-웰 기술은 어레이 p-웰 영역(array p-well region)(492)을 포함하고, 어레이 p-웰 영역은 어레이 n-웰 영역(array n-well region)(494) 내에 있으며, 어레이 n-웰 영역(494)은 또한 p-타입 기판 영역(496) 내에 있다. NAND 스트링 및 이것의 비-휘발성 저장 소자들이 어레이 p-웰 영역(492) 상에 적어도 부분적으로 형성될 수 있다.
전압(VSOURCE)이 소스 라인 콘택(source line contact)(404)에 제공된다. 소스 라인 콘택은 SGS 트랜지스터(406)의 확산 영역(diffusion region)(431)으로의 전기적 연결을 갖는다. 비트 라인 전압(VBL)이 비트 라인 콘택(426)에 공급되고, 비트 라인 콘택(426)은 SGD 트랜지스터(424)의 확산 영역(432)과 전기적으로 콘택한다. 확산 영역(431)은 본 명세서에서 소스로서 지칭될 수 있음에 유의해야 한다. 확산 영역(432)은 본 명세서에서 드레인으로서 지칭될 수 있음에 유의해야하며, 하지만 어떤 조건하에서(예를 들어, NAND 스트링의 채널의 전압이 부스팅된 경우) 확산 영역(432)은 SGD 트랜지스터(424)의 채널의 건너편 상의 단자보다 더 낮은 전압에 있을 수 있음을 이해해야 한다. 바디 바이어스 전압(body bias voltage)들과 같은 전압들이 또한, 단자(402)를 통해 어레이 p-웰 영역(492)에 인가될 수 있고 그리고/또는 단자(403)를 통해 어레이 n-웰 영역(494)에 인가될 수 있다.
프로그램 동작 동안, 제어 게이트 전압(VPGM)은 선택된 워드 라인 상에 제공되는바, 본 예에서는, 저장 소자(414)와 관련된 WL3 상에 제공된다. 더욱이, 저장 소자의 제어 게이트는 워드 라인의 일부분으로서 제공될 수 있음을 상기하기 바란다. 예를 들어, WL0, WL1, WL2, WL3, WL4, WL5, WL6 및 WL7은 저장 소자들(408, 410, 412, 414, 416, 418, 420 및 422)의 제어 게이트들을 통해 각각 연장될 수 있다. 하나의 가능한 부스팅 스킴에서, 패스 전압(pass voltage)(VPASS)은 NAND 스트링(400)과 관련된 나머지 워드 라인들에 인가된다. VSGS 및 VSGD가 선택 게이트(406) 및 선택 게이트(408)에 각각 인가된다.
도 4는 하나 이상의 메모리 다이 혹은 칩들(212)을 포함할 수 있는 비-휘발성 저장 디바이스(210)를 예시한다. 메모리 다이(memory die)(212)는 메모리 셀들(200)의 (2차원 혹은 3차원) 어레이, 제어 회로(220), 및 판독/기입 회로들(230A 및 230B)을 포함한다. 일 실시예에서, 다양한 주변 회로들에 의한 메모리 어레이(200)로의 액세스(access)는 어레이의 양측면에서 대칭적으로 구현되는바, 이에 따라 각각의 측면 상의 액세스 라인들 및 회로의 밀도는 반으로 감소되게 된다. 판독/기입 회로들(230A 및 230B)은 복수의 감지 블록(sense block)들(300)을 포함하는바, 감지 블록들(300)은 메모리 셀들의 페이지가 병렬로 판독 혹은 프로그래밍될 수 있게 한다. 메모리 어레이(200)는, 로우 디코더(row decoder)들(240A 및 240B)을 통해 워드 라인들에 의해 어드레싱가능하고, 아울러 컬럼 디코더(column decoder)들(242A 및 242B)을 통해 비트 라인들에 의해 어드레싱가능하다. 전형적인 실시예에서, 제어기(244)는 하나 이상의 메모리 다이(212)와 동일한 메모리 디바이스(210)(예를 들어, 탈착가능한 저장 카드 혹은 패키지)에 포함된다. 커맨드(command)들 및 데이터는, 라인들(232)을 통해 호스트와 제어기(244) 간에 전달되고, 그리고 라인들(234)을 통해 제어기와 하나 이상의 메모리 다이(212) 간에 전달된다. 일 구현예는 복수의 칩(chip)들(212)을 포함할 수 있다.
제어 회로(220)는, 메모리 어레이(200)에 관한 메모리 동작들을 수행하기 위해 판독/기입 회로들(230A 및 230B)과 협력한다. 제어 회로(220)는, 상태 머신(state machine)(222), 온-칩 어드레스 디코더(on-chip address decoder)(224), 그리고 파워 제어 모듈(power control module)(226)을 포함한다. 상태 머신(222)은 메모리 동작들의 칩-레벨 제어를 제공한다. 온-칩 어드레스 디코더(224)는, 호스트 혹은 메모리 제어기에 의해 사용되는 어드레스와 디코더들(240A, 240B, 242A, 및 242B)에 의해 사용되는 하드웨어 어드레스 간의 변환을 위해 어드레스 인터페이스(address interface)를 제공한다. 파워 제어 모듈(226)은, 메모리 동작 동안 워드 라인들 및 비트 라인들에 공급되는 파워 및 전압들을 제어한다. 일 실시예에서, 파워 제어 모듈(226)은 공급 전압보다 큰 전압들을 생성시킬 수 있는 하나 이상의 전하 펌프(charge pump)들을 포함한다.
일 실시예에서, 제어 회로(220), 파워 제어 회로(226), 디코더 회로(224), 상태 머신 회로(222), 디코더 회로(242A), 디코더 회로(242B), 디코더 회로(240A), 디코더 회로(240B), 판독/기입 회로들(230A), 판독/기입 회로들(230B) 그리고/또는 제어기(244) 중 하나 혹은 임의의 조합은 하나 이상의 관리 회로들로 지칭될 수 있다.
도 5a는 메모리 셀 어레이(200)의 예시적인 구조를 도시한다. 일 실시예에서, 메모리 셀들의 어레이는 메모리 셀들의 M개의 블록(block)들로 분할된다. 플래시 EEPROM 시스템들에 대해 공통인 것으로서, 블록은 소거의 단위다. 즉, 각각의 블록은 함께 소거되는 메모리 셀들의 최소 개수를 포함한다. 각각의 블록은 전형적으로 다수의 페이지들로 분할된다. 페이지는 프로그래밍의 단위이다. 데이터의 하나 이상의 페이지들은 전형적으로 메모리 셀들의 하나의 로우에 저장된다. 페이지는 하나 이상의 섹터(sector)들을 저장할 수 있다. 섹터는 사용자 데이터 및 오버헤드 데이터(overhead data)를 포함한다. 오버헤드 데이터는 전형적으로, 섹터의 사용자 데이터로부터 계산된 에러 정정 코드(Error Correction Code, ECC)를 포함한다. (아래에서 설명되는) 제어기의 일부분은 데이터가 어레이에 프로그래밍되고 있을 때 ECC를 계산하고, 데이터가 어레이로부터 판독되고 있을 때 이것을 또한 점검(check)한다. 일 실시예에서, 제어기(244)는 ECC에 근거하여 특정 개수의 오판독들을 정정할 수 있다.
대안적으로, ECC들 및/또는 다른 오버헤드 데이터는 그 관련되어 있는 사용자 데이터와는 다른 페이지들에 저장되거나, 혹은 심지어 다른 블록들에 저장된다. 사용자 데이터의 섹터는 전형적으로 512 바이트인바, 이것은 자기 디스크 드라이브(magnetic disk drives)에서의 섹터 크기에 대응한다. 다수의 페이지들(대체적으로 8개의 페이지들로부터 예를 들어, 최대 32개, 64개, 128개, 혹은 그 이상의 페이지들)이 블록을 형성한다. 서로 다른 크기의 블록들 및 구성들이 또한 사용될 수 있다.
또 하나의 다른 실시예에서, 비트 라인들은 홀수 비트 라인(odd bit line)들과 짝수 비트 라인(even bit line)들로 분할된다. 홀수/짝수 비트 라인 아키텍처에서, 공통 워드 라인을 따라 있는 메모리 셀들로서 홀수 비트 라인들에 연결된 메모리 셀들은 일 시간에 프로그래밍되고, 반면 공통 워드 라인을 따라 있는 메모리 셀들로서 짝수 비트 라인들에 연결된 메모리 셀들은 또 다른 시간에 프로그래밍된다.
도 5a는 메모리 어레이(200)의 블록 i를 더 상세히 보여준다. 블록 i는 X+1개의 비트 라인들 및 X+1개의 NAND 스트링들을 포함한다. 블록 i는 또한 64개의 데이터 워드 라인들(WL0 내지 WL63), 2개의 더미 워드 라인(dummy word line)들(WL_d0 및 WL_dl), 드레인측 선택 라인(SGD), 그리고 소스측 선택 라인(SGS)을 포함한다. 각각의 NAND 스트링의 일 단자는 (선택 라인(SGD)에 연결된) 드레인 선택 게이트를 통해 대응하는 비트 라인에 연결되고, 또 다른 단자는 (선택 라인(SGS)에 연결된) 소스 선택 게이트를 통해 소스 라인에 연결된다. 64개의 데이터 워드 라인들 및 2개의 더미 워드 라인들이 존재하기 때문에, 각각의 NAND 스트링은 64개의 데이터 메모리 셀들 및 2개의 더미 메모리 셀들을 포함한다. 다른 실시예들에서, NAND 스트링들은 64개보다 더 많거나 혹은 더 적은 수의 데이터 메모리 셀들 및 2개의 더미 메모리 셀들을 가질 수 있다. 데이터 메모리 셀들은 사용자 데이터 혹은 시스템 데이터를 저장할 수 있다. 더미 메모리 셀들은 전형적으로 사용자 데이터 혹은 시스템 데이터를 저장하기 위해 사용되지 않는다. 일부 실시예들은 더미 메모리 셀들을 포함하지 않는다.
도 5b는 코어 부분(core portion)(이것은 감지 모듈(580)로 지칭됨)과 공통 부분(common portion)(590)으로 구획(partition)된 개개의 감지 블록(300)의 블록도다. 일 실시예에서, 각각의 비트 라인에 대해 개별 감지 모듈(580)이 있고, 복수의 감지 모듈들(580)의 세트에 대해 하나의 공통 부분(590)이 존재한다. 일 예에서, 감지 블록은 1개의 공통 부분(590)과 8개의 감지 모듈들(580)을 포함한다. 한 그룹 내의 감지 모듈들 각각은 데이터 버스(572)를 통해 관련 공통 부분과 통신한다. 더 상세한 사항에 대해서는, 미국 특허출원 공개번호 제2006/0140007호를 참조하기 바라며, 이 특허문헌은 그 전체가 참조로 본 명세서에 통합된다.
감지 모듈(580)은 감지 회로(570)를 포함하고, 이 감지 회로(570)는 그 연결된 비트 라인에서의 전도 전류가 미리결정된 임계 레벨보다 큰지 혹은 작은지 여부를 결정한다. 일부 실시예들에서, 감지 모듈(580)은 일반적으로 감지 증폭기(sense amplifier)로서 지칭되는 회로를 포함한다. 감지 모듈(580)은 또한 그 연결된 비트 라인 상의 전압 조건을 설정하기 위해 사용되는 비트 라인 래치(bit line latch)(582)를 포함한다. 예를 들어, 비트 라인 래치(582)에 래치된 미리결정된 상태는 결과적으로, 그 연결된 비트 라인이, 프로그래밍 금지를 지정하는 상태(예를 들어, VDD)가 되게 한다.
공통 부분(590)은, 프로세서(592), 데이터 래치들(594)의 세트, 그리고 데이터 래치들(594)의 세트와 데이터 버스(520) 사이에 결합된 I/O 인터페이스(596)를 포함한다. 프로세서(592)는 계산(computations)을 수행한다. 예를 들어, 그 기능들 중 하나는, 감지된 메모리 셀에 저장된 데이터를 결정하고 그 결정된 데이터를 데이터 래치들의 세트에 저장하는 것이다. 데이터 래치들(594)의 세트는 판독 동작 동안 프로세서(592)에 의해 결정된 데이터 비트들을 저장하기 위해 사용된다. 데이터 래치들(594)은 또한, 프로그램 동작 동안 데이터 버스(520)로부터 입력된 데이터 비트들을 저장하기 위해 사용될 수 있다. 입력된 데이터 비트들은 메모리에 프로그래밍될 기입 데이터를 나타낸다. I/O 인터페이스(596)는 데이터 래치들(594)과 데이터 버스(520) 간의 인터페이스를 제공한다.
판독 혹은 감지 동안, 시스템의 동작은 상태 머신(222)의 제어하에 있는바, 상태 머신(222)은 상이한 제어 게이트 전압들을 어드레싱된 셀에 공급하는 것을 제어한다. 메모리에 의해 지원되는 다양한 메모리 상태들에 대응하는 다양한 미리정의된 제어 게이트 전압들에 걸친 스텝핑(stepping)이 진행됨에 따라, 감지 모듈(580)은 이러한 전압들 중 하나에서 트립핑(tripping)할 수 있고, 감지 모듈(580)로부터의 출력은 버스(572)를 통해 프로세서(592)에 제공된다. 이때, 프로세서(592)는, 입력 라인들(593)을 통해 상태 머신으로부터의 그 인가된 제어 게이트 전압에 대한 정보와, 그리고 감지 모듈의 트립핑 이벤트(들)를 고려함으로써, 결과적인 메모리 상태를 결정한다. 그 다음에, 프로세서는 메모리 상태에 대한 바이너리 인코딩(binary encoding)을 계산하고, 그에 따른 데이터 비트들을 데이터 래치들(594)에 저장한다. 코어 부분의 또 다른 실시예에서, 비트 라인 래치(582)는 2가지 역할을 하는바, 즉 감지 모듈(580)의 출력을 래치하는 래치로서의 역할과 앞서 설명된 바와 같은 비트 라인 래치로서의 역할을 또한 한다.
복수의 프로세서들(592)을 포함하는 어떤 구현들이 고려된다. 일 실시예에서, 각각의 프로세서(592)는 출력 라인(도 5에서는 미도시)을 포함하는바, 이 출력 라인들 각각은 함께 와이어드-OR(wired-OR)되어 있다. 일부 실시예들에서, 출력 라인들은 와이어드-OR 라인에 연결되기 전에 인버트(invert)된다. 이러한 구성은 프로그래밍 프로세스가 언제 완료되었는지에 관한 프로그램 검증 프로세스 동안 빠른 결정을 가능하게 하는데, 왜냐하면 와이어드-OR 라인을 수신하는 상태 머신은 프로그래밍되는 모든 비트들이 언제 원하는 레벨에 도달했는지를 결정할 수 있기 때문이다. 예를 들어, 각각의 비트가 그 원하는 레벨에 도달한 경우, 그 비트에 대한 로직 제로(zero)가 와이어드-OR 라인에 전송된다(혹은, 데이터 일(1)이 인버트됨). 모든 비트들이 데이터 0(혹은, 인버트된 데이터 일(1))을 출력하는 경우, 상태 머신은 프로그래밍 프로세스의 종료를 알게 된다. 각각의 프로세서가 8개의 감지 모듈들과 통신하는 실시예들에서, 상태 머신은 (일부 실시예들에서) 와이어드-OR 라인을 8번 판독할 필요가 있거나, 혹은 로직이 관련 비트 라인들의 결과를 축적하기 위해 프로세서(592)에 추가되어 상태 머신은 단지 와이어드-OR 라인을 한 번만 판독하면 되게 된다.
프로그래밍 혹은 검증 동안, 프로그래밍될 데이터는 데이터 버스(520)로부터 데이터 래치들(594)의 세트에 저장된다. 상태 머신의 제어 하에서, 프로그램 동작은 그 어드레싱된 메모리 셀들의 제어 게이트들에 인가된 (증가하는 크기를 갖는) 일련의 프로그래밍 전압 펄스들을 포함한다. 각각의 프로그래밍 펄스 이후에는, 메모리 셀이 원하는 상태로 프로그래밍되었는지를 결정하기 위해 검증 프로세스가 행해진다. 프로세서(592)는 원하는 메모리 상태와 대비하여 그 검증된 메모리 상태를 모니터링(monitoring)한다. 두 개가 일치하는 경우, 프로세서(592)는, 비트 라인이, 프로그램 금지를 지정하는 상태가 되도록, 비트 라인 래치(582)를 설정한다. 이것은 비트 라인에 결합된 셀의 후속 프로그래밍을 금지시키는바, 그 제어 게이트에 프로그래밍 펄스들이 가해지는 경우에도 프로그래밍을 금지시킨다. 다른 실시예들에서, 프로세서는 처음에 비트 라인 래치(582)를 로드(load)하고, 감지 회로는 이것을 검증 프로세스 동안 금지 값으로 설정한다. 일 실시예에서, 금지 값의 크기는 선택된 워드 라인의 위치에 따라 달라진다.
데이터 래치 스택(data latch stack)(594)은 감지 모듈에 대응하는 데이터 래치들의 스택을 포함한다. 일 실시예에서, 감지 모듈(580) 당 3개 내지 5개(혹은 다른 개수)의 데이터 래치들이 있다. 일 실시예에서, 래치들은 각각 하나의 비트다. 일부 구현(그러나 반드시 요구되는 것은 아님)에서, 데이터 래치들은 시프트 레지스터(shift register)로서 구현되고, 이에 따라 데이터 래치들에 저장된 병렬 데이터는 데이터 버스(520)를 위한 직렬 데이터로 변환되게 되며, 그 반대의 경우도 마찬가지다. 일 실시예에서, M개의 메모리 셀들의 판독/기입 블록에 대응하는 데이터 래치들 모두는, 블록 시프트 레지스터(block shift register)를 형성하기 위해 함께 링크(link)될 수 있고, 이에 따라 데이터의 블록은 직렬 전달에 의해 입력 혹은 출력될 수 있게 된다. 특히, 판독/기입 모듈들의 뱅크(bank)는, 데이터 래치들의 그 세트 각각이 (마치 이들이 전체 판독/기입 블록에 대한 시프트 레지스터의 일부인 것처럼) 데이터를 데이터 버스에 혹은 데이터 버스로부터 순차적으로 시프트시키도록 구성된다.
판독 동작 및 감지 증폭기에 대한 추가 정보는, (1) 미국 특허 번호 제7,196,931호(발명의 명칭: "Non-Volatile Memory And Method With Reduced Source Line Bias Errors"), (2) 미국 특허 번호 제7,023,736호(발명의 명칭: "Non-Volatile Memory And Method with Improved Sensing"), (3) 미국 특허 번호 제7,046,568호(발명의 명칭: "Memory Sensing Circuit and Method for Low Voltage Operation"), (4) 미국 특허 번호 제7,196,928호(발명의 명칭: "Compensating for Coupling During Read Operations of Non-Volatile Memory"), 그리고 (5) 미국 특허 번호 제7,327,619호(발명의 명칭: "Reference Sense Amplifier For Non-Volatile Memory")에서 찾을 수 있다. 바로 앞에 나열된 5개의 특허 문헌들 모두는 그 전체가 참조로 본 명세서에 통합된다.
(검증을 갖는) 성공적인 프로그래밍 프로세스의 끝에서, 메모리 셀들의 임계 전압들은, 프로그래밍된 메모리 셀들에 대한 임계 전압들의 하나 이상의 분포들 내에 있어야만 하거나, 혹은 적절하게는 소거된 메모리 셀들에 대한 임계 전압들의 분포 내에 있어야만 한다. 도 6a는, 각각의 메모리 셀이 데이터의 세 개의 비트들을 저장하는 경우, 메모리 셀에 대한 데이터 상태들에 대응하는 예시적인 Vt 분포들을 나타낸다. 그러나, 다른 실시예들은 메모리 셀 당 데이터의 세 개의 비트들보다 더 많거나 더 적은 비트들을 사용할 수 있다. 도 6a는 소거 상태 및 프로그래밍된 상태들 A 내지 G에 대응하는 8개의 Vt 분포들을 보여준다. 일 실시예에서, 소거 상태에서의 임계 전압들은 음의 값이고, 프로그래밍된 상태들 A 내지 G에서의 임계 전압들은 양의 값이다.
그러나, 프로그래밍된 상태들 A 내지 G 중 하나 이상에서의 임계 전압들은 음의 값일 수 있다. 따라서, 일 실시예에서, 적어도 VrA는 음의 값일 수 있다. VvA, VrB, VvB, 등과 같은 다른 전압들도 또한 음의 값일 수 있다.
각각의 데이터 상태들 사이에는 메모리 셀들로부터 데이터를 판독하기 위해 사용되는 판독 기준 전압들이 있다. 예를 들어, 도 6a는 소거 상태와 A-상태 사이에 있는 판독 기준 전압 VrA를 보여 주고 있으며, A-상태와 B-상태 사이에 있는 판독 기준 전압 VrB를 보여 주고 있다. 소정의 메모리 셀의 임계 전압이 각각의 판독 기준 전압들보다 큰지 아니면 작은지를 테스트(test)함으로써, 시스템은 메모리 셀이 어떤 상태에 있는지를 결정할 수 있다.
각각의 프로그래밍된 상태의 하위 가장자리 혹은 그 가까이에는 검증 기준 전압들이 있다. 예를 들어, 도 6a는 A-상태에 대해 VvA를 보여주고 있으며, B-상태에 대해 VvB를 보여주고 있다. 메모리 셀들을 소정의 상태로 프로그래밍할 때, 시스템은 이러한 메모리 셀들이 검증 기준 전압보다 크거나 같은 임계 전압을 갖는지 여부를 테스트한다.
도 6b는 에러 정정 알고리즘이 에러가 있는 셀들의 특정 퍼센티지를 처리할 수 있어 Vt 분포들이 부분적으로 오버랩(overlap)할 수 있는 것을 예시한다. 일부 실시예들의 경우, 일 시점에서 임계 전압 분포는 도 6a를 닮을 수 있고, 또 다른 시간에서 임계 전압 분포는 도 6b에서와 같이 오버랩할 수 있음에 유의해야 한다. 예를 들어, 프로그래밍 직후에, 임계 전압 분포는 도 6a를 닮을 수 있다. 그러나, 시간이 경과함에 따라, 메모리 셀들의 임계 전압들은 시프트될 수 있고, 이에 따라 오버랩이 발생할 수 있게 된다.
도시된 임계 전압 분포들의 간격/폭이 동일한 것과는 대조적으로, 데이터 보유 손실(data retention loss)에 대한 감수성(susceptibility)의 다양한 양을 수용하기 위해 다양한 분포들이 상이한 폭/간격을 가질 수 있음에 또한 유의해야 한다.
일부 실시예들에서, "로우 검증(verify low)" 및 "하이 검증(verify high)" 기준 전압이 사용된다. 도 7a는 각각의 저장 소자가 데이터의 두 개의 비트들을 저장하는 4-상태 메모리 디바이스에 대한 임계 전압 분포들의 예시적인 세트를 도시한다. 제 1 임계 전압 분포(700)는 소거된 저장 소자들(소거된-상태의 저장 소자들)에 대해 제공된다. 3개의 임계 전압 분포들(702, 704 및 706)은 프로그래밍된 상태들 A, B, 및 C를 각각 나타낸다. 일 실시예에서, 소거된-상태에서의 임계 전압들은 음의 값이고, A-상태, B-상태, 및 C-상태에서의 임계 전압들은 양의 값이다.
저장 소자들로부터 데이터를 판독하기 위해 판독 기준 전압들 VrA, VrB 및 VrC가 또한 제공된다. 소정의 저장 소자의 임계 전압이 VrA, VrB 및 VrC보다 큰지 아니면 작은지를 테스트함으로써, 시스템은 그 상태, 예를 들어, 저장 소자가 있는 상태를 결정할 수 있다.
더욱이, 검증 기준 전압들 VvA, VvB, 및 VvC가 제공된다. 저장 소자들을 A-상태, B-상태 혹은 C-상태로 프로그래밍하는 경우, 시스템은 이러한 저장 소자들이 VvA, VvB 혹은 VvC보다 크거나 같은 임계 전압을 갖는지 여부를 각각 테스트한다. 일 실시예에서는, "로우 검증" 기준 전압들 VvaL, VvbL, 및 VvcL이 제공된다. 유사한 "로우 검증" 기준 전압들이 또한 상이한 개수의 상태들을 갖는 실시예들에서 사용될 수 있다.
풀 시퀀스 프로그래밍(full sequence programming)에서, 저장 소자들은 소거된-상태로부터 프로그래밍된-상태들 A, B 혹은 C 중 어느 하나로 바로 프로그래밍될 수 있다. 예를 들어, 프로그래밍될 저장 소자들의 한 무리가 먼저 소거될 수 있고, 이에 따라 그 무리 내의 모든 저장 소자들은 소거된-상태에 있게 된다. 저장 소자들을 A-상태, B-상태 및 C-상태로 바로 프로그래밍하기 위해 도 7b에 도시된 바와 같은 일련의 프로그래밍 펄스들이 사용된다. 일부 저장 소자들이 소거된-상태로부터 A-상태로 프로그래밍되고, 다른 저장 소자들은 소거된-상태로부터 B-상태로 프로그래밍되며 그리고/또는 소거된-상태로부터 C-상태로 프로그래밍된다. 풀 시퀀스 프로그래밍의 사용이 반드시 요구되는 것은 아님에 유의해야 한다.
저속 프로그래밍 모드의 일 예는 하나 이상의 데이터 상태들에 대해 하위 (오프셋(offset)) 검증 레벨 및 상위 (타겟(target)) 검증 레벨을 사용한다. 예를 들어, VvaL 및 VvA는 A-상태에 대해 각각 오프셋 검증 레벨 및 타겟 검증 레벨이고, VvbL 및 VvB는 B-상태에 대해 각각 오프셋 검증 레벨 및 타겟 검증 레벨이다. 프로그래밍 동안, 타겟 상태로서 A-상태에 프로그래밍되고 있는 저장 소자(A-상태 저장 소자)의 임계 전압이 VvaL보다 큰 경우, 그 프로그래밍 속도는 예를 들어, 비트 라인 전압을 임의의 레벨, 예를 들어, (공칭 프로그램 레벨 혹은 비-금지 레벨(예컨대, 0V)와 전체 금지 레벨(예컨대, 2V 내지 3V) 사이에 있는) 0.6V 내지 0.8V까지 상승시킴으로써 느려진다. 중간 값은 퀵 패스 라이트(Quick Pass Write, QPW) 값으로서 지칭될 수 있다. 이것은 임계 전압에서의 큰 스텝 증가를 피함으로써 더 큰 정확도를 제공한다. 일부 실시예들에서, 공칭 프로그램 값, QPW 값, 그리고/또는 금지 값 중 하나 이상에 대한 값들은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다.
임계 전압이 VvA에 도달하는 경우, 저장 소자의 후속 프로그래밍은 락아웃(lock out)된다. 유사하게, B-상태 저장 소자의 임계 전압이 VvbL보다 큰 경우, 그 프로그래밍 속도는 느려지며, 임계 전압이 VvB에 도달하는 경우, 저장 소자의 후속 프로그래밍은 락아웃된다. 하나의 접근법에서, 저속 프로그래밍 모드는 가장 높은 상태에 대해서는 사용되지 않는데, 왜냐하면 일부 오버슈트(overshoot)가 전형적으로 허용가능하기 때문이다. 대신에, 저속 프로그래밍 모드는 소거된 상태보다 크고 가장 높은 상태보다는 작은 그러한 프로그래밍된 상태들에 대해서는 사용될 수 있다.
더욱이, 논의된 예시적 프로그래밍 기법들에서, 저장 소자의 임계 전압은 저장 소자가 타겟 데이터 상태로 프로그래밍됨에 따라 상승된다. 그러나, 저장 소자가 타겟 데이터 상태로 프로그래밍됨에 따라 저장 소자의 임계 전압이 낮아지게 되는 프로그래밍 기법들이 사용될 수 있다. 저장 소자 전류를 측정하는 프로그래밍 기법들이 또한 사용될 수 있다. 본 명세서에서의 개념들은 다양한 프로그래밍 기법들에 채택될 수 있다.
도 7b는 프로그래밍 동작 동안, 선택된 워드 라인에 인가되는 일련의 프로그램 및 검증 펄스들을 도시한다. 프로그래밍 동작은 복수의 프로그래밍 반복들을 포함할 수 있고, 여기서 각각의 반복은 선택된 워드 라인에, 하나 이상의 프로그램 펄스들(전압들)을 인가하고 이후에 하나 이상의 검증 전압들을 인가한다. 하나의 가능한 접근법에서, 프로그램 전압들은 연속적인 반복들에서 스텝 업(step up)된다. 더욱이, 프로그램 전압들은 (패스 전압(Vpass) 레벨, 예컨대, 6V 내지 8V를 갖는) 제 1 부분과, 그 다음에 오는 (프로그램 레벨, 예컨대, 12V 내지 25V에 있는) 제 2 부분을 포함할 수 있다. 예를 들어, 제 1 프로그램 펄스(752), 제 2 프로그램 펄스(754), 제 3 프로그램 펄스(756) 및 제 4 프로그램 펄스(758) 등은 프로그램 전압(Vpgml), 프로그램 전압(Vpgm2), 프로그램 전압(Vpgm3) 및 프로그램 전압(Vpgm4) 등을 각각 갖는다. 하나 이상의 검증 전압들의 세트는 각각의 프로그램 펄스 이후에 제공될 수 있다. 일부 실시예에서, 프로그램 펄스들 사이에는 둘 이상의 검증 펄스들이 존재할 수 있다. 예를 들어, 하나의 펄스가 A-상태 및 B-상태를 검증하기 위해 사용될 수 있고, 제 2 펄스가 C-상태 및 D-상태 등을 검증하기 위해 사용될 수 있다. 일부 경우에 있어서, 하나 이상의 초기 프로그램 펄스들 이후에는 검증 펄스들이 오지 않는데, 왜냐하면 임의의 저장 소자들이 가장 낮은 프로그램 상태(예를 들어, A-상태)에 도달한 것으로 예측되지 않기 때문이다. 후속적으로, 예를 들어, 프로그램 반복들은 A-상태에 대해 검증 펄스들을 사용할 수 있고, 그 다음에는 A-상태 및 B-상태에 대해 검증 펄스들을 사용하는 프로그램 반복들이 올 수 있으며, 그 다음에, B-상태 및 C-상태에 대해 검증 펄스들을 사용하는 프로그램 반복들이 올 수 있다.
도 8은 하나 이상의 검증 단계들을 포함하는 프로그래밍 프로세스의 일 실시예를 설명하는 흐름도이다. 일 실시예에서, 이 프로세스는 선택된 워드 라인 상의 메모리 셀들을 프로그래밍하기 위해 사용된다. 일 실시예에서, 이 프로세스는 그 선택된 워드 라인 상의 모든 메모리 셀을 프로그래밍하기 위해 사용된다. 일 실시예에서, 이 프로세스는 그 선택된 워드 라인 상의 하나 걸러 있는 메모리 셀을 프로그래밍하기 위해 사용된다(예를 들어, 홀수/짝수 프로그래밍을 하기 위해 사용됨).
단계(810)에서, 프로그램 전압(Vpgm)이 초기 값으로 설정된다. 일 실시예에서, 프로그램 전압의 크기는 어떤 워드 라인이 프로그래밍을 위해 선택되는지에 따라 달라진다. 일 실시예에서, Vpgm의 초기 크기는 가장자리 워드 라인을 프로그래밍할 때 더 낮다. 또한, 단계(810)에서, 프로그램 카운터(Program Counter, PC)는 제로(zero)로 초기화된다.
단계(820)에서는, 프로그래밍 조건들이 적용된다. 프로그래밍 조건들 중 하나 이상은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라질 수 있다. 아래에서 설명될 도 9는 단계(820) 동안 적용될 수 있는 프로그래밍 조건들의 일부 예들을 보여준다.
프로그래밍 조건들을 적용하는 것은 선택된 워드 라인에 프로그래밍 신호(예를 들어, 전압 펄스)를 인가하는 것을 포함한다. 일 실시예에서, 전압 펄스의 폭은 NAND 스트링 상의 선택된 워드 라인의 위치에 따라 달라진다. 일 실시예에서, 전압 펄스는 프로그래밍을 위해 가장자리 워드 라인이 선택된 경우가 가운데 워드 라인들 중 하나가 선택된 경우보다 더 짧은 폭을 갖는다.
단계(820)는 또한, 적절한 전압을 비트 라인들에 인가하는 것을 포함할 수 있다. 일 실시예에서, 현재 노멀 프로그래밍(normal programming)(혹은 고속 프로그래밍) 하에 있는 메모리 셀을 갖는 NAND 스트링들과 관련된 비트 라인들에 제 1 전압(예를 들어, 낮은 전압)이 인가되고, 현재 저속 프로그래밍 하에 있는 메모리 셀을 갖는 NAND 스트링들과 관련된 비트 라인들에 제 2 전압(예를 들어, 중간 전압)이 인가되고, 그리고 현재 후속 프로그래밍으로부터 금지된 혹은 락아웃된 메모리 셀을 갖는 NAND 스트링들과 관련된 비트 라인들에 제 3 전압(예를 들어, 높은 전압)이 인가된다. 일 실시예에서, 제 1 전압의 크기는 NAND 스트링을 따라 있는 선택된 워드 라인의 위치에 따라 달라진다. 일 실시예에서, 제 2 전압의 크기는 NAND 스트링을 따라 있는 선택된 워드 라인의 위치에 따라 달라진다. 일 실시예에서, 제 3 전압의 크기는 NAND 스트링을 따라 있는 선택된 워드 라인의 위치에 따라 달라진다.
단계(820)는 또한, 적절한 전압을 공통 소스 라인에 인가하는 것을 포함할 수 있다. 일 실시예에서, 공통 소스 라인에 대한 전압의 크기는 NAND 스트링을 따라 있는 선택된 워드 라인의 위치에 따라 달라진다. 공통 소스 라인은 SGS 트랜지스터들(406)의 확산 영역들(431)과 전기적으로 콘택할 수 있음에 유의해야 한다. 따라서, 일 실시예에서, SGS 트랜지스터(406)의 (소스) 확산 영역(431)에 인가되는 전압의 크기는 NAND 스트링을 따라 있는 선택된 워드 라인의 위치에 따라 달라진다.
단계(820)는 또한, 적절한 전압을 NAND 스트링의 선택 게이트의 게이트에 인가하는 것을 포함할 수 있다. 다른 방식으로 설명하면, 단계(820)는 적절한 전압을 NAND 스트링의 선택 라인에 인가하는 것을 포함할 수 있다. 선택 게이트는 SGS 트랜지스터(406)에 대한 것일 수 있거나 혹은 SGD 트랜지스터(424)에 대한 것일 수 있다. 따라서, 선택 라인은 소스측 선택 라인(예를 들어, SGS)일 수 있거나 혹은 드레인측 선택 라인(예를 들어, SGD)일 수 있다. 일 실시예에서, NAND 스트링의 선택 트랜지스터의 게이트에 대한 전압의 크기는 NAND 스트링을 따라 있는 선택된 워드 라인의 위치에 따라 달라진다. 달리 말하면, NAND 스트링의 선택 라인(SGS 및/또는 SGG)에 대한 전압의 크기는 NAND 스트링을 따라 있는 선택된 워드 라인의 위치에 따라 달라진다.
단계(820)에서 프로그래밍 조건들을 적용하는 것은 또한, 선택되지 않은 워드 라인들에 패스 전압을 인가하는 것을 포함한다. 각각의 선택되지 않은 워드 라인에 대한 패스 전압의 크기는 어떤 부스팅 스킴이 사용되고 있는지에 따라 달라질 수 있다. 셀프 부스팅(Self-Boosting, SB), 로컬 셀프-부스팅(Local Self-Boosting, LSB), 그리고 소거 영역 셀프-부스팅(Erase Area Self-Boosting, EASB)을 포함하는(그러나 이러한 것에만 한정되지는 않는) 다양한 부스팅 스킴들이 사용될 수 있다. 본 발명의 기술분야에서 통상의 기술을 가진 자들에게 알려진 바와 같이, 패스 전압의 크기는 상이한 선택되지 않은 워드 라인들에 대해 서로 다를 수 있다. 또한, 소정의 선택되지 않은 워드 라인에 대한 패스 전압의 크기는 프로그래밍을 위해 선택된 워드 라인에 대한, 선택되지 않은 워드 라인의 상대적 위치에 따라 달라질 수 있다. 패스 전압은 메모리 셀 아래의 채널의 전압을 부스팅시킴으로써 프로그램 디스터브를 감소시키는 것을 도울 수 있다. 선택된 워드 라인의 위치에 따라 달라지는 프로그래밍 조건들을 적용함으로써 그 부스팅된 채널 전위의 누설을 방지할 수 있거나 혹은 감소시킬 수 있다. 따라서, 프로그램 디스터브는 방지될 수 있거나 감소될 수 있다.
단계(822)에서는, 검증 프로세스가 수행된다. 일 실시예에서, 검증은 동시에 발생하는 비정밀/정밀 검증(coarse/fine verify)이다. 도 7a를 참조하면, 일 예로서, A-상태로 프로그래밍되고 있는 일부 메모리 셀들은 VvaL 레벨을 사용하여 검증되고, A-상태로 프로그래밍되고 있는 다른 메모리 셀들은 Vva 레벨을 사용하여 검증된다. 메모리 셀의 임계치가 최종 레벨(Vva)보다 훨씬 아래에 있는 초기 프로그래밍 단계 동안에는, 비정밀 프로그래밍이 적용될 수 있다. 그러나, 메모리 셀의 임계 전압이 VvaL에 도달한 이후에는, 정밀 프로그래밍이 사용될 수 있다. 따라서, 일부 메모리 셀들은 비정밀 프로그래밍에 대해 검증되고, 반면 다른 메모리 셀들은 정밀 프로그래밍에 대해 검증된다. 특정 메모리 셀이 자신의 의도된 상태로 프로그래밍된 것으로서 검증되는 경우 이 메모리 셀은 후속 프로그래밍으로부터 락아웃될 수 있음에 유의해야 한다. 비정밀/정밀 프로그래밍의 사용이 반드시 요구되는 것이 아님에 유의해야 한다. 일 실시예에서는, 중간 검증 레벨들(예를 들어, VvaL, VvbL, 등)이 사용되지 않는다.
단계(824)에서, 메모리 셀들 모두 혹은 거의 모두가 자신들의 임계 전압들이 해당 메모리 셀에 대한 최종 타겟 전압에 있음을 검증했는지 여부가 결정된다. 만약 그렇다면, 프로그래밍 프로세스는 단계(826)에서 성공적으로 완료된다(상태=패스(pass)). 만약 메모리 셀들 모두 혹은 거의 모두가 자신들의 최종 타겟 레벨들에 도달한 것으로 검증되지 않는다면, 프로그래밍 카운터(PC)가 최대값(예컨대, 20)보다 작은지 여부가 결정된다. 만약 프로그램 카운터(PC)가 최대치(max)보다 작지 않다면(단계(828)), 프로그램 프로세스는 실패한다(단계(830)). 만약 프로그램 카운터(PC)가 최대값(예컨대, 20)보다 작다면, 단계(832)에서, 프로그램 카운터(PC)는 일(one)만큼 증분되고, 프로그램 전압은 다음 펄스까지 스텝 업된다. 단계(832)에 후속하여, 프로세스는 단계(820)로 루프백(loop back)하고, 다음 프로그램 펄스가 메모리 셀들에 인가된다.
도 9의 (A) 내지 (H)는 일 실시예에 따른, 프로그램 동작 동안의 전압을 예시하는 타이밍도(timing diagrams)이다. 이러한 타이밍도는 프로세스(800)의 단계(820) 동안 적용되는 프로그래밍 조건들의 일 실시예를 도시한다. 다양한 실시예들에서, 프로그래밍 조건들 중 하나 이상은 선택된 워드 라인의 위치에 따라 달라진다. 일부 실시예들에서, 전압의 크기는 선택된 워드 라인의 위치에 따라 달라진다. 일부 실시예들에서, 프로그램 전압의 지속시간은 선택된 워드 라인의 위치에 따라 달라진다.
제시된 전압들은, 고속 프로그래밍, 저속 프로그래밍, 및 프로그램 금지 하에 있는 NAND 스트링들에 대해서, 메모리 어레이의 다양한 선택 라인들, 워드 라인들, 비트 라인들 및 공통 소스 라인에 인가된다. 프로그램 동작은 비트 라인 사전충전 국면(Bit Lines Precharge Phase), 프로그램 국면(Program Phase) 및 방전 국면(Discharge Phase)으로 그룹화될 수 있다.
비트 라인 사전충전 국면(Bit Lines Precharge Phase): 국면 (1) 동안, SGS 트랜지스터(406)는 Vsgs에 있는 SGS에 의해 턴오프(turn off)되고(도 9의 (A)), 반면 SGD 트랜지스터(424)는 Vsg까지 높아지는 SGD에 의해 턴온(turn on)되는바(도 9의 (B)), 이에 따라 비트 라인은 NAND 스트링에 액세스할 수 있게 된다. 일 실시예에서, Vsgs의 크기는 선택된 워드 라인의 위치에 따라 달라진다. 일 실시예에서, Vsgs의 크기는 GIDL을 방지하거나 혹은 감소시키기 위해 하위 워드 라인들이 프로그래밍되고 있을 때 더 높다. 일 실시예에서, Vsgs의 크기는 DIBL과 관련된 프로그램 디스터브를 방지하거나 혹은 감소시키기 위해 가운데 워드 라인들 혹은 상위 워드 라인들이 프로그래밍되고 있을 때 음의 값이다.
국면 (2) 동안, 프로그래밍-금지된 NAND 스트링의 비트 라인 전압은 VBL_inhibit(도 9의 (E))에 의해 주어지는 미리결정된 전압까지 상승할 수 있게 된다. 프로그램-금지된 NAND 스트링의 비트 라인 전압이 VBL_inhibit까지 상승하는 경우, 프로그램-금지된 NAND 스트링은 SGD 트랜지스터(424) 상의 게이트 전압이 V_SGD로 강하할 때 플로팅 상태가 된다. 일 실시예에서, 전압 VBL_inhibit는 어떤 워드 라인이 프로그래밍을 위해 선택되는지에 따라 달라진다.
동시에, 프로그래밍 NAND 스트링의 비트 라인 전압은 VBL_Select로 풀다운(pull down)되거나 혹은 만약 이미 거기에 있다면 VBL_Select에서 유지된다(도 9의 (G)). 일 실시예에서, 전압 VBL_Select는 어떤 워드 라인이 프로그래밍을 위해 선택되는지에 따라 달라진다.
또한, 국면 (2) 동안, 저속 프로그래밍 하에 있는 NAND 스트링들의 비트 라인 전압은 VBL_QPW(도 9의 (F))에 의해 주어지는 중간 전압으로 설정된다. 전압 VBL_QPW은 VBL_Select와 VBL_inhibit 사이에 있다. 전압 VBL_QPW는 그 선택된 메모리 셀이 프로그래밍될 수 있게 하지만, VBL_Select가 사용되는 경우보다 더 느린 속도에서 프로그래밍되게 한다. 일 실시예에서, 전압 VBL_QPW는 어떤 워드 라인이 프로그래밍을 위해 선택되는지에 따라 달라진다.
또한, 국면 (2) 동안, 공통 소스 라인 상의 전압은 V_Cell_Source(도 9의 (H))에 의해 주어지는 전압으로 설정된다. 일 실시예에서, 전압 V_Cell_Source는 어떤 워드 라인이 프로그래밍을 위해 선택되는지에 따라 달라진다.
국면 (3) 동안, NAND 스트링들의 SGD 트랜지스터(424)에 연결되는 드레인 선택 라인(SGD)의 전압은 V_SGD로 낮아지게 된다. 일 실시예에서, 이것은 단지 이러한 프로그램-금지된 NAND 스트링들만을 플로팅 상태로 만드는데, 여기서 이들의 비트 라인 전압은 V_SGD에 필적하는바, 이는 이들의 SGD 트랜지스터들(424)이 턴오프되기 때문이다(도 9의 (B) 및 (E)). 프로그래밍될 메모리 셀을 포함하는 NAND 스트링에 관해서, 이들의 SGD 트랜지스터들(424)은 이들의 드레인에서의 비트 라인 전압(예를 들어, 거의 0V)에 대해 턴오프되지 않는다. 일 실시예에서, 전압 V_SGD는 어떤 워드 라인이 프로그래밍을 위해 선택되는지에 따라 달라진다. 일 실시예에서, 전압 V_SGD는 DIBL의 영향을 방지하거나 혹은 제거하기 위해 그 선택된 워드 라인의 위치에 따라 달라진다. 예를 들어, 선택되지 않은 NAND 스트링들의 SGD 트랜지스터들(424)은 이들의 Vth가 DIBL에 의해 낮아지게 됨에도 불구하고 오프 상태로 유지될 수 있다. 일 실시예에서, V_SGD의 크기는 상위의 선택된 워드 라인들에 대해 더 낮아지게 되는바, 이것은 DIBL이 가능함에도 불구하고 SGD 트랜지스터들(424)을 턴오프된 상태로 유지시킬 수 있다.
일 실시예에서, V_SGD의 크기는 GIDL의 영향을 방지하거나 혹은 제거하기 위해 그 선택된 워드 라인의 위치에 따라 달라진다. 예를 들어, V_SGD의 크기는 (예를 들어, 선택된 워드 라인이 가운데 워드 라인인 경우와 비교하여) 그 선택된 워드 라인이 SGD 트랜지스터들(424)에 가까이 있는 경우에 더 높아질 수 있다. V_SGD에서의 이러한 증가는 GIDL로 인한 그 부스팅된 채널로부터 전하의 누설을 방지할 수 있다.
국면 (4) 동안, 프로그래밍되고 있지 않은 NAND 스트링 내의 메모리 셀들의 제어 게이트 전압은 VPASS(도 9의 (C))로 설정된다. 또한, 프로그래밍되고 있는 메모리 셀의 제어 게이트 전압은 VPASS(도 9의 (D))로 설정된다. 프로그램-금지된 NAND 스트링은 플로팅 상태에 있기 때문에, 그 메모리 셀들의 제어 게이트들에 인가되는 VPASS는 이들의 채널들의 전압들을 부스트 업(boost up)시킨다. 설명 목적으로, 전체 NAND 스트링은 채널을 갖는 것으로 고려될 수 있다. 따라서, VPASS는 NAND 스트링의 채널 전압을 부스팅시킨다고 설명될 수 있다. VPASS는 Vpgm(예를 들어, ~15V 내지 24V)에 대해 어떤 중간 전압(예를 들어, ~10V)으로 설정될 수 있다. 사용되고 있는 부스팅 스킴에 따라, VPASS의 값은 각각의 선택되지 않은 워드 라인에 대해 동일하도록 요구되지 않는다.
프로그램 국면(Program Phase): 국면 (5) 동안, 프로그래밍 전압(Vpgm)은 프로그래밍을 위해 선택된 메모리 셀의 제어 게이트에 인가된다(도 9의 (D)). 이것은 그 선택된 워드 라인에 Vpgm을 인가함으로써 달성될 수 있다. 프로그램 금지 하의 (예를 들어, 부스팅된 채널들을 갖는) 메모리 셀들은 프로그래밍되지 않을 것이다. 프로그래밍 하의 메모리 셀들은 프로그래밍될 것이다. Vpgm이 또한 채널 부스팅에 기여할 수 있음에 유의해야 한다. 어떤 워드 라인이 선택되는지에 따라 달라지는 프로그램 조건들을 적용함으로써 그 부스팅된 채널 전압이 프로그램 국면 동안 감소하는 것을 방지할 수 있거나 혹은 실질적으로 감소시킬 수 있다.
일 실시예에서, 프로그램 펄스의 지속시간(예를 들어, 국면 (5)의 지속시간)은 선택된 워드 라인의 위치에 따라 달라진다. 이것은 프로그램 디스터브를 감소시키거나 제거하는데 도움을 줄 수 있다.
방전 국면(Discharge Phase)에서: 국면 (6) 동안, 다양한 제어 라인들 및 비트 라인들은 방전될 수 있게 된다.
도 9와 연계되어 논의된 선택된 워드 라인 의존성 신호들의 임의의 조합이 비-휘발성 저장장치를 프로그래밍할 때 함께 사용될 수 있다.
선택된 워드 라인 의존성 프로그래밍 전압 펄스 폭( SELECTED WORD LINE DEPENDENT PROGRAMMING VOLTAGE PULSE WIDTH )
일 실시예에서, 프로그램 펄스의 폭(혹은 지속시간)은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 일 예로서, 가장자리 워드 라인들을 프로그래밍할 때는 더 짧은 폭이 사용될 수 있다. 가장자리 워드 라인들에 대한 프로그래밍 펄스에 대해 더 짧은 폭을 사용함으로써 이들 워드 라인들 상의 프로그램 디스터브를 감소시킬 수 있다. 만약 다른 워드 라인들에 대해 사용되는 프로그래밍 펄스가 더 짧다면, 워드 라인의 맨 끝 말단(far end)에 대해 프로그래밍 불량과 같은 문제가 일어날 수 있다.
각각의 워드 라인이 동일한 물리적 특성들을 반드시 갖는 것은 아니다. 예를 들어, 어떤 워드 라인들은 다른 것들보다 폭이 더 넓을 수 있다. 특정 예로서, 가장자리 워드 라인은 다른 워드 라인들보다 폭이 더 넓을 수 있다. 이러한 것에 대해 가능한 이유로는 그 워드 라인들을 형성하기 위해 사용되는 리소그래피 프로세스(lithography process)의 제한사항(limitations)으로 인한 것이다. 다른 워드 라인들과 비교하여 가장자리 워드 라인들 가까이에서 기판에 사용되는 도핑 프로파일(doping profile)들의 차이가 또한 존재할 수 있다. 물리적 특성(반드시 여기서 언급된 그러한 물리적 특성들일 필요는 없음)에서의 차이는 결과적으로 프로그래밍 전압에 대한 최적의 폭을 서로 다르게 할 수 있다.
일 실시예에서, 각각의 선택된 워드 라인에 대한 펄스 폭은 Er-A 실패들이 최소화되도록 하는, 혹은 적어도 최소값에 가깝도록 하는 그러한 펄스 폭이다. 도 10은 NAND 스트링을 따라 다양한 위치에서의 선택된 워드 라인들에 대한 프로그램 펄스 폭에 대비하여 Er-대-A 실패(Er-to-A failure)들을 보여주는 그래프이다. 도 10을 참조하면, 임의의 주어진 워드 라인에 대해 Er-A 실패들을 감소시키기 위한 최적의 프로그램 펄스 폭이 존재할 수 있다. 커브(curve)(1001(1))는 가장자리 워드 라인들에 대한 것이고, 반면 커브(1001(2))는 가운데 워드 라인들에 대한 것이다. 프로그래밍 펄스 폭이 더 짧아지게 됨에 따라, Er-A 실패들은 임의의 포인트(point)까지 감소될 수 있다. 그러나, 프로그래밍 펄스 폭이 더 감소됨에 따라 어떤 포인트에서 Er-A 실패들은 더 커질 수 있다. 가장자리 워드 라인들에 대한 최적의 펄스 폭은 가운데 워드 라인들에 대한 것보다 더 짧아질 수 있음에 또한 유의해야 한다.
프로그램 펄스 폭이 너무 짧아지는 경우 Er-A 실패들이 더 높게 되는 가능한 이유는, 워드 라인의 프로그래밍을 완료시키기 위해서 더 높은 프로그램 전압 크기가 필요로 할 수 있다는 것이다. 더 높은 프로그램 전압 크기를 사용할 필요가 있다는 것은 프로그램 디스터브를 증가시킬 수 있는바, 이는 더 짧은 프로그램 펄스 폭의 유익한 효과를 상쇄시킨다.
일 실시예에서, 각각의 워드 라인 위치에 대한 프로그램 펄스 폭은 각각의 워드 라인의 프로그래밍을 완료시키기 위해 얼마나 많은 프로그램 루프(program loop)들이 소요되는지에 근거하여 결정된다. 이것은 프로그램 디스터브와 같은 문제들로 인한 실패를 감소시키는데 도움을 줄 수 있다.
일 실시예에서, 프로그램 펄스 폭은 선택된 워드 라인에 따라 달라진다. 일 실시예에서, 프로그램 펄스 폭은 선택된 워드 라인의 폭에 따라 달라진다. 일 실시예에서, 가장자리 워드 라인들에 대해서는 더 짧은 프로그램 펄스 폭이 사용된다. 일 실시예에서, 각각의 워드 라인 위치에 대한 프로그램 펄스 폭은 각각의 워드 라인의 프로그래밍을 완료시키기 위해 소요되는 프로그램 루프들의 수에 근거하여 결정된다. 프로그램 펄스 폭이 그 선택된 워드 라인에 따라 달라지는 다양한 프로그램 프로세스들을 논의하기 전에, 어떤 워드 라인 의존성 특성들이 논의될 것이다.
도 11a, 도 11b, 및 도 11c는 프로그램 펄스 폭에 대비된 Vth 분포 폭의 예시적인 그래프를 보여준다. 도 11a는 A-상태에 대한 것이고, 도 11b는 B-상태에 대한 것이며, 그리고 도 11c는 C-상태에 대한 것이다. 각각의 그래프는 가장자리 워드 라인들에 대해 두 가지 예시적 커브들 및 "가운데 워드 라인들"에 대한 두 가지 예들을 보여준다. 도 11a에서, 1101(a)는 최하위의 가장자리 워드 라인에 대한 것이고, 1101(b) 및 1101(c)는 가운데 워드 라인들에 대한 것이고, 그리고 1101(d)는 최상위의 가장자리 워드 라인에 대한 것이다. 도 11b에서, 1102(a)는 최하위의 가장자리 워드 라인에 대한 것이고, 1102(b) 및 1102(c)는 가운데 워드 라인들에 대한 것이고, 그리고 1102(d)는 최상위의 가장자리 워드 라인에 대한 것이다. 도 11c에서, 라인 1103(a)는 최하위의 가장자리 워드 라인에 대한 것이고, 1103(b) 및 1103(c)는 가운데 워드 라인들에 대한 것이고, 그리고 1103(d)는 최상위의 가장자리 워드 라인에 대한 것이다. 가운데 워드 라인들은 NAND 스트링의 중간지점(midpoint) 부근에 있을 수 있다.
도 11b 및 도 11c에서의 이러한 그래프들은, 적어도 B-상태 및 C-상태에 대해, 모든 워드 라인들에 대해 프로그래밍 펄스 폭이 더 짧아지는 경우 Vth 분포의 폭이 더 넓어질 수 있음을 보여 준다. A-상태에 대한 Vth 분포 폭은, 비록 일부 디바이스들 및 프로그래밍 프로세스들에 대해 가능한 것일 수는 있지만, 다른 데이터 상태들만큼 그렇게 심하게 프로그램 펄스 폭에 따라 달라지지 않는다.
도 11a 내지 도 11c를 참조하면, 가장자리 워드 라인들은 가운데 워드 라인들보다 소정의 펄스 폭에 대해 더 조밀한 Vth 분포를 가질 수 있다. 또한, 가장자리 워드 라인들에 대해서는 가운데 워드 라인들에 대해서보다 더 낮은 프로그램 펄스 폭에서 "클리프(cliff)"가 일어날 수 있다(도 11b 및 도 11c 참조). 클리프는 프로그램 펄스 폭 더 짧아짐에 따라 Vth 분포 폭넓어짐(Vth distribution widening)이 급격히 증가하기 시작하는 포인트를 지칭한다. (적어도 일부 데이터 상태들에 대해) 가장자리 워드 라인들에 대한 클리프가 더 하위에 있기 때문에, 가장자리 워드 라인들은 더 짧은 프로그램 펄스 폭에 대해 더 톨로런트(tolerant)할 수 있다.
도 12는 프로그램 펄스 폭에 대비된 프로그램 루프 카운트의 그래프를 보여준다. 이 그래프는 가장자리 워드 라인들에 대한 두 개의 커브들(1201(a), 1201(f)), 그리고 가운데 워드 라인들에 대한 네 개의 커브들(1201(b), 1201(c), 1201(d), 1201(e))을 보여준다. 이러한 가장자리 워드 라인들은 일 예로서, WL0 및 WL63일 수 있다. 그러나, 더 많거나 혹은 더 적은 수의 워드 라인들이 존재할 수 있다. 가운데 워드 라인들은 WLl, WL32, WL33, 및 WL62일 수 있다. 따라서, 본 예에서는, NAND 스트링의 각각의 말단에 하나의 가장자리 워드 라인이 존재한다. 앞서 언급된 바와 같이, 일부 상황에서는, NAND 스트링의 각각의 말단에 하나보다 많은 가장자리 워드 라인이 존재할 수 있다. 프로그램 루프들의 개수는 프로그램 펄스 폭이 증가함에 따라 증가할 수 있다. 가장자리 워드 라인들은 모든 프로그램 펄스 폭에 걸쳐 가운데 워드 라인들보다 더 빠르게 프로그래밍될 수 있음에 유의해야 한다. 일 실시예에서, 가장자리 WL들 및 가운데 WL들에 대해 동일한 프로그램 루프(프로그램 성능)를 달성하기 위해, 가장자리 WL들 상에 더 짧은 프로그램 펄스 폭이 사용될 수 있다.
도 13a 및 도 13b는 워드 라인 RC 의존성을 보여주는 그래프들이다. 도 13a는 상대적으로 긴 프로그램 펄스 폭에 대한 것이다. 도 13b는 상대적으로 적당한 프로그램 펄스 폭에 대한 것이다. 커브들(1301(a) 및 1301(b))은 가장자리 워드 라인들에 대한 것이다. 커브들(1301(c) 및 1301(d))은 가운데 워드 라인들에 대한 것이다. 각각의 커브 1301(a) 내지 1301(d)는 선택된 워드 라인을 따라 있는 서로 다른 포인트들에서의 메모리 셀들의 평균 Vth를 보여준다. 이러한 예에서, 각각의 워드 라인은 검증 없이 펄스별로 프로그래밍될 수 있다. 메모리 셀들은 물리적 위치에 근거하여 세그먼트(segment)들로 그룹화될 수 있다. 예를 들어, 메모리 셀들은 분석 목적으로 72개의 세그먼트들(세그먼트 0 내지 세그먼트 71)로 그룹화될 수 있다. 소정의 세그먼트 내의 각각의 메모리 셀에 대한 Vth는 그 세그먼트에 대한 평균 Vth를 산출하기 위해 평균화될 수 있다. 세그먼트 0과 세그먼트 71 간의 Vth 차이는 워드 라인을 따르는 RC 지연의 정도일 수 있다.
프로그램 펄스 폭이 더 짧은 경우(도 13b), 가운데 워드 라인들(1301(c), 1301(d))은 상위 세그먼트들에 대해 상당량의 Vth 강하를 보여줌에 유의해야 한다. 이것은 가운데 워드 라인들을 프로그래밍할 때 상당량의 RC 지연으로 인한 것일 수 있다. 그러나, 가장자리 워드 라인들(1301(a), 1301(b))은 상위 세그먼트들에 대해 그만큼 큰 Vth 강하를 보여주지 않는다. 이것은 가장자리 워드 라인들에 대해 더 적은 RC 지연이 존재하기 때문일 수 있다. 워드 라인 폭은 RC 지연에 영향을 미칠 수 있다. 일 예로서, 가장자리 워드 라인들의 폭은 더 넓을 수 있고, 따라서 더 적은 RC 지연을 갖게 된다. 일부 디바이스들에 있어서, 짝수 워드 라인들 및 홀수 워드 라인들은 서로 다른 폭들을 갖는다. 따라서, 짝수 워드 라인들 및 홀수 워드 라인들은 서로 다른 RC 지연을 가질 수 있다.
이제 도 13a를 참조하면, 가장자리 워드 라인들(1301(a), 1301(b)) 혹은 가운데 워드 라인들(1301(c), 1301(d)) 어느 것도 상위 세그먼트들에 대해 상당량 Vth 강하를 보여주지 않는다. 언급된 바와 같이, 프로그램 펄스 폭은 본 경우에 있어 더 길다. 따라서, 워드 라인을 따라 일어나는 RC 지연은 펄스 폭이 더 길기 때문에 그 다지 중요하지 않을 수 있다.
워드 라인들을 형성하기 위해 사용되는 리소그래픽 프로세스의 특성들이 워드 라인들의 폭을 결정할 수 있다. 예를 들어, 모든 워드 라인들이 동일한 폭을 갖도록 의도될 수 있지만 가장자리 워드 라인들은 가운데 워드 라인들보다 더 넓은 폭을 갖도록 마무리될 수 있다. 이러한 것이 일어나는 가능한 이유로는, 가장자리 워드 라인들이 (워드 라인들보다 폭이 상당량 더 넓도록 의도되어 있을 수 있는) 선택 라인들 가까이 있다는 것이다. 평행한 라인들이 형성될 때 일부 리소그래픽 프로세스들에 있어서, 만약 라인들이 동일한 폭을 갖는다면 프로세스는 최상으로 작동할 수 있다. 그러나, 가장자리 워드 라인은 상대적으로 폭이 좁은 가운데 워드 라인들과 상대적으로 폭이 넓은 선택 라인 사이에 위치하기 때문에, 가장자리 워드 라인은 가운데 워드 라인들보다 더 크게 마무리될 수 있다.
상이한 워드 라인들에 대한 RC 지연에서의 차이를 고려하여, 본 발명의 일 실시예에 따른 프로그래밍은 더 적은 RC 지연을 갖는 워드 라인들에 대해 더 짧은 프로그램 펄스 폭을 사용한다. 일 실시예에서, 가장자리 워드 라인들은 가운데 워드 라인들보다 더 적은 RC 지연을 갖는다. 일부 디바이스들에 있어서, 더 적은 RC 지연을 갖는 워드 라인들은 다른 것일 수 있다. 더 적은 RC 지연을 갖는지를 결정하는 한 가지 요인(factor)은 워드 라인들의 폭일 수 있다. 그러나 다른 요인들이 존재할 수 있다.
도 14는 비-휘발성 저장장치를 프로그래밍하는 프로세스(1400)의 일 실시예의 흐름도이다. 단계(1402)에서는, 선택된 워드 라인에 그 선택된 워드 라인의 폭에 따라 달라지는 지속시간을 갖는 프로그래밍 전압이 인가된다. 프로그램 전압의 지속시간은 프로그램 전압 펄스 폭으로서 정의될 수 있다. 프로세스(1400)는 도 8로부터의 단계(820)의 일부를 구현하기 위해 사용될 수 있다. 구체적으로, 프로그램 전압을 선택된 워드 라인에 인가하는 것은 단계(820)의 프로그램 조건들 중 하나이다. 도 9의 (D)를 참조하면, 단계(1402)는 프로그램 국면 동안 Vpgm을 인가하는 일 실시예이다. 따라서, 국면 (5)의 지속 시간은 일 실시예에서 그 선택된 워드 라인에 따라 달라진다. 도 9에 도시된 다양한 다른 신호들이 또한 프로세스(1400) 동안 인가될 수 있다. 이러한 신호들 중 하나 이상은 그 선택된 워드 라인에 따라 달라지는 값을 가질 수 있거나 혹은 이러한 신호들 중 어떤 신호도 그 선택된 워드 라인에 따라 달라지는 값을 갖지 않을 수 있다.
단계(820)는 선택된 워드 라인을 프로그래밍하기 위해 여러 번 수행될 수 있다. 일 실시예에서는, 선택된 워드 라인을 프로그래밍할 때 각각의 프로그램 루프에 대해 동일한 프로그램 펄스 폭이 사용된다. 그러나, 프로그램 펄스 폭은 프로그램 루프들의 개수에 따라 변경될 수 있다.
일 실시예의 경우, 단계(1402)에서, 더 넓은 폭의 워드 라인들에 대해서는 더 짧은 펄스 폭이 사용된다(그리고 더 좁은 폭의 워드 라인들에 대해서는 더 넓은 펄스 폭이 사용됨). 일 실시예에서, 가장자리 워드 라인들은 가운데 워드 라인들보다 폭이 더 넓다. 따라서, 가운데 워드 라인들에 대해서보다 가장자리 워드 라인들에 대해서 더 짧은 프로그램 펄스 폭이 사용될 수 있다.
도 15는 비-휘발성 저장장치를 프로그래밍하는 프로세스(1500)의 일 실시예의 흐름도이다. 프로세스(1500)는 최하위 워드 라인, 가운데 워드 라인, 및 최상위 워드 라인을 프로그래밍하는 것을 설명한다. 최하위 워드 라인은, 사용자 데이터 혹은 시스템 데이터가 저장되는 그러한 최하위 워드 라인을 의미한다. 최하위 워드 라인과 소스측 선택 라인 사이에는 하나 이상의 더미 워드 라인들이 또한 존재할 수 있다. 마찬가지로, 최상위 워드 라인은, 사용자 데이터 혹은 시스템 데이터가 저장되는 그러한 최상위 워드 라인을 의미한다. 최상위 워드 라인과 드레인측 선택 라인 사이에는 하나 이상의 더미 워드 라인들이 또한 존재할 수 있다. 최하위 워드 라인 및 최상위 워드 라인은 "가장자리(edge)" 워드 라인들로서 지칭될 수 있다. 가장자리 워드 라인들이 가운데 워드 라인들보다 폭이 더 넓은 메모리 디바이스들에 있어서, 프로세스(1500)는 프로세스(1400)로부터의 단계(1402)의 일 구현예이다.
프로세스(1500)는 상이한 워드 라인들이 프로그래밍을 위해 선택된 경우 프로그래밍 프로세스에서의 동일 포인트에서 세 개의 서로 다른 워드 라인들에 인가되는 프로그래밍 신호들을 설명한다. 언급된 바와 같이, 프로그래밍 프로세스는 다수의 프로그램 루프들(프로그램된 단계들)을 갖는다. 동일 포인트는 루프(혹은 프로그램 단계)를 의미한다. 이것은 초기 프로그램 루프일 수 있거나 혹은 어떤 다른 프로그램 루프일 수 있다.
단계(1502)에서, 제 1 펄스 폭을 갖는 프로그래밍 신호가 최하위 워드 라인에 인가된다. 도 2를 참조하면, 이것은 WL0에 인가될 수 있다. 도 3을 참조하면, 이것은 WL0에 인가될 수 있다. 도 5a를 참조하면, 이것은 WL0에 인가될 수 있다. 단계(1502)는 프로세스(800)로부터의 단계(820)의 일 실시예이다. 일 실시예에서, 단계(1502)는 최하위 워드 라인에 인가되는 제 1 프로그램 펄스에 대한 것이다(예를 들어, 프로세스(800)의 제 1 반복). 도 9의 (D)를 참조하면, 단계(1502)는 프로그램 국면 동안 Vpgm을 인가하는 일 실시예이다.
단계(1502)와 단계(1504) 사이에는 점선이 존재하는바, 이는 가운데 워드 라인을 프로그래밍하기 위한 프로세스가 진행되기 전에, 최하위 워드 라인의 프로그래밍 완료를 위해 다른 프로그래밍 신호들이 그 최하위 워드 라인에 인가될 수 있음을 표시한다. 단계(1504)에서, 제 2 펄스 폭을 갖는 프로그래밍 신호가 가운데 워드 라인에 인가된다. 일 실시예에서, 프로그래밍 신호는 최하위 워드 라인과 최상위 워드 라인 사이에 있는 임의의 워드 라인에 인가된다. 그러나, 메모리 셀들의 스트링(예를 들어, NAND 스트링)의 각각의 말단에는 하나보다 많은 가장자리 워드 라인이 존재할 수 있다. 예를 들어, 각각의 말단에는 두 개 혹은 세 개의 가장자리 워드 라인들이 있을 수 있다. 따라서, 가운데 워드 라인이 반드시 최하위 워드 라인과 최상위 워드 라인 사이에 있는 임의의 워드 라인인 것은 아니다. 제 2 펄스 폭은 제 1 펄스 폭보다 더 길다. 일 실시예에서, 단계(1504)는 가운데 워드 라인에 인가되는 제 1 프로그램 펄스에 대한 것이다(예를 들어, 프로세스(800)의 제 1 반복). 도 9의 (D)를 참조하면, 단계(1504)는 프로그램 국면 동안 Vpgm을 인가하는 일 실시예이다.
단계(1506)에서, 제 3 펄스 폭을 갖는 프로그래밍 신호가 "최상위" 워드 라인에 인가된다. 다시 언급하면, 단계(1504)와 단계(1506) 사이에는 점선이 존재하는바, 이는 최상위 워드 라인을 프로그래밍하기 위한 프로세스가 진행되기 전에, 가운데 워드 라인의 프로그래밍을 완료하기 위해 다른 프로그래밍 신호들이 그 가운데 워드 라인에 인가될 수 있음을 표시한다. 또한, 다수의 가운데 워드 라인들이 프로그래밍될 수 있음에 유의해야 한다. 최상위 워드 라인은 SGD 트랜지스터(424)에 가장 가까이 있는 워드 라인으로 사용자 데이터 혹은 시스템 데이터를 저장하기 위해 사용되는 워드 라인일 수 있다. 도 2를 참조하면, 이것은 WL3에 인가될 수 있다. 도 3을 참조하면, 이것은 WL7에 인가될 수 있다. 도 5a를 참조하면, 이것은 WL63에 인가될 수 있다. 제 3 펄스 폭은 제 2 펄스 폭보다 더 짧다. 제 3 펄스 폭은 제 1 펄스 폭과 동일할 수 있거나, 혹은 제 1 펄스 폭보다 더 짧거나 더 길 수 있다. 일 실시예에서, 단계(1306)는 최상위 워드 라인에 인가되는 제 1 프로그램 펄스에 대한 것이다(예를 들어, 프로세스(800)의 제 1 반복). 도 9의 (D)를 참조하면, 단계(1506)는 프로그램 국면 동안 Vpgm을 인가하는 일 실시예이다. 도 9에 도시된 다양한 다른 신호들이 또한 프로세스(1500) 동안 인가될 수 있다. 이러한 신호들 중 하나 이상은 그 선택된 워드 라인에 따라 달라지는 값을 가질 수 있거나 혹은 이러한 신호들 중 어떤 신호도 그 선택된 워드 라인에 따라 달라지는 값을 갖지 않을 수 있다.
따라서, 일 실시예에서, 프로세스(1500)는, 최하위 워드 라인 혹은 최상위 워드 라인이 프로그래밍을 위해 선택된 경우, 복수의 워드 라인들 중 적어도 하나의 다른 워드 라인을 프로그래밍하기 위해 사용되는 펄스 폭보다 더 짧은 펄스 폭을 갖는 프로그래밍 신호를 소정의 프로그램 루프에 대해 인가하는 것을 포함한다.
일부 디바이스들에 있어서, 최하위 워드 라인 및 최상위 워드 라인은 가운데 워드 라인들보다 폭이 더 넓을 수 있다. 이러한 경우에, 프로세스(1500)는 단계(1402)를 구현하기 위해 사용될 수 있다. 달리 말하면, 프로세스(1500)는 결과적으로 그 선택된 워드 라인의 폭에 따라 달라지는 지속시간을 갖는 프로그램 전압을 인가하는 것일 수 있다. 가장자리 워드 라인이 다른 워드 라인들보다 폭이 더 넓은 한 가지 가능한 이유는, 워드 라인들을 형성하기 위해 사용되는 리소그래픽 프로세스로 인한 것이다. 일부 디바이스들에 있어서, 선택 라인들(예를 들어, 도 5a에서의 SGD 및 SGS)은 워드 라인들보다 폭이 더 넓다. 일부 리소그래픽 프로세스들에 있어서, 이것은 결과적으로 가장자리 워드 라인들이 다른 워드 라인들보다 약간 더 폭이 넓게 프린팅(printing)되게 할 수 있다. 다른 리소그래픽 프로세스들에 대해서는 다른 워드 라인들의 폭이 더 넓을 수 있음에 유의해야 한다.
도 16은 프로그램 펄스의 폭을 결정하는 것을 포함하는 비-휘발성 저장장치를 프로그래밍하는 프로세스(1600)의 일 실시예의 흐름도이다. 도 9를 참조하면, 프로세스(1600)는 프로그램 국면(program phase)의 지속 시간을 결정하기 위해 사용될 수 있다.
단계(1602)에서는, 선택된 워드 라인에 대한 프로그램 펄스의 폭이 결정된다. 일 실시예에서, 이러한 결정은 테이블(table)에 액세스함으로써 수행된다. 도 17은 특정 워드 라인에 대한 폭을 결정하기 위한 프로세스(1700)의 일 실시예를 상세히 나타낸다. 프로세스(1700)는 단계(1602)에서 액세스되는 테이블을 생성하기 위해 사용될 수 있다.
단계(1604)에서는, 단계(1602)에서 결정된 폭(혹은 지속 시간)을 갖는 프로그래밍 신호가 그 선택된 워드 라인에 인가된다. 단계(1604)는 선택된 워드 라인 상의 모든 메모리 셀들이 프로그래밍될 때까지 반복될 수 있다. 도 9에 도시된 다양한 다른 신호들이 또한 프로세스(1600) 동안 인가될 수 있다. 이러한 신호들 중 하나 이상은 그 선택된 워드 라인에 따라 달라지는 값을 가질 수 있거나 혹은 이러한 신호들 중 어떤 신호도 그 선택된 워드 라인에 따라 달라지는 값을 갖지 않을 수 있다.
만약 프로그래밍할 워드 라인들이 더 존재한다면, 프로세스(1600)는 단계(1402)로 리턴(return)한다. 일 실시예에서, 블록 내의 워드 라인들은 최하위로부터 최상위로 순차적으로 프로그래밍된다. 그러나, 워드 라인들은 임의의 순서로 프로그래밍될 수 있다.
도 17은 워드 라인들의 위치에 따라 워드 라인들에 대한 프로그래밍 신호들에 대해 적절한 펄스 폭을 결정하는 프로세스(1700)의 흐름도이다. 프로세스(1700)는 샘플 블록(sample block) 상에서 수행될 수 있고, 그 결과들은 다른 블록들을 프로그래밍하기 위해 사용될 수 있다. 샘플 블록은 다른 블록과 동일한 저장 디바이스 내에 있을 수 있지만, 이러한 것이 반드시 요구되는 것은 아니다. 일부 저장 디바이스들은 하나보다 많은 메모리 다이를 가질 수 있다. 이러한 경우에, 샘플 블록은 동일한 메모리 다이 상에 있을 수 있거나, 혹은 또 다른 메모리 다이 상에 있을 수 있다.
단계(1702)에서, 샘플 블록 내의 각각의 워드 라인이 프로그래밍된다. 도 8에서의 프로세스와 같은 프로세스가 각각의 워드 라인을 프로그래밍하기 위해 사용될 수 있다. 일 실시예에서, 시작 전압(Vpgm)은 각각의 워드 라인에 대해 동일할 수 있다. 일 예로서, 제 1 프로그램 루프에 대해서, 도 7b에 도시된 펄스(752)가 각각의 워드 라인들(프로그래밍을 위해 선택된 워드 라인인 경우)에 개별적으로 인가될 수 있다. 제 2 프로그램 루프에 대해서, 펄스(754)가 인가될 수 있다. 제 3 루프에 대해서는 펄스(756)가 인가될 수 있고, 제 4 루프에 대해서는 펄스(758)가 인가될 수 있다. 추가적인 루프들에 대해, 펄스 크기는 더 증가될 수 있다. 이것은 각각의 워드 라인이 각각의 프로그램 루프에 대해 동일한 프로그래밍 전압(크기 및 지속시간)을 수신할 수 있도록 한다. 동일한 펄스 폭이 사용될 수 있고 이에 따라 각각의 워드 라인은 비슷한 프로그래밍 전압들을 수신하게 됨에 유의해야 한다. 도 7b에 도시된 바와 같은 펄스들의 시퀀스를 반드시 사용할 것이 요구되지 않음에 또한 유의해야 한다. 예를 들어, 전압 크기는 각각의 프로그램 루프와 함께 반드시 증가할 것이 요구되지 않는다.
단계(1704)에서, 각각의 워드 라인의 프로그래밍을 완료시키기 위해 소요되는 프로그래밍 루프들의 개수가 결정된다. 도 8을 다시 참조하면, (비록 각각의 루프에 대해 증가하는 Vpgm이 반드시 요구되는 것은 아니지만) 프로그램 전압은 각각의 루프와 함께 증분될 수 있음을 상기하자. 따라서, 하나의 대안적 예는 각각의 워드 라인에 대해 최종 프로그램 전압을 결정하는 것이다. 다른 방식으로 설명하면, 일부 프로그래밍 프로세스들에 있어서, 최종 프로그램 전압을 결정하는 것은 프로그램 루프들의 개수를 결정하는 것과 동등할 수 있다.
단계(1706)에서, 다른 블록들 내의 워드 라인들을 프로그래밍하기 위한 펄스 폭 패턴이 결정된다. 펄스 폭 패턴은, 각각의 위치에서 프로그래밍을 위해 선택된 워드 라인에 대한 펄스 폭을 의미한다. 예를 들어, 각각의 워드 라인에 대한 엔트리(entry) 및 적절한 펄스 폭을 갖는 테이블이 구성될 수 있다. 그러나, 테이블이 각각의 워드 라인에 대해 고유한 엔트리를 가질 것이 반드시 요구되는 것은 아니다. 일 실시예에서, 워드 라인들은 해당 구역(zone) 내의 각각의 워드 라인이 동일한 펄스 폭을 갖게 되는 그러한 구역들로 그룹화될 수 있다. 이러한 지역들은 물리적으로 인접하는 워드 라인들일 수 있다. 임의 개수의 구역들이 사용될 수 있다. 일 구역은 타 구역과는 다른 개수의 워드 라인들을 가질 수 있다. 일 실시예에서, 테이블은 가장자리 워드 라인들에 대한 구역 및 모든 가운데 워드 라인들에 대한 구역을 갖는다. 일 실시예에서, 테이블은 SGS 트랜지스터(406)에 가까이 있는 가장자리 워드 라인들에 대한 하나의 구역, 그리고 SGD 트랜지스터(424)에 가까이 있는 가장자리 워드 라인들에 대한 하나의 구역(그리고 가운데 워드 라인들에 대한 하나 이상의 구역들)을 갖는다. 일 실시예의 경우, 프로세스(1700)에서 형성된 테이블은 도 16의 단계(1602)에서 사용된다.
선택된 워드 라인 의존성 선택 게이트 확산 영역 전압( SELECTED WORD LINE DEPENDENT SELECT GATE DIFFUSION REGION VOLTAGE )
NAND 스트링들을 프로그래밍할 때 일어날 수 있는 한 가지 문제는 부스팅된 채널로부터의 전류의 누설이다. 이러한 전류 누설은 금지된 NAND 스트링들의 부스팅된 채널 전위를 감소시킬 수 있다. 따라서, 프로그램 디스터브가 일어날 수 있다. 도 18a는 프로그래밍이 금지된 NAND 스트링을 보여준다. 전압 V_BL_Inhibit가 비트 라인 콘택(426)에 인가된다. 선택되지 않은 메모리 셀들의 제어 게이트들에는 부스팅 전압 Vpass가 인가된다. 선택된 메모리 셀의 제어 게이트에는 프로그램 전압 Vpgm이 인가된다. SGS 트랜지스터(406) 및 SGD 트랜지스터(424)에는 각각 VSGS 및 VSGD가 인가된다. 본 예에서는, 전압 Vgp가 더미 메모리 셀들의 게이트들에 인가된다. 이 전압은 GIDL을 감소시키는데 도움을 줄 수 있다. 더미 메모리 셀들은 반드시 필요한 요건이 아니며 Vgp를 더미 메모리 셀들에 인가하는 것도 반드시 필요한 요건이 아님에 유의해야 한다. 그러나, 아래에서 설명되는 바와 같이, 더미 메모리 셀들에 전압 Vgp가 인가되어도 여전히 GIDL이 존재할 수 있다.
도 18a는 SGS 누설 전류 및 SGD 누설 전류를 갖는 부스팅된 NAND 스트링을 보여준다. 도 18a는 SGS 트랜지스터(406)의 채널에 걸쳐 일어날 수 있는 SGS 누설 전류, 그리고 SGD 트랜지스터(424)의 채널에 걸쳐 일어날 수 있는 SGD 누설 전류를 보여준다. 이러한 누설 전류는 적어도 부분적으로 펀치-쓰루 전도로 인한 것일 수 있다. 이러한 누설 전류에서의 한 가지 요인은 선택 트랜지스터들(406, 424)의 소스(431) 혹은 드레인(432)에 대한 그 부스팅된 채널 전위의 크기이다. 예를 들어, SGS 트랜지스터(406)에 있어서, 그 부스팅된 채널 전위는 소스 라인 콘택(404)에 인가되는 전압보다 더 높은 전압일 수 있다. 또한, 부스팅된 채널 전위는 비트 라인 콘택(426)에 인가되는 비트 라인 전압 Vbl_inhibit보다 더 높을 수 있다.
전류 누설에서의 또 다른 하나의 가능한 요인은 SGS 트랜지스터(406) 및 SGD 트랜지스터(424)의 채널 길이이다. 메모리 디바이스들이 계속 스케일 다운됨에 따라, SGS 트랜지스터(406) 및 SGD 트랜지스터(424)의 게이트의 길이를 감소시키는 것이 바람직하다. 그러나, 게이트의 길이를 감소시키는 것은 프로그래밍 동안 그 금지된 NAND 스트링들에 대한 누설 전류를 증가시킬 수 있다. 언급된 바와 같이, 증가된 누설 전류에서의 한 가지 요인은 펀치-쓰루 전도일 수 있다.
일 실시예에서, NAND 스트링의 SGS 선택 트랜지스터(406) 혹은 SGD 선택 트랜지스터(424)의 단자에 인가되는 전압의 크기는 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 일 실시예에서, 단자는 소스(431) 혹은 드레인(432)이다. 일 실시예에서, 비트 라인에 인가되는 전압의 크기는 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 비트 라인은 SGD 트랜지스터(424)의 드레인(432)과 전기적으로 콘택할 수 있다. 일 실시예에서, 공통 소스 라인에 인가되는 전압의 크기는 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 공통 소스 라인은 NAND 스트링들의 SGS 트랜지스터들(406)의 소스들(431)과 전기적으로 콘택할 수 있다.
선택된 워드 라인 의존성 전압 SGS 선택 트랜지스터(406)의 소스(431) 혹은 SGD 선택 트랜지스터(424)의 드레인(432)에 인가하는 것은 펀치-쓰루 전류 누설을 감소시킬 수 있거나 제거할 수 있다. 예를 들어, 이것은 NAND 스트링의 부스팅된 채널로부터 NAND 스트링의 말단에서의 SGS 선택 트랜지스터(406) 혹은 SGD 선택 트랜지스터(424)의 채널에 걸쳐 일어나는 누설로 인한 전류를 제거할 수 있다. 펀치-쓰루 누설을 감소시키거나 제거하는 것은 채널 전위가 부스팅된 상태를 유지하도록 하는데 도움을 준다. 따라서, 프로그램 디스터브가 감소될 수 있거나 제거될 수 있다.
도 19는 펀치-쓰루 누설에 대항할 수 있는 비-휘발성 저장장치를 프로그래밍하는 일 실시예의 프로세스(1900)의 흐름도이다. 프로세스(1900)에서, 선택 트랜지스터들(406, 424) 중 적어도 하나의 선택 트랜지스터의 확산 영역(431, 432)에 인가되는 전압의 크기는 선택된 워드 라인의 위치에 따라 달라진다. 프로세스(1900)는 펀치-쓰루 전도를 감소시킬 수 있거나 제거할 수 있는바, 이는 프로그램 디스터브를 감소시킬 수 있거나 제거할 수 있다. 프로세스(1900)는 NAND 스트링들(이들 각각은 제 1 말단에서 제 1 선택 트랜지스터를 갖고 제 2 말단에서 제 2 선택 트랜지스터를 가짐)의 메모리 셀들을 프로그래밍하기 위해 사용될 수 있다. 프로세스(1900)는 프로세스(800)의 단계(820)에서 표시된 바와 같은 프로그램 조건들을 적용하는 일 실시예이다.
단계(1902)에서, NAND 스트링들 중 적어도 하나의 NAND 스트링의 선택 트랜지스터들(406, 424)의 확산 영역(431, 432)에 전압이 인가된다. 확산 영역(431, 432)은 NAND 스트링 채널과는 달리 선택 트랜지스터(406, 424)의 반대편 상에 있음에 유의해야 한다. 확산 영역(431, 432)에 인가되는 전압의 크기는 NAND 스트링들 상의 선택된 워드 라인의 위치에 따라 달라진다. 일 실시예에서, NAND 스트링에 대한 콘택에 전압이 인가된다. 이러한 콘택은 비트 라인 콘택(426)일 수 있거나 소스 라인 콘택(404)일 수 있다. 비트 라인에 인가될 때, 일 실시예에서, 이 전압은 프로그래밍을 위해 선택되지 않은 NAND 스트링들과 관련된 비트 라인들에 인가된다. 일 실시예에서, 전압은 먼저 비트 라인 사전-충전 및 부스팅 국면(도 9 참조) 동안 인가된다. 일 실시예에서, 전압은 프로그램 국면 동안 계속 인가된다.
일 실시예에서, 전압은 금지된(혹은 선택되지 않은) NAND 스트링들과 관련된 비트 라인(혹은 비트 라인 콘택(426))에 인가된다. 다른 방식으로 설명하면, 전압은 금지된 NAND 스트링의 SGD 트랜지스터들(424)의 (드레인) 확산 영역(432)에 인가된다. 도 9의 (E)를 참조하면, VBL_inhibit의 값은, 단계(1902)의 일 실시예에서, 어떤 워드 라인이 프로그래밍되고 있는지에 근거하여 선택된다.
단계(1902)의 일 실시예에서, 전압은 SGS 트랜지스터(406)의 (소스) 확산 영역(431)에 인가된다. 일 실시예에서, 전압은 NAND 스트링들과 관련된 공통 소스 라인(혹은 소스 콘택(404))에 인가된다. 도 9의 (H)를 참조하면, Vcell_src의 값은, 단계(1902)의 일 실시예에서, 어떤 워드 라인이 프로그래밍되고 있는지에 근거하여 선택된다.
단계(1904)에서, 선택 트랜지스터(406, 424)의 확산 영역에 전압을 인가하는 동안, 프로그램 전압이 그 선택된 워드 라인에 인가된다. 도 9의 (D)를 참조하면, 프로그램 국면 동안 Vpgm이 그 선택된 워드 라인에 인가될 수 있다.
도 20a는 일 실시예에 따른, 워드 라인들에 대비하여 Vcel_src에 대한 상대적 값들을 보여준다. 언급된 바와 같이, Vcel_src는 프로그램 국면(예를 들어, 도 9의 (H) 참조) 동안 공통 소스 라인에 인가될 수 있다. 이러한 실시예에서, 워드 라인들은 세 개의 구역들로 분할된다. 일반적으로, 두 개 이상의 구역들이 존재할 수 있다. 본 실시예에서, Vcel_src는 최하위 워드 라인들(예를 들어, WL0 내지 WLx-1)에 대해 가장 높은 크기를 갖는다. 이러한 제 1 구역 내에는 하나 이상의 워드 라인들이 존재할 수 있다. 본 실시예에서, Vcel_src는 가운데 워드 라인들(예를 들어, WLx 내지 WLy-1)에 대해 중간 크기를 갖는다. 이러한 제 2 구역 내에는 하나 이상의 워드 라인들이 존재할 수 있다. 본 실시예에서, Vcel_src는 최상위 워드 라인들(예를 들어, WLy 내지 최상위 WL)에 대해 가장 낮은 크기를 갖는다. 이러한 제 3 구역 내에는 하나 이상의 워드 라인들이 존재할 수 있다.
도 18a를 다시 참조하면, 최하위 워드 라인들에 대해서 Vcel_src에 대해 더 높은 전압을 사용하는 것은 SGS 누설 전류를 감소시킬 수 있다. 도 18a는 부스팅된 채널을 갖는 금지된 NAND 스트링에 대한 것임을 상기하자. 전형적으로, Vcel_src는 부스팅된 NAND 스트링의 채널 전위보다 더 낮은 크기를 갖는다. 따라서, NAND 채널로부터 SGS 트랜지스터(406)의 확산 영역(431)으로의 상당량의 전압이 존재할 수 있다. 따라서, SGS 트랜지스터(406)의 채널에 걸쳐 상당량의 전압이 존재할 수 있다. 다른 방식으로 설명하면, SGS 트랜지스터(406)에 대해 상당량의 Vds 전압이 존재한다. 결과적으로, SGS 트랜지스터(406)의 채널에 걸쳐 상당량의 E-필드가 존재할 수 있다.
Vcel_src크기를 증가시키는 것은 SGS 트랜지스터(406)에 대한 이러한 Vds 전압을 감소시킨다. 달리 말하면, SGS 트랜지스터(406)를 가로지르는 E-필드는 감소될 수 있다. 결과적으로, SGS 누설 전류는 감소될 수 있다. 또한, 이것은 채널 부스팅이 향상될 수 있음을 의미한다. 예를 들어, SGS 누설 전류가 감소될 수 있기 때문에, 부스팅된 채널의 전압은 더 양호하게 유지될 수 있다. 따라서, 프로그램 디스터브는 감소될 수 있거나 제거될 수 있다.
그러나, Vcel_src의 크기를 증가시키는 것은 자체적으로 문제를 일으킬 수 있다. 한 가지 가능한 문제는 바람직하지 않은 접합 누설(junction leakage)을 유발시킬 수 있는 소스 라인 콘택에 대한 접합 스트레스(junction stress)의 위험이다. 또 다른 바람직하지 않은 누설 경로가 프로그래밍 동안 일어날 수 있다. 현재 프로그래밍되고 있는 메모리 셀을 갖는 NAND 스트링들은 대략 OV의 채널 전압을 가질 수 있거나, 혹은 금지된 NAND 스트링들의 부스팅된 채널 전압보다 훨씬 더 낮은 어떤 다른 전압을 가질 수 있다. 만약 Vcel_src의 값이 너무 높아질 수 있게 된다면, 공통 소스 라인으로부터 프로그래밍 하에 있는 NAND 스트링들의 채널들로 어떤 전류 누설이 가능하게 존재할 수 있다. 이러한 전류 누설은 상당량 존재할 수 있고, 바람직하지 않은 파워 소비를 일으킬 수 있다.
고려할 수 있는 또 하나의 다른 요인은 부스팅된 채널 전압의 크기가 어떤 워드 라인이 프로그래밍되고 있는지에 따라 달라질 수 있다는 것이다. 예를 들어, 하위 워드 라인들이 선택되는 경우 채널은 더 높은 전위로 부스팅될 수 있다. 일 실시예에서, 워드 라인들은 일반적으로 최하위 워드 라인으로부터 최상위 워드 라인으로 프로그래밍된다(이러한 시퀀스를 엄격히 따를 것이 반드시 요구되지 않음에 유의). 따라서, 하위 워드 라인들이 프로그래밍되고 있는 경우, 드레인측 메모리 셀들은 여전히 소거 상태에 있다. 소거된 메모리 셀은 더 높은 데이터 상태로 프로그래밍된 메모리 셀보다 채널 전압을 부스팅시킬 때 더 효과적일 수 있다.
따라서, 최하위 워드 라인들이 프로그래밍되고 있는 경우, 채널은 더 높은 전압으로 부스팅될 수 있다. 이러한 더 높은 채널 전압은, 만약 Vcel_src의 값이 증가되지 않는다면, 결과적으로 SGS 트랜지스터(406)의 펀치-쓰루 전도를 일으킬 수 있다. 그러나, 도 20a에 도시된 실시예는 하위 워드 라인들을 프로그래밍할 때 더 높은 Vcel_src를 사용한다. 따라서, SGS 누설 전류는 감소될 수 있거나 제거될 수 있다.
하지만, 도 20a에 도시된 실시예는 최상위 워드 라인들을 프로그래밍할 때 더 낮은 Vcel_src를 사용한다. 일부 부스팅 스킴들에 있어서, 최상위 워드 라인들을 프로그래밍할 때 채널 전압은 (적어도 소스 말단에서) 그렇게 높지 않을 수 있다. 따라서, Vcel_src의 값은 이러한 경우 SGS 트랜지스터(406)에서의 펀치-쓰루 전도를 방지하기 위해 상승될 필요가 없을 수 있다. 더 높은 Vcel_src를 사용하지 않음으로써, 공통 소스 라인으로부터 그 선택된 NAND 스트링들의 채널들로의 전류 누설의 위험은 피할 수 있다.
도 20a에 도시된 실시예는 가운데 있는 워드 라인들에 대한 가운데 구역을 또한 도시한다. 가운데에는, (적어도 소스 말단에서) 채널 부스팅의 양이 최하위 워드 라인들에 대한 경우만큼 그렇게 크지는 않지만 SGS 누설 전류가 중요한 문제가 되기에 충분히 큰 그러한 경우의 워드 라인들이 있을 수 있다. 이러한 가운데 워드 라인들에 있어서, Vcel_src에 대해 중간 값을 사용하는 것은 SGS 누설 전류를 감소시킬 수 있거나 제거할 수 있으며, 동시에 소스 콘택 접합에 더 적은 스트레스를 일으킬 수 있다. 따라서, 공통 소스 라인으로부터 그 선택된 NAND 스트링들의 채널들로 더 적은 전류가 누설된다(혹은 누설이 없음).
앞서 언급된 바와 같이, Vcel_src에 대한 상이한 값들의 임의 개수의 구역들이 존재할 수 있다. 일 실시예에서, Vcel_src의 값은 상위 워드 라인들을 갖는 구역들에 대해 감소한다.
도 20b는 비-휘발성 저장장치를 프로그래밍하는 프로세스(2000)의 일 실시예의 흐름도를 도시한다. 프로세스(2000)는 프로세스(1900)의 일 실시예이다. 단계(2002)에서는, 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라지는 전압이 공통 소스 라인에 인가된다. 도 9의 (H)를 참조하면, 일 실시예에서, Vcell_src의 값은 프로그래밍되고 있는 워드 라인의 위치에 근거하여 선택된다.
일 실시예에서, 단계(2002)는, 만약 선택된 워드 라인이 하나 이상의 워드 라인들의 제 1 그룹 내에 있다면 제 1 전압을 소스 라인 콘택(404)에 인가하고 만약 선택된 워드 라인이 워드 라인들의 제 2 그룹 내에 있다면 제 2 전압을 소스 라인 콘택(404)에 인가하는 것을 포함한다. 도 20a를 참조하면, 일 실시예에서, 워드 라인들의 제 1 그룹(예를 들어, WL0 내지 WLx-1)은 워드 라인들의 제 2 그룹(예를 들어, WLx 내지 WLy-1 혹은 WLy 내지 최상위 워드 라인)보다 SGS 트랜지스터(406)에 더 가깝다. 일 실시예에서, 제 1 전압(예를 들어, Vcel_src_l)은 제 2 전압(예를 들어, Vcel_src_2 혹은 Vcel_src_3)보다 더 크다.
단계(2004)에서, 공통 소스 라인에 전압을 인가하는 동안 그 선택된 워드 라인에는 프로그램 전압이 인가된다. 도 9의 (D)를 참조하면, 프로그램 국면 동안 전압 Vpgm이 선택 워드 라인에 인가될 수 있다. 도 9에 도시된 다양한 다른 신호들이 또한 프로세스(2000) 동안 인가될 수 있다. 이러한 신호들 중 하나 이상은 그 선택된 워드 라인에 따라 달라지는 값을 가질 수 있거나 혹은 이러한 신호들 중 어떤 신호도 그 선택된 워드 라인에 따라 달라지는 값을 갖지 않을 수 있다.
일 실시예에서, 프로그래밍을 위해 선택되지 않은 NAND 스트링들과 관련된 비트 라인들에 인가되는 전압은 선택된 워드 라인의 위치에 따라 달라진다. 도 21a는 일 실시예에 따른 워드 라인들에 대비하여 Vbl_inhibit에 대한 상대적 값들을 보여준다. Vbl_inhibit는 프로그램 동작 동안, 선택되지 않은 NAND 스트링들의 비트 라인에 인가될 수 있다(예를 들어, 도 9의 (E) 참조). 이러한 실시예에서, 워드 라인들은 세 개의 구역들로 분할된다. 일반적으로, 두 개 이상의 구역들이 존재할 수 있다. 본 실시예에서, Vbl_inhibit는 최하위 워드 라인들(예를 들어, WL0 내지 WLm-1)에 대해 가장 높은 크기를 갖는다. 이러한 제 1 구역 내에는 하나 이상의 워드 라인들이 존재할 수 있다. 본 실시예에서, Vbl_inhibit는 가운데 워드 라인들(예를 들어, WLm 내지 WLn-1)에 대해 중간 크기를 갖는다. 이러한 제 2 구역 내에는 하나 이상의 워드 라인들이 존재할 수 있다. 본 실시예에서, Vbl_inhibit는 최상위 워드 라인들(예를 들어, WLn 내지 최상위 WL)에 대해 가장 낮은 크기를 갖는다. 이러한 제 3 구역 내에는 하나 이상의 워드 라인들이 존재할 수 있다.
도 18a를 다시 참조하면, 전형적으로, Vbl_inhibit는 부스팅된 NAND 스트링의 채널 전위보다 더 낮은 크기를 갖는다. 따라서, SGD 트랜지스터(424)의 채널에 걸쳐 상당량의 전압이 존재할 수 있다. 다른 방식으로 설명하면, SGD 트랜지스터(424)에 가까이 있는 NAND 채널과 확산 영역(432) 사이에는 상당량의 전압이 존재할 수 있다. 따라서, SGD 트랜지스터(424)에 대해 상당량의 Vds 전압이 존재한다. 부스팅된 NAND 채널 전압이 Vbl_inhibit보다 더 클 수 있기 때문에, 이러한 상황에서 확산 영역(432)은 SGD 트랜지스터(424)의 소스측에 있는 것으로 고려될 수 있음에 유의해야 한다. Vds의 결과로서, SGD 트랜지스터(424)의 채널에 걸쳐 상당량의 E-필드가 존재할 수 있다. 이러한 E-필드는 NAND 채널로부터 확산 영역(432)으로의 SGD 누설 전류를 일으킬 수 있다.
Vbl_inhibit의 크기를 증가시키는 것은 SGD 트랜지스터(424)의 Vds를 감소시킬 수 있다. 달리 말하면, SGD 트랜지스터(424)의 채널을 가로지르는 E-필드는 감소될 수 있다. 결과적으로, SGD 누설 전류는 감소될 수 있다. 또한, 이것은 채널 부스팅이 향상될 수 있음을 의미한다. 예를 들어, SGD 누설 전류가 감소될 수 있기 때문에, 부스팅된 채널의 전압은 더 양호하게 유지될 수 있다. 따라서, 프로그램 디스터브는 감소될 수 있거나 제거될 수 있다.
그러나, Vbl_inhibit의 크기를 증가시키는 것은 자체적으로 문제를 일으킬 수 있다. 한 가지 가능한 문제는 증가된 접합 누설을 유발시킬 수 있는 비트 라인 콘택(426)에 대한 접합 스트레스의 위험이다. 더 높은 Vbl_inhibit를 사용하는 또 하나의 다른 바람직하지 않은 영향은 프로그래밍의 시작에서 비트 라인들의 사전충전 동안 파워 소비가 증가되는 것이다. 비트라인-대-비트라인 커패시턴스(bitline-to-bitline capacitance)는 무시가능하지 않기 때문에, 사전충전 동안 상당한 양의 파워가 소비될 수 있고, 따라서, Vbl_inhibit는 가능한한 낮은 것이 바람직할 수 있다.
앞에서 논의된 바와 같이, 최하위 워드 라인들이 프로그래밍되고 있을 때, 채널은 더 높은 전압으로 부스팅될 수 있다. 이러한 더 높은 채널 전압은, 만약 Vbl_inhibit의 값이 펀치-쓰루 전도가 일어나게 할 정도로 충분히 낮다면, 결과적으로 SGD 누설을 일으킬 수 있다. 그러나, 도 21a에 도시된 실시예는 하위 워드 라인들에 대해 더 높은 Vbl_inhibit를 사용한다. 따라서, SGD 누설은 감소될 수 있다. 만약 펀치-쓰루 전도가 가운데 워드 라인들 혹은 상위 워드 라인들과 관련되어 문제가 된다면, 이러한 워드 라인들이 프로그래밍될 때 더 높은 Vbl_inhibit가 사용될 수 있음에 유의해야 한다.
반면에, 도 21a에 도시된 실시예는 최상위 워드 라인들에 대해 더 낮은 Vbl_inhibit를 사용한다. 일부 부스팅 스킴들에 있어서, 최상위 워드 라인들을 프로그래밍할 때 채널 전압은 (적어도 드레인 말단에서) 그렇게 높지 않을 수 있다. 따라서, Vbl_inhibit의 값은 이러한 경우 펀치-쓰루 전도를 피하기 위해 상승될 필요가 없다.
도 21a에 도시된 실시예는, 가운데 있는 워드 라인들에 대한 가운데 구역을 또한 도시한다. 가운데에는, (적어도 드레인 말단에서) 채널 부스팅의 양이 최하위 워드 라인들에 대한 경우만큼 그렇게 크지는 않지만 SGD 누설이 중요한 문제가 되기에 충분히 큰 그러한 경우의 워드 라인들이 있을 수 있다. 이러한 가운데 워드 라인들에 있어서, Vbl_inhibit에 대해 중간 값을 사용하는 것은 SGD 누설을 감소시킬 수 있거나 제거할 수 있으며, 동시에 비트 라인 콘택 접합에 더 적은 스트레스를 일으킬 수 있고, 또한 사전충전 동안 파워 소비를 감소시킬 수 있다.
앞서 언급된 바와 같이, Vbl_inhibit에 대한 상이한 값들의 임의 개수의 구역들이 존재할 수 있다. 일 실시예에서, Vbl_inhibit의 값은 상위 워드 라인들을 갖는 구역들에 대해 감소한다.
도 21b는 일 실시예에 따른 워드 라인들에 대비하여 Vbl_inhibit에 대한 상대적인 값들을 보여준다. Vbl_inhibit는 프로그램 동작 동안, 선택되지 않은 NAND 스트링들의 비트 라인에 인가될 수 있다(예를 들어, 도 9의 (E) 참조). 본 실시예에서, 워드 라인들은 두 개의 구역들로 분할된다. 일반적으로, 두 개 이상의 구역들이 존재할 수 있다. 본 실시예에서, Vbl_inhibit는 최상위 워드 라인들(예를 들어, WLp 내지 최상위 워드 라인)에 대해 가장 높은 크기(Vbl_inhibit_B)를 갖는다. 이러한 구역 내에는 하나 이상의 워드 라인들이 존재할 수 있다. 본 실시예에서, Vbl_inhibit는 그 아래에 있는 워드 라인들 중 적어도 일부에 대해 더 낮은 크기(Vbl_inhibit_A)를 갖는다. 이러한 예에서, WL0과 WLp-1 사이의 모든 워드 라인들은 전압(Vbl_inhibit_A)을 갖는다. 그러나, 도 21a에 도시된 바와 같은 스킴이 이러한 하위 워드 라인들에 대해 사용될 수 있다. 도 21c는 하나의 이러한 예를 보여준다.
도 21d는 소거 영역 셀프 부스팅(Erase Area Self Boosting, EASB)으로서 지칭되는 부스팅 스킴을 갖는 금지된 NAND 스트링을 보여준다. 도 21d는 소거 영역 셀프 부스팅(EASB)을 갖는 프로그래밍된 영역 및 소거된 영역을 보여주는 선택되지 않은 NAND 스트링의 단면도를 도시한다. 이러한 도면은 간략화된 것으로 일정한 비율로 도시되지 않았다. 프로그래밍 동안, VPGM이, 선택된 워드 라인 상에 제공되는바, 본 경우에 있어서는 WL5 상에 제공되고, 이것은 선택된 저장 소자(418)와 관련된다.
하나의 예시적인 부스팅 스킴에서, 저장 소자(418)가 그 선택된 저장 소자인 경우, 상대적으로 낮은 전압 VLOW(예를 들어, 4V)가 이웃하는 소스-측 워드 라인(WL3)에 인가되고, 반면 분리 전압(isolation voltage)(VISO)(예를 들어, 0V 내지 2.5V)가 (분리 워드 라인(isolation word line)으로 지칭되는) 또 다른 소스-측 워드 라인(WL2)에 인가되며, 그리고 NAND 스트링(400)과 관련된 나머지 워드 라인들(즉, WLO, WL1, WL4, WL6 및 WL7)에는 VPASS가 인가된다. VSGS가 선택 게이트(406)에 인가되고, VSGD가 선택 게이트(424)에 인가된다.
NAND 스트링(400)을 따라 있는 저장 소자들의 프로그래밍이 저장 소자(408)로부터 저장 소자(422)로 진행한다고 가정하면, 다른 NAND 스트링들 내의 WL5와 관련된 저장 소자들이 프로그래밍되는 경우, 저장 소자들(408 내지 416)은 이미 프로그래밍되어 있을 것이고, 저장 소자들(420 및 422)은 아직 프로그래밍되어 있지 않을 것이다. 이러한 예에서, NAND 스트링(400)이 금지된 경우, 프로그램 전압이 WL5 상에 인가되는 경우에도 저장 소자(418)는 프로그래밍되지 않음에 유의해야 한다. 따라서, 저장 소자들(408 내지 416) 중 일부 혹은 모두는 이들 각각의 플로팅 게이트들에 프로그래밍되어 저장되는 전자들을 가질 것이고, 저장 소자들(420 및 422)은 프로그래밍 모드에 따라 소거될 수 있거나 부분적으로 프로그래밍될 수 있다. 예를 들어, 저장 소자들(420 및 422)은 2-스텝 프로그래밍 기법(two-step programming technique)의 제 1 스텝에서 이전에 프로그래밍되었던 경우 부분적으로 프로그래밍될 수 있다.
EASB 부스팅 모드에 있어서, VISO는 선택된 워드 라인의 하나 이상의 소스-측 이웃들에 인가되고, 부스팅이 개시된 이후 어떤 포인트에서 기판 내의 프로그래밍된 채널 영역과 소거된 채널 영역을 분리시키기 위해 충분히 낮다. 즉, 선택되지 않은 NAND 스트링(400)의 소스-측 상의 기판의 채널 영역(450)은 선택되지 않은 NAND 스트링(400)의 드레인-측 상의 채널 영역(460)으로부터 분리된다. 소스측은 또한 프로그래밍된 쪽인 것으로 고려될 수 있는데, 왜냐하면 그 관련된 저장 소자들 대부분 혹은 모두가 프로그래밍되었기 때문이며, 반면 드레인측은 또한 프로그래밍되지 않은 쪽인 것으로 고려될 수 있는데, 왜냐하면 그 관련된 저장 소자들이 아직 프로그래밍되지 않았기 때문이다. 더욱이, 채널 영역(450)은 WLO 및 WL1 상에 VPASS를 인가함으로써 부스팅되는 기판(490)의 제 1 부스팅 영역이고, 반면 채널 영역(460)은 주로 WL5 상에는 VPGM을 인가하고 WL4, WL6 및 WL7 상에는 VPASS를 인가함으로써 부스팅되는 기판(490)의 제 2 부스팅 영역이다. VPGM이 주도적인 것이기 때문에, 또한 소거된 메모리 셀들에 대해 사전충전이 더 효율적이기 때문에, 소거된 영역(460)은 프로그래밍된 영역(450)보다 상대적으로 더 높은 부스팅을 경험할 것이다. 더욱이, 채널 부스팅은 VPGM이 인가되기 전에 일정 시간 주기 동안 제공될 수 있고, 이때 채널 영역들(450 및 460)은 유사하게 부스팅된다.
프로그래밍이 최상위 워드 라인들로 진행함에 따라, 채널의 소거된 영역(460)은 게이트들에 Vpass가 인가되는 몇 개의 메모리 셀들로 구성될 것이다. 그러나, 인가된 Vpgm을 갖는 것은 언제나 존재할 것이다. Vpgm이 Vpass보다 더 높은 전압이기 때문에, 소거된 영역 내의 메모리 셀들의 게이트들에 인가되는 평균 전압은 상위 워드 라인들이 프로그래밍됨에 따라 증가할 수 있다. 이것은 부스팅된 채널 전위를 증가시킬 수 있다. 가능한 것으로, 채널은 펀치-쓰루 전도(예를 들어, SGD 누설)가 일어나도록 충분히 높은 전압으로 부스트 업될 수 있다.
다시 도 21b를 참조하면, 일 실시예의 경우, 금지된 NAND 스트링들에 대한 비트 라인 전압은 상위 워드 라인들에 대해 증가된다. 이것은 펀치 쓰루 전도를 방지할 수 있거나 혹은 감소시킬 수 있다. 이것은 EASB가 사용되는 경우 사용될 수 있지만, 다른 부스팅 모드들에 대해 또한 사용될 수 있다.
도 21e는 비트 라인 전압이 그 선택된 워드 라인에 따라 달라지게 되는 비-휘발성 저장장치를 프로그래밍하는 프로세스(2100)의 일 실시예의 흐름도를 도시한다. 프로세스(2100)는 프로세스(1900)의 일 실시예이다. 단계(2102)에서는, 선택되지 않은 NAND 스트링들의 비트 라인들에 전압이 인가된다. 이 전압은 프로그래밍을 위해 선택되지 않은 워드 라인의 위치에 따라 달라진다. 도 9의 (E)를 참조하면, 전압 VBL_inhibit이 인가될 수 있다. 일 실시예에서, 이것은 먼저 비트 라인 사전-충전 및 부스팅 국면 동안 인가된다. 이 전압은 프로그램 국면 동안 유지될 수 있다.
일 실시예에서, 단계(2102)는, 만약 선택된 워드 라인이 하나 이상의 워드 라인들의 제 1 그룹 내에 있다면 제 1 전압을 비트 라인 콘택(426)에 인가하는 것, 그리고 만약 선택된 워드 라인이 워드 라인들의 제 2 그룹 내에 있다면 제 2 전압을 비트 라인 콘택(426)에 인가하는 것을 포함한다. 도 21a를 참조하면, 일 실시예에서, 워드 라인들의 제 1 그룹(예를 들어, WL0 내지 WLm-1)은 워드 라인들의 제 2 그룹(예를 들어, WLm 내지 WLn-1 혹은 WLn 내지 최상위 워드 라인)보다 SGS 트랜지스터(406)에 더 가깝다. 일 실시예에서, 제 1 전압(예를 들어, Vbl_inhibit_l)은 제 2 전압(예를 들어, Vbl_inhibit_2 혹은 Vbl_inhibit_3)보다 더 크다.
일 실시예에서, 단계(2102)는, 만약 선택된 워드 라인이 하나 이상의 워드 라인들의 제 1 그룹 내에 있다면 제 1 전압을 선택되지 않은 NAND 스트링들의 비트 라인들에 인가하는 것, 그리고 만약 선택된 워드 라인이 하나 이상의 워드 라인들의 제 2 그룹 내에 있다면 제 2 전압을 선택되지 않은 NAND 스트링들의 비트 라인들에 인가하는 것을 포함한다. 이러한 실시예에서, 제 1 그룹은 SGD 트랜지스터(424)에 더 가깝고, 제 1 전압은 제 2 전압보다 크기가 더 크다. 도 21b를 참조하면, 일 실시예에서, 워드 라인들의 제 1 그룹(예를 들어, WLp 내지 최상위 워드 라인)은 워드 라인들의 제 2 그룹(예를 들어, WLO 내지 WLp-1)보다 드레인 선택 트랜지스터(424)에 더 가깝다. 일 실시예에서, 제 1 전압(예를 들어, Vbl_inhibit_B)은 제 2 전압(예를 들어, Vbl_inhibit_A)보다 더 크다.
단계(2104)에서, 선택되지 않은 NAND 스트링들의 비트 라인들에 전압을 인가하는 동안 그 선택된 워드 라인에는 프로그램 전압이 인가된다. 도 9의 (D)를 참조하면, 전압 Vpgm이 인가될 수 있다.
도 9에 도시된 다양한 다른 신호들이 또한 프로세스(2100) 동안 인가될 수 있다. 이러한 신호들 중 하나 이상은 그 선택된 워드 라인에 따라 달라지는 값을 가질 수 있거나 혹은 이러한 신호들 중 어떤 신호도 그 선택된 워드 라인에 따라 달라지는 값을 갖지 않을 수 있다. 일 실시예에서, 프로세스(2100)의 단계(2102)는 프로세스(2000)의 단계(2002)와 함께 수행된다. 따라서, 일 실시예에서, 공통 소스 라인과 그리고 선택되지 않은 NAND 스트링들과 관련된 비트 라인들 모두에 인가되는 전압의 크기는 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다.
GIDL 보호( GIDL PROTECT )
프로그래밍 동안, 그 금지된 NAND 스트링들에 일어날 수 있는 또 하나의 다른 가능한 문제는 GIDL이다. 이제 도 18b를 참조하면, GIDL은 SGS 트랜지스터(406)의 게이트에 대한 상대적으로 낮은 전압으로 인해 일어날 수 있다. 도 18b는 SGS 트랜지스터(406)에 가까이 있는 NAND 스트링의 일부분을 보여준다. 전자들은 "GIDL"로 라벨링되어 있는 대체로 점선 영역으로 도시된 영역에서 발생될 수 있다. 전자들이 메모리 셀들의 채널들을 향해 가속화될 수 있는 전기장(Electric Field)이 존재할 수 있다. 이러한 전자들 중 일부는 핫 캐리어 주입을 통해 메모리 셀의 제어 게이트에 프로그램 전압이 인가되는 그러한 메모리 셀의 플로팅 게이트에 주입될 수 있다. 일부 경우에 있어, 메모리 셀의 플로팅 게이트에서의 전자 주입은 상대적으로 낮은 전압(예컨대, Vpass)이 메모리 셀의 제어 게이트에 인가되는 경우에도 일어날 수 있다. 이러한 추가적인 전자들은 메모리 셀의 Vth를 원하는 것보다 더 증가시킬 수 있고, 따라서 프로그램 디스터브를 발생시킬 수 있다. 이러한 문제는 임의의 데이터 상태로 프로그래밍되어 있는 메모리 셀들에 영향을 미칠 수 있을 뿐만 아니라 소거된 상태에 있도록 의도된 메모리 셀들에게도 영향을 미칠 수 있음에 유의해야 한다.
앞에서 언급된 바와 같이, GIDL 보호 전압 Vgp는 더미 메모리 셀의 제어 게이트에 인가될 수 있다. 이러한 전압은 Vpass보다 약간 더 작을 수 있다. 이러한 더미에 대해 Vpass보다 더 낮은 전압을 사용하는 것은, SGS 트랜지스터 가까이에서의 E-필드와 SGS와 워드 라인들 사이에 있는 채널 영역에서의 E-필드를 모두 감소시킬 수 있는바, 이는 핫 전자들을 생성시키게 되는 측면 전기장 및 GIDL를 모두 감소시킬 수 있다. 그러나, 이것은 GIDL 혹은 GIDL 유발 핫 전자 주입(GIDL induced hot electron injection)을 전체적으로 제거할 수 없다. 더미 메모리 셀(407)이 있는 것 혹은 선택 트랜지스터에 가장 가까이 있는 메모리 셀에 Vgp가 인가되는 것이 반드시 요구되는 것은 아니다.
일 실시예에서, 프로그래밍 동안 SGS 트랜지스터(406)의 게이트에 인가되는 전압은 선택된 워드 라인의 위치에 따라 달라진다. 이것은 GIDL로 인한 프로그램 디스터브를 감소시키거나 제거하는데 도움을 줄 수 있다. 일부 프로그래밍 스킴들에 있어서, SGS 트랜지스터(406)에 대한 GIDL 유발 프로그램 디스터브는 하위 워드 라인들에 대해 가장 문제가 될 수 있다. 일 실시예에서, GIDL을 감소시키기 위해 하위 워드 라인들을 프로그래밍할 때 VSGS는 증가된다. 따라서, GIDL 유발 핫 전자 주입은 하위 워드 라인들에 대해 감소될 수 있거나 혹은 제거될 수 있다. 결과적으로, 프로그램 디스터브는 감소될 수 있거나 혹은 제거될 수 있다.
GIDL은 또한 도 18c에 도시된 바와 같이, NAND 스트링의 드레인측 상에서 문제가 될 수 있다. 이제 도 18c를 참조하면, GIDL은 SGD 트랜지스터(424)의 게이트에 대한 상대적으로 낮은 전압으로 인해 일어날 수 있다. 도 18c는 SGD 트랜지스터(424)에 가까이 있는 NAND 스트링의 일부분을 보여준다. 일 실시예에서, 프로그래밍 동안 SGD 트랜지스터(424)의 게이트에 인가되는 전압은 선택된 워드 라인의 위치에 따라 달라진다. 일 실시예에서, GIDL을 감소시키기 위해 (그 바로 아래에 있는 워드 라인들에 대해) 최상위 워드 라인들을 프로그래밍할 때 VSGD는 증가된다. 이것은 드레인측에서의 GIDL로 인한 프로그램 디스터브를 감소시키거나 제거하는데 도움을 줄 수 있다.
도 22a는 비-휘발성 저장장치를 프로그래밍하는 프로세스(2200)의 일 실시예의 흐름도를 도시한다. 프로세스(2200)는 프로세스(800)의 단계(820)의 일 실시예이다. 단계(2202)에서는, SGS 트랜지스터(406)의 게이트에 전압이 인가된다. 이 전압은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 도 9의 (A)를 참조하면, 일 실시예에서, 전압 SGS의 크기는 선택된 워드 라인에 따라 달라진다. 일 실시예에서, SGS는 비트 라인 사전-충전(및 부스팅) 국면 그리고 프로그램 국면 동안 모두 이러한 전압에서 유지된다.
일 실시예에서, Vsgs는 GIDL의 영향을 방지하거나 감소시키기 위해 대략 0.5V 상승될 수 있다. Vsgs는 GIDL의 영향을 방지하거나 감소시키기 위해 0.5V보다 더 크거나 더 작은 전압만큼 상승될 수 있다. 도 22b를 참조하면, 가장자리 워드 라인들(WLO 내지 WLp-1)에 대한 Vsgs_l은 상위 워드 라인들(WLp 내지 최상위 워드 라인)에 대한 Vsgs_2보다 더 높다. GIDL의 영향을 방지하거나 감소시키기 위해 더 높은 전압이 인가되게 되는, SGS 트랜지스터(406)에 가까이 있는 가장자리 워드 라인들 중 하나 이상이 존재할 수 있다.
일부 실시예들에서, Vsgs는 상위 워드 라인들 모두에 대해 동일한 값을 갖지 않는다. 이러한 실시예들에서, SGS 트랜지스터(406)에 가까이 있는 가장자리 워드 라인(들)에 대한 Vsgs의 값은 최하위 가운데 워드 라인들에 대한 Vsgs의 값도다 더 높다. 예를 들어, Vsgs는 WL1에 대해서보다 WL0에 대해서 더 높고, 이에 따라 GIDL의 영향은 감소되거나 혹은 방지되게 된다.
단계(2202)의 일 실시예에서는, 선택된 워드 라인의 위치에 따라 달라지는 복수의 상이한 전압들 중 하나의 전압이 SGS 트랜지스터(406)의 게이트에 인가될 수 있다. 일 실시예에서는, 선택된 워드 라인이 SGS 트랜지스터(406)에 가장 가까이 있는 경우 이러한 복수의 상이한 전압들 중 가장 높은 전압이 게이트에 인가된다. 이것은 GIDL의 영향을 방지하거나 감소시키는데 도움을 줄 수 있다. 선택된 워드 라인이 SGS 트랜지스터(406)에 가까이 있는 가장자리 워드 라인일 때 상대적으로 높은 전압이 게이트에 인가될 수 있다. 이러한 경우에 있어, 한 개, 두 개, 세 개 혹은 더 많은 개수의 가장자리 워드 라인들이 존재할 수 있다.
단계(2204)에서, SGS 트랜지스터(406)의 게이트에 전압을 인가하는 동안 그 선택된 워드 라인에는 프로그램 전압이 인가된다. 도 9의 (D)를 참조하면, 프로그램 국면 동안 그 선택된 워드 라인에는 Vpgm이 인가될 수 있다.
도 9에 도시된 다양한 다른 신호들이 또한 프로세스(2200) 동안 인가될 수 있다. 이러한 신호들 중 하나 이상은 그 선택된 워드 라인에 따라 달라지는 값을 가질 수 있거나 혹은 이러한 신호들 중 어떤 신호도 그 선택된 워드 라인에 따라 달라지는 값을 갖지 않을 수 있다. 일 실시예에서, 프로세스(2200)의 단계(2202)는 프로세스(1900)의 단계(1902)와 함께 수행된다. 따라서, 일 실시예에서, SGS 트랜지스터(406)의 게이트 및 선택 트랜지스터들(406, 424) 중 하나의 선택 트랜지스터의 확산 영역(431, 432) 모두에 인가되는 전압의 크기는 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다.
다시 도 18c를 참조하면, GIDL은 NAND 스트링의 드레인측 상에서 일어날 수 있다. 일부 프로그래밍 스킴들에 있어서, SGD 트랜지스터(424)에 대한 GIDL 유발 프로그램 디스터브는 상위 워드 라인들에 대해 가장 문제가 될 수 있다. 일 실시예에서, GIDL을 감소시키기 위해 VSGS는 증가된다. 따라서, GIDL 유발 핫 전자 주입은 상위 워드 라인들에 대해 감소될 수 있거나 혹은 제거될 수 있다. 결과적으로, 프로그램 디스터브는 감소되거나 제거된다.
도 23a는 비-휘발성 저장장치를 프로그래밍하는 프로세스(2300)의 일 실시예의 흐름도를 도시한다. 프로세스(2300)는 프로세스(800)의 단계(820)의 일 실시예이다. 단계(2302)에서는, SGD 트랜지스터(424)의 게이트에 전압이 인가된다. 이 전압은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 도 9의 (B)를 참조하면,일 실시예에서, 드레인측 선택 라인 SGD 상의 전압의 크기는 선택된 워드 라인에 따라 달라진다. SGD 상의 전압은, 도 9의 (B)의 실시예에서와 같이, 프로그램 동작 동안 변경될 수 있음에 유의해야 한다. 일 실시예에서, 프로그램 국면 동안 V_SGD의 값은 선택된 워드 라인의 위치에 따라 달라진다. 일 실시예에서, 비트 라인 사전충전 및 부스팅 국면 동안 V_SG의 값은 선택된 워드 라인의 위치에 따라 달라진다.
일 실시예에서, V_sgd는 GIDL를 방지하기 위해 가장자리 워드 라인들에 대해 대략 0.5V 상승될 수 있다. 도 23b를 참조하면, 가장자리 워드 라인들(WLq 내지 최상위 워드 라인)에 대한 Vsgd_2는 Vsgs_1보다 더 높다. GIDL의 영향을 방지하거나 감소시키기 위해 더 높은 전압이 인가되게 되는, SGD 트랜지스터(424)에 가까이 있는 가장자리 워드 라인들 중 하나 이상이 존재할 수 있다.
일부 실시예들에서, Vsgd는 하위 워드 라인들 모두에 대해 동일한 값을 갖지 않는다. 이러한 실시예들에서, SGD 트랜지스터(424)에 가까이 있는 가장자리 워드 라인(들)에 대한 Vsgd의 값은 최상위 가운데 워드 라인들에 대한 Vsgd의 값보다 더 높다. 예를 들어, Vsgd는 WL62에 대해서보다 WL63을 프로그래밍할 때 더 높고, 이에 따라 SGD 트랜지스터(424)와 관련된 GIDL의 영향은 감소되거나 방지되게 된다.
단계(2304)에서는, 선택되지 않은 NAND 스트링들의 비트 라인들에 전압을 인가하는 동안 그 선택된 워드 라인에는 프로그램 전압이 인가된다. 도 9의 (D)를 참조하면, 프로그램 국면 동안 그 선택된 워드 라인에는 Vpgm이 인가될 수 있다.
도 9에 도시된 다양한 다른 신호들이 또한 프로세스(2300) 동안 인가될 수 있다. 이러한 신호들 중 하나 이상은 그 선택된 워드 라인에 따라 달라지는 값을 가질 수 있거나 혹은 이러한 신호들 중 어떤 신호도 그 선택된 워드 라인에 따라 달라지는 값을 갖지 않을 수 있다.
GIDL의 위험을 더 감소시키기 위해, V_SGS 및/또는 V_SGD에 대해 더 높은 값으로 프로그래밍하는 동안, 비트 라인 바이어스들 중 일부 혹은 모두가 또한 증가될 수 있다. 이것은 SGS 트랜지스터(406)의 동작을 보장하는데 도움을 줄 수 있으며 그리고/또는 충분한 마진의 V_SGD를 유지시키는데 도움을 줄 수 있다. 일 실시예의 경우, 비트 라인 바이어스들에서의 증가는 SGS 및 SGD에 대한 바이어스들에서의 증가와 대략 동일한다. 그러나, 비트 라인 바이어스들에서의 증가는 SGS 및 SGD에 대한 바이어스들에서의 증가보다 약간 더 작을 수 있거나 혹은 약간 더 클 수 있다. 도 24는 비-휘발성 저장장치를 프로그래밍하는 프로세스(2400)의 일 실시예의 흐름도를 도시한다. 프로세스(2400)는 프로세스(800)의 단계(820)의 일 실시예이다.
단계(2402)에서는, 프로그래밍을 위해 선택된 NAND 스트링과 관련된 비트 라인들에 전압이 인가된다. 이 전압은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 일 실시예에서, SGS 트랜지스터들(406)에 더 높은 전압을 인가하는 경우 그 선택된 비트 라인들에 더 높은 전압이 인가된다. 예를 들어, 이것은 하위 가장자리 워드 라인들을 프로그래밍할 때 사용된다. 이것은 SGS 트랜지스터들이 컷오프(cut off)되는 것을 보장하는데 도움을 줄 수 있다. 일 실시예에서, SGD 트랜지스터들(424)에 더 높은 전압을 인가하는 경우 그 선택된 비트 라인들에 더 높은 전압이 인가된다. 예를 들어, 이것은 상위 가장자리 워드 라인들을 프로그래밍할 때 사용된다.
도 9의 (G)를 참조하면, 일 실시예에서, 전압 VBL_select의 크기는 선택된 워드 라인에 따라 달라진다. 일 실시예에서, 이러한 전압은 먼저, 그 선택되지 않은 비트 라인들이 처음 충전되는 시간과 대략 동일한 시간에(예를 들어, 도 9에서의 국면 (2)의 시작에서) 인가될 수 있다. 이 전압은 프로그램 국면 동안 유지될 수 있다.
일 실시예에서, 전압 VBL_select는 더 높은 전압이 V_sgs 또는 V_sgd에 대해 사용되지 않는 때인 "노멀(normal)" 상황에 대해 대략 0V일 수 있다. 그러나, 일 실시예에서, VBL_select는 V_sgs 또는 V_sgd에서의 증가량과 대략 동일한 양만큼 상승될 수 있다. VBL_select에서의 증가는 V_sgs 또는 V_sgd에 대한 증가보다 약간 더 작을 수 있거나 약간 더 클 수 있음에 유의해야 한다. 하나의 예로서, VBL_select는 가장자리 워드 라인들이 프로그래밍을 위해 선택되는 경우에 대해 대략 0.5V만큼 증가된다. 예를 들어, VBL_select는 가장자리 워드 라인들에 대해 대략 0.5V일 수 있고, 가운데 워드 라인들에 대해서는 대략 0V일 수 있다.
프로세스(2400)는 옵션 A(Option A)와 옵션 B(Option B)를 설명하는바, 옵션 A에서는 선택되지 않은 비트 라인들에 대한 바이어스들은 선택된 워드 라인의 위치에 따라 달라지고, 옵션 B에서는 선택되지 않은 비트 라인들에 대한 바이어스들은 선택된 워드 라인의 위치에 따라 달라지지 않는다. 선택적 단계(2404(a))의 경우, 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라지는 전압이 프로그래밍을 위해 선택되지 않은 NAND 스트링들(이것은 또한 금지된 NAND 스트링들로서 지칭됨)과 관련된 비트 라인들에 인가된다. 도 9의 (E)를 참조하면, 일 실시예에서, 전압 VBL_inhibit의 크기는 선택된 워드 라인에 따라 달라진다.
선택적 단계(2404(b))의 경우, 프로그래밍을 위해 선택되지 않은 NAND 스트링들과 관련된 비트 라인들에 인가되는 전압은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라지지 않는다. 도 9의 (E)를 참조하면, 전압 VBL_inhibit의 크기는 그 선택된 워드 라인에 독립적일 수 있다.
일 실시예에서, 전압 VBL_inhibit는 더 높은 전압이 V_sgs 또는 V_sgd에 대해 사용되지 않는 때인 "노멀" 상황에 대해 대략 2.2V일 수 있다. 그러나, 일 실시예에서, VBL_inhibit는 V_sgs 또는 V_sgd에서의 증가량과 대략 동일한 양만큼 상승될 수 있다. VBL_inhibit에서의 증가는 V_sgs 또는 V_sgd에 대한 증가보다 약간 더 작을 수 있거나 약간 더 클 수 있음에 유의해야 한다. 하나의 예로서, VBL_inhibit는 가장자리 워드 라인들이 프로그래밍을 위해 선택되는 경우에 대해 대략 0.5V만큼 증가된다. 예를 들어, VBL_inhibit는 가장자리 워드 라인들에 대해 대략 2.7V일 수 있고, 가운데 워드 라인들에 대해서는 대략 2.2V일 수 있다(V_sgd에 대해 대략 0.5V의 증가를 가정함).
V_sgs에 대한 더 높은 값과 함께 VBL_inhibit에 대해 더 높은 값을 사용하는 것은 V_sgd 마진(margin)들을 유지시키는데 도움을 줄 수 있다. 만약 V_sgd 마진이 적당하다면 VBL_inhibit를 증가시키는 것은 필요하지 않을 수 있음에 유의해야 한다. 따라서, 상위 가장자리 워드 라인들에 대한 V_sgd가 증가되는 경우 VBL_inhibit가 반드시 증가되는 것은 아니다.
프로세스(2400)는 옵션 C 및 옵션 D를 설명하는바, 옵션 C에서는 저속 프로그래밍 모드에서 NAND 스트링들과 관련된 비트 라인들에 대한 바이어스들은 선택된 워드 라인의 위치에 따라 달라지고, 옵션 D에서는 저속 프로그래밍 모드에서 NAND 스트링들과 관련된 비트 라인들에 대한 바이어스들은 선택된 워드 라인의 위치에 따라 달라지지 않는다. 선택적 단계(2406(a))의 경우, 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라지는 전압이 저속 프로그래밍을 위해 선택된 NAND 스트링들과 관련된 비트 라인들에 인가된다. 저속 프로그래밍은 또한, "퀵 패스 라이트(Quick Pass Write, QPW)"로 지칭될 수 있다. 도 9의 (F)를 참조하면, 일 실시예에서, 전압 VBL_QPW의 크기는 선택된 워드 라인에 따라 달라진다.
선택적 단계(2406(b))의 경우, 저속 프로그래밍을 위해 선택되지 않은 NAND 스트링들과 관련된 비트 라인들에 인가되는 전압은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라지지 않는다. 도 9의 (F)를 참조하면, 전압 VBL_QPW의 크기는 선택된 워드 라인에 독립적일 수 있다. 단계(2404)와 단계(2406)의 임의의 조합이 수행될 수 있음에 유의해야 한다. 즉, 옵션 A는 옵션 C 혹은 옵션 D와 함께 사용될 수 있다. 마찬가지로, 옵션 B는 옵션 C 혹은 옵션 D와 함께 사용될 수 있다.
일 실시예에서, 전압 VBL_QPW는 더 높은 전압이 V_sgs 또는 V_sgd에 대해 사용되지 않는 때인 "노멀" 상황에 대해 대략 0.7V일 수 있다. 그러나, 일 실시예에서, VBL_QPW는 V_sgs 또는 V_sgd에서의 증가량과 대략 동일한 양만큼 상승될 수 있다. VBL_QPW에서의 증가는 V_sgs 또는 V_sgd에 대한 증가보다 약간 더 작을 수 있거나 약간 더 클 수 있음에 유의해야 한다. 하나의 예로서, VBL_QPW는 가장자리 워드 라인들이 프로그래밍을 위해 선택되는 경우에 대해 대략 0.5V만큼 증가된다. 예를 들어, VBL_QPW는 가장자리 워드 라인들에 대해 대략 1.2V일 수 있고, 가운데 워드 라인들에 대해서는 대략 0.7V일 수 있다(V_sgd 및/또는 V_sgd에 대해 대략 0.5V의 증가를 가정함).
단계(2404)의 경우, 선택된 NAND 스트링들의 비트 라인들에 단계(2402)로부터의 전압을 인가하는 동안(뿐만 아니라, 단계(2404) 및 단계(2406)에서 다른 비트 라인들에 어떠한 전압이 인가되어도) 그 선택된 워드 라인에는 프로그램 전압이 인가된다. 도 9의 (D)를 참조하면, 프로그램 국면 동안 그 선택된 워드 라인에는 Vpgm이 인가될 수 있다.
도 9에 도시된 다양한 다른 신호들이 또한 프로세스(2300) 동안 인가될 수 있다. 이러한 신호들 중 하나 이상은 그 선택된 워드 라인에 따라 달라지는 값을 가질 수 있거나 혹은 이러한 신호들 중 어떤 신호도 그 선택된 워드 라인에 따라 달라지는 값을 갖지 않을 수 있다. 일 실시예에서, 프로세스(2400)는 프로세스(2200) 및 프로세스(2300)와 함께 수행된다.
선택된 워드 라인 의존성 선택 게이트 전압( SELECTED WORD LINE DEPENDENT SELECT GATE VOLTAGE )
일 실시예에서, NAND 스트링의 선택 트랜지스터(406, 424)의 게이트에 인가되는 전압은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 이것은 드레인 유발 장벽 저하(DIBL)에 의해 일어나는 영향들을 제거하거나 혹은 완화시킬 수 있다. 만약 DIBL이 일어나면, 이것은 선택 트랜지스터(406, 424)의 Vth를 저하시킬 수 있다. 만약 이것이 발생하면, 오프(off) 상태에 있어야만 하는 선택 트랜지스터(406, 424)는 적어도 약하게 턴온될 수 있으며, 여기서 전하는 금지된 NAND 스트링의 부스팅된 채널로부터 누설될 수 있다. 선택 트랜지스터(406, 424)의 게이트에 선택된 워드 라인 의존성 전압을 인가하는 것은 트랜지스터가 오프 상태를 유지하도록 할 수 있고, 이에 따라, 부스팅된 채널로부터의 전하 누설을 방지할 수 있다. 따라서, 프로그램 디스터브는 감소될 수 있거나 혹은 제거될 수 있다. 선택 트랜지스터(406, 424)의 게이트에 인가되는 전압은 또한 다른 영향들, 예를 들어, GIDL과 같은 것을 감소시킬 수 있거나 혹은 제거할 수 있다.
일 실시예의 경우, 선택된 워드 라인에 따라 그 크기가 달라지는 전압이 SGS 트랜지스터(406)의 게이트에 인가된다. 일 실시예에서는, 선택된 워드 라인의 적어도 일부 위치들에 대해 SGS 트랜지스터(406)의 게이트에 음의 전압이 인가된다. 예를 들어, 선택된 워드 라인이 가운데 워드 라인 혹은 SGD 트랜지스터(424)에 가까이 있는 가장자리 워드 라인인 경우 SGS 트랜지스터(406)의 게이트에는 음의 전압이 인가될 수 있다. 이것은 DIBL의 결과로서 일어날 수 있는 부스팅된 채널로부터의 전하 누설을 방지할 수 있다. 그러나, 선택된 워드 라인이 SGS 트랜지스터(406)에 가까이 있는 가장자리 워드 라인인 경우 SGS 트랜지스터(406)의 게이트에는 더 큰 크기를 갖는 전압이 인가될 수 있다. 이것은 GIDL의 영향을 방지할 수 있거나 혹은 감소시킬 수 있다. 따라서, 프로그램 디스터브가 감소될 수 있거나 혹은 제거될 수 있다.
일 실시예의 경우, 선택된 워드 라인에 따라 그 크기가 달라지는 전압이 SGD 트랜지스터(424)의 게이트에 인가된다. 이러한 전압은 DIBL의 결과로서 일어날 수 있는 부스팅된 채널로부터의 전하 누설을 방지하도록 선택될 수 있다.
일부 부스팅 스킴들에 있어서, 채널 커패시턴스는 더 상위의 워드 라인들에 대해 더 작다. 따라서, 프로그래밍을 위해 더 상위의 워드 라인들이 선택되는 경우, 부스팅된 채널의 전압은 소정의 누설 전류에 대해 더 빠르게 강하될 수 있다. 일 실시예의 경우, 선택된 워드 라인이 SGD 트랜지스터(424)에 더 가까이 있는 경우 SGD 트랜지스터(424)의 게이트에 대해 더 낮은 크기의 전압이 사용된다. 달리 말하면, 워드 라인들의 증가에 따라 전압은 감소할 수 있다. 이것은 더 상위의 워드 라인들(예를 들어, SGD 트랜지스터(424)에 더 가까이 있는 워드 라인들)을 프로그래밍할 때 더 작은 채널 커패시턴스를 보상하는 것을 도울 수 있다.
도 25는 선택 트랜지스터의 게이트에 인가되는 전압이 그 선택된 워드 라인의 위치에 따라 달라지게 되는 비-휘발성 저장장치를 프로그래밍하는 프로세스(2500)의 일 실시예의 흐름도를 도시한다. 프로세스(2500)는 프로세스(800)의 단계(820)의 일 실시예이다. 단계(2502)에서는, 선택 트랜지스터(406, 424)의 게이트에 전압이 인가된다. 이러한 전압은 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다. 일 실시예의 경우, 선택된 워드 라인 의존성 전압은 SGS 트랜지스터(406)의 게이트에 인가된다. 일 실시예의 경우, 선택된 워드 라인 의존성 전압은 SGD 트랜지스터(424)의 게이트에 인가된다.
도 9의 (A)를 참조하면, 일 실시예에서, 소스측 선택 라인 SGS에 대한 전압 V_sgs의 크기는 선택된 워드 라인에 따라 달라진다. 일 실시예에서, SGS는 적어도 프로그램 국면 동안 이 전압에서 유지된다. 일 실시예에서, Vsgs에 대한 값은 DIBL의 영향을 완화시키도록 선택된다. 일 실시예의 경우, 선택된 워드 라인이 가운데 워드 라인이거나 혹은 SGD 트랜지스터(424)에 가까이 있는 가장자리 워드 라인일 때, Vsgs에 대해 음의 값이 사용된다. 이것은 DIBL로 인한 소스측 선택 트랜지스터의 Vth에서의 증가로 인해 일어날 수 있는 부스팅된 채널들의 전하 누설을 방지할 수 있거나 혹은 감소시킬 수 있다. 일 실시예의 경우, 선택된 워드 라인이 SGS 트랜지스터(406)에 가까이 있는 가장자리 워드 라인일 때 더 높은 전압이 사용된다. 일 실시예에서, SGS 트랜지스터(406)에 가까이 있는 가장자리 워드 라인을 프로그래밍할 때 GIDL을 방지하기 위해 V_SGS는 대략 0V일 수 있다. 도 26a는 단계(2502)에 대해서 V_sgs에 대한 값들의 일 예를 보여준다.
도 9의 (B)를 참조하면, 일 실시예에서, 드레인측 선택 라인 SGD에 대한 전압의 크기는 선택된 워드 라인에 따라 달라진다. 일 실시예에서, 프로그램 국면 동안 V_SGD에 대한 값은 선택된 워드 라인의 위치에 따라 달라진다. 일 실시예에서, 비트 라인 사전충전 및 부스팅 국면 동안 V_SG에 대한 값은 선택된 워드 라인의 위치에 따라 달라진다. 일 실시예에서, Vsgd에 대한 값은 DIBL의 영향을 완화시키도록 선택된다. 일 실시예에서, 더 상위의 워드 라인들에 대해서 더 낮은 값들이 Vsgd에 대해 사용된다(하나의 예로서 도 26b를 참조).
단계(2504)의 경우, 선택되지 않은 NAND 스트링들의 비트 라인들에 전압을 인가하는 동안 그 선택된 워드 라인에는 프로그램 전압이 인가된다. 도 9의 (D)를 참조하면, 프로그램 국면 동안 그 선택된 워드 라인에 Vpgm이 인가될 수 있다. 따라서, 일 실시예에서, 프로세스(2500)는, 프로그램 전압을 인가하는 동안 소스측 선택 라인(SGS)에 제어 전압을 인가하는 것을 포함하며, 여기서 제어 전압은 선택된 워드 라인의 위치에 따라 달라지는 크기를 갖는다. 일 실시예에서, 프로세스(2500)는, 프로그램 전압을 인가하는 동안 드레인측 선택 라인(SGD)에 제어 전압을 인가하는 것을 포함하며, 여기서 제어 전압은 선택된 워드 라인의 위치에 따라 달라지는 크기를 갖는다.
도 9에 도시된 다양한 다른 신호들이 또한 프로세스(2500) 동안 인가될 수 있다. 이러한 신호들 중 하나 이상은 그 선택된 워드 라인에 따라 달라지는 값을 가질 수 있거나 혹은 이러한 신호들 중 어떤 신호도 그 선택된 워드 라인에 따라 달라지는 값을 갖지 않을 수 있다. 일 실시예에서, 프로세스(2500)의 단계(2502)는 프로세스(2400)의 단계들(2404 내지 2406)과 함께 수행된다(이것은 GIDL의 영향에 대한 보호를 제공할 수 있음). 따라서, 일 실시예에서, 적어도 하나의 선택 트랜지스터(406 및/또는 424)의 게이트, 그리고 적어도 그 선택된 워드 라인들 양쪽 모두(그리고 선택에 따라서는, 선택되지 않은 비트 라인들, 그리고 NAND 스트링들을 저속 프로그래밍하기 위한 비트 라인들)에 인가되는 전압의 크기는, 프로그래밍을 위해 선택된 워드 라인의 위치에 따라 달라진다.
도 26a는 일 실시예에 따른, 워드 라인들에 대비하여 Vsgs에 대한 상대적 값들을 보여준다. 언급된 바와 같이, Vsgs는 프로그램 동작(예를 들어, 도 9의 (A) 참조) 동안 SGS에 인가될 수 있다. 이것은 SGS 트랜지스터(406)의 게이트들에 전압을 제공할 수 있다. 이러한 실시예에서, 워드 라인들은 세 개의 구역들로 분할된다. 일반적으로, 두 개 이상의 구역들이 존재할 수 있다. 본 실시예에서, Vsgs는 최하위 워드 라인들(예를 들어, WL0 내지 WLa)에 대해 가장 높은 크기(Vsgs_l)를 갖는다. 이러한 제 1 구역 내에는 하나 이상의 워드 라인들(이것은 가장자리 워드 라인들로 지칭될 수 있음)이 존재할 수 있다. 일 실시예에서, Vsgs_l의 값은 SGS 트랜지스터(406)에 가까이 있는 가장자리 워드 라인들에 대해 대략 0V이다. 더 일반적으로, 일 실시예에서, Vsgs_l은 적어도 Vsgs_2보다 크기가 더 높다. 이것은 GIDL과 관련된 영향을 방지하거나 감소시키는데 도움을 줄 수 있다. GIDL의 영향을 완화시키는 것은 앞에서 논의되었다.
일 실시예에서, Vsgs는 SGS 트랜지스터(406)에 가까이 있는 가장자리 워드 라인들과는 다른 워드 라인들에 대해 음의 값을 갖는다. 달리 말하면, 만약 선택된 워드 라인이 가운데 워드 라인이거나 혹은 SGD 트랜지스터(424)에 가까이 있는 가장자리 워드 라인이면, SGS 트랜지스터(406)의 게이트에는 음의 전압이 인가될 수 있다. 일 실시예에서, Vsgs_2 및 Vsgs_3는 음의 값을 갖는다. 음의 전압을 사용하는 것은 DIBL의 결과로서 일어날 수 있는 프로그램 디스터브를 방지할 수 있거나 혹은 감소시킬 수 있다.
그러나, 앞서 언급된 바와 같이, 만약 선택된 워드 라인이 소스측 선택 트랜지스터(406)에 가까이 있는 가장자리 워드 라인이라면, GIDL의 영향을 방지하거나 완화시키기 위해, 음의 전압 Vsgs_2보다 더 큰 전압(예를 들어, Vsgs_l)이 SGS 트랜지스터(406)의 게이트에 인가될 수 있다(Vsgs_l은 대략 0V일 수 있지만, 더 높거나 더 낮은 전압이 사용될 수 있음).
일 실시예에서, Vsgs의 크기는 SGD 트랜지스터(424)에 가까이 있는 가장자리 워드 라인들(예를 들어, WLb 내지 최상위 워드 라인)에 대해서보다 가운데 워드 라인들(예를 들어, WLa 내지 WLb-1)에 대해서 더 낮다(예를 들어, 더 큰 음의 값). 이러한 예에서, Vsgs_2에 대한 값은 Vsgs_3보다 더 낮은 것으로서 보여진다. 그러나, 이러한 것이 반드시 요구되는 것은 아니다. 대안적으로, Vsgs_3는 Vsgs_2와 동일한 값이거나 이보다 더 낮을 수 있다.
일 실시예에서, Vsgs_2에 대한 값은 대략 -0.5V 내지 대략 -1.0V 사이에 있다. 일 실시예에서, Vsgs_3에 대한 값은 대략 -0.5V 내지 대략 -1.0V 사이에 있다. 그러나, 이러한 값은 각각의 경우에 대해 더 낮거나 혹은 더 높을 수 있음에 유의해야 한다. 일 실시예에서, Vsgs_2에 대한 값은 대략 -0.5V 내지 대략 -1.0V 사이에 있다. 일 실시예에서, Vsgs_1에 대한 값은 대략 0V이지만, 이것은 더 낮거나 혹은 더 높을 수 있다.
도 26b는 일 실시예에 따른, 워드 라인들에 대비하여 Vsgd에 대한 상대적 값들을 보여준다. 언급된 바와 같이, 프로그램 동작 동안 SGD에 Vsgd가 인가될 수 있다(예를 들어, 도 9의 (B)를 참조). 이것은 SGD 트랜지스터(424)의 게이트들에 전압을 제공할 수 있다. 이러한 실시예에서, 워드 라인들은 세 개의 구역들로 분할된다. 일반적으로, 두 개 이상의 구역들이 존재할 수 있다. 본 실시예에서, Vsgd는 최하위 워드 라인들(예를 들어, WL0 내지 WLe-1)에 대해 가장 높은 크기(Vsgs_l)를 갖는다. 이러한 제 1 구역 내에는 하나 이상의 워드 라인들(이것은 가장자리 워드 라인들로 지칭될 수 있음)이 존재할 수 있다.
일 실시예에서, Vsgd의 크기는 더 상위의 구역들에 있는 워드 라인들에 대해 점진적으로 더 낮다. 이러한 예에서, Vsgd_2는 Vsgd_l보다 더 낮다. 마찬가지로, Vsgd_3은 Vsgd_3보다 낮다. 달리 말하면, 만약 선택된 워드 라인이 SGD 트랜지스터(424)에 더 가까이 있다면 SGD 트랜지스터(424)의 게이트에 인가되는 전압은 더 낮을 수 있다.
일 실시예에서, Vsgd_l에 대한 값은 대략 1.6V이다. Vsgd_2 및 Vsgd_3에 대한 전압들은 훨씬 더 낮을 수 있다. 적어도 일부 부스팅 스킴들에 있어서, 더 상위의 워드 라인들을 프로그래밍할 때 그 부스팅된 채널의 커패시턴스는 더 작아질 수 있고, 따라서 더 상위의 선택된 워드 라인들에 대해 훨씬 더 낮은 전압들을 사용하는 것은 부스팅된 전하 누설을 더 잘 최소화시킬 수 있음에 유의해야 한다.
메모리 셀의 프로그래밍이 금지되는 경우, 해당 메모리 셀의 채널은 높은 전위(이웃하는 셀들 상의 데이터-패턴에 따라 4V 내지 9V)로 부스트 업될 수 있다. 또한, 채널 전위는 어떤 워드 라인이 프로그래밍을 위해 선택되는지에 따라 달라질 수 있다. 더욱이, 채널 전위는 부스팅 모드에 따라, NAND 스트링의 일 말단으로부터 다른 말단까지 변할 수 있다. 예를 들어, 도 21d는 상위 워드 라인이 프로그래밍을 위해 선택된 경우 하위 워드 라인들에 대한 채널 전위가 상대적으로 낮은 그러한 EASB 모드를 보여준다. 따라서, 부스팅된 채널 전압은 어떤 워드 라인이 프로그래밍을 위해 선택되는지에 따라 달라질 수 있다.
프로그래밍의 일 실시예 동안, CELSRC는 상대적으로 낮은 전압(예를 들어, 0V 내지 2V)에 있을 수 있다. 언급된 바와 같이, 금지된 NAND 스트링들의 채널들은 상당히 더 높은 전압에 있을 수 있다. 따라서, 부스팅된 채널들에 대해서, Vds가 SGS 트랜지스터(242)에 걸쳐 존재할 수 있다. 만약 Vds가 충분히 높다면, 이것은 DIBL로 인해 SGS 트랜지스터(406)의 Vth를 저하시킬 수 있다. 더 낮은 Vth는 SGS 트랜지스터(406)가 턴온되게 할 수 있고, 이것은 SGS 트랜지스터(406)를 통하여 부스팅 전위 누설을 일으킬 수 있으며, 이로 인해 결과적으로 프로그램 디스터브가 발생될 수 있다. 이러한 현상은 더욱 스케일링되는 SGS 트랜지스터(406)로 인해 메모리 어레이들의 크기가 계속 스케일 감축(scale downwards)됨에 따라 훨씬 더 나빠질 수 있다.
언급된 바와 같이, 부스팅된 채널 전위는 적어도 일부 부스팅 스킴들에 있어서, 어떤 워드 라인이 프로그래밍되고 있는지에 따라 달라질 수 있다. 일부 부스팅 스킴들에 있어서, NAND 스트링의 소스측에서의 채널 전위는 더 하위의 워드 라인들이 프로그래밍되고 있을 때 더 크다. 따라서, 이러한 DIBL 유발 문제는 더 하위의 워드 라인들을 프로그래밍할 때 더 나빠질 수 있다. SGD 트랜지스터(424)에 가까이 있는 가장자리 워드 라인들에 대해서보다 가운데 워드 라인들에 대해서 또한 더 나빠질 수 있다. 도 26a를 다시 참조하면, 앞서의 설명을 고려하는 경우 Vsgs는 (가운데 워드 라인들과 비교해) 더 상위의 워드 라인들에 대해 더 높을 수 있다. 그러나, 앞서 언급된 바와 같이, SGS 트랜지스터(406)에 가까이 있는 가장자리 워드 라인들을 프로그래밍할 때 GIDL이 또한 문제가 될 수 있다. 따라서, GIDL의 영향을 방지하기 위해 (최하위 가운데 워드 라인들과 비교해) 이러한 가장자리 워드 라인들을 프로그래밍할 때 더 높은 전압이 사용될 수 있다.
도 27a 및 도 27b는 DIBL이 SGS 트랜지스터들(406)의 Vth에 미치는 가능한 영향들을 보여준다. 그 각각은 DIBL로 인한 Vth 롤 오프(Vth roll off)를 보여준다. 각각의 커브는 Vds의 상이한 값들에 대해 Vgs에 대비된 전류를 보여준다. "증가하는 Vds(increasing Vds)"라는 라벨은 어떤 커브들이 더 높은 Vds를 갖는지를 표시한다. 도 27a에서, 가장 높은 Vds에 대한 커브는 상당량의 Vth 롤 오프를 갖는다. 도 27b는 더 작은 채널 폭을 갖는 트랜지스터에 대한 것이다. 이러한 경우에, 커브들 중 두 개는 상당량의 Vth 롤 오프를 보여준다. 따라서, Vth 롤 오프 문제는 메모리 어레이들의 스케일링이 더 되면 더 심각해질 수 있다.
NAND 동작에 있어서, SGD 트랜지스터(424) 상의 바이어스 Vsgd는 노멀 프로그램 및 금지 동작을 위해서 SGD 트랜지스터(424)의 동작이 행해져야만 하는 최적의 범위를 가질 수 있다. 만약 Vsgd가 너무 높거나 혹은 너무 낮다면, 이것은 셀들을 금지시키거나 혹은 프로그래밍할 때 문제를 일으킬 수 있는 어떤 문제점들에 봉착할 수 있는바, 이는 실패 비트 카운트(Failure Bit Count, FBC)가 더 커지게 한다. 따라서, Vsgd-원도우(Vsgd-window)가 있을 수 있는바, 이러한 Vsgd-원도우는 SGD 트랜지스터(424)의 동작이 행해져야만 하는 Vsgd 바이어스의 값들을 나타낸다.
이에 대한 가능한 Vsgd 윈도우가 도 28에 제시된다. 이 윈도우는 상위 클리프(upper cliff) 및 하위 클리프(lower cliff)를 보여준다. Vsgd 윈도우의 상위 클리프 및 하위 클리프를 지배하는 가능한 메커니즘들이 아래에서 설명된다. 커브(2801)는 Er-x 실패(fail)들에 대한 것이다. 커브(2802)는 A-x 실패들에 대한 것이다. 커브(2803)는 B-x 실패들에 대한 것이다. 커브(2804)는 C-x 실패들에 대한 것이다.
먼저, Vsgd 윈도우 상위-클리프 메커니즘이 설명될 것이다. 이러한 클리프는 Er 대 X 실패들을 일으키는 SGD 트랜지스터(424)를 통한 부스트 누설과 관련될 수 있다(여기서, "X"는 소거 상태 위에 있는 임의의 상태를 나타냄). 메모리 셀의 프로그래밍을 금지시키기 위해, 해당 채널은 전자들이 채널로부터 플로팅 게이트로 이동하는 방지하기 위해 충분히 높은 전위로 부스팅돼야만 한다. 부스트 전위가 SGD 트랜지스터(424)를 통해서 누설되어 버리지 않도록, Vsgd는 부스팅된 채널들에 대해 SGD 트랜지스터(424)가 오프 상태에 있는 것을 보장하기 위해 충분히 낮아야만 한다. 만약 Vsgd가 너무 높다면, SGD 트랜지스터(424)는 턴온될 것이고, 이것은 SGD 트랜지스터(424)를 통해서 부스트 전위 누설이 일어나게 할 것이다. 이러한 것은 만약 Vsgd가 더 상승된다면, E→A 실패들 및 결과적으로는 A→B 실패들, B→C 실패들에 이르게 되는 프로그램 디스터브를 일으킬 수 있다. 따라서, 실제로는, Vsgd 윈도우의 상위-클리프는 E→X 실패들에 의해 결정될 수 있다.
이제, Vsgd 윈도우 하위-클리프 메커니즘이 논의될 것이다. Vsgd 윈도우 하위-클리프 메커니즘은 A→X 실패들, B→X 실패들을 일으키는 QPW 모드에서의 메모리 셀들 상의 QPW 오버-프로그래밍(Over-Programming, OP)과 관련될 수 있다. 일 실시예에서, QPW 모드에 있는 메모리 셀의 관련된 비트 라인은 VBL_QPW로 바이어싱(biasing)된다. 전체 VBL_QPW가 SGD 트랜지스터(424)를 통해 NAND 체인(chain)으로 전해지도록, SGD 트랜지스터(424)는 온(on) 상태에 있어야만 한다. 만약 Vsgd가 너무 낮다면, 이것은 SGD 트랜지스터(424)가 약하게 오프 상태가 되게 할 수 있고, 이는 QPW 하에 있는 채널들이 약하게 부스팅되게 할 수 있다. 약하게 부스팅된 채널은 관련된 메모리 셀들에 대한 프로그램 속도를 느리게 할 수 있다.
이제, BLn 상의 그러한 메모리 셀이 저속으로 프로그래밍되고 있고 그 이웃하는 채널들(BLn-l/BLn+1)이 또한 프로그래밍되고 있거나 QPW 모드에 있는 상황을 고려한다.
NAND 스트링 n-1 및 NAND 스트링 n+1(이하에서는 "BLn-1/n+l"로 약칭됨)이 프로그래밍되고 있거나 혹은 저속 프로그래밍되고 있다고 가정하면, 이러한 채널들은 대략 0V 또는 0.9V에 있을 수 있다. 프로그램 펄스 #N을 통해 BLn-l/n+1 셀들 중 하나 혹은 모두가 이들의 타겟 레벨에 도달한다고 가정한다. 이 경우, 펄스 #N+1을 통해, 이러한 BLn-l/n+1은 금지 전압으로 바이어싱될 수 있고, 이들의 채널들은 Vboost까지 부스팅될 것이다.
더 낮은 전압으로부터 높은 전압(예를 들어, Vboost)으로의 BLn-l/n+1 채널의 상태에서의 이러한 급격한 변화로 인해, BLn 상의 SGD 트랜지스터(424)는 이웃 비트 라인들 및 그 채널의 영향 때문에 이제 급작스럽게 턴온될 수 있다. BLn-l/n+1 채널들이 부스팅되는 경우, SGD 트랜지스터들은 오프(OFF) 상태가 될 수 있고, 이들의 SGD 트랜지스터들(424)의 드레인-측은 대략 Vdd에 있을 수 있고, 그리고 이들의 SGD 트랜지스터들(424)의 소스-측은 대략 Vboost에 있을 수 있다. BLn-l/n+1 상의 SGD 트랜지스터(424)의 드레인 및 소스는 BLn 상의 SGD 트랜지스터(424)에 대한 사이드 게이트(side gate)들로서 동작할 수 있고, 이들은 BLn에 대한 SGD 트랜지스터(424) 아래의 채널을 턴온시킬 수 있다. 이것은 BLn 상의 채널 전위가 약하게 부스팅된 것으로부터 VBL_QPW로 급작스럽게 변하도록 할 수 있고, 이것은 이러한 메모리 셀들에 대한 프로그램 속도를 급작스럽게 증가시킬 수 있다. 프로그래밍 속도에서의 이러한 증가로 커다란 Vth 증가가 일어날 수 있고, 이에 따라 결과적으로 오버-프로그래밍(OP) 실패들이 발생하게 된다. A-상태 및 B-상태가 QPW 모드를 사용한다고 가정하면, 이것은 틀림없이 A→B 실패들 및 B→C 실패들(다른 명칭으로서 이것은 QPW-OP 실패들로 지칭됨)을 일으킬 수 있다.
다음으로, Vsgd 윈도우의 선택된 워드 라인 의존성이 논의될 것이다. 도 29는 하나의 가능한 메모리 디바이스에 대한 상위 가장자리 WL들 및 하위 가장자리 WL들에 대한 Vsgd 윈도우 간의 차이를 개략적으로 보여준다. 상위 가장자리 WL들에 대해서, Vsgd 윈도우는 하위 가장자리 WL들과 비교되는 바와 같이 시프트 다운(shift down)되어 있다. 따라서, 이러한 메모리 디바이스에 대해서, 더 하위의 WL들에 대한 프로그램 동안 최적의 Vsgd 값(Vsgd 윈도우의 중앙)에 있도록 하기 위해, 더 높은 Vsgd 바이어스가 사용하기에 적합할 수 있으며, 반면 더 상위의 WL들에 대해서는 더 낮은 Vsgd 바이어스가 사용돼야만 한다. 다른 메모리 디바이스들은 다른 특성들을 가질 수 있다.
먼저, 상위 클리프가 논의될 것이다. 앞서 설명된 바와 같이, Vsgd-윈도우의 상위-클리프는, (E→X 실패들을 일으키는) 채널로부터 SGD 트랜지스터(424)를 통해서 일어나는 부스트 누설로 인한 것일 수 있다. 하위 WL들(예를 들어, WLn)을 프로그래밍할 때, 그 사용된 프로그래밍 스킴에 따라, 모든 상위 드레인-측 WL들(WLn+2 및 이보다 더 상위의 워드 라인)은 소거된 상태에 있을 수 있다. 따라서, NAND 스트링의 드레인 측 상의 워드 라인들과 관련된 메모리 셀들의 채널들은 WLn과 관련된 메모리 셀의 채널과 충분히 연결될 수 있다. 또한, 소거된 셀들 아래의 부스팅 전위는 그 아래에 있는 프로그래밍된 셀들보다 더 높을 수 있다(더 높은 Vth 셀들은 동일한 Vpass 하에서 더 낮은 Vth 셀들보다 더 적은 부스트 전위를 가질 수 있음). 최종적인 결과는, 더 하위의 WL들을 프로그래밍하는 동안, 그 부스팅된 채널 전위는 더 높을 수 있고, 그리고 부스팅된 채널 커패시턴스는 더 커질 수 있다. 반면, 더 상위의 WL들의 프로그래밍에 대해, 그 부스팅된 전위는 더 낮을 수 있고, 그리고 채널 커패시턴스는 더 작을 수 있다.
Vsgd-윈도우 상위-클리프에서는, 충전된 커패시터(본 경우에 있어서는 채널)의 프로그램-시간 동안의 누설 때문에 부스트 누설이 예측될 수 있다. 더 작은 커패시터에 대한 전위는 더 큰 커패시터에 대한 전위보다 훨씬 더 빠르게 누설된다. 따라서, 상위 WL들에 대해, 프로그램-시간 내에서의 부스트 전위의 누설은 하위 WL들에 대해서보다 더 클 수 있고, 따라서 상위-Vsgd 마진은 더 작을 수 있다. 동일한 이유로, 소정의 더 높은 Vsgd 값에서, 상위 WL들은 하위 WL들보다 더 큰 FBC를 가질 수 있다(도 29 참조).
다음으로, 하위 클리프가 논의될 것이다. 앞서 설명된 바와 같이, Vsgd-윈도우의 하위-클리프는 QPW 모드 하에서 셀들 상의 QPW-OP로 인한 것일 수 있다. 소정의 NAND 스트링에 대한 QPW-OP는 그 이웃하는 NAND 스트링들의 채널들이 프로그램으로부터 금지로 급작스럽게 스위칭될 때 일어날 수 있으며, 이것은 결과적으로 이웃 NAND 스트링들의 SGD 트랜지스터들(424)의 드레인 및 소스 측 상에서의 높은 전위로 인해 SGD 트랜지스터들(424)가 급작스럽게 턴온되게 할 수 있다. 이웃 SGD 트랜지스터들(424)의 드레인 및 소스 측은 NAND 스트링 n 상의 SGD 트랜지스터(424)에 대한 사이드 게이트들로서 동작할 수 있다. 이러한 현상의 최종 영향은 BLn-l/n+1 SGD 트랜지스터들(424)의 드레인/소스 상에서 일어나는 순 전위 스윙(net potential swing)에 따라 달라질 수 있다. BLn-l/n+1이 금지되면, 이들의 SGD 트랜지스터들(424)의 드레인-측은 Vbl_inhibit에서 고정될 수 있고, 소스 측은 Vboost에 있을 수 있다. 따라서, 만약 Vboost가 높다면, QPW-OP에 의해 더 많은 셀들이 영향을 받을 수 있다. 앞서 언급된 바와 같이, 부스트 전위(Vboost)는 더 하위의 WL들의 프로그래밍 동안 더 커질 수 있다. 따라서, QPW-OP 문제는 상위 WL들보다 하위 WL들에게 더 많이 영향을 미칠 수 있고, 이에 따라 하위-WL들은 Vsgd 윈도우의 하위-측 상에서 더 적은 마진을 가질 수 있다. 동일한 이유로, 더 낮은 Vsgd 값들에서, 하위 WL들은 더 많은 FBC를 갖는 경향이 있다(도 29 참조).
따라서, Vsgd 윈도우의 하위-클리프 및 상위-클리프는, 도 29에서 제시되는 바와 같이, 대치되는 WL-의존성을 갖는 경향이 있다. 상위 WL들에 대한 Vsgd 윈도우는 하위 WL들과 비교되는 바와 같이 더 낮게 시프될 수 있다. 따라서, 일 실시예에서, 전체 Vsgd 윈도우는 상위 WL들을 프로그래밍할 때에는 더 낮은 Vsgd를 사용하고, 하위 WL들을 프로그래밍할 때에는 더 높은 Vsgd를 사용함으로써 최대화된다. 도 26b는 이러한 스킴의 일 실시예이다. 언급된 바와 같이, 임의 개수의 "구역들"이 있을 수 있고, 이들 각각은 임의 개수의 워드 라인들을 포함할 수 있다.
도 30a 및 도 30b는 Vsgd의 상이한 값들에 대해서 워드 라인에 대비된 실패 비트 카운트(Fail Bit Count, FBC)를 보여준다. 도 30a는 Vsgd의 더 낮은 값들에 대해 A 대 X 실패들을 보여준다. Vsgd1이 가장 낮고 그 다음에 Vsgd2 및 Vsgd3이다. 도 30b는 Vsgd의 더 높은 값들에 대해 E 대 X 실패들을 보여준다. Vsgd6이 가장 높고, 이 경우 Vsgd5 및 Vsgd4는 크기에 있어 더 낮다. 도 30b에서의 모든 Vsgd는 도 30a에서의 각각의 Vsgd보다 상당히 더 높다.
도 30a에서 제시되는 바와 같이, Vsgd 윈도우의 하위-클리프는 A→X 실패들에 의해 좌우된다. 도 30b는 상위-클리프가 E→X 실패들에 의해 좌우되는 것을 보여준다. 도 30a는 하위-클리프에 대해 더 하위의 WL들이 더 작은 마진을 갖는 것을 보여준다. 도 30b는 상위-클리프에 대해 더 상위의 WL들이 더 작은 마진을 갖는 것을 보여준다. 따라서, 일 실시예에서, 최종 Vsgd 원도우 폭(net Vsgd window width)을 최대화시키기 위해, 상위 WL들의 프로그래밍 동안에는 더 낮은 Vsgd 값이 사용되고, 하위 WL들의 프로그래밍 동안에는 더 높은 Vsgd 값이 사용된다.
최상위 워드 라인이 예외적으로 높은 FBC를 가질 수 있음에 유의해야 한다. 따라서, 일 실시예에서, 최상위의 WL에 대한 고유의 낮은 Vsgd 값이 사용된다. 달리 말하면, 일 실시예에서, 최상위 워드 라인을 프로그래밍할 때 Vsgd에 대한 값은 임의의 다른 워드 라인에 대한 것보다 더 낮다. 일 실시예에서, 최상위 가장자리 워드 라인들, 예컨대, 최상위의 2개, 3개, 혹은 그 이상의 워드 라인들에 대해 고유의 낮은 Vsgd 값이 사용된다.
일 실시예는 비-휘발성 저장장치를 동작시키는 방법을 포함하고, 이 방법은 선택된 워드 라인의 폭에 따라 달라지는 지속시간을 갖는 프로그래밍 전압을 선택된 워드 라인에 인가하는 것을 포함한다.
일 실시예는 비-휘발성 저장 디바이스를 포함하고, 여기서 비-휘발성 저장 디바이스는 NAND 스트링들로서 정렬되는 복수의 비-휘발성 저장 소자들, 그리고 복수의 비-휘발성 저장 소자들과 관련된 복수의 워드 라인들, 그리고 복수의 워드 라인들과 통신하는 하나 이상의 관리 회로들을 포함한다. 하나 이상의 관리 회로들은 복수의 워드 라인들 중 선택된 워드 라인에 프로그래밍 전압을 인가한다. 프로그래밍 전압은 선택된 워드 라인의 폭에 따라 달라지는 지속시간을 갖는다.
일 실시예는 비-휘발성 저장장치를 동작시키는 방법을 포함하고, 이 방법은 복수의 워드 라인과 관련된 비-휘발성 저장 소자들을 프로그래밍하는 것을 포함한다. 비-휘발성 저장 소자들은 복수의 NAND 스트링들로서 정렬된다. 복수의 워드 라인들은 복수의 NAND 스트링들의 제 1 말단에서 제 2 말단까지 최하위로부터 최상위로 정렬된다. 프로그래밍하는 것은 최하위 워드 라인 혹은 최상위 워드 라인이 프로그래밍을 위해 선택된 경우 복수의 워드 라인들 중 적어도 하나의 다른 워드 라인을 프로그래밍하기 위해 사용되는 펄스 폭보다 더 짧은 펄스 폭을 갖는 프로그래밍 신호를 주어진 프로그램 루프에 대해 인가하는 것을 포함한다.
일 실시예는 비-휘발성 저장 디바이스를 포함하고, 여기서 비-휘발성 저장 디바이스는 NAND 스트링들로서 정렬되는 복수의 비-휘발성 저장 소자들, 그리고 복수의 비-휘발성 저장 소자들과 관련된 복수의 워드 라인들, 그리고 복수의 워드 라인들과 통신하는 하나 이상의 관리 회로들을 포함한다. 워드 라인들은 복수의 NAND 스트링들의 제 1 말단에서 제 2 말단까지 최하위로부터 최상위로 정렬된다. 하나 이상의 관리 회로들은 펄스 폭을 갖는 프로그램 신호를 사용하여 복수의 비-휘발성 저장 소자들을 프로그래밍한다. 하나 이상의 관리 회로들은 최하위 워드 라인 혹은 최상위 워드 라인이 프로그래밍을 위해 선택된 경우 적어도 하나의 다른 워드 라인을 프로그래밍하기 위해 사용되는 펄스 폭보다 더 짧은 펄스 폭을 갖는 프로그래밍 신호를 주어진 프로그램 루프에 대해 인가한다.
일 실시예는 비-휘발성 저장장치를 동작시키는 방법을 포함하고, 이 방법은 다음과 같은 것을 포함한다. 제 1 블록 내의 복수의 워드 라인들과 관련된 비-휘발성 저장 소자들이 프로그래밍된다. 비-휘발성 저장 소자들은 복수의 NAND 스트링들로서 정렬되고, 복수의 NAND 스트링들 각각은 제 1 말단 및 제 2 말단을 가지며, 워드 라인들 각각은 제 1 말단과 제 2 말단 사이에 임의의 위치를 갖는다. 제 1 블록 내의 워드 라인들 각각의 프로그래밍을 완료하기 위해 소요되는 프로그램 루프들의 개수 혹은 최종 프로그램 전압이 결정된다. 프로그램 루프들의 개수 혹은 최종 프로그램 전압에 근거하여 워드 라인들의 각각의 위치에 대한 펄스 폭 지속시간이 결정된다. 각각의 위치에 대해 결정된 펄스 폭 지속시간을 사용하여 다른 블록들 내의 워드 라인들이 프로그래밍된다.
일 실시예는 복수의 NAND 스트링들을 갖는 비-휘발성 저장장치를 동작시키는 방법을 포함한다. 각각의 NAND 스트링은 채널 위에 있는 복수의 비-휘발성 저장 소자들, NAND 스트링의 제 1 말단에 있는 제 1 선택 트랜지스터, 그리고 NAND 스트링의 제 2 말단에 있는 제 2 선택 트랜지스터를 포함할 수 있다. 제 1 선택 트랜지스터와 제 2 선택 트랜지스터 각각은 채널 영역으로부터 떨어진 선택 트랜지스터의 반대편 상에 확산 영역을 가질 수 있다. 이 방법은, 제 1 선택 트랜지스터들 중 적어도 하나의 제 1 선택 트랜지스터의 확산 영역에 전압을 인가하는 것을 포함한다. NAND 스트링들은 복수의 워드 라인들과 관련된다. 확산 영역에 인가되는 전압의 크기는 복수의 NAND 스트링들 상의 선택된 워드 라인의 위치에 따라 달라진다. 이 방법은 또한, 확산 영역에 전압을 인가하는 동안 그 선택된 워드 라인에 프로그램 전압을 인가하는 것을 포함한다.
일 실시예는 비-휘발성 저장 디바이스를 포함하고, 여기서 비-휘발성 저장 디바이스는 복수의 NAND 스트링들, 복수의 NAND 스트링들과 관련된 복수의 워드 라인들, 그리고 하나 이상의 관리 회로들을 포함하고, 하나 이상의 관리 회로들은 복수의 비-휘발성 NAND 스트링들 및 복수의 워드 라인들과 통신한다. 각각의 NAND 스트링은 채널 위에 있는 복수의 비-휘발성 저장 소자들, NAND 스트링의 제 1 말단에 있는 제 1 선택 트랜지스터, 그리고 NAND 스트링의 제 2 말단에 있는 제 2 선택 트랜지스터를 갖는다. 제 1 선택 트랜지스터와 제 2 선택 트랜지스터 각각은 NAND 스트링의 채널로부터 떨어진 선택 트랜지스터의 반대편 상에 확산 영역을 갖는다. 하나 이상의 관리 회로들은 제 1 선택 트랜지스터들 중 적어도 하나의 제 1 선택 트랜지스터의 확산 영역에 전압을 인가한다. 확산 영역에 인가되는 전압의 크기는 복수의 NAND 스트링들 상의 선택된 워드 라인의 위치에 따라 달라진다. 하나 이상의 관리 회로들은 제 1 선택 트랜지스터들 중 적어도 하나의 제 1 선택 트랜지스터의 확산 영역에 전압을 인가하는 동안 그 선택된 워드 라인에 프로그램 전압을 인가한다.
일 실시예는 복수의 워드 라인들과 관련된 복수의 NAND 스트링들을 갖는 비-휘발성 저장장치를 동작시키는 방법을 포함한다. 복수의 NAND 스트링들 각각은 주어진 NAND 스트링의 제 1 말단에서 제 1 콘택과 관련되며, 주어진 NAND 스트링의 제 2 말단에서 제 2 콘택과 관련된다. 이 방법은, 복수의 워드 라인들 중 선택된 워드 라인의 위치에 따라 달라지는 전압을 복수의 NAND 스트링들 중 적어도 선택되지 않은 NAND 스트링들과 관련된 제 1 콘택에 인가하는 것, 그리고 전압을 인가하는 동안 그 선택된 워드 라인에 프로그램 전압을 인가하는 것을 포함한다.
일 실시예는 비-휘발성 저장 디바이스를 포함하고, 비-휘발성 저장 디바이스는, 복수의 NAND 스트링들(여기서, NAND 스트링들 각각은 복수의 비-휘발성 저장 소자들, 드레인측 선택 트랜지스터, 그리고 소스측 선택 트랜지스터를 가짐); 복수의 NAND 스트링들과 관련된 복수의 워드 라인들; NAND 스트링들의 소스측 선택 트랜지스터들에 결합되는 공통 소스 라인; 복수의 비트 라인들(여기서 비트 라인들 각각은 NAND 스트링들 중 하나의 NAND 스트링과 관련된 드레인측 선택 트랜지스터에 결합됨); 그리고 복수의 NAND 스트링들, 복수의 워드 라인들, 공통 소스 라인, 및 복수의 비트 라인들과 통신하는 하나 이상의 관리 회로들을 포함한다. 하나 이상의 관리 회로들은 복수의 워드 라인들 중 선택된 워드 라인의 위치에 따라 달라지는 제 1 전압을, 금지된 NAND 스트링들의 드레인측 선택 트랜지스터들과 관련된 비트 라인들에 인가하거나, 혹은 소스측 선택 트랜지스터들과 관련된 소스 라인에 인가한다. 하나 이상의 관리 회로들은 제 1 전압을 인가하는 동안 그 선택된 워드 라인에 프로그램 전압을 인가한다.
일 실시예는, 복수의 NAND 스트링들, 그리고 복수의 NAND 스트링들과 관련된 복수의 워드 라인들을 갖는 비-휘발성 저장장치를 동작시키는 방법을 포함한다. 이 방법은 복수의 NAND 스트링들 상의 선택된 워드 라인의 위치에 따라 달라지는 크기를 갖는 전압을 공통 소스 라인에 인가하는 것; 그리고 공통 소스 라인에 전압을 인가하는 동안 그 선택된 워드 라인에 프로그램 전압을 인가하는 것을 포함한다.
일 실시예는 복수의 NAND 스트링들 및 복수의 워드 라인들을 포함하는 비-휘발성 저장장치를 동작시키는 방법을 포함한다. NAND 스트링들 각각은 NAND 스트링의 제 1 말단에서 제 1 선택 트랜지스터를 갖고, NAND 스트링의 제 2 말단에서 제 2 선택 트랜지스터를 갖는다. 이 방법은, 복수의 워드 라인들 중 선택된 워드 라인의 위치에 따라 달라지는 크기를 갖는 전압을 복수의 NAND 스트링들 중 제 1 NAND 스트링의 제 1 선택 트랜지스터의 게이트에 인가하는 것; 그리고 제 1 선택 트랜지스터의 게이트에 전압을 인가하는 동안 그 선택된 워드 라인에 프로그램 전압을 인가하는 것을 포함한다.
일 실시예는 비-휘발성 저장 디바이스를 포함하고, 비-휘발성 저장 디바이스는, 복수의 NAND 스트링들(여기서, 각각의 NAND 스트링은 복수의 비-휘발성 저장 소자들, 그리고 NAND 스트링의 제 1 말단에서의 제 1 선택 트랜지스터, 그리고 NAND 스트링의 제 2 말단에서의 제 2 선택 트랜지스터를 갖고, 제 1 선택 트랜지스터와 제 2 선택 트랜지스터 각각은 게이트를 가짐); 복수의 NAND 스트링들과 관련된 복수의 워드 라인들; 제 1 선택 트랜지스터들의 게이트들에 결합되는 제 1 선택 라인; 제 2 선택 트랜지스터들의 게이트들에 결합되는 제 2 선택 라인; 그리고 복수의 NAND 스트링들, 복수의 워드 라인들, 제 1 선택 라인, 및 제 2 선택 라인과 통신하는 하나 이상의 관리 회로들을 포함한다. 하나 이상의 관리 회로들은 복수의 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 인가한다. 하나 이상의 관리 회로들은 프로그램 전압을 인가하는 동안 제 1 선택 라인에 전압을 인가한다. 제 1 선택 라인에 인가되는 전압은 선택된 워드 라인의 위치에 따라 달라지는 크기를 갖는다.
일 실시예는 비-휘발성 저장장치를 동작시키는 방법을 포함하며, 이 방법은 NAND 스트링들로서 정렬되는 비-휘발성 저장 소자들을 프로그래밍하는 것을 포함한다. NAND 스트링들은 복수의 워드 라인들, 드레인측 선택 라인, 및 소스측 선택 라인과 관련된다. 각각의 NAND 스트링은 드레인측 선택 라인에 결합되는 드레인측 선택 트랜지스터, 그리고 소스측 선택 라인에 결합되는 소스측 선택 트랜지스터를 갖는다. 프로그래밍하는 것은, 복수의 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 인가하는 것, 그리고 프로그램 전압을 인가하는 동안 드레인측 선택 라인에 제어 전압을 인가하거나 혹은 소스측 선택 라인에 제어 전압을 인가하는 것을 포함한다. 제어 전압은 복수의 NAND 스트링들 상의 선택된 워드 라인의 위치에 따라 달라지는 크기를 갖는다.
예시 목적 및 설명 목적으로 앞서의 상세한 내용이 제공되었다. 이것은 개시되는 형태에 정확히 본 발명의 실시예들을 한정시키려는 것이 아니며 또한 가능한 실시예 모두를 말하려는 것도 아니다. 앞서의 가르침을 고려하여 많은 수정 및 변형이 가능하다. 앞서 설명된 실시예들은 본 기법의 원리 및 그 실제 응용을 가장 잘 설명하도록 선택되었고, 그럼으로써 본 발명의 기술분야에서 숙련된 자들이 고려되는 특정 용도에 적합하도록 다양한 수정을 통해 다양한 실시예들을 가장 잘 이용할 수 있도록 선택된 것이다. 본 기법의 범위가 본 명세서에 첨부되는 특허청구범위에 의해 정의되도록 하였다.

Claims (15)

  1. 복수의 NAND 스트링(string)들을 갖는 비휘발성 저장장치를 동작시키는 방법으로서,
    상기 복수의 NAND 스트링들 각각은 채널 영역 위에 있는 복수의 비휘발성 저장 소자들, 상기 NAND 스트링의 제 1 말단(end)에 있는 제 1 선택 트랜지스터, 그리고 상기 NAND 스트링의 제 2 말단에 있는 제 2 선택 트랜지스터를 갖고, 상기 NAND 스트링들은 복수의 워드 라인(word line)들과 관련되고, 상기 NAND 스트링들 각각의 상기 제1 선택 트랜지스터는 각자의 NAND 스트링의 상기 비휘발성 저장 소자들로부터 가장 멀리 있는 상기 제1 선택 트랜지스터의 측 상에 제1 확산 영역(diffusion region)을 가지며, 상기 NAND 스트링들 각각의 상기 제2 선택 트랜지스터는 각자의 NAND 스트링의 상기 비휘발성 저장 소자들로부터 가장 멀리 있는 상기 제2 선택 트랜지스터의 측 상에 제2 확산 영역을 갖고,
    상기 방법은,
    상기 NAND 스트링들 중 적어도 하나의 상기 제1 확산 영역에 전압을 인가(apply)하는 단계 - 상기 제1 확산 영역에 인가되는 전압의 크기는 상기 복수의 NAND 스트링들 상의 선택된 워드 라인의 위치에 따라 달라짐 - ; 및
    상기 제1 확산 영역에 전압을 인가하는 동안 상기 선택된 워드 라인에 프로그램 전압(program voltage)을 인가하는 단계
    를 포함하는, 비휘발성 저장장치를 동작시키는 방법.
  2. 제1항에 있어서,
    상기 NAND 스트링들 중 적어도 하나의 상기 제1 확산 영역에 인가되는 전압은 제 1 전압이고,
    상기 방법은,
    상기 프로그램 전압을 인가하는 동안 상기 NAND 스트링들 중 적어도 하나의 NAND 스트링의 상기 제 2 선택 트랜지스터의 상기 제2 확산 영역에 제 2 전압을 인가하는 단계를 더 포함하며,
    상기 제 2 전압은 상기 선택된 워드 라인의 위치에 따라 달라지는 크기를 갖는, 비휘발성 저장장치를 동작시키는 방법.
  3. 제1항에 있어서,
    상기 복수의 NAND 스트링들은 공통 소스 라인(common source line)과 관련되며, 상기 제 1 선택 트랜지스터의 상기 제1 확산 영역은 상기 공통 소스 라인에 대한 상기 NAND 스트링들 각각의 콘택(contact)인, 비휘발성 저장장치를 동작시키는 방법.
  4. 제3항에 있어서,
    상기 복수의 NAND 스트링들 각각은 비트 라인(bit line)과 관련되며, 상기 제 2 선택 트랜지스터의 상기 제2 확산 영역은 선택되지 않은 NAND 스트링들의 각각의 비트 라인에 대한 콘택인, 비휘발성 저장장치를 동작시키는 방법.
  5. 제1항에 있어서,
    상기 복수의 NAND 스트링들 각각은 비트 라인과 관련되며, 상기 제 1 선택 트랜지스터의 상기 제1 확산 영역은 선택되지 않은 NAND 스트링들의 각각의 비트 라인에 대한 콘택인, 비휘발성 저장장치를 동작시키는 방법.
  6. 제1항에 있어서,
    상기 프로그램 전압을 인가하는 동안 상기 제 1 선택 트랜지스터의 게이트에 전압을 인가하는 단계를 더 포함하고,
    상기 게이트에 인가되는 전압은 상기 선택된 워드 라인의 위치에 따라 달라지는, 비휘발성 저장장치를 동작시키는 방법.
  7. 제1항에 있어서, 상기 제1 확산 영역에 인가되는 전압의 크기는 상기 복수의 NAND 스트링들 상의 선택된 워드 라인의 위치에 따라 적어도 3개의 상이한 값들을 가질 수 있는, 비휘발성 저장장치를 동작시키는 방법.
  8. 제1항에 있어서, 상기 비휘발성 저장 소자들의 NAND 스트링들은 3차원 메모리 어레이의 일부인, 비휘발성 저장장치를 동작시키는 방법.
  9. 비휘발성 저장 디바이스로서,
    복수의 NAND 스트링들;
    상기 복수의 NAND 스트링들과 관련된 복수의 워드 라인들; 및
    상기 복수의 NAND 스트링들 및 상기 복수의 워드 라인들과 통신하는 하나 이상의 관리 회로들
    을 포함하며,
    상기 복수의 NAND 스트링들 각각은 채널 영역 위에 있는 복수의 비휘발성 저장 소자들, 상기 NAND 스트링의 제 1 말단에 있는 제 1 선택 트랜지스터, 그리고 상기 NAND 스트링의 제 2 말단에 있는 제 2 선택 트랜지스터를 갖고, 상기 NAND 스트링들 각각의 상기 제1 선택 트랜지스터는 각자의 NAND 스트링의 상기 비휘발성 저장 소자들로부터 가장 멀리 있는 상기 제1 선택 트랜지스터의 측 상에 제1 확산 영역(diffusion region)을 가지며, 상기 NAND 스트링들 각각의 상기 제2 선택 트랜지스터는 각자의 NAND 스트링의 상기 비휘발성 저장 소자들로부터 가장 멀리 있는 상기 제2 선택 트랜지스터의 측 상에 제2 확산 영역을 갖고,
    상기 하나 이상의 관리 회로들은 상기 NAND 스트링들 중 적어도 하나의 상기 제1 확산 영역에 전압을 인가하고, 상기 제1 확산 영역에 인가되는 전압의 크기는 상기 복수의 NAND 스트링들 상의 선택된 워드 라인의 위치에 따라 달라지고, 상기 하나 이상의 관리 회로들은 상기 NAND 스트링들 중 적어도 하나의 상기 제1 확산 영역에 전압을 인가하는 동안 상기 선택된 워드 라인에 프로그램 전압을 인가하는, 비휘발성 저장 디바이스.
  10. 제9항에 있어서,
    상기 제1 확산 영역에 인가되는 전압은 제 1 전압이고, 상기 하나 이상의 관리 회로들은 상기 프로그램 전압을 인가하는 동안 상기 NAND 스트링들 중 적어도 하나의 NAND 스트링의 상기 제 2 선택 트랜지스터의 제2 확산 영역에 제 2 전압을 인가하고, 상기 제 2 전압은 상기 선택된 워드 라인의 위치에 따라 달라지는 크기를 갖는, 비휘발성 저장 디바이스.
  11. 제9항에 있어서,
    상기 복수의 NAND 스트링들은 공통 소스 라인과 관련되며, 상기 제 1 선택 트랜지스터의 상기 제1 확산 영역은 상기 공통 소스 라인에 대해 상기 NAND 스트링들 각각과 전기적으로 콘택하는, 비휘발성 저장 디바이스.
  12. 제9항에 있어서,
    상기 복수의 NAND 스트링들 각각은 비트 라인과 관련되며, 상기 제 1 선택 트랜지스터의 상기 제1 확산 영역은 선택되지 않은 NAND 스트링들의 각각의 비트 라인에 대해 전기적으로 콘택하는, 비휘발성 저장 디바이스.
  13. 제9항에 있어서,
    상기 하나 이상의 관리 회로들은 상기 프로그램 전압을 인가하는 동안 상기 제 1 선택 트랜지스터의 게이트에 전압을 인가하고, 상기 게이트에 인가되는 전압은 상기 선택된 워드 라인의 위치에 따라 달라지는, 비휘발성 저장 디바이스.
  14. 제9항에 있어서, 상기 하나 이상의 관리 회로가 상기 제1 확산 영역에 인가하는 전압의 크기는 상기 복수의 NAND 스트링들 상의 선택된 워드 라인의 위치에 따라 적어도 3개의 상이한 값들을 갖는, 비휘발성 저장 디바이스.
  15. 3D 비휘발성 저장 디바이스로서,
    복수의 NAND 스트링들을 갖는 3차원 메모리 어레이;
    상기 복수의 NAND 스트링들과 관련된 복수의 워드 라인들; 및
    상기 복수의 NAND 스트링들 및 상기 복수의 워드 라인들과 통신하는 하나 이상의 관리 회로들
    을 포함하며,
    상기 복수의 NAND 스트링들 각각은 채널 영역 위에 있는 복수의 비휘발성 저장 소자들, 상기 NAND 스트링의 제 1 말단에 있는 제 1 선택 트랜지스터, 그리고 상기 NAND 스트링의 제 2 말단에 있는 제 2 선택 트랜지스터를 갖고, 상기 NAND 스트링들 각각의 상기 제1 선택 트랜지스터는 각자의 NAND 스트링의 상기 비휘발성 저장 소자들로부터 가장 멀리 있는 상기 제1 선택 트랜지스터의 측 상에 제1 확산 영역을 가지며, 상기 NAND 스트링들 각각의 상기 제2 선택 트랜지스터는 각자의 NAND 스트링의 상기 비휘발성 저장 소자들로부터 가장 멀리 있는 상기 제2 선택 트랜지스터의 측 상에 제2 확산 영역을 갖고,
    상기 하나 이상의 관리 회로들은 상기 NAND 스트링들 중 적어도 하나의 상기 제1 확산 영역에 전압을 인가하고, 상기 제1 확산 영역에 인가되는 전압의 크기는 상기 복수의 NAND 스트링들 상의 선택된 워드 라인의 위치에 따라 달라지고, 상기 하나 이상의 관리 회로들은 상기 NAND 스트링들 중 적어도 하나의 상기 제1 확산 영역에 전압을 인가하는 동안 상기 선택된 워드 라인에 프로그램 전압을 인가하는, 3D 비휘발성 저장 디바이스.
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